JPH0239383A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH0239383A JPH0239383A JP18980588A JP18980588A JPH0239383A JP H0239383 A JPH0239383 A JP H0239383A JP 18980588 A JP18980588 A JP 18980588A JP 18980588 A JP18980588 A JP 18980588A JP H0239383 A JPH0239383 A JP H0239383A
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- data
- memory
- image
- image memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はコンピュータにスキャナ、プリンタ。
ファックス等を接続し、高速の画像データ転送を行う画
像処理装置に関するものである。
像処理装置に関するものである。
従来、第５図に示したように画像データ専用メモリを持
たず１ｉｎｅ単位のｄｏｕｂｌｅ ｂｕｆｆｅｒ構成
が多く見受けられる。構成の詳細は後述する。しかし、
この様な構成は以下の様な欠点を有している。
たず１ｉｎｅ単位のｄｏｕｂｌｅ ｂｕｆｆｅｒ構成
が多く見受けられる。構成の詳細は後述する。しかし、
この様な構成は以下の様な欠点を有している。
第５図に示した従来例においては、スピード等の制約で
イメージメモリ４７と外部ｉ ／ ｆ １３の間で直接
データの受は渡しが行えない為、バッファリングする必
要が有り、ラインバッファＡ４２．Ｂ４３を持っていた
。この場合、ＤＭＡコントローラ４６によりイメージメ
モリ４７のデータをシステムバス１経由でラインバッフ
ァ４２又は４３に書き込み、ラインバッファから外部ｉ
／ ｆ １３へ送る。又は、外部ｉ ／ ｆ １３か
らラインバッファへ書き込みラインバッファからシステ
ムバスＩ経由でイメージメモリ４７へ書き込む事になる
。従って、イメージメモリ４７と外部ｉ ／ ｆ １３
の間でデータ転送を実行する場合、システムバスｌが転
送に専有され、ＣＰＵ２がメモリ３．イメージメモリ４
７等にアクセスする事は非常に困難であった。つまりマ
ルチタスクが困難であったという欠点があった。以上か
ら明らかな様に従来では、 （１）外部ｄｅｖｉｃｅの転送速度に合わせて装置内部
のデータ転送を行う必要があり、転送速度によってはＣ
ＰＵ動作が遅くて追従できない場合が生じる。
イメージメモリ４７と外部ｉ ／ ｆ １３の間で直接
データの受は渡しが行えない為、バッファリングする必
要が有り、ラインバッファＡ４２．Ｂ４３を持っていた
。この場合、ＤＭＡコントローラ４６によりイメージメ
モリ４７のデータをシステムバス１経由でラインバッフ
ァ４２又は４３に書き込み、ラインバッファから外部ｉ
／ ｆ １３へ送る。又は、外部ｉ ／ ｆ １３か
らラインバッファへ書き込みラインバッファからシステ
ムバスＩ経由でイメージメモリ４７へ書き込む事になる
。従って、イメージメモリ４７と外部ｉ ／ ｆ １３
の間でデータ転送を実行する場合、システムバスｌが転
送に専有され、ＣＰＵ２がメモリ３．イメージメモリ４
７等にアクセスする事は非常に困難であった。つまりマ
ルチタスクが困難であったという欠点があった。以上か
ら明らかな様に従来では、 （１）外部ｄｅｖｉｃｅの転送速度に合わせて装置内部
のデータ転送を行う必要があり、転送速度によってはＣ
ＰＵ動作が遅くて追従できない場合が生じる。
（２）画像データ転送中はシステムバスが占有される。
（３）画像データ転送中はＣＰＵがデータ転送に占有さ
れる。
れる。
（４）上記（２）、 （３）より、マルチタスクが困
難となる。
難となる。
以上の点に鑑み、本発明の目的は、少なくとも１画面分
以上の画像メモリを持ち、この画像メモリと外＠１／ｆ
との間にＤＭＡＣを設ける事で外部ｄｅｖｉｃｅの転送
速度で確実に画面単位の転送が実行できる画像処理装置
を提供することにある。
以上の画像メモリを持ち、この画像メモリと外＠１／ｆ
との間にＤＭＡＣを設ける事で外部ｄｅｖｉｃｅの転送
速度で確実に画面単位の転送が実行できる画像処理装置
を提供することにある。
本発明の目的は画像メモリを２つ以上有し、ＣＰＵから
のａｃｃｅｓｓ ｐｏｒｔ、データ長変換回路と画像
メモリとの間のデータバスを制御可能なメモリコントロ
ーラを設け、ＤＭＡＣによる画像データ転送中のＣＰＵ
からの同時ａｃｃｅｓｓを可能とし、プリンタ等へ画像
データ出力中に次画面のデータ展開等を行え、トータル
なスピードアップを図る事ができる画像処理装置を提供
することにある。
のａｃｃｅｓｓ ｐｏｒｔ、データ長変換回路と画像
メモリとの間のデータバスを制御可能なメモリコントロ
ーラを設け、ＤＭＡＣによる画像データ転送中のＣＰＵ
からの同時ａｃｃｅｓｓを可能とし、プリンタ等へ画像
データ出力中に次画面のデータ展開等を行え、トータル
なスピードアップを図る事ができる画像処理装置を提供
することにある。
本発明の目的は、１画面分以上の画像メモリと外部ｉ／
ｆとの間にＤＭＡＣを設ける事で画像データ転送中にシ
ステムバスは開放されており、ｃＰＵは他の処理を行え
、マルチタスクが容易に実行できる画像処理装置を提供
することにある。
ｆとの間にＤＭＡＣを設ける事で画像データ転送中にシ
ステムバスは開放されており、ｃＰＵは他の処理を行え
、マルチタスクが容易に実行できる画像処理装置を提供
することにある。
本発明の目的は、画像メモリを２つ以上有し、ＤＭＡＣ
を設ける事で２つの画像メモリのデータを連続して転送
し、倍画面のデータ入出力を可能にした画像処理装置を
提供することにある。
を設ける事で２つの画像メモリのデータを連続して転送
し、倍画面のデータ入出力を可能にした画像処理装置を
提供することにある。
第１図は本発明の特徴を最も良く表わす図面であり、■
は標準仕様のＶＥＲ３Ａ ＶＭＥ等のシステムバス、
２は装置全体の制御、処理を行うＣＰＵ、３はプログラ
ムメモリ、４はデイスプレィ表示用のビデオメモリ、５
はＣＲＴデイスプレィ、６はＣＰＵアクセスポート、７
は制御信号インターフェース、８は画像メモリＡ、９は
画像メモリＢ５１０はメモリコントローラ、１１はデー
タ長変換回路、１２はＤＭＡＣ。
は標準仕様のＶＥＲ３Ａ ＶＭＥ等のシステムバス、
２は装置全体の制御、処理を行うＣＰＵ、３はプログラ
ムメモリ、４はデイスプレィ表示用のビデオメモリ、５
はＣＲＴデイスプレィ、６はＣＰＵアクセスポート、７
は制御信号インターフェース、８は画像メモリＡ、９は
画像メモリＢ５１０はメモリコントローラ、１１はデー
タ長変換回路、１２はＤＭＡＣ。
１３は外部インターフェース（以下、外部ｉ ／ ｆと
記す）、１４は画像メモリ八８用のデータバスＡ１１５
は画像メモリＢ９用のデータバスＢ１１６はメモリ制御
信号Ａ、１７はメモリ制御信号Ｂ、１８はＣＰＵ受付信
号、１９はＣＰＵ要求信号、２０はＤＭＡ要求信号、２
１はＤＭＡ受付信号、２２はデータ長変換制御信号、２
３は外部要求信号、２４は外部受付信号である。外部ｄ
ｅｖｉｃｅとしてページプリンタが接続された場合を例
にとって、各部の動作について説明する。
記す）、１４は画像メモリ八８用のデータバスＡ１１５
は画像メモリＢ９用のデータバスＢ１１６はメモリ制御
信号Ａ、１７はメモリ制御信号Ｂ、１８はＣＰＵ受付信
号、１９はＣＰＵ要求信号、２０はＤＭＡ要求信号、２
１はＤＭＡ受付信号、２２はデータ長変換制御信号、２
３は外部要求信号、２４は外部受付信号である。外部ｄ
ｅｖｉｃｅとしてページプリンタが接続された場合を例
にとって、各部の動作について説明する。
ＣＰＵ２は印刷する文字のフォント展開や図形データ、
画像データのドツトパターン展開をＣＰＵアクセスポー
ト６を通して画像メモリＡ８に行う。画像メモリ八８へ
の書き込みが終了した時点でＤＭＡＣ１２に起動をかけ
、画像メモリＡ８からデータを読み出しデータバスＡＩ
４を通して、データ長変換回路１１でメモリのアクセス
幅と外部ｉ ／ ｆ １３のデータ幅を整合させてプリ
ンタへ画像データを転送する。
画像データのドツトパターン展開をＣＰＵアクセスポー
ト６を通して画像メモリＡ８に行う。画像メモリ八８へ
の書き込みが終了した時点でＤＭＡＣ１２に起動をかけ
、画像メモリＡ８からデータを読み出しデータバスＡＩ
４を通して、データ長変換回路１１でメモリのアクセス
幅と外部ｉ ／ ｆ １３のデータ幅を整合させてプリ
ンタへ画像データを転送する。
一方、ＣＰＵはＤＭＡＣ１２に起動をかけた後、画像メ
モリＢ９に２ページ目の画像データを展開する。
モリＢ９に２ページ目の画像データを展開する。
画像メモリＡ８のＤＭＡＣによるデータ転送と画像メモ
リＢ９への展開が終了すれば、今度は画像メモリＢ９の
データをＤ Ｍ Ａ Ｃ１２により外部ｉ ／ ｆ １
３へ転送し、画像メモリＡ８に３ページ目の画像データ
を展開する。これにより、複数ページのプリントアウト
を高速に行う事ができる。
リＢ９への展開が終了すれば、今度は画像メモリＢ９の
データをＤ Ｍ Ａ Ｃ１２により外部ｉ ／ ｆ １
３へ転送し、画像メモリＡ８に３ページ目の画像データ
を展開する。これにより、複数ページのプリントアウト
を高速に行う事ができる。
ここでメモリコントローラ１０はＣＰＵ要求信号１９、
ＤＭＡ要求信号２０及びメモリコントローラ内部で作ら
れるリフレッシュ要求信号の３者の状態を見て優先順位
に従ってメモリサイクルを決定する。
ＤＭＡ要求信号２０及びメモリコントローラ内部で作ら
れるリフレッシュ要求信号の３者の状態を見て優先順位
に従ってメモリサイクルを決定する。
例えば優先順位を優位な方から順にリフレッシュ＞ＤＭ
Ａ＞ＣＰＵとすれば、リフレッシュ要求とＣＰＵ要求信
号１９が同時に発生した場合、まず、リフレッシュ動作
を行った後、ＣＰＵよりの書き込み／読み出しの動作を
行う。また、ＣＰＵ２と画像メモリＡ８の間の書き込み
／読み出しサイクルの時はＣＰＵアクセスポート６とデ
ータバスＡ１４を接続し、ＤＭＡによる書き込み／読み
出しのサイクルの時はデータ長変換回路１１とデータバ
スＡＩ４を接続する。
Ａ＞ＣＰＵとすれば、リフレッシュ要求とＣＰＵ要求信
号１９が同時に発生した場合、まず、リフレッシュ動作
を行った後、ＣＰＵよりの書き込み／読み出しの動作を
行う。また、ＣＰＵ２と画像メモリＡ８の間の書き込み
／読み出しサイクルの時はＣＰＵアクセスポート６とデ
ータバスＡ１４を接続し、ＤＭＡによる書き込み／読み
出しのサイクルの時はデータ長変換回路１１とデータバ
スＡＩ４を接続する。
尚、メモリコントローラ１０で画像メモリ八８用と画像
メモリＢ９用の２系統の制御部を持ち、データパスＡ１
４とデータバスＢ１５とを分離する事で、ＣＰＵアクセ
スポート６とデータバスＡ１４．データ長変換回路１１
とデータバスＢ１５を接続し、ＣＰＵ２が画像メモリＡ
８をＤＭＡＣＩ２が画像メモリＢ９を全く同時にアクセ
スする事が可能である。従って上記構成により画像メモ
リＡ８及び画像メモリＢ９はｄｕａｌ ｐｏｒｔかつ
ｄｏｕｂｌｅ ｂｕｆｆｅｒの性格を持つ事となり、
データ転送しながらデータ書換といった効率良いメモリ
アクセスが容易に実現できる。
メモリＢ９用の２系統の制御部を持ち、データパスＡ１
４とデータバスＢ１５とを分離する事で、ＣＰＵアクセ
スポート６とデータバスＡ１４．データ長変換回路１１
とデータバスＢ１５を接続し、ＣＰＵ２が画像メモリＡ
８をＤＭＡＣＩ２が画像メモリＢ９を全く同時にアクセ
スする事が可能である。従って上記構成により画像メモ
リＡ８及び画像メモリＢ９はｄｕａｌ ｐｏｒｔかつ
ｄｏｕｂｌｅ ｂｕｆｆｅｒの性格を持つ事となり、
データ転送しながらデータ書換といった効率良いメモリ
アクセスが容易に実現できる。
上記動作のフローチャートを第２図に示す。
３ページの文書ファイルを印刷する場合を例にとって説
明する。先ず、Ｓｌで１ページ目の内容を印字のドツト
パターンに展開して、画像メモリＡに書き込む。展開が
終了したら、Ｓ２で画像メモリＡのデータをデータ長変
換回路１１を通して外部ｉ／［１３へ転送開始する。Ｓ
３ではまだ２ページ残っている為Ｓ４へ移り、２ページ
目の内容を今度は画像メモリＢの方へ展開を開始する。
明する。先ず、Ｓｌで１ページ目の内容を印字のドツト
パターンに展開して、画像メモリＡに書き込む。展開が
終了したら、Ｓ２で画像メモリＡのデータをデータ長変
換回路１１を通して外部ｉ／［１３へ転送開始する。Ｓ
３ではまだ２ページ残っている為Ｓ４へ移り、２ページ
目の内容を今度は画像メモリＢの方へ展開を開始する。
Ｓ５及びＳ６で１ページ目の画像メモリＡのデータを転
送終了し、２ページ目の画像メモリＢの内容を展開終了
したならば、Ｓ７で２ページ目の画像メモリＢのデータ
を転送開始する。Ｓ８ではまだ１ページ残っている為Ｓ
９へ移り、３ページ目を再び画像メモリＡに展開を始め
る。ＳＩＯ，Ｓｌｌで２ページ目の画像メモリＢのデー
タ転送が終了し、３ページ目の画像メモリＡの内容を展
開終了したならばＳ２へ移り、画像メモリＡのデータを
転送開始する。Ｓ３では３ペ一ジ分全て展開終了した為
、Ｓ１２へ移り、現在転送中のデータが転送終了する迄
待ち、転送終了で印刷を完了する。
送終了し、２ページ目の画像メモリＢの内容を展開終了
したならば、Ｓ７で２ページ目の画像メモリＢのデータ
を転送開始する。Ｓ８ではまだ１ページ残っている為Ｓ
９へ移り、３ページ目を再び画像メモリＡに展開を始め
る。ＳＩＯ，Ｓｌｌで２ページ目の画像メモリＢのデー
タ転送が終了し、３ページ目の画像メモリＡの内容を展
開終了したならばＳ２へ移り、画像メモリＡのデータを
転送開始する。Ｓ３では３ペ一ジ分全て展開終了した為
、Ｓ１２へ移り、現在転送中のデータが転送終了する迄
待ち、転送終了で印刷を完了する。
次にデータ長変換回路の動作について説明する。
データ長変換回路１１の実施例として第３図に示した構
成を挙げる事ができる。
成を挙げる事ができる。
ここで、２５．２６．．２７ ２８は８ビツトのデータ
をラッチできる出力コントロール付双方向ラッチ回路で
あり、２９は８ビツトデータバス、３０． ３１は８ビ
ツトの双方向データドライバ、３２． ３３． ３４゜
３５は双方向ラッチ回路２５〜２８のトライステート出
力コントロール信号である。３６． ３７． ３８．
３９は双方向ラッチ回路２５〜２８のラッチ信号であり
、４０は双方向ラッチ回路２５〜２８及び双方向データ
ドライバ３０．３１のデータの向きを制御する信号、４
１は画像メモリにアクセスする時のアドレスの進行方向
を示す信号である。
をラッチできる出力コントロール付双方向ラッチ回路で
あり、２９は８ビツトデータバス、３０． ３１は８ビ
ツトの双方向データドライバ、３２． ３３． ３４゜
３５は双方向ラッチ回路２５〜２８のトライステート出
力コントロール信号である。３６． ３７． ３８．
３９は双方向ラッチ回路２５〜２８のラッチ信号であり
、４０は双方向ラッチ回路２５〜２８及び双方向データ
ドライバ３０．３１のデータの向きを制御する信号、４
１は画像メモリにアクセスする時のアドレスの進行方向
を示す信号である。
ここでは、画像メモリＡ８側について例を示す。
画像メモリＢ９側についても、同様のラッチ回路が８ビ
ツトデータバス２９に接続されている。まず、外部ｉ
／ ｆ １３から画像メモリム８ヘデータを書き込む場
合について説明する。ＤＩＲ４０によってデータの向き
を設定しておき、メモリアクセスのアドレス進行が通常
の時はＡＤＩＮＣ４１により双方向データドライバの３
１をイネーブルにし、３０をディセーブルにする。外部
ｉ ／ ｆ １３からきたデータはデータドライバ３１
を通って８ビツトデータバス２９へと次々と流れてくる
。そこでデータが来るのに合わせて、ＷＲＴＯ３６，Ｗ
ＲＴＩ ３７．ＷＲＴ２ ３８゜ＷＲＴ３ ３９の順
にラッチ信号を発生させる。ＷＲＴ３３９によるラッチ
が終了すると外部ｉ ／ ｆ １３からの３２ビツトの
データがラッチされた事になるので、このデータバスＡ
１４上にある３２ビツトのデータを画像メモリＡ８へ書
き込む。そして再びＷＲＴＯからラッチを繰り返し４回
に１回メモリへ書き込みを行う。
ツトデータバス２９に接続されている。まず、外部ｉ
／ ｆ １３から画像メモリム８ヘデータを書き込む場
合について説明する。ＤＩＲ４０によってデータの向き
を設定しておき、メモリアクセスのアドレス進行が通常
の時はＡＤＩＮＣ４１により双方向データドライバの３
１をイネーブルにし、３０をディセーブルにする。外部
ｉ ／ ｆ １３からきたデータはデータドライバ３１
を通って８ビツトデータバス２９へと次々と流れてくる
。そこでデータが来るのに合わせて、ＷＲＴＯ３６，Ｗ
ＲＴＩ ３７．ＷＲＴ２ ３８゜ＷＲＴ３ ３９の順
にラッチ信号を発生させる。ＷＲＴ３３９によるラッチ
が終了すると外部ｉ ／ ｆ １３からの３２ビツトの
データがラッチされた事になるので、このデータバスＡ
１４上にある３２ビツトのデータを画像メモリＡ８へ書
き込む。そして再びＷＲＴＯからラッチを繰り返し４回
に１回メモリへ書き込みを行う。
アドレスの進行方向が逆の場合はデータドライバ３０を
イネーブルにし、３１をディセーブルにする。ここで３
０は３１に対してデータがスワップされてデータバス２
９と接続されている。外部ｉ ／ ｆ １３からきたデ
ータはデータドライバ３０を通してデータバス２９に表
われる。これを今度はＷＲＴ３ ３９゜ＷＲＴ２ ３８
．ＷＲＴＩ ３７．ＷＲＴＯ３６の順にラッチしてメ
モリへ書き込む。これはスキャナから画像を読み込む場
合、上記動作を行えば１８０゜回転した画像となる。ま
た、転送開始アドレスが４ｂｙｔｅ境界だけでな（ｂｙ
ｔｅ境界でも可能である。
イネーブルにし、３１をディセーブルにする。ここで３
０は３１に対してデータがスワップされてデータバス２
９と接続されている。外部ｉ ／ ｆ １３からきたデ
ータはデータドライバ３０を通してデータバス２９に表
われる。これを今度はＷＲＴ３ ３９゜ＷＲＴ２ ３８
．ＷＲＴＩ ３７．ＷＲＴＯ３６の順にラッチしてメ
モリへ書き込む。これはスキャナから画像を読み込む場
合、上記動作を行えば１８０゜回転した画像となる。ま
た、転送開始アドレスが４ｂｙｔｅ境界だけでな（ｂｙ
ｔｅ境界でも可能である。
例えば上記動作等は画像メモリＡ８のアドレス０番地、
４番地、８番地・・・等から始まる場合を示したが、ア
ドレス１番地、５番地・・・等から始まる場合には、最
初はＷＲＴＩ ３７．ＷＲＴ２ ３８．ＷＲＴ３ ３
９の順にラッチ、３ｂｙｔｅラツチした時点で画像メモ
リ八８へ書き込む。２回目以降はＷＲＴＯ３６，ＷＲＴ
Ｉ３７．ＷＲＴ２ ３８．ＷＲＴ３ ３９の順にラッチ
し、メモリ書き込みを繰り返せば良い訳である。同様に
１番地、５番地・・・から始まる場合でアドレスが逆方
向の場合は最初はＷＲＴＯ３６をラッチしてメモリへ書
き込み、以降はＷＲＴ３ ３９．ＷＲＴ２ ３８．−Ｗ
ＲＴＩ ３７．ＷＲＴＯ３６の順にラッチしてメモリ
へ書き込めば良い事になる。
４番地、８番地・・・等から始まる場合を示したが、ア
ドレス１番地、５番地・・・等から始まる場合には、最
初はＷＲＴＩ ３７．ＷＲＴ２ ３８．ＷＲＴ３ ３
９の順にラッチ、３ｂｙｔｅラツチした時点で画像メモ
リ八８へ書き込む。２回目以降はＷＲＴＯ３６，ＷＲＴ
Ｉ３７．ＷＲＴ２ ３８．ＷＲＴ３ ３９の順にラッチ
し、メモリ書き込みを繰り返せば良い訳である。同様に
１番地、５番地・・・から始まる場合でアドレスが逆方
向の場合は最初はＷＲＴＯ３６をラッチしてメモリへ書
き込み、以降はＷＲＴ３ ３９．ＷＲＴ２ ３８．−Ｗ
ＲＴＩ ３７．ＷＲＴＯ３６の順にラッチしてメモリ
へ書き込めば良い事になる。
画像メモリＡ８から外部ｉ ／ ｆ ｌ ３へのデータ
転送も同様でＤＩＲ４０を上記と逆にし、ＷＲＴＯ−Ｗ
ＲＴ３の代わりに旧コ３２〜旧コ３５を制御すれば良い
。
転送も同様でＤＩＲ４０を上記と逆にし、ＷＲＴＯ−Ｗ
ＲＴ３の代わりに旧コ３２〜旧コ３５を制御すれば良い
。
これら動作のフローチャートを第４図に示す。
画像メモリと外部ｉ ／ ｆ １３の間でデータ転送を
行う際のフローチャートを示したもので、先ず、外部ｉ
／ ｆ １３から画像メモリへデータを取り込む時に
ついて説明する。
行う際のフローチャートを示したもので、先ず、外部ｉ
／ ｆ １３から画像メモリへデータを取り込む時に
ついて説明する。
Ｓ１３から３１４へ移り、メモリのアドレスを増加させ
る転送の場合はＳ１５へ移り、第３図中のデータドライ
バ３１を有効とし、データドライｌく３０を無効にして
Ｓ１７へ移る。ここで転送開始アドレスが０．４．８の
ように４ｎ （ｎ＝＝０． １．２ ・・・）で表わさ
れる場合はＳ２３へ移り、第１図における外部要求信号
２３（以下ＤＲＱと記述する）が来ればＳ２４へ移りＷ
ＲＴＯを発生して第３図中の２５がデータをラッチする
。以下ＤＲＱが来る毎にＷＲＴＩ、ＷＲＴ２゜ＷＲＴ３
を発生して４ｂｙｔｅのデータをラッチする。
る転送の場合はＳ１５へ移り、第３図中のデータドライ
バ３１を有効とし、データドライｌく３０を無効にして
Ｓ１７へ移る。ここで転送開始アドレスが０．４．８の
ように４ｎ （ｎ＝＝０． １．２ ・・・）で表わさ
れる場合はＳ２３へ移り、第１図における外部要求信号
２３（以下ＤＲＱと記述する）が来ればＳ２４へ移りＷ
ＲＴＯを発生して第３図中の２５がデータをラッチする
。以下ＤＲＱが来る毎にＷＲＴＩ、ＷＲＴ２゜ＷＲＴ３
を発生して４ｂｙｔｅのデータをラッチする。
Ｓ３１でＤＭＡ要求信号２０を発生してメモリコントロ
ーラ１０からＤＭＡ受付信号２１を受は取ると８２３へ
戻り、転送が終了するまで上記動作を繰り返す。
ーラ１０からＤＭＡ受付信号２１を受は取ると８２３へ
戻り、転送が終了するまで上記動作を繰り返す。
Ｓ１７で転送開始アドレス１． ５． ９・・・のよう
に４ｎ＋ １ （ｎ ＝ ０ 、 １ 、２− ）で表
わされる場合は、Ｓ２３゜Ｓ２４を飛び越して３２５へ
移り、ＷＲＴＩ、ＷＲＴ２゜ＷＲＴ３を発生し、３ｂｙ
ｔｅデータをラッチした所で３３１でメモリへＤＭＡ要
求信号を発生する。受は付けられると、今度はＳ２３へ
移りＷＲＴＯ，ＷＲＴＩ。
に４ｎ＋ １ （ｎ ＝ ０ 、 １ 、２− ）で表
わされる場合は、Ｓ２３゜Ｓ２４を飛び越して３２５へ
移り、ＷＲＴＩ、ＷＲＴ２゜ＷＲＴ３を発生し、３ｂｙ
ｔｅデータをラッチした所で３３１でメモリへＤＭＡ要
求信号を発生する。受は付けられると、今度はＳ２３へ
移りＷＲＴＯ，ＷＲＴＩ。
ＷＲＴ２．ＷＲＴ３を発生する。転送開始アドレスが２
、 ６ 、 ・・・のように４ｎ＋２ （ｎ＝ｏ、
１−）で表わされる場合は、Ｓ２７から始まり、ＷＲ
Ｔ２．ＷＲＴ３を発生して２ ｂ ｙ ｔ’ｅラッチし
た時点で最初のメモリ書込を実行する。転送開始アドレ
スが３，７．・・・のように４ｎ＋３ （ｎ＝ｏ、
１．・・・）で表わされる場合はＳ２９へ移り、ＷＲＴ
３を発生し、Ｉｂｙｔｅデータをラッチして最初のメモ
リ書込を行う。以降はＳ２３から前記動作を転送終了す
るまで繰り返す。
、 ６ 、 ・・・のように４ｎ＋２ （ｎ＝ｏ、
１−）で表わされる場合は、Ｓ２７から始まり、ＷＲ
Ｔ２．ＷＲＴ３を発生して２ ｂ ｙ ｔ’ｅラッチし
た時点で最初のメモリ書込を実行する。転送開始アドレ
スが３，７．・・・のように４ｎ＋３ （ｎ＝ｏ、
１．・・・）で表わされる場合はＳ２９へ移り、ＷＲＴ
３を発生し、Ｉｂｙｔｅデータをラッチして最初のメモ
リ書込を行う。以降はＳ２３から前記動作を転送終了す
るまで繰り返す。
次にＳ１４でアドレスが減少するモードを設定された場
合にはＳ１６へ移り、データドライノく３０を有効とし
、３１を無効とする。
合にはＳ１６へ移り、データドライノく３０を有効とし
、３１を無効とする。
第４図（ｂ）と第４図（ｃ）はラッチ信号の順番が逆に
なってＷＲＴ３．ＷＲＴ２．ＷＲＴＩ、ＷＲＴＯの順に
ラッチする以外は同様であり、前記動作で説明したのと
同様に、転送開始アドレスにより始まりが変化するだけ
で、転送終了まで、繰り返し前記動作を実行する。
なってＷＲＴ３．ＷＲＴ２．ＷＲＴＩ、ＷＲＴＯの順に
ラッチする以外は同様であり、前記動作で説明したのと
同様に、転送開始アドレスにより始まりが変化するだけ
で、転送終了まで、繰り返し前記動作を実行する。
次に画像メモリから外部ｉ ／ ｆ １３ヘデータを転
送する時の動作を説明する。
送する時の動作を説明する。
先ず、Ｓ１３から３４１へ移り、ＤＭＡ要求信号２０を
発生する。メモリからデータが読み出されＤＭＡ受付信
号２１を受は取ると、Ｓ４２へ移り、メモリからのデー
タを４ｂｙｔｅラツチする。アドレスの増加モードを設
定されると３４３から３４４へ移り、データドライバ３
１を有効にし、３０を無効にする。転送開始アドレスが
０．４．８．・・・のように４ｎ （ｎ＝＋０゜１．２
．・・・）で表わされる場合はＳ４５から３５４へ移り
、ＤＲＱが来ると３５５でＲＤＯを発生して、双方向ラ
ッチ２５が保持してるデータをデータドライバ３１を通
して外部ｉ ／ ｆ ｌ ３へ送出する。
発生する。メモリからデータが読み出されＤＭＡ受付信
号２１を受は取ると、Ｓ４２へ移り、メモリからのデー
タを４ｂｙｔｅラツチする。アドレスの増加モードを設
定されると３４３から３４４へ移り、データドライバ３
１を有効にし、３０を無効にする。転送開始アドレスが
０．４．８．・・・のように４ｎ （ｎ＝＋０゜１．２
．・・・）で表わされる場合はＳ４５から３５４へ移り
、ＤＲＱが来ると３５５でＲＤＯを発生して、双方向ラ
ッチ２５が保持してるデータをデータドライバ３１を通
して外部ｉ ／ ｆ ｌ ３へ送出する。
次にＤＲＱが来る毎に旧汀、Ｔ月、扉を発生し、Ｓ５２
へ移り、ＤＭＡ要求信号２０を発生し、次のアドレスの
データを読み出し、Ｓ５３以降上記動作を転送終了する
まで繰返す。転送開始アドレスが４０＋１で表わされる
場合はＳ４６から３５６へ移り、旧汀、旧買、旧河を発
生し、３ｂｙｔｅ分転送後、Ｓ５２で２回目のメモリ読
出しを要求し、以下４ｂｙｔｅずつ転送を繰返す。
へ移り、ＤＭＡ要求信号２０を発生し、次のアドレスの
データを読み出し、Ｓ５３以降上記動作を転送終了する
まで繰返す。転送開始アドレスが４０＋１で表わされる
場合はＳ４６から３５６へ移り、旧汀、旧買、旧河を発
生し、３ｂｙｔｅ分転送後、Ｓ５２で２回目のメモリ読
出しを要求し、以下４ｂｙｔｅずつ転送を繰返す。
転送開始アドレスが４ｎ＋２で表わされる場合はＲＤ２
．ＲＤ３により２ｂｙｔｅを転送後、２回目以降４ｂｙ
ｔｅ単位で転送を実行する。転送開始アドレスが４ｎ＋
３で表わされる場合もＲＤ３により１ｂｙｔｅ転送後、
２回目以降４ｂｙｔｅ単位で転送を行う。アドレスが減
少モードの転送の場合はＳ４３から３４８へ移り、デー
タドライバ３０を有効にし、３１を無効にして、上記動
作と同様でＲＤＯ〜ＲＤ３の発生順に逆にした動作を行
う。
．ＲＤ３により２ｂｙｔｅを転送後、２回目以降４ｂｙ
ｔｅ単位で転送を実行する。転送開始アドレスが４ｎ＋
３で表わされる場合もＲＤ３により１ｂｙｔｅ転送後、
２回目以降４ｂｙｔｅ単位で転送を行う。アドレスが減
少モードの転送の場合はＳ４３から３４８へ移り、デー
タドライバ３０を有効にし、３１を無効にして、上記動
作と同様でＲＤＯ〜ＲＤ３の発生順に逆にした動作を行
う。
以上、詳述した様に本発明により、
１、外部ｄｅｖｉｃｅのデータ転送速度に依存しない。
２、外部ｄｅｖｉｃｅとのデータ転送中にＣＰＵがシス
テムバスを占有する事が出来、並列動作が容易に可能。
テムバスを占有する事が出来、並列動作が容易に可能。
３、ＣＰＵは画像データ転送の面側を見る必要が無い。
という効果を有しています。
第１図は本発明を実施したワークステーションのブロッ
ク図、第２図は本発明の効果を出す動作を示したフロー
チャート、第３図は第１図中のデータ長変換回路の具体
的実施例を示す図、第４図（ａ）〜（「）は第３図に示
した実施例の動作を示すフローチャート、第５図は従来
例のブロック図。
ク図、第２図は本発明の効果を出す動作を示したフロー
チャート、第３図は第１図中のデータ長変換回路の具体
的実施例を示す図、第４図（ａ）〜（「）は第３図に示
した実施例の動作を示すフローチャート、第５図は従来
例のブロック図。
Claims (1)
- （１）画像データの入力、編集及び保存等の処理、出力
を行う装置において、少なくとも１画面分以上記憶する
画像メモリ、画像メモリ専用のデータバス、ＣＰＵから
のａｃｃｅｓｓｐｏｒｔ、ＤＭＡＣ、データ長変換回路
、メモリコントローラ、外部ｉ／ｆで構成される画像処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18980588A JPH0239383A (ja) | 1988-07-29 | 1988-07-29 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18980588A JPH0239383A (ja) | 1988-07-29 | 1988-07-29 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0239383A true JPH0239383A (ja) | 1990-02-08 |
Family
ID=16247504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18980588A Pending JPH0239383A (ja) | 1988-07-29 | 1988-07-29 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0239383A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7118044B2 (en) | 1997-06-04 | 2006-10-10 | Sony Corporation | External storage apparatus and control apparatus thereof, and data transmission/reception apparatus |
-
1988
- 1988-07-29 JP JP18980588A patent/JPH0239383A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7118044B2 (en) | 1997-06-04 | 2006-10-10 | Sony Corporation | External storage apparatus and control apparatus thereof, and data transmission/reception apparatus |
| US7360715B2 (en) | 1997-06-04 | 2008-04-22 | Sony Corporation | External storage apparatus and control apparatus thereof, and data transmission/reception apparatus |
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