JPH0628239A - メモリアクセス時間を短縮したコンピュータシステム及びメモリアクセス時間を短縮する方法 - Google Patents

メモリアクセス時間を短縮したコンピュータシステム及びメモリアクセス時間を短縮する方法

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JPH0628239A
JPH0628239A JP3339413A JP33941391A JPH0628239A JP H0628239 A JPH0628239 A JP H0628239A JP 3339413 A JP3339413 A JP 3339413A JP 33941391 A JP33941391 A JP 33941391A JP H0628239 A JPH0628239 A JP H0628239A
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Peter A Mehring
ピーター・エイ・メーリング
Robert Becker
ロバート・ベッカー
Varoujan Garapetian
ヴァロウジャン・ガラペティアン
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Abstract

(57)【要約】 【目的】 キャッシング方式メモリシステムにおいて高
速ページモードアクセスを実行するより高速の方法を提
供する。 【構成】 本発明のメモリアクセス装置では、メモリ要
求論理をメモリ管理装置（ＭＭＵ）に集中させる。ＭＭ
Ｕは、ＤＲＡＭと直接にインタフェースするＭＣＵにメ
モリアクセスの型に応じて実行することを命令する。メ
モリ要求を集中させることにより、ＭＭＵはその都度の
メモリアクセスを考慮し続けることができるので、ＭＭ
Ｕに、ＭＣＵに対して要求を発生する前にメモリアクセ
スが高速ページモードアクセスの必要条件を満たすか否
かを判定するための手段が与えられることになる。ＭＭ
Ｕは、キャッシュルックアップと並行して行アドレスの
比較を実行できる行アドレス比較器を含む。従って、キ
ャッシュルックアップによりメモリアクセスが要求され
ると判定された場合には、メモリコントローラが行アド
レスの検査によるさらに多くの遅延を引き起こすことな
く、特定の高速ページモードメモリアクセス要求を実行
することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、デジタルシステムにお
けるメモリ装置の分野に関し、特に、キャッシュモード
と高速ページモードの双方を同一のクロックサイクルで
検出する時間節約方式に関する。
【０００２】
【従来の技術】従来のシステム設計では、主メモリから
データを検出するときに起こる遅延となるメモリ待ち時
間は性能の向上を抑制する１つの要因となっている。主
メモリへのアクセスに起因する時間の損失を多少なりと
も少なくするためにキャッシュメモリを使用する。キャ
ッシュメモリは、コンピュータシステムにおいて、メモ
リの内容の中で現在使用中である部分を一時的に保持す
るために使用される比較的小型で、高速のバッファメモ
リである。キャッシュメモリに記憶されている情報は、
主メモリに記憶されている情報より短時間でアクセス可
能である。キャッシュメモリの利点は、コンピュータシ
ステムにおけるメモリアクセスに関して局所性という特
性をもっていることから引き出される。この局所性に
は、時間的局所性と空間的局所性の２種類がある。時間
的局所性は、近い将来に使用状態となるであろう情報は
既に使用中である確率が高いという観察結果を反映して
いる。空間的局所性は、アクセスすべき情報のアドレス
スペースは現在アクセスされている情報のアドレススペ
ースの付近にある確率が高いという観察結果を反映して
いる。
【０００３】キャッシュメモリの詳細については、Ｓｍ
ｉｔｈの「Ｃｓｃｈｅ Ｍｅｍｏｒｉｅｓ」（Ｃｏｎｐ
ｕｔｉｎｇ Ｓｕｒｖｅｙｓ第１４巻第３号、４７４〜
５３０ページ、１９８２年９月刊）及びＨｅｎｎｅｓｓ
ｙとＰａｔｔｅｒｓｏｎの「Ｃｏｎｐｕｔｅｒ Ａｒｃ
ｈｉｔｅｃｔｕｒｅ Ａ ＱｕａｎｔｉｔａｔｉｖｅＡ
ｐｐｒｏａｃｈ」４０３〜４２５ページ（Ｍｏｒｇａｎ
Ｋａｕｆｍａｎ，１９９０年刊）を参照。
【０００４】システムの設計に当たって、ＤＲＡＭ（ダ
イナミックランダムアクセスメモリ）技術、特に高速ペ
ージモードＤＲＡＭの利点を取り入れることにより、メ
モリ待ち時間はさらに改善された。ＤＲＡＭは主メモリ
として使用され、先のメモリアクセスと同一の行アドレ
スをアクセスしている限り、ＤＲＡＭによって、メモリ
記憶場所へのアクセスは速くなる。ＤＲＡＭのアクセス
時間はランダムアクセス時間と、列（又は高速ページモ
ード）アクセス時間とに分かれる。高速ページモードＤ
ＲＡＭでは、ＲＡＳプリチャージＲＡＳセットアップ遅
延を招かないという利点を伴って、同一の行への反復ア
クセスが可能である。高速ページモードＤＲＡＭは、プ
ログラムデータが所定の長さの時間についてメモリの狭
い領域をアクセスする傾向を表している空間的局所性と
して知られるプログラムの行動を利用している。
【０００５】（ＨｅｎｎｅｓｓｙとＰａｔｔｅｒｓｏｎ
の「Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ Ａ
Ｑｕａｎｔｉｔａｔｉｖｅ Ａｐｐｒｏａｃｈ」４３
１〜４３２ページ（Ｍｏｒｇａｎ Ｋａｕｆｍａｎ、１
９９０年刊）を参照）。
【０００６】高速ページモードＤＲＡＭのアクセスを支
援するためには、後続するメモリアクセスが最初のメモ
リアクセスと同一の行アドレスに対するものであること
を保証しなければならない。後続するメモリアクセスが
異なる行をアクセスすることを要求する場合には、異な
る行アドレスをサービスするためにランダムメモリアク
セスを開始している間にさらに遅延が起こる（そのよう
にして増した時間は行アドレスストローブ（ＲＡＳ）を
プリチャージするために使用されると共に、ＲＡＳと列
アドレスストローブ（ＣＡＳ）との間のアドレスセット
アップ時間として費やされる）。ところが、汎用プロセ
ッサをシステム設計するときにはメモリアクセスが予測
可能な順序になることを当てにはできないので、その都
度のメモリアクセスの行アドレスを先行メモリアクセス
の行アドレスと比較する行アドレス比較器を実現しなけ
ればならない。比較器はメモリ制御装置（ＭＣＵ）に配
置される。ＭＣＵはＤＲＡＭの制御信号線を駆動し、現
在メモリアクセスが高速ページモードアクセスを利用で
きるか又はランダムアクセスによる追加遅延を引き起こ
すかを判定する。高速ページモードアクセスの能力は空
間的局所性を利用することによって性能を向上させるの
であるが、行アドレス比較器が遅延を引き起こすという
代償がある。同期システムでは、その結果、あらゆるメ
モリアクセスに１回の余分なサイクルが加わってしまう
であろう。初期のメモリ設計においては、重複するメモ
リアクセスのみをスピードアップしようとし、ランダム
アクセスモード（全てのＤＲＡＭ制御信号が非活動状態
に戻るモード）にディフォルト、すなわちアイドル状態
としてディフォルトしていた。
【０００７】近年の高性能メモリ制御装置の構成は、高
速ページモードアクセスをディフォルトアクセス型とし
て実現することにより、以前の設計より改善されてい
る。これには、正しい行がアクセスされているか否かを
判定するために、アクセスを開始する前にそれぞれのメ
モリアクセスの行アドレスを検査することが必要であ
る。メモリコントローラは、メモリアクセスを開始する
前にどの型のメモリアクセスが適切であるかを判定す
る。同期構成では、あらゆるメモリアクセスについて、
比較のためにさらに１回のクロックサイクルが必要であ
る。ところが、高速ページモードアクセスは、通常、ラ
ンダムアクセスモードより２倍から３倍速いので、高速
ページモードアクセスを実行しないシステムと比べれ
ば、全てのメモリアクセスについて１クロックのペナル
ティがあっても、性能は総体的には向上するのである。
【０００８】メモリアクセスのためにキャッシュメモリ
を含んでいるメモリシステムにおいては、メモリ管理装
置（ＭＭＵ）は、まず、アクセス中のデータがキャッシ
ュに存在しているか否かを判定する。キャッシュにその
データが見い出されれば、主メモリをアクセスせずにメ
モリアクセスは満たされる。キャッシュにデータが存在
していない場合には、ＭＭＵは主メモリへのアクセスが
必要であることをＭＣＵに通知する。同期システムで
は、キャッシュメモリルックアップにより主メモリへの
アクセスが必要であるか否かを判定するために、１つ以
上の状態、すなわち、１回以上のクロックサイクルが要
求される。その上、プロセッサが２つ以上ある場合、又
は直接メモリアクセス（ＤＭＡ）を支援するＩ／Ｏサブ
システムがある場合には、メモリアクセスの順序決定を
も実行しなければならない。
【０００９】コンピュータシステムの１例を図１に示
す。図１には、３つの主な構成要素を含むコンピュータ
１０１が示されている。第１の構成要素はコンピュータ
１０１の他の部分との間で適切に構造化された形態の情
報を通信するために使用される入出力（Ｉ／Ｏ）回路１
０２である。中央処理装置（ＣＰＵ）１０３と、メモリ
サブシステム１０４もコンピュータ１０１の一部として
示されている。さらに図１に示される入力装置１０５
は、典型的な実施例ではキーボートであるが、入力装置
が実際にはカード読取り装置、磁気テープ又は紙テープ
読取り装置又は他の周知の入力装置（言うまでもなく、
別のコンピュータを含む）であっても良いことを理解し
ておくべきである。さらに、メッセージ又は他の通信内
容をユーザーに表示するために使用される表示モニター
１０７も図示されている。カーソル制御装置１０９は指
令モードの選択及び入力データの編集を目的として使用
されるもので、一般に、システムに情報を入力すること
に関してはより便利な手段である。
【００１０】メモリサブシステム１０４はメモリ管理装
置（ＭＭＵ）１１２と、メモリ制御装置（ＭＣＵ）１１
４と、キャッシュ１１６と、主メモリ１１８と、大容量
メモリ１０６に接続する入出力インタフェース１１０と
を含む。コンピュータ１０１に周辺装置の１つとして接
続する大容量メモリ１０６はディスクドライブ、テープ
ドライブなどであれば良い。本発明では、主メモリ１１
８は高速ページモードアクセスを実行するＤＲＡＭであ
る。
【００１１】ＭＭＵ１１２はＣＰＵからデータ要求を受
信し、必要とされる仮想アドレスから物理アドレスへの
アドレス変換を実行し、データが大容量メモリ１０６に
あるか、主メモリ１１８にあるか又はキャッシュ１１６
にあるかを判定する。データがキャッシュ１１６に記憶
されている場合、キャッシュ１１６からデータを検索す
るための信号を送信し、そのデータをＭＭＵに戻して、
ＣＰＵ１０３へ伝送させる。データがキャッシュ１１６
に記憶されていない場合には、要求されたデータを主メ
モリ１１８から検索するための信号をＭＣＵ１１４へ送
信する。ＭＣＵ１１４は、要求されたデータを記憶して
いる記憶場所をアクセスするために信号線（すなわち、
行、列信号線）を駆動する。主メモリ１１８が複数の高
速ページモードＤＲＡＭから構成されている場合、ＭＣ
Ｕ１１４は、信号線を駆動する前に、アクセスすべきデ
ータの行アドレスを先にアクセスされた行アドレスと比
較する。行アドレスが同一であれば、正しい記憶場所を
アクセスするのに列アドレス及びＣＡＳのみを要求する
高速ページモードサイクルを実行することにより、デー
タの高速アクセスを実行できる。行アドレスが同一でな
ければ、ＭＣＵ１１４はランダムアクセスサイクルを実
行しなければならないので、さらに遅延が起こる。
【００１２】キャッシング方式メモリシステムにおいて
データをアクセスするプロセスの流れを図２の流れ図に
示し、信号のタイミングを図３のタイミング図に示す。
プロセッサメモリ要求２１０はプロセッサ（すなわち、
ＣＰＵ）により開始される。この要求はメモリ管理装置
（ＭＭＵ）へ送られ、ＭＭＵは要求されたデータがその
時点でキャッシュに記憶されているか否かを判定するた
めにキャッシュルックアップ２２０を実行する。データ
がキャッシュにあれば、「ヒット」が起こり、データは
迅速にプロセッサへ転送される。データがキャッシュに
ない場合には、「ミス」が起こり、主メモリアクセス要
求２３０を開始し、必要な順序決定を実行することによ
りプロセスは続いてゆく（入出力サブシステムが直接メ
モリアクセスを実行する能力を備えている場合、又はシ
ステムが多重プロセッサシステムである場合、又はＣＰ
Ｕが命令キャッシュと、データキャッシュとを別個に含
む構成であり、各キャッシュは独立してメモリアクセス
を要求できるような場合には順序決定が必要とされ
る）。主メモリアクセス要求はメモリ制御装置（ＭＣ
Ｕ）へ送られ、ＭＣＵはデータが先にアクセスされたデ
ータと同一の行アドレスに位置しているか否かを判定す
るために行アドレス比較２４０を実行する。データが同
一の行アドレスにあれば、ヒットが起こり、高速ページ
モードアクセス２５０が採用される。ミスが起これば、
要求されたデータをアクセスするためにメモリの低速ラ
ンダムアクセス２６０を実行する。
【００１３】
【発明が解決しようとする課題】従って、本発明の目的
は、キャッシング方式メモリシステムにおいて高速ペー
ジモードアクセスを実行するより高速の方法を提供する
ことである。本発明の目的は、主メモリに対するアクセ
スを実行するために要求されるペナルティクロックサイ
クルの数を少なくすることである。
【００１４】
【課題を解決するための手段】本発明のメモリアクセス
装置では、メモリ要求論理はメモリ管理装置（ＭＭＵ）
に集中している。ＭＭＵは、ＤＲＡＭと直接にインタフ
ェースするＭＣＵに、メモリアクセスの型に応じて実行
することを命令する。メモリ要求を集中させることによ
り、ＭＭＵはその都度のメモリアクセスを考慮し続ける
ことができるので、ＭＭＵに、ＭＣＵに対して要求を発
生する前にメモリアクセスが高速ページモードアクセス
の必要条件を満たすか否かを判定するための手段が与え
られることになる。ＭＭＵは、キャッシュルックアップ
と並行して行アドレスの比較を実行できる行アドレス比
較器を含む。従って、キャッシュルックアップによりメ
モリアクセスが要求されると判定された場合には、メモ
リコントローラが行アドレスの検査によるさらに多くの
遅延を引き起こすことなく、特定の高速ページモードメ
モリアクセス要求を実行することができる。従って、本
発明のメモリアクセス装置を使用することにより、シス
テムは、通常は行アドレスを逐次比較してゆくことによ
って生じる付加的なペナルティを伴わずに、高速ページ
モードアクセスへディフォルトできるのである。
【００１５】本発明の目的，特徴及び利点は以下の詳細
な説明から明白になるであろう。 （表記法及び用語）以下の詳細な説明の大半は、コンピ
ュータメモリ内部のデータビットに対する演算のアルゴ
リズム及び記号表示によって提示される。そのようなア
ルゴリズムによる説明や表示は、データ処理技術に熟達
する人がその作業の内容を同じ分野の当業者に最も有効
に伝達するための手段である。ここでは、また、一般的
にも、アルゴリズムは所望の結果に至る首尾一貫したス
テップのシーケンスであると考えている。それらのステ
ップは物理的量の物理操作を要求するステップである。
通常、そのような量は記憶、転送、組み合わせ、比較及
びその他の方法による操作が可能な電気信号又は磁気信
号の形態をとるが、必ずしもそうであるとは限らない。
時によっては、主に一般に使用されている用語であると
いう理由により、それらの信号をビット、値、要素、記
号、文字、項、数などと呼ぶと好都合であるとわかる
が、それらの用語及びそれに類する用語は、全て、適切
な物理的量と関連させるべきものであり、単にそのよう
な量に便宜上付されたラベルであるにすぎないというこ
とに留意すべきである。さらに、実行される操作を、一
般にはオペレータが実行する知的動作と関連している加
算又は比較などの用語でよぶことが多い。本発明の一部
を成す、ここで説明する動作のどれをとっても、そのよ
うなオペレータの能力は不要であり、多くの場合に望ま
しくない。動作は機械の動作である。本発明の動作を実
行するのに有用な機械には、汎用デジタルコンピュータ
又は他の同様の装置がある。いずれにせよ、コンピュー
タを動作させる際の方法動作と計算それ自体の方法との
明確な区別を忘れてはならない。本発明は、電気信号又
は他の物理的（たとえば、機械的、化学的）信号を処理
して、他の所望の物理低信号を発生するために、コンピ
ュータを動作させる方法ステップに関する。本発明は、
また、そのような動作を実行する装置にも関する。この
装置は要求される目的に応じて特別に構成されても良い
が、汎用コンピュータに記憶させたコンピュータプログ
ラムによりコンピュータを選択的に動作させるか又は再
構成しても良い。ここに提示するアルゴリズムは、元
来、特定のコンピュータ又は他の特定の装置に関連する
ものではない。すなわち、本発明の教示に従って書き込
まれたプログラムと共に様々な汎用機械を使用して良
い。あるいは、要求される方法ステップを実行するため
には、さらに特殊化した装置を構成するほうが好都合で
あると判明するかもしれない。そのような多様な機械に
必要とされる構造は以下の説明から明白になるであろ
う。
【００１６】
【実施例】図４は、本発明のメモリサブシステムを示
す。好ましい実施例として多重キャッシュシステムを示
してあるが、本発明がそのような構成に限定されず、キ
ャッシュを１つしか有していないシステムを含めた多様
なシステム構成に本発明を適用できることを理解すべき
である。メモリ管理装置３００はＣＰＵ３０２からデー
タ要求を受信し、仮想アドレスから必要とされる物理ア
ドレスへのアドレス変換をアドレス変換ブロック３０４
において実行し、そのデータが主メモリ３０６にある
か、又はデータキャッシュ３０８、命令キャッシュ３１
０にあるかを判定する。データが２つのキャッシュ３０
８，３１０のうち一方に存在するか否かを判定する間
に、ＭＭＵ３００は、その中に配置されている行アドレ
ス比較器３１２を使用して、アクセスすべきデータの行
アドレスを先にアクセスされたデータの行アドレスと比
較することにより、主メモリでデータをアクセスするた
めに高速ページモードを使用できるか否かをさらに判定
する。データがキャッシュに存在しているか否か、そし
て、主メモリにおいて高速ページモードアクセスを実行
できるか否かを判定するために実行すべき試験は並行し
て実行可能であるので、試験を順次実行する場合と比べ
て時間の節約になる。
【００１７】ＭＣＵ３１８に列アドレスに対する迅速な
アクセスを実行させるために、別個の列アドレスバス３
１４と、マルチプレクサ３１６が設けられている。通
常、アドレスは、変換後、物理アドレスレジスタ（ＰＡ
Ｒ）３２０に記憶される。アドレスをＰＡＲ３２０に記
憶し、後にＰＡＲ３２０からアドレスを読取るのに要す
るクロックサイクルを節約するために、マルチプレクサ
３１６と列アドレスバス３１４はバイパスデータ経路を
構成している。アドレス変換ブロック３０４からＰＡＲ
３２０へ列アドレスが出力されるとき、その列アドレス
はマルチプレクサ３１６へも送られる。マルチプレクサ
３１６は列アドレスを列アドレスバス３１４を介してＭ
ＣＵ３１８に供給する。特定のクロックサイクルの間に
ＰＡＲがロードされていない場合、マルチプレクサ３１
６はＰＡＲ３２０からの列アドレス出力を、ＭＣＵ３１
８への入力として、列アドレスバス３１４へ送り出す。
従って、このバイパスデータ経路は１クロックサイクル
早くＭＣＵに列アドレスを供給する。
【００１８】キャッシュ及びメモリへのアクセスを制御
するときには状態機械（図示せず）を利用する。キャッ
シュミスが起こると、状態機械はメモリアクセスを実行
すべきであることを指示する。さらに、状態機械は、主
メモリ読取り要求からデータが戻されるのを待機しなが
ら、多重キャッシュシステムを介して、後続するアドレ
ス変換並びに入出力変換を実行させる。状態機械は、次
に実行すべき主メモリアクセスをも制御する。本発明の
高速ページモードアクセス方式に対応するために、状態
機械は、行アドレス比較器３１２が主メモリから検索し
た最前のデータの行アドレスを常に比較するように、ど
のアドレスがキャッシュのデータをアクセスし、どれが
主メモリをアクセスするかを認識する。状態機械は最前
の主メモリアクセスのアドレスを行アドレス比較器３１
２への入力として維持する。従って、キャッシュヒット
となった何度かのメモリアクセス（すなわち、データは
主メモリからではなく、キャッシュから検索された）に
続いて、主メモリへのメモリアクセスが起こった場合、
状態機械は主メモリへの最前のアクセスの行アドレスを
維持しており、その行アドレスを行アドレス比較器に入
力させて、高速ページモードアクセスを実行できるか否
かを判定する。
【００１９】データがキャッシュに存在していない場
合、ＭＭＵは、行アドレス比較器３１２を使用して、高
速ページモードアクセスを実行できるか否かを既に判定
しており、その判定に基づいて、高速ページモードアク
セスを使用して主メモリ３０６から要求されたデータを
検索するか又はより遅いランダムアクセスを使用して検
索するために信号をメモリ制御装置へ送信する。ＭＣＵ
は、ＭＭＵから（ページモード信号線３２２を介して）
信号を受信して、直ちに高速ページモードアクセスをＭ
ＣＵに実行させる高速ページモードアクセスを実行する
ためのアドレッシング情報を列アドレスバス３１４を介
して得る。ＭＣＵ３１８は、高速ページモードアクセス
を採用できるか否かを判定するために行アドレス比較を
実行するために、遅延を引き起こさなくなる。すなわ
ち、ＭＭＵは既にそのタスクを実行してしまっているの
である。
【００２０】このプロセスの流れを図５に示す。ＣＰＵ
がメモリ動作を要求すると（３００）、ＭＭＵは必要と
される仮想アドレスから物理アドレスへの変換及びメモ
リ順位変換を実行し、それと並行して、キャッシュにデ
ータが存在しているか否かを判定するためにキャッシュ
ルックアップ３１０を実行すると共に、アクセスすべき
データの行アドレスが先に主メモリからアクセスされた
データと同一の行アドレスであり、主メモリの高速ペー
ジモードアクセスが可能であるか否かを判定するために
行アドレス比較３２０を実行する。
【００２１】データがキャッシュに存在しているとＭＭ
Ｕが判定すれば、メモリ要求に応答してデータをキャッ
シュから検索し、それをＣＰＵに戻す。データがキャッ
シュに存在していない場合には、ＭＭＵは（行アドレス
比較に基づいて）高速ページモードアクセスを実行でき
るか否かを既に判定しているので、高速ページモードア
クセス３４０を使用してデータをアクセスするか、又は
ランダムアクセス３５０を使用してデータをアクセスす
るための信号をＭＣＵへ直ちに送信する。従って、通常
は行アドレス比較を実行するためにＭＣＵが必要とする
余分な時間は節約されるので、キャッシュに基づくメモ
リサブシステムにおいて主メモリからデータを検索する
ときに発生する待ち時間の量は少なくなる。
【００２２】このことを図６のタイミング例示図に示
す。３度目のクロックサイクルの始めに、高速ページモ
ードアクセスを開始することができる。最初のクロック
サイクルの間には、アドレス変換、キャッシュルックア
ップ及びページモード比較を実行する。キャッシュタグ
比較によりキャッシュミスであると判定され、ＭＭＵ→
ＭＣＵメモリ要求信号線が活動状態になると、次のクロ
ックサイクルの始めに高速ページモードアクセスが始ま
る。図６のタイミング図を図３のタイミング図と比較す
ると、本発明は、高速ページモードアクセスを実行する
とき、従来の方法と比べてクロックサイクル１回だけ待
ち時間を短縮することがわかる。
【００２３】以上、本発明を好ましい実施例に関連して
説明したが、以上の説明に照らせば当業者には数多くの
代替，変形，変更及び用途が明らかになるであろうとい
うことは自明である。
【図面の簡単な説明】
【図１】キャッシュ方式メモリサブシステムを採用する
コンピュータシステムの１例を示すブロック線図。
【図２】キャッシュ方式高速ページアクセスメモリシス
テムにおいてデータをアクセスする従来の方法を示す流
れ図。
【図３】キャッシュ方式高速ページアクセスメモリシス
テムにおいてデータをアクセスする従来の方法に関する
タイミング図。
【図４】本発明のメモリサブシステムの好ましい実施例
を示すブロック線図。
【図５】本発明のメモリ制御装置を採用するキャッシュ
方式高速ページアクセスメモリシステムにおいてデータ
をアクセスするプロセスを示す流れ図。
【図６】本発明のメモリサブシステムの好ましい実施例
に関するタイミング図。
【符号の説明】
３００ メモリ管理装置（ＭＭＵ） ３０２ ＣＰＵ ３０４ アドレス変換ブロック ３０６ 主メモリ ３０８ データキャッシュ ３１０ 命令キャッシュ ３１２ 行アドレス比較器 ３１４ 列アドレスバス ３１６ マルチプレクサ ３１８ メモリ制御装置（ＭＣＵ） ３２０ 物理アドレスレジスタ（ＰＡＲ） ３２２ ページモード信号線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・ベッカー アメリカ合衆国 01464 マサチューセッ ツ州・シャーリイ・グロトン ロード・31 (72)発明者 ヴァロウジャン・ガラペティアン アメリカ合衆国 02140 マサチューセッ ツ州・ケンブリッジ・マサチューセッツ アヴェニュ・2353・アパートメント 78

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 中央処理装置（ＣＰＵ）と、前記ＣＰＵ
    に接続し、メモリに対してＣＰＵアクセスを実行するメ
    モリサブシステムとを具備するコンピュータシステムに
    おいて、前記メモリサブシステムは、 キャッシュメモリと；高速ページモードアクセスを実行
    する少なくとも１つのＤＲＡＭを含む主メモリと；アク
    セスすべきデータがその時点でキャッシュメモリに存在
    しているか否かを判定するキャッシュ判定手段と、 前記キャッシュ判定手段と並行して動作を実行し、アク
    セスすべきデータの行アドレスが主メモリで先にアクセ
    スされたデータの行アドレスと同一であるか否かを判定
    する高速ページモードアクセス判定手段と、 キャッシュ判定手段がアクセスすべきデータはその時点
    でキャッシュメモリに存在していると判定した場合は、
    キャッシュメモリをアクセスするための命令を出力し、 キャッシュ判定手段がアクセスすべきデータはその時点
    ではキャッシュメモリに存在していないと判定し、高速
    ページモードアクセス判定手段がアクセスすべきデータ
    の行アドレスは主メモリで先にアクセスされたデータの
    行アドレスと同一であると判定したならば、高速ページ
    モードアクセスを使用して主メモリのデータをアクセス
    するための命令を出力し、これに反し、高速ページモー
    ドアクセス判定手段がアクセスすべきデータの行アドレ
    スは主メモリで先にアクセスされたデータの行アドレス
    とは同一でないと判定したならば、ランダムアクセスを
    使用して主メモリのデータをアクセスするための命令を
    出力する出力手段とを有するメモリへのアクセスのため
    にＣＰＵからメモリ要求を受信するメモリ管理装置（Ｍ
    ＭＵ）と；ＭＭＵに接続して、ＭＭＵから出力される命
    令を受信すると共に、キャッシュメモリ及び主メモリに
    接続して、ＭＭＵにより与えられた命令に従ってＣＰＵ
    が要求したメモリアドレス記憶場所をアクセスするため
    に、キャッシュメモリ又は主メモリに接続する制御信号
    線へ信号を送り出すメモリ制御装置（ＭＣＵ）とを具備
    し、 メモリをキャッシュメモリを介してアクセスできるか又
    は高速ページモードアクセスを使用して主メモリを介し
    てアクセスできるかを並行して判定することにより、主
    メモリへのアクセスのためのメモリアクセス時間を短縮
    させるコンピュータシステム。
  2. 【請求項２】 中央処理装置（ＣＰＵ）と、前記ＣＰＵ
    に接続し、メモリに対してＣＰＵアクセスを実行するメ
    モリサブシステムとを具備し、前記メモリサブシステム
    はキャッシュメモリと、高速ページモードアクセスを実
    行する少なくとも１つのＤＲＡＭを含む主メモリと、メ
    モリへのアクセスのためにＣＰＵからメモリ要求を受信
    するメモリ管理装置（ＭＭＵ）と、ＭＭＵ，キャッシュ
    メモリ及び主メモリに接続し、データをアクセスするた
    めに、キャッシュメモリ及び主メモリに至るアドレス／
    制御信号線を駆動するメモリ制御装置（ＭＣＵ）とを含
    むコンピュータシステムにあって、メモリをアクセスす
    る方法において、 アクセスすべきデータがその時点でキャッシュメモリに
    存在しているか否かを判定する過程と；アクセスすべき
    データの行アドレスが主メモリで先にアクセスされたデ
    ータの行アドレスと同一であるか否かを並行して判定す
    る過程と；アクセスすべきデータがその時点でキャッシ
    ュメモリに存在している場合、キャッシュメモリに存在
    しているデータをアクセスする過程と；アクセスすべき
    データがキャッシュメモリに存在していない場合、アク
    セスすべきデータの行アドレスが主メモリで先にアクセ
    スされたデータの行アドレスと同一であるならば、高速
    ページモードアクセスを使用して主メモリのデータをア
    クセスする過程と；アクセスすべきデータがキャッシュ
    メモリに存在していない場合、アクセスすべきデータの
    行アドレスが主メモリで先にアクセスされたデータの行
    アドレスと同一ではないならば、ランダムアクセスを使
    用して主メモリのデータをアクセスする過程とから成
    り、 メモリをキャッシュメモリを介してアクセスできるか又
    は高速ページモードアクセスを使用して主メモリを介し
    てアクセスできるかを並行して判定することにより、主
    メモリへのアクセスのためのメモリアクセス時間を短縮
    する方法。
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