JP2000293437A - キャッシュメモリ装置及びキャッシュメモリ制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＴＬＢエントリにリプレースが実行されるキ
ャッシュセットを指定するビット領域を設け、プログラ
マーによる置換アルゴリズムの実施手段を実現する。 【解決手段】 ＴＬＢのエントリには、当該エントリに
対応したブロック（命令コード又はデータ）についての
リプレーシング処理が実行されるキャッシュメモリ内の
キャッシュセット又はキャッシュセットのグループを指
定する指定値を格納するための指定ビット領域が設けら
れる。ＴＬＢエントリの指定ビット領域に、上記指定値
が格納された場合には、当該エントリに対応したブロッ
クのためのリプレーシング処理は、上記指定値により指
定されたキャッシュセット又はキャッシュセットのグル
ープを選択して実行される。上記指定値は、実行プログ
ラムから指定することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャッシュメモリ
装置に関し、特に、ＴＬＢエントリにリプレーシング処
理が実行されるキャッシュセットを指定するビット領域
を設け、プログラマーによる置換アルゴリズムの実施手
段を実現することができるようにしたキャッシュメモリ
装置をそなえるプロセッサに関する。

【０００２】

【従来の技術】多くの情報処理装置では、少ない物理メ
モリを補うため、大きな仮想アドレス空間を用いて論理
的にメモリ空間を拡張している。この拡張されたアドレ
ス空間を高速にアクセスする為の手段として、ＴＬＢ
（Ｔａｂｌｅ Ｌｏｏｋ−ｕｐ Ｂｕｆｆｅｒ；高速変
換緩衝機構）とキャッシュメモリとを使用する方法が一
般に行われている。ＴＬＢは、仮想アドレス空間上のア
ドレス（仮想アドレス）を物理アドレスに高速に変換す
るための高速のアドレス変換部である。

【０００３】また、キャッシュメモリは、比較的低速で
動作する主メモリのアクセスを見かけ上高速化するため
に、主メモリの記憶内容の写しを記憶する高速メモリで
ある。

【０００４】ＴＬＢは、仮想アドレスと物理アドレスへ
の変換情報を有するルックアップテーブルを記憶してい
る、キャッシュメモリよりも高速のメモリ或いはレジス
タと、仮想アドレスでこのテーブルを参照して、該当す
るデータがキャッシュメモリに格納されているか否か、
格納されている場合には、その物理アドレスを読み出
す。仮想アドレスから最終的な物理アドレスへの変換に
際しては、ＴＬＢをカバーする他のアドレス変換手段が
使用されることもある。

【０００５】図６に示す従来のキャッシュメモリ装置の
構成のように、容量の限られているキャッシュメモリを
有効に使用するために、ＴＬＢエントリにキャッシュ・
コヒーレンシー属性の情報を指定するコヒーレンシー指
定ビットを付加することもある。

【０００６】図６に示す従来例の場合、該コヒーレンシ
ー指定のビットが１であれば、通常のｃａｃｈｅ属性に
よる制御、すなわち、置換論理（リプレーシング・アル
ゴリズム）を含むキャッシュの制御がなされる。

【０００７】上記のコヒーレンシー指定のビットが０で
あれば、ｕｎｃａｃｈｅ 属性による制御、すなわちキ
ャッシュを使用しない制御が実施される。

【０００８】上記で、置換論理（リプレーシング・アル
ゴリズム）とは、キャッシュに空きが無い場合に、どの
ブロックを追い出すべきかを決定するアルゴリズムのこ
とである。この決定には、過去のアクセスに関する統計
上の情報や、参照データの局所性等の経験則、或いは、
ブロックの優先度指定等が参考にされる。これらの決定
は、キャッシュのヒット率の向上と関係している。

【０００９】例えば、プロセッサで言うところの置換論
理（リプレーシング・アルゴリズム）には、一般には、
キャッシュメモリの置換論理と、ＴＬＢエントリの置換
論理との区別がある（本発明は、キャッシュメモリの置
換論理の方に関係している）。

【００１０】キャッシュのリプレーシング・アルゴリズ
ムとして最も多用されてきたのは、いわゆるＬＲＵ（Ｌ
ｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）アルゴリズム
である。すなわち、直近に参照されたブロックは、置換
されないようにする制御が一般的であった。

【００１１】しかし、近年は、リプレーシング・アルゴ
リズムばかりではなく、リプレーシングに関する最適制
御方法がア・プリオリに判明している場合に対応する必
要性から、プログラム中の命令セット（通常はロード命
令）に、該最適制御方法を実現するための手段を持たせ
る方針も見られる。

【００１２】このような方針に基づく先出願として、特
開平４−３３８８４８号公報には、ＴＬＢエントリに、
当該ＴＬＢエントリの置換を禁止する（追い出しを禁止
する）ことを指定する置換禁止フラグを設ける技術が開
示されている。

【００１３】また、特開平６−３４８５９５号公報に
は、複数のキャッシュセットそれぞれに当該キャッシュ
セットの置換を禁止することができる置換禁止フラグを
設ける手段と、上記複数のキャッシュセットの各置換禁
止フラグを集約して、一つの追い出しエントリを選択す
る手段を有する技術が開示されている。

【００１４】さらに、特開平７−２８７０６号公報に
は、キャッシュ中のキャッシュラインに、当該キャッシ
ュラインの優先度を指定する領域を設置する技術が開示
されている。

【００１５】

【発明が解決しようとする課題】従来のキャッシュ装置
における上記のｃａｃｈｅ属性下のＬＲＵアルゴリズム
では、キャッシュアクセスの頻度が唯一の決定因子とな
ってリプレースされるブロックが決定される。このた
め、該ブロックを格納しているキャッシュセット（キャ
ッシュの組）も自動的に決定される。従って、キャッシ
ュ状態と実行プログラムとの間の整合性に、不本意なア
ンマッチが生じた際などには、リプレースしない方が良
いのにリプレースされてしまったり、或いはこれとは逆
に、リプレースした方が良いのにリプレースされなかっ
たりすることがある。これが原因でスラッシングと呼ば
れる現象を発生し、本来ならば不要と思えるリプレース
が多発し、処理性能が低下する場合がある。

【００１６】最適化フェーズを備えたコンパイラや、Ｏ
Ｓを用いて最適化したコードを使用した場合であって
も、上記の通りキャッシュ状態によっては、最適化が効
果を発揮しないことがある。

【００１７】すなわち、従来技術では、キャッシュ内で
のリプレーシングの必要が生じた時に、リプレースが実
行されるキャッシュセットは、システム固有のリプレー
シング・アルゴリズム（通常はＬＲＵ論理）に従って強
制的に指定される。該リプレースされるキャッシュセッ
トを最適化フェーズを備えたコンパイラ等によって生成
される実行プログラム上から動的に指定することが出来
ない。このため、上記のようなリプレースが多発し、処
理性能が低下する場合があった。

【００１８】そこで、本発明に際して、従来のリプレー
シング・アルゴリズムを適用するモードとは別のモード
として、リプレースされるキャッシュセットを、実行プ
ログラム上の命令セット（通常はロード命令）から指定
出来る手段を与えることが検討された。

【００１９】なお、特開平４−３３８８４８号公報に開
示されている技術は、追い出し禁止指定がなされるブロ
ックに対応して複数のキャッシュセットのいずれかを選
択する技術ではない。

【００２０】また、特開平６−３４８５９５号公報に開
示されている技術は、ＴＬＢを使用していないし、上記
公報と同様に、追い出し禁止指定がなされるブロックに
対応して複数のキャッシュセットのいずれかを選択する
技術ではない。

【００２１】さらに、特開平７−２８７０６号公報に開
示されている技術は、やはり上記公報と同様にＴＬＢを
使用していないし、追い出し禁止指定ではなく優先度指
定がなされる。

【００２２】本発明は、以上のような従来のキャッシュ
メモリ装置における問題点に鑑みてなされたものであ
り、プログラマーによる置換アルゴリズムの実施手段を
実現することができるキャッシュメモリ装置とその方法
を提供することを目的とする。

【００２３】

【課題を解決するための手段】上記の課題を解決するた
めに、この発明の第１の観点に係るキャッシュメモリ装
置は、複数個のキャッシュセットを持つセットアソシア
ティブ方式のキャッシュメモリと、仮想アドレスの一部
と前記キャッシュメモリ内エントリとの対応をアドレス
変換情報として持つ高速変換緩衝機構と、所定の置換論
理でリプレーシング制御を実行する制御回路を備えたキ
ャッシュメモリ装置を持つ、仮想記憶方式のプロセッサ
において、前記高速変換緩衝機構の各エントリは、当該
エントリに対応したブロックのデータについて、前記キ
ャッシュメモリ装置内のキャッシュセット又はキャッシ
ュセットのグループを指定する指定値を格納するための
指定ビット領域を備え、前記制御回路は、前記高速変換
緩衝機構のエントリの指定ビット領域に、前記指定値が
格納されている場合に、前記指定値により指定されたキ
ャッシュセット又はキャッシュセットのグループを選択
する、ことを特徴とする。

【００２４】この構成によれば、指定ビットにより、前
記キャッシュメモリ内のキャッシュセット又はキャッシ
ュセットのグループを直接指定することができる。この
指定ビットにより、当該エントリに対応するブロックの
最適な制御方法がプログラマーによって把握されている
場合などに、最適制御方法を実現する手段をプログラマ
ーに与えることができる。

【００２５】前記高速変換緩衝機構のエントリの指定ビ
ット領域は、当該エントリがキャシュメモリを使用する
か否かを指定する情報、例えば、キャッシュコヒーレン
シー属性を示すビットと、使用するキャッシュセットま
たはキャッシュセットのグループを選択する情報とを格
納してもよい。

【００２６】この場合、前記高速変換緩衝機構のエント
リの指定ビット領域の大きさは、キャッシュセット或い
はキャッシュセットのグループを指定する情報と、キャ
ッシュ・コヒーレンシー属性を示す情報との両方を意味
付けするに必要十分なビット数として設置することがで
きる。このようなビット構成とすることにより、両者を
それぞれ別の領域で指定するよりも高速変換緩衝機構の
各エントリの必要ビット数が節約できる。

【００２７】データをブロック単位で記憶すると共に各
ブロックのデータの仮想アドレスと物理アドレスと該ブ
ロックがいずれのキャッシュセット又はキャッシュセッ
トのグループを使用するかを示す指定値とを対応付けて
記憶するアドレス変換テーブルを記憶する主メモリを配
置してもよい。前記制御回路は、前記キャッシュ装置で
ミスヒットとなった場合に、アクセス対象のデータの主
メモリ内の物理アドレスを判別し、判別した物理アドレ
スに位置するブロックデータを、指定値が示すキャッシ
ュセット又はキャッシュセットのグループにリプレース
する。

【００２８】データを前記主メモリにロードする際に、
前記アドレス変換テーブルに、ロードするデータブロッ
クの仮想アドレスと主メモリ内の物理アドレスと該ブロ
ックがいずれのキャッシュセット又はキャッシュセット
のグループを使用するかを示す指定値とを対応付けて格
納する手段を備えてもよい。この構成によれば、主メモ
リにデータをロードする際等に、そのブロックがロード
されるキャッシュセット又はキャッシュセットのグルー
プを指定値により特定することができる。

【００２９】前記キャッシュセット又はキャッシュセッ
トのグループと実質的に同一の容量のデータブロック
に、同一の指定値を設定することにより、前記キャッシ
ュセット又はキャッシュセットのグループをリプレース
の起こらない高速メモリとして使用することができる。

【００３０】前記制御回路は、前記指定値がキャッシュ
セットのグループ、例えば、２つのキャッシュセットを
指定している場合に、指定されたグループ内のキャッシ
ュセットを所定の置換論理、例えば、ＬＲＵアルゴリズ
ムに従って、選択してリプレース処理を行うようにして
もよい。この場合、キャッシュセットを指定してリプレ
ーシング処理する機能と、従来の置換論理を適用してリ
プレーシング処理する機能とを折衷することができる。

【００３１】前記主メモリのエントリの指定ビット領域
内の指定値は、実行プログラム中の所定の命令セットの
実行によって格納されたものであってもよい。

【００３２】また、この発明の第２の観点にかかるキャ
ッシュメモリ装置は、複数個のキャッシュセットを有す
るセットアソシアティブ方式のキャッシュメモリと、デ
ータをブロック単位で記憶する主メモリと、前記主メモ
リにデータのブロックをロードする際に、該データブロ
ックについて、該データブロックが使用する前記キャッ
シュメモリのキャッシュセット又はキャッシュセットの
グループを指定する指定データを設定する手段と、前記
主メモリ上のデータブロックを前記キャッシュメモリに
格納する際に、対応する指定データに従ってキャッシュ
セット又はキャッシュセットのグループを選択し、選択
したキャッシュセットに該データブロックを格納する制
御手段と、を備えることを特徴とする。

【００３３】この構成によれば、主メモリ上のデータを
格納するキャッシュセットを、指定することができる。
指定データの設定を適切に行うことにより、キャッシュ
メモリのヒット率を向上することができる。

【００３４】また、この発明の第３の観点にかかるキャ
ッシュメモリ装置は、ブロック単位でデータを記憶する
主メモリと、複数個のキャッシュセットを持ち、主メモ
リ上のデータの写しを記憶するキャッシュメモリと、仮
想アドレスを物理アドレスに変換するアドレス変換手段
と、キャッシュミスヒットが発生した場合に、所定の置
換論理で、ブロック単位で、キャッシュメモリ上のデー
タを主メモリ上のデータにリプレーシングする制御回路
と、を備えたキャッシュメモリ装置において、アドレス
変換手段は、各ブロックのデータについて、前記キャッ
シュメモリ装置内のキャッシュセット又はキャッシュセ
ットのグループを指定する指定情報を含み、前記制御回
路は、リプレース対象のデータブロックについて、アド
レス変換手段に指定情報が設定されている場合に、指定
情報により指定されたキャッシュセット又はキャッシュ
セットのグループを選択して、該当するブロックのデー
タをリプレースする、ことを特徴とする。

【００３５】前記指定情報は、対応するデータブロック
がキャシュメモリを使用するか否かを指定する情報と使
用するキャッシュセットまたはキャッシュセットのグル
ープを選択する情報とを含んでもよい。

【００３６】前記アドレス変換手段は、例えば、前記主
メモリ上に配置され、各ブロックのデータの仮想アドレ
スと物理アドレスと該ブロックがいずれのキャッシュセ
ット又はキャッシュセットのグループを使用するかを示
す指定値とを対応付けて記憶するアドレス変換テーブル
と、前記アドレス変換テーブルの写しを記憶する高速変
換緩衝機構と、を備える。

【００３７】供給された仮想アドレスを前記高速変換緩
衝機構により物理アドレスに変換し、高速変換緩衝機構
でミスヒットとなった場合に、アドレス変換テーブルで
物理アドレスに変換する手段と、前記高速変換緩衝機構
またはアドレス変換テーブルにより変換された物理アド
レスを用いて前記キャッシュメモリをアクセスするアク
セス手段と、をさらに配置し、前記アクセス手段により
アクセスされたキャッシュメモリで、キャッシュミスと
なった場合に、前記制御回路は、判別した物理アドレス
に位置する主メモリ上のブロックデータを、指定値が示
すキャッシュセット又はキャッシュセットのグループに
リプレースするようにしてもよい。

【００３８】また、この発明の第４の観点にかかるキャ
ッシュメモリ制御方法は、複数個のキャッシュセットを
持つセットアソシアティブ方式のキャッシュメモリと、
仮想アドレスの一部と前記キャッシュメモリ内エントリ
との対応をアドレス変換情報として持つ高速変換緩衝機
構とを備えたキャッシュメモリ装置を制御するキャッシ
ュメモリ制御方法であって、前記高速変換緩衝機構の各
エントリに、当該エントリに対応したブロックのデータ
について、前記キャッシュメモリ内のキャッシュセット
又はキャッシュセットのグループを指定する指定値を格
納するための指定ビット領域を配置し、前記高速変換緩
衝機構のエントリの指定ビット領域に、前記指定値が格
納されている場合に、前記指定値により指定されたキャ
ッシュセット又はキャッシュセットのグループを選択す
る、ことを特徴とする。

【００３９】主メモリ上の各データブロックに、コンパ
イラ、ＯＳ、ロードプログラムなどにより、そのデータ
ブロックのリプレーシング処理に先立ち、予め指定ビッ
トを付加しておいてもよい。

【００４０】また、指定ビットがキャッシュセットのグ
ループを指定している場合に、グループ内のキャッシュ
セットを所定の置換論理で選択してリプレース処理を行
うようにしてもよい。この場合、キャッシュセットを指
定してリプレーシング処理する機能と、ＬＲＵなどの従
来の置換論理を適用してリプレーシング処理する機能と
を部分的に折衷することができる。

【００４１】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。 （第１の実施の形態）図１は、本発明の第１の実施の形
態に係るコンピュータ装置の、構成を示す図である。図
示するように、このコンピュータ装置は、ＣＰＵ（中央
処理装置）１と、主メモリ２と、キャッシュメモリ３
と、ＭＭＵ（メモリマネージメントユニット）４と、セ
レクタ５と、コントローラ６と、複数の周辺装置７、と
を備える。

【００４２】ＣＰＵ１は、このコンピュータ装置の中核
となる処理装置である。主メモリ２は、各種プログラ
ム、データなどを格納するための揮発性メモリであり、
仮想アドレス（論理アドレス）を物理アドレス（主メモ
リ２上の格納位置）に変換するためのアドレス変換テー
ブル２１が置かれている。

【００４３】キャッシュメモリ３は、主メモリ２よりも
高速アクセス可能な、例えば、ＳＲＡＭなどから構成さ
れる高速メモリであり、主メモリ２上のデータ、プログ
ラム等の複製を記憶する。キャッシュメモリ３は、第０
のキャッシュセット３１と第１のキャッシュセット３２
と制御回路（キャッシュ制御回路）３９とから構成され
ている。第０キャッシュメモリ３１と第１キャッシュメ
モリ３２との各キャッシュラインには、有効ビットＶ
と、タグ（物理タグ）Ｔａｇと、データＤａｔａとが格
納されている。キャッシュ制御回路３９は、ＭＭＵ４か
ら供給されるデータに従って、第０キャッシュセット３
１または第１キャッシュセット３２をアクセスし、ま
た、必要に応じて、リプレース処理を行う。

【００４４】ＭＭＵ４は、ＣＰＵ１等からの仮想アドレ
スによるアクセスの要求を受けて、主メモリ２、キャッ
シュメモリ３，などに対するアクセスを管理するための
ものであり、ＴＬＢ４１を備える。

【００４５】ＴＬＢ４１は、図２に示すように、複数の
エントリを備え、各エントリには、仮想ページアドレス
ＶＰＮ（Ｖｉｒｔｕａｌ Ｐａｇｅ Ｎｕｍｂｅｒ）
と、物理ページアドレスＰＦＮ（Ｐａｇｅ Ｆｒａｍｅ
Ｎｕｍｂｅｒ）と、有効ビットＶと、拡張Ｃビットと
が対応付けて格納されている。

【００４６】仮想ページアドレスＶＰＮは、参照される
仮想空間上の所定サイズのデータブロック（内容は命令
コード、データなど）であるページのアドレスであり、
仮想アドレスの上位ビットから構成される。物理ページ
アドレスＰＦＮは、対応するデータブロックが格納され
ている物理領域のアドレスであり、物理アドレスの上位
ビットから構成される。有効ビットＶは、該当エントリ
の内容が有効であるか無効であるかを示すビットであ
る。

【００４７】拡張Ｃビットは、従来のキャッシュ・コヒ
ーレンシー属性を示すＣ（Ｃｏｈｅｒｅｎｃｙ）ビット
の情報にキャッシュセットを指定する情報を付加した情
報である。本実施の形態においては、拡張Ｃビットが”
００”の場合は、図６に示す従来のキャッシュのＣビッ
トが”０”の場合と同じで、ｕｎｃａｃｈｅ属性を示
し、該エントリに対応するデータブロック（ページ）は
キャッシュを使用しない。

【００４８】拡張Ｃビットが”１１”の場合は、図６に
示す従来のキャッシュのＣビットが”１”の場合と同じ
で、通常のキャッシュアクセス時は、キャッシュ制御回
路３９により第０または第１のキャッシュセット３１，
３２のうち物理アドレスに対応するエリアが有するもの
が選択されて使用され、キャッシュリプレース時は、Ｌ
ＲＵアルゴリズムに基づいて第０または第１のキャッシ
ュセット３１，３２の一方が選択されて使用される。

【００４９】また、上記の拡張Ｃビットが”０１の場合
は、セレクタ５により、拡張Ｃビットが”０１”の場合
は第０キャッシュセット１１が、”１０”の場合は第１
キャッシュセット３２が、それぞれ選択される。

【００５０】上記の拡張Ｃビットは、プログラム中の命
令セット、通常は、参照するブロックのアドレス情報を
アドレス変換テーブル２１からキャッシュメモリ３へロ
ードするロード命令によって、その値を設定することが
可能である。また、主メモリ２にデータをロードする際
に、アドレス変換テーブル２１上に、予めの拡張Ｃビッ
トを設定してもよい。また、ユーザが、専用ツールを用
いて、主メモリ２上の特定領域のデータブロックについ
て、拡張Ｃビットを設定してもよい。

【００５１】セレクタ５は、ＭＭＵ４から出力されるデ
ータに含まれている拡張Ｃビットの値に従って、第０の
キャッシュセット３１と第１のキャッシュセット３２の
一方を選択する。

【００５２】コントローラ６は、供給されたアドレスな
どに基づいて、メインメモリ２及び周辺回路６の動作を
制御する。また、コントローラ６は、前述の拡張Ｃビッ
トが”１１”の場合に、第０キャッシュセット３１と第
１キャッシュセット３２との一方をアクティブとする。

【００５３】周辺装置７は、ディスク装置、表示装置な
どから構成されている。

【００５４】図３に、拡張Ｃビットが予め設定されてい
るタイプのアドレス変換テーブル２１の一例を示す。図
示するように、このアドレス変換テーブル２１は、複数
のエントリを備え、各エントリには、仮想ページアドレ
スと、物理ページアドレスと、拡張Ｃビットとが対応付
けて登録されている。

【００５５】各拡張Ｃビットは、第０キャッシュセット
３１と第１キャッシュセット３２の使用目的に応じて、
ユーザの個別設定、アセンブラの実行、コンパイラの実
行などにより任意に設定できる。

【００５６】例えば、あるプログラムを実行する際に、
主メモリ２上の特定のエリアのデータを第０キャッシュ
セット３１又は第１キャッシュセット３２に常駐させる
場合には、そのエリアの拡張Ｃビットに”０１”又は”
１０”を設定する。また、あるプログラムを実行する際
に、主メモリ２上の第０キャッシュセット３１と同一サ
イズの領域の拡張Ｃビットに全て”０１”を設定し、第
１キャッシュセット３２と同一サイズの領域の拡張Ｃビ
ットに全て”１０”を設定することにより、第０キャッ
シュセット３１と第１キャッシュセット３２を、リプレ
ースの起こらない高速メモリとして使用することも可能
である。

【００５７】キャッシュメモリ３を使用すると、ミスヒ
ットの確率が非常に高く、頻繁にリプレースを繰り返す
ことによってかえって効率が低下するような場合には、
拡張Ｃビットを”００”として、キャッシュメモリ３を
使用しないようにすることも有効である。

【００５８】さらに、通常のＬＲＵアルゴリズムに基づ
いて、キャッシュメモリ３の内容をリプレースする場合
には、拡張Ｃビットを”１１”とする。

【００５９】以下、本実施の形態に係るキャッシュメモ
リ装置の動作を図４を参照して説明する。ＣＰＵ１が、
主メモリ２をアクセスするために、ＭＭＵ４に出力した
仮想アドレスの上位アドレス（仮想上位アドレス）ＶＰ
Ｎ（Ｖｉｒｔｕａｌ ＰａｇｅＮｕｍｂｅｒ）は、ＴＬ
Ｂ４１へ入力され、ＴＬＢ４１の複数のエントリのう
ち、入力された仮想上位アドレスＶＰＮに一致するＶＰ
Ｎを備えるＴＬＢエントリが存在するか否かが判別され
る。該当するエントリが存在する場合、バリッドビット
Ｖが”１”（有効）を示しているか否かを判別する。

【００６０】入力された仮想上位アドレスＶＰＮに一致
するＶＰＮを備えるＴＬＢエントリが存在し、且つ、そ
のエントリのバリッドビットＶが１（有効）を示してい
る場合、ＴＬＢヒットである。この場合、ＭＭＵ４は、
該当するエントリに登録されている物理ページアドレス
ＰＦＮと仮想アドレスの下位アドレス（ページ内アドレ
ス）とを連結して、物理アドレスを求めて、Ｃビットと
共に出力する。

【００６１】一方、ＴＬＢミスヒットの場合は、ＭＭＵ
４は、コントローラ６を介して主メモリ２上のアドレス
変換テーブル２１を参照して、ＣＰＵ１がＭＭＵ４に出
力した仮想上位アドレスＶＰＮに一致するＶＰＮを備え
るエントリを検出し、その内容を取り込む。ＭＭＵ４
は、取り込んだエントリに登録されている物理ページア
ドレスＰＦＮと下位アドレスとを連結して、物理アドレ
スを求め、拡張Ｃビットと共に出力する。なお、ＴＬＢ
ミスヒットの場合に、ＴＬＢリプレースアルゴリズムに
従って、ＴＬＢ４１内のテーブルをアドレス変換テーブ
ル２１の内容に置換することも可能である。

【００６２】ＭＭＵ４が出力した拡張Ｃビットが”０
０”の場合、すなわち、ｕｎｃａｃｈｅ属性が指定され
ている場合、セレクタ５は、第０キャッシュセット３１
と第１キャッシュセット３２のいずれをもイネーブル状
態としない（セレクトしない）。従って、キャッシュメ
モリ３へのアクセスは行われない。ＭＭＵ４は、コント
ローラ６を介して、物理アドレスが指示する主メモリ２
上の位置にアクセスし、データを読み出し又はデータを
書き込む。

【００６３】一方、ＭＭＵ４が出力した拡張Ｃビット
が”０１”の場合、セレクタ５は、第０キャッシュセッ
ト３１のみをアクティブ状態とする。キャッシュ制御回
路３９は、下位アドレスに対応する第０キャッシュセッ
ト３１のキャシュラインのＴａｇが、ＭＭＵ４から供給
された物理アドレスの上位アドレスと一致し、且つ、バ
リッドビットＶが”１”（有効）であるか否か、すなわ
ち、第０キャッシュセット３１上でキャッシュがヒット
するか否かを判別する。

【００６４】キャッシュ制御回路３９は、キャッシュヒ
ットであると判別すると、物理アドレスに基づいて、そ
のキャッシュラインにアクセス（データの読み出し・書
き込み）を行う。

【００６５】一方、データ読み出しの場合は、キャッシ
ュ制御回路３９は、キャッシュミスヒットであると判別
した場合、キャッシュリプレースを行うため、ＭＭＵ４
にその旨を通知する。この通知に従って、ＭＭＵ４は、
コントローラ６を介して主メモリ２から、物理ページア
ドレスに対応するデータを読み出して、キャッシュメモ
リ３に供給する。キャッシュ制御回路３９は、主メモリ
２から読み出されたデータを、セレクタ５により選択さ
れている第０キャッシュセット３１にコピー（リプレー
ス）する。ＭＭＵ４は、第０キャッシュセット３１のリ
プレースされたキャッシュラインからデータを読み出
す。

【００６６】データ書き込みの場合は、キャッシュ制御
回路３９は、キャッシュミスヒットであると判別した場
合、セレクタ５により選択されている第０キャッシュセ
ット３１に書き込みを行うと同時に、ＭＭＵ４にその旨
を通知する。この通知に従って、ＭＭＵ４は、コントロ
ーラ６を介して主メモリ２の物理ページアドレスに対応
するデータを書きこむ。

【００６７】一方、ＭＭＵ４が出力した拡張Ｃビット
が”１０”の場合、セレクタ５は、拡張Ｃビットに従っ
て、第１キャッシュセット３２のみをアクティブ状態と
する。キャッシュ制御回路３９は、ＭＭＵ４から供給さ
れた物理アドレスの上位アドレス（ＰＦＮ）に対応する
ｔａｇを有し、且つ、バリッドビットＶが”１”（有
効）のキャッシュラインが、アクティブ状態にある第１
キャッシュセット３２上に存在するか否か、すなわち、
第１キャッシュセット３２上でキャッシュがヒットする
か印加を判別する。

【００６８】キャッシュ制御回路３９は、キャッシュヒ
ットと判別すれば、そのキャッシュラインにアクセス
（データの読み出し・書き込み）を行う。

【００６９】一方、キャッシュ制御回路３９は、キャッ
シュミスヒットと判別すれば、キャッシュリプレースを
行うため、ＭＭＵ４にその旨を通知する。

【００７０】ＭＭＵ４は、通知に従って、コントローラ
６を介して主メモリ２から、物理アドレス（ＰＦＮ）が
指示するデータブロックを読み出して、キャッシュメモ
リ３に供給する。キャッシュ制御回路３９は、主メモリ
２から読み出されたデータブロックをセレクタ５が選択
している第１キャッシュセット３２にコピー（リプレー
ス）する。ＭＭＵ４は、第１キャッシュセット３２のリ
プレースされたキャッシュラインからデータを読み出
し、またはそのキャッシュラインにデータを書き込む。

【００７１】一方、ＭＭＵ４が出力した拡張Ｃビット
が”１１”の場合、キャッシュ制御回路３９は、ＭＭＵ
４から供給された物理アドレスの上位アドレスに対応す
るｔａｇを有し、且つ、バリッドビットＶが”１”（有
効）であるキャッシュラインが、第０キャッシュセット
３１と第１キャッシュセット３２のいずれかに存在する
か否かを判別する。ＭＭＵ４から供給された物理アドレ
スに対応するｔａｇを有し、且つ、バリッドビットＶ
が”１”（有効）であるキャッシュラインが両キャッシ
ュセットのいずれかに存在すると判別されれば、キャッ
シュヒットである。キャッシュ制御回路３９は、そのキ
ャッシュラインにアクセスを行う。

【００７２】ＭＭＵ４から供給された物理アドレスに対
応するｔａｇを有するキャッシュラインが第０キャッシ
ュセット３１と第１キャッシュセット３２とのいずれに
も存在しない場合、又は、存在していても、そのバリッ
ドビットＶが”０”（無効）である場合は、キャッシュ
ミスヒットである。この場合には、キャッシュ制御回路
３９は、キャッシュリプレースを行うため、ＭＭＵ４に
その旨を通知する。

【００７３】この通知に従って、ＭＭＵ４は、コントロ
ーラ６を介して、主メモリ２の物理ページアドレスが指
示するエリアから、対応するデータブロックを読み出し
て、キャッシュメモリ３に供給する。キャッシュ制御回
路３９は、ＬＲＵ置換論理に従って、主メモリ２から読
み出されたデータブロックを第０キャッシュセット３１
と第１キャッシュセット３２とのうち、最も昔に使用さ
れたデータブロック上にコピー（リプレース）する。Ｍ
ＭＵ４は、リプレースされたキャッシュラインからデー
タを読み出し、またはそのキャッシュラインにデータを
書き込む。

【００７４】このように、この実施の形態によれば、ツ
ールを用いた個別処理、コンパイラの設定、ローディン
グプログラムの処理などにより、主メモリ２上の各デー
タブロック（ページ）について、キャッシュの不使用、
第０キャッシュセット３１のみ使用、第１キャッシュセ
ット３２のみ使用、ＬＲＵによるキャッシュセットの選
択の何れかを設定することができる。すなわち、リプレ
ースするキャッシュセットを直接指定したり、ＬＲＵの
アルゴリズムでキャッシュセットを選択して、そのキャ
ッシュセットとリプレースを行うことができるため、キ
ャッシュの特定セットを任意のデータブロックに割り当
てるなどのキャッシュ構造に最適化したコードを、キャ
ッシュの状態に依存せずに作り出すことができる。

【００７５】また、特定のデータ（群）を任意のキャッ
シュセットに割り当てた場合には、キャッシュ・ミスヒ
ットによるリプレースを排除でき、メモリの高速アクセ
スが可能となる。このような最適化により、キャッシュ
メモリのヒット率を操作し、性能を向上することができ
る。

【００７６】（第２の実施の形態）図５は、本発明の第
２の実施の形態に係るキャッシュメモリ装置の全体構成
を示すブロック図である。上記の第１の実施の形態で
は、２個のキャッシュセットが設置され、その拡張Ｃビ
ットは、２個のキャッシュセットのうちのいずれかを指
定するものであった。本実施の形態では、拡張Ｃビット
を、キャッシュセットの指定又はキャッシュセットのグ
ループの指定が可能なようにビット拡張する。

【００７７】図５に示す構成では、拡張Ｃビットは３ビ
ットであるが、一般には、従来のキャッシュ・コヒーレ
ンシー属性を示す情報に、キャッシュセットの指定又は
キャッシュセットのグループの指定情報を加えた情報を
示すに必要十分なビット数が取られる。この拡張Ｃビッ
トは、主メモリのアドレス変換テーブルの各エントリに
も設定されている。

【００７８】以下、本実施の形態に係るキャッシュメモ
リ装置の動作を図５を参照して説明する。ＣＰＵ１が出
力した仮想アドレスの上位アドレスＶＰＮは、ＴＬＢ４
１へ入力される。ＴＬＢヒットの場合、上位アドレスに
対応する物理ページアドレスＰＦＮと下位アドレスとを
連結して、物理アドレスを求めて、Ｃビットと共に出力
する。

【００７９】一方、ＴＬＢミスヒットの場合は、主メモ
リ２上のアドレス変換テーブル２１を参照して、仮想上
位アドレスＶＰＮに対応する物理ページアドレスＰＦＮ
を求め、求めた物理ページアドレスＰＦＮと下位アドレ
スとを連結して、物理アドレスを求め、拡張Ｃビットと
共に出力する。

【００８０】拡張Ｃビットが”０００”の場合は、ｕｎ
ｃａｃｈｅ属性が指定されている場合であり、セレクタ
５は、第０キャッシュセット３１〜第３キャッシュセッ
ト３４のいずれをもイネーブル状態としない。ＭＭＵ４
は、コントローラ６を介して主メモリ２にアクセスし、
データを読み出し又はデータを書き込む。

【００８１】拡張Ｃビットが”００１”の場合、セレク
タ５は、第０キャッシュセット３１のみをアクティブ状
態とする。キャッシュ制御回路３９は、第０キャッシュ
セット３１上で、キャッシュがヒットするか否かを判別
する。キャッシュヒットの場合、キャッシュ制御回路３
９は、第０キャッシュセット３１をアクセスする。

【００８２】一方、キャッシュミスヒットの場合、キャ
ッシュ制御回路３９は、キャッシュリプレースを行うた
め、ＭＭＵ４にキャッシュミスヒットを通知する。この
通知に従って、ＭＭＵ４は、コントローラ６を介して主
メモリ２から、対応するデータブロックを読み出して、
キャッシュメモリ３に供給する。キャッシュ制御回路３
９は、主メモリ２から読み出されたデータブロックを第
０キャッシュセット３１にコピーする。

【００８３】拡張Ｃビットが”０１０”の場合には、セ
レクタ５が第１キャッシュセット３２のみをアクティブ
状態とし、キャッシュヒットであれば、第１キャッシュ
セット３２にアクセスが行われ、キャッシュミスヒット
であれば、主メモリ２から対応するデータブロックが読
み出されて、第１キャッシュセット３２にリプレースさ
れる。

【００８４】拡張Ｃビットが”０１１”の場合には、セ
レクタ５が第２キャッシュセット３３のみをアクティブ
状態とし、キャッシュヒットであれば、第２キャッシュ
セット３３にアクセスが行われ、キャッシュミスヒット
であれば、主メモリ２から対応するデータブロックが読
み出されて、第２キャッシュセット３３にリプレースさ
れる。

【００８５】拡張Ｃビットが”１００”の場合には、セ
レクタ５が第３キャッシュセット３４のみをアクティブ
状態とし、キャッシュヒットであれば、第３キャッシュ
セット３４にアクセスが行われる。キャッシュミスヒッ
トであれば、主メモリ２から対応するデータブロックが
読み出されて、第３キャッシュセット３４にリプレース
される。

【００８６】次に、拡張Ｃビットが”１０１”の場合に
は、セレクタ５は第０キャッシュセット３１と第１キャ
ッシュセット３２とをアクティブ状態とする。キャッシ
ュ制御回路３９は、第０キャッシュセット３１又は第１
キャッシュセット３２上で、キャッシュがヒットするか
否かを判別する。すなわち、ＭＭＵ４から供給された物
理上位アドレスに対応するｔａｇを有するキャッシュラ
インが、第０キャッシュセット３１又は第１キャッシュ
セット３２上に存在し、且つ、そのキャッシュラインの
バリッドビットＶが”１”（有効）であるか否かを判別
する。

【００８７】キャッシュヒットであれば、キャッシュ制
御回路３９は、ヒットした第０又は第１キャッシュセッ
ト３１又は３２にアクセスする。

【００８８】一方、キャッシュミスヒットの場合、キャ
ッシュ制御回路３９は、キャッシュリプレースを行うた
め、ＭＭＵ４にキャッシュミスヒットを通知する。この
通知に従って、ＭＭＵ４は、コントローラ６を介して主
メモリ２の物理上位アドレスＰＦＮで指示される領域か
らデータブロックを読み出して、キャッシュメモリ３に
供給する。キャッシュ制御回路３９は、主メモリ２から
読み出されたデータブロックを、ＬＲＵ置換ルールに従
って、第０キャッシュセット３１と第１キャッシュセッ
ト３２とのいずれかの、最も昔に使用されたデータブロ
ックの上にコピーする。

【００８９】次に、拡張Ｃビットが”１１０”の場合に
は、セレクタ５は第２キャッシュセット３３と第３キャ
ッシュセット３４とをアクティブ状態とする。キャッシ
ュ制御回路３９は、第２キャッシュセット３３又は第３
キャッシュセット３４上で、キャッシュがヒットするか
否かを判別する。

【００９０】キャッシュヒットであれば、キャッシュ制
御回路３９は、ヒットした第２又は第３キャッシュセッ
ト３３又は３４にアクセスする。

【００９１】一方、キャッシュミスヒットの場合、キャ
ッシュ制御回路３９は、ＭＭＵ４とコントローラ６とを
介して主メモリ２の物理上位アドレスＰＦＮで指示され
る領域からデータブロックを読み出して、ＬＲＵ置換ル
ールに従って、第２キャッシュセット３３と第３キャッ
シュセット３３とのいずれかにコピーする。

【００９２】さらに、拡張Ｃビットが”１１１”の場合
には、セレクタ５は第０キャッシュセット３１〜第３キ
ャッシュセット３４をアクティブ状態とする。キャッシ
ュ制御回路３９は、第０キャッシュセット３１〜第３キ
ャッシュセット３４上で、キャッシュがヒットするか否
かを判別する。

【００９３】キャッシュヒットであれば、キャッシュ制
御回路３９は、ヒットしたキャッシュセットにアクセス
する。

【００９４】一方、キャッシュミスヒットの場合、キャ
ッシュ制御回路３９は、キャッシュリプレースを行うた
め、ＭＭＵ４にキャッシュミスヒットを通知する。この
通知に従って、ＭＭＵ４は、コントローラ６を介して主
メモリ２の物理上位アドレスＰＦＮで指示される領域か
らデータブロックを読み出して、キャッシュメモリ３に
供給する。キャッシュ制御回路３９は、主メモリ２から
読み出されたデータブロックを、ＬＲＵ置換ルールに従
って、第０キャッシュセット３１〜第３キャッシュセッ
ト３４のいずれかのうちで、最も昔に使用されたデータ
ブロックの上にコピーする。

【００９５】第２の実施の形態の構成によっても、各デ
ータブロックが使用するキャッシュセットの指定又はキ
ャッシュセットのグループを、キャッシュの状態に依存
せずに指定し、キャッシュを最適化して使用することが
できる。また、キャッシュセットをグループ化すること
により、より細かくキャッシュ構造に最適化した制御を
行うことができる。しかも、通常のＬＲＵ論理などのの
置換アルゴリズムも、グループ化されたキャッシュセッ
トのグループ内のブロックに対して適用することができ
る。

【００９６】上記の各実施の形態においては、キャッシ
ュセットの指定又はキャッシュセットのグループの指定
ビットを、従来のキャッシュ・コヒーレンシー属性を示
すＣビットを拡張する方法で設置したが、一般には、Ｔ
ＬＢエントリ又はアドレス変換テーブルのエントリ内
で、両者を別個の領域として設置することができる。

【００９７】上記の各実施の形態において、キャッシュ
セットの指定又はキャッシュセットのグループを指定す
るための指定値を主メモリ上のアドレス変換テーブルに
設定する手法などは任意に変更可能である。例えば、主
メモリ２上のアドレス変換テーブル２１には、拡張Ｃビ
ットを配置せず、アドレス変換テーブルの写しをＴＬＢ
に生成する際に、拡張Ｃビットを設定するようにしても
よい。

【００９８】上記第１及び第２の実施の形態において
は、キャッシュメモリ３をアクセスする際にも、セレク
タ５が、拡張Ｃビットに対応するキャッシュセットのみ
をアクティブ状態にしたが、アクセス時は、全キャッシ
ュセットをアクティブとして、キャッシュヒット・ミス
ヒットを判別し、リプレース処理のタイミングでのみ、
セレクタ５を動作させてもよい。

【００９９】

【発明の効果】以上に説明したとおり、本発明に係るキ
ャッシュメモリ装置によれば、例えば、キャッシュ・ミ
ス（不必要なリプレーシング処理の多発）があった場
合、或いはキャッシュがミスすることが予見される場合
には、リプレースが実行されるキャッシュセットをプロ
グラム上から直接指定したり、場合によっては通常のＬ
ＲＵ論理の置換アルゴリズムを実施することができる。
従って、コンパイラ等で、特定のキャッシュセットを任
意のブロックに強制的に割り当てるなどの、キャッシュ
構造に最適化したコードを生成することが可能となり、
これにより、キャッシュ状態に依存せずに、最適なキャ
ッシュの制御を実施することができる。

【０１００】また、参照頻度が高いブロックであること
が予見されるような特定のブロックを、いずれかのキャ
ッシュセットに割り当てることにより、キャッシュ・ミ
スによるリプレーシング処理を排除して、キャッシュセ
ットを占有させることが出来るため、以後の上記ブロッ
クのアクセスについては、外部メモリ・アクセスでは１
サイクル毎に８クロックを必要とするところを、零クロ
ックとすることが出来る。

【０１０１】このようなキャッシュ制御の最適化によ
り、キャッシュのヒット率を向上せしめ、情報処理装置
の性能向上に寄与させることが可能となる。また、キャ
ッシュセットをグループ化することにより、より細かく
キャッシュ構造に最適化したコードを生成し、キャッシ
ュ状態に依存しない制御を適用することができる。しか
も、通常のＬＲＵ論理の置換アルゴリズムも、グループ
化されたキャッシュセットのグループ内のブロックに対
しては部分的に適用することができる。

【図面の簡単な説明】

【図１】図１は、本発明の第１の実施の形態に係るキャ
ッシュメモリ装置の全体構成を示すブロック図である。

【図２】ＴＬＢのエントリの一例を示す図である。

【図３】主メモリ上に形成されるアドレス変換テーブル
の一例を示す図である。

【図４】本発明の第１の実施の形態に係るキャッシュメ
モリ装置の動作を説明するための図である。

【図５】本発明の第２の実施の形態に係るキャッシュメ
モリ装置の動作を説明するためのブロック図である。

【図６】従来のキャッシュメモリ装置の全体構成を示す
ブロック図である。

【符号の説明】

１ ＣＰＵ ２ 主メモリ ３ キャッシュメモリ ４ ＭＭＵ（メモリマッピングユニット） ５ セレクタ ６ コントローラ ７ 周辺機器 ３１ 第０キャッシュセット ３２ 第１キャッシュセット ３３ 第２キャッシュセット ３４ 第３キャッシュセット ３９ キャッシュ制御回路 ４１ ＴＬＢ（高速変換緩衝機構）

Claims (13)

【特許請求の範囲】
1. 【請求項１】複数個のキャッシュセットを持つセットア
   ソシアティブ方式のキャッシュメモリと、仮想アドレス
   の一部と前記キャッシュメモリ内エントリとの対応をア
   ドレス変換情報として持つ高速変換緩衝機構と、所定の
   置換論理でリプレーシング制御を実行する制御回路を備
   えたキャッシュメモリ装置を持つ、仮想記憶方式のプロ
   セッサにおいて、 前記高速変換緩衝機構の各エントリは、当該エントリに
   対応したブロックのデータについて、前記キャッシュメ
   モリ装置内のキャッシュセット又はキャッシュセットの
   グループを指定する指定値を格納するための指定ビット
   領域を備え、 前記制御回路は、前記高速変換緩衝機構のエントリの指
   定ビット領域に、前記指定値が格納されている場合に、
   前記指定値により指定されたキャッシュセット又はキャ
   ッシュセットのグループを選択する、 ことを特徴とするキャッシュメモリ装置。
2. 【請求項２】前記高速変換緩衝機構のエントリの指定ビ
   ット領域は、当該エントリがキャシュメモリを使用する
   か否かを指定する情報と使用するキャッシュセットまた
   はキャッシュセットのグループを選択する情報とを格納
   する、 を特徴とする請求項１に記載のキャッシュメモリ装置。
3. 【請求項３】データをブロック単位で記憶すると共に各
   ブロックのデータの仮想アドレスと物理アドレスと該ブ
   ロックがいずれのキャッシュセット又はキャッシュセッ
   トのグループを使用するかを示す指定値とを対応付けて
   記憶するアドレス変換テーブルを記憶する主メモリを備
   え、 前記制御回路は、前記キャッシュ装置でミスヒットとな
   った場合に、アクセス対象のデータの主メモリ内のブロ
   ックデータを、指定値が示すキャッシュセット又はキャ
   ッシュセットのグループにリプレースする、 ことを特徴とする請求項１又は２に記載のキャッシュメ
   モリ装置。
4. 【請求項４】データを前記主メモリにロードする際に、
   前記アドレス変換テーブルに、ロードするデータブロッ
   クの仮想アドレスと主メモリ内の物理アドレスと該ブロ
   ックがいずれのキャッシュセット又はキャッシュセット
   のグループを使用するかを示す指定値とを対応付けて格
   納する手段を備える、ことを特徴とする請求項３に記載
   のキャッシュメモリ装置。
5. 【請求項５】前記キャッシュセット又はキャッシュセッ
   トのグループと実質的に同一の容量のデータブロック
   に、同一の指定値を設定することにより、前記キャッシ
   ュセット又はキャッシュセットのグループをリプレース
   の起こらない高速メモリとして使用する、ことを特徴と
   する請求項４に記載のキャッシュメモリ装置。
6. 【請求項６】前記制御回路は、前記指定値がキャッシュ
   セットのグループを指定している場合に、指定されたグ
   ループ内のキャッシュセットを所定の置換論理で選択し
   てリプレース処理を行う、ことを特徴とする請求項１乃
   至５のいずれ１項に記載のキャッシュメモリ装置。
7. 【請求項７】複数個のキャッシュセットを有するセット
   アソシアティブ方式のキャッシュメモリと、 データをブロック単位で記憶する主メモリと、 前記主メモリにデータのブロックをロードする際に、該
   データブロックについて、該データブロックが使用する
   前記キャッシュメモリのキャッシュセット又はキャッシ
   ュセットのグループを指定する指定データを設定する手
   段と、 前記主メモリ上のデータブロックを前記キャッシュメモ
   リに格納する際に、対応する指定データに従ってキャッ
   シュセット又はキャッシュセットのグループを選択し、
   選択したキャッシュセットに該データブロックを格納す
   る制御手段と、を備えることを特徴とするキャッシュメ
   モリ装置。
8. 【請求項８】ブロック単位でデータを記憶する主メモリ
   と、複数個のキャッシュセットを持ち、主メモリ上のデ
   ータの写しを記憶するキャッシュメモリと、仮想アドレ
   スを物理アドレスに変換するアドレス変換手段と、キャ
   ッシュミスヒットが発生した場合に、所定の置換論理
   で、ブロック単位で、キャッシュメモリ上のデータを主
   メモリ上のデータにリプレーシングする制御回路と、を
   備えたキャッシュメモリ装置において、 アドレス変換手段は、各ブロックのデータについて、前
   記キャッシュメモリ装置内のキャッシュセット又はキャ
   ッシュセットのグループを指定する指定情報を含み、 前記制御回路は、リプレース対象のデータブロックにつ
   いて、アドレス変換手段に指定情報が設定されている場
   合に、指定情報により指定されたキャッシュセット又は
   キャッシュセットのグループを選択して、該当するブロ
   ックのデータをリプレースする、 ことを特徴とするキャッシュメモリ装置。
9. 【請求項９】前記指定情報は、対応するデータブロック
   がキャシュメモリを使用するか否かを指定する情報と使
   用するキャッシュセットまたはキャッシュセットのグル
   ープを選択する情報とを含む、ことを特徴とする請求項
   ８に記載のキャッシュメモリ装置。
10. 【請求項１０】前記アドレス変換手段は、 前記主メモリ上に配置され、各ブロックのデータの仮想
    アドレスと物理アドレスと該ブロックがいずれのキャッ
    シュセット又はキャッシュセットのグループを使用する
    かを示す指定値とを対応付けて記憶するアドレス変換テ
    ーブルと、 前記アドレス変換テーブルの写しを記憶する高速変換緩
    衝機構と、を備える、ことを特徴とする請求項８または
    ９に記載のキャッシュメモリ装置。
11. 【請求項１１】供給された仮想アドレスを前記高速変換
    緩衝機構により物理アドレスに変換し、高速変換緩衝機
    構でミスヒットとなった場合に、アドレス変換テーブル
    で物理アドレスに変換する手段と、 前記高速変換緩衝機構またはアドレス変換テーブルによ
    り変換された物理アドレスを用いて前記キャッシュメモ
    リをアクセスするアクセス手段と、をさらに備え、 前記アクセス手段によりアクセスされたキャッシュメモ
    リで、キャッシュミスとなった場合に、前記制御回路
    は、判別した物理アドレスに位置する主メモリ上のブロ
    ックデータを、指定値が示すキャッシュセット又はキャ
    ッシュセットのグループにリプレースする、ことを特徴
    とする請求項１０に記載のキャッシュメモリ装置。
12. 【請求項１２】データを前記主メモリにロードする際
    に、前記アドレス変換テーブルに、ロードするデータブ
    ロックの仮想アドレスと主メモリ内の物理アドレスと該
    ブロックがいずれのキャッシュセット又はキャッシュセ
    ットのグループを使用するかを示す指定値とを対応付け
    て格納する手段を備える、ことを特徴とする請求項１０
    または１１に記載のキャッシュメモリ装置。
13. 【請求項１３】複数個のキャッシュセットを備えるキャ
    ッシュメモリ上のデータブロックを所定の置換論理で主
    メモリ上の他のデータにリプレーシングし、該リプレー
    シングするキャッシュメモリ制御方法において、 主メモリ上の各データブロックに、そのデータブロック
    がリプレーシングによりロードされるキャッシュセット
    又はキャッシュセットのグループを指定する指定ビット
    を対応付けて配置し、 リプレーシング対象のデータブロックの指定ビットによ
    り指定されたキャッシュセット又はキャッシュセットの
    グループを選択して、リプレーシング処理を実効する、 ことを特徴とするキャッシュメモリ制御方法。