JP2000293482A - コンピュータシステム及び同システムに於ける表示制御方法 - Google Patents
コンピュータシステム及び同システムに於ける表示制御方法Info
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- JP2000293482A JP2000293482A JP11099729A JP9972999A JP2000293482A JP 2000293482 A JP2000293482 A JP 2000293482A JP 11099729 A JP11099729 A JP 11099729A JP 9972999 A JP9972999 A JP 9972999A JP 2000293482 A JP2000293482 A JP 2000293482A
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Abstract
(57)【要約】
【課題】 ウェイト機能を有するスレーブデバイスが接
続されたコンピュータシステムに於いて、スレーブデパ
ィスのウェイト機能によって待たされても、描画の乱れ
を回避するようにしたこと。 【解決手段】 システムバス１６０を介して接続される
組込み型ＣＰＵ１１０とウェイト機能を有するスレーブ
デバイス１３０との間に、スレーブデバイス１３０から
出力されるウェイト信号のアクティブ時間をカウントす
るカウンタ１５２、及び予め設定したスレーブデバイス
１３０のアクセス時間がカウンタ１５２のカウント値以
上になるとウェイト信号を遮断してスレーブデバイス１
３０のアクセスを終了させる機能とを有するウェイト信
号制御部１５０を設けた。
続されたコンピュータシステムに於いて、スレーブデパ
ィスのウェイト機能によって待たされても、描画の乱れ
を回避するようにしたこと。 【解決手段】 システムバス１６０を介して接続される
組込み型ＣＰＵ１１０とウェイト機能を有するスレーブ
デバイス１３０との間に、スレーブデバイス１３０から
出力されるウェイト信号のアクティブ時間をカウントす
るカウンタ１５２、及び予め設定したスレーブデバイス
１３０のアクセス時間がカウンタ１５２のカウント値以
上になるとウェイト信号を遮断してスレーブデバイス１
３０のアクセスを終了させる機能とを有するウェイト信
号制御部１５０を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータ装置
に於けるディスプレイメモリアクセスタイミング管理技
術に係わり、特にグラフィックコントローラ機能等を有
する組込み型ＣＰＵを搭載するコンピュータシステム、
及びコンピュータシステムに於ける表示制御方法に関す
る。
に於けるディスプレイメモリアクセスタイミング管理技
術に係わり、特にグラフィックコントローラ機能等を有
する組込み型ＣＰＵを搭載するコンピュータシステム、
及びコンピュータシステムに於ける表示制御方法に関す
る。
【０００２】
【従来の技術】従来、コンピュータシステムに於いて
は、図６に示すようにＣＰＵ６１０の外部にシステムバ
ス６２０を介してグラフィックコントローラ（ＧＣ）６
３０を接続しているものであった。そして、このＧＣ６
３０にはディスプレイメモリ６４０が専用の信号線６５
０を介して直接接続、或いは内蔵されているものであっ
た。即ち、ディスプレイメモリ６４０は、システムバス
６２０からは分離された状態であった。
は、図６に示すようにＣＰＵ６１０の外部にシステムバ
ス６２０を介してグラフィックコントローラ（ＧＣ）６
３０を接続しているものであった。そして、このＧＣ６
３０にはディスプレイメモリ６４０が専用の信号線６５
０を介して直接接続、或いは内蔵されているものであっ
た。即ち、ディスプレイメモリ６４０は、システムバス
６２０からは分離された状態であった。
【０００３】又、ＧＣ６３０には、ＬＣＤやＣＲＴのイ
ンタフェース（ＬＣＤ Ｉ／Ｆ６６０、ＣＲＴ Ｉ／Ｆ
６７０）が接続されているものであった。この為、ディ
スプレイメモリ６４０の読出し処理は、システムパス６
２０を介すことなくＧＣ６３０が行うものであった。
ンタフェース（ＬＣＤ Ｉ／Ｆ６６０、ＣＲＴ Ｉ／Ｆ
６７０）が接続されているものであった。この為、ディ
スプレイメモリ６４０の読出し処理は、システムパス６
２０を介すことなくＧＣ６３０が行うものであった。
【０００４】ところで、近時、例えばＰＤＡ（Ｐｅｒｓ
ｏｎａｌ Ｄｉｓｉｔａｌ Ａｓｓｉｓｔａｎｃｅ）と
いったような比較的インテリジェンス能力の低いコンピ
ュータシステムでは、ＧＣ機能を有しＵＭＡ（Ｕｎｉｆ
ｉｅｄ Ｍｅｍｏｒｙ Ａｒｃｈｉｔｅｃｔｕｒｅ）と
いうアーキテクチャを採用する所謂組込み型ＣＰＵ（或
いはエンベデッドＣＰＵとも称す）が用いられているも
のである。これは、図７に示すように、表示用のメモリ
は、組込み型ＣＰＵ７１０とシステムバス７２０を介し
て接続するメインメモリ７３０にディスプレイメモリ領
域として割当てられているものである。この為、ディス
プレイメモリ領域を読出す場合は、必ずシステムバス７
２０が使用される。ここで、ＵＭＡでは描画する為、常
に一定期間内にメインメモリ７３０のディスプレイメモ
リ領域から描画データを読出さなければならないもので
ある。
ｏｎａｌ Ｄｉｓｉｔａｌ Ａｓｓｉｓｔａｎｃｅ）と
いったような比較的インテリジェンス能力の低いコンピ
ュータシステムでは、ＧＣ機能を有しＵＭＡ（Ｕｎｉｆ
ｉｅｄ Ｍｅｍｏｒｙ Ａｒｃｈｉｔｅｃｔｕｒｅ）と
いうアーキテクチャを採用する所謂組込み型ＣＰＵ（或
いはエンベデッドＣＰＵとも称す）が用いられているも
のである。これは、図７に示すように、表示用のメモリ
は、組込み型ＣＰＵ７１０とシステムバス７２０を介し
て接続するメインメモリ７３０にディスプレイメモリ領
域として割当てられているものである。この為、ディス
プレイメモリ領域を読出す場合は、必ずシステムバス７
２０が使用される。ここで、ＵＭＡでは描画する為、常
に一定期間内にメインメモリ７３０のディスプレイメモ
リ領域から描画データを読出さなければならないもので
ある。
【０００５】従って、ウェイト機能を持つスレーブデバ
イスが接続されたＵＭＡのコンピュータシステムに於い
ては、組込み型ＣＰＵが当該デバイスにアクセスし、ウ
ェイト機能によりアクセスが長く待たされた場合、一定
期間内にメインメモリ７３０のディスプレイメモリ領域
にアクセスできなくなり、画像が乱れる虞があった。こ
の画像の乱れを図８を参照して説明する。
イスが接続されたＵＭＡのコンピュータシステムに於い
ては、組込み型ＣＰＵが当該デバイスにアクセスし、ウ
ェイト機能によりアクセスが長く待たされた場合、一定
期間内にメインメモリ７３０のディスプレイメモリ領域
にアクセスできなくなり、画像が乱れる虞があった。こ
の画像の乱れを図８を参照して説明する。
【０００６】図８は、ＵＭＡ方式のコンピュータシステ
ムに於けるディスプレイメモリ領域を有するメインメモ
リ及びスレーブデバイスアクセスタイミングを示す図で
ある。図中、信号名で＃が付された信号名は、その信号
がアクティブローであることを示す。ＲＡＳ＃及びＣＡ
Ｓ＃はメモリを読出す信号である。そして、ともにロー
であるとき、データが読出される。ＣＥ＃はスレーブデ
バイスのチップセレクト信号である。ＩＯＲ＃はスレー
ブデバイスの読出し信号である。ＷＡＩＴ＃はスレーブ
デバイスアクセスを待たせる為の信号であり、スレーブ
デバイスから出力される。正常に描画する為に必要なデ
ータを読出すサイクルをＴ（ＶＲＡＭ）とすると、図中
２回目のスレーブデバイスのアクセスのとき、ＷＡＩＴ
＃がアクティブになりスレーブデバイスアクセス時間が
長くなっている。この為、次のメモリアクセスに間に合
わなくなり、描画データが読出せず、正常に描画できな
くなるものである。
ムに於けるディスプレイメモリ領域を有するメインメモ
リ及びスレーブデバイスアクセスタイミングを示す図で
ある。図中、信号名で＃が付された信号名は、その信号
がアクティブローであることを示す。ＲＡＳ＃及びＣＡ
Ｓ＃はメモリを読出す信号である。そして、ともにロー
であるとき、データが読出される。ＣＥ＃はスレーブデ
バイスのチップセレクト信号である。ＩＯＲ＃はスレー
ブデバイスの読出し信号である。ＷＡＩＴ＃はスレーブ
デバイスアクセスを待たせる為の信号であり、スレーブ
デバイスから出力される。正常に描画する為に必要なデ
ータを読出すサイクルをＴ（ＶＲＡＭ）とすると、図中
２回目のスレーブデバイスのアクセスのとき、ＷＡＩＴ
＃がアクティブになりスレーブデバイスアクセス時間が
長くなっている。この為、次のメモリアクセスに間に合
わなくなり、描画データが読出せず、正常に描画できな
くなるものである。
【０００７】
【発明が解決しようとする課題】上述したように、ウェ
イト機能を持つスレーブデバイスが接続されたＵＭＡ方
式を採用したコンピュータシステムに於いては、組込み
型ＣＰＵがスレーブデバイスにアクセスし、ウェイト機
能によって長く待たされた場合、一定期間内にメインメ
モリのディスプレイメモリ領域にアクセスできなくな
り、画像がずれるといったように描画が乱れる虞があっ
た。
イト機能を持つスレーブデバイスが接続されたＵＭＡ方
式を採用したコンピュータシステムに於いては、組込み
型ＣＰＵがスレーブデバイスにアクセスし、ウェイト機
能によって長く待たされた場合、一定期間内にメインメ
モリのディスプレイメモリ領域にアクセスできなくな
り、画像がずれるといったように描画が乱れる虞があっ
た。
【０００８】そこで、本発明は上記事情を考慮して成さ
れたもので、上記不具合を解消し、安定した描画を行
え、以って常に良質な画像出力が行えるコンピュータシ
ステム及びコンピュータシステムに於ける表示制御方法
を提供することを目的とする。
れたもので、上記不具合を解消し、安定した描画を行
え、以って常に良質な画像出力が行えるコンピュータシ
ステム及びコンピュータシステムに於ける表示制御方法
を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
する為、ウェイト機能を有するスレーブデバイスが接続
されたコンピュータシステムに於いて、組込み型ＣＰＵ
がスレーブデバイスにアクセスし、ウェイト機能により
長く待たされた場合、一定期問内にディスプレイメモリ
領域を有するメインメモリにアクセスできなくなり描画
が乱れる虞があるので、スレーブデバイスのウェイト機
能によって待たされても、描画の乱れを回避できるよう
構成したことを特徴する。即ち、ウェイト時間をカウン
タでカウントし、ウェイトを強制的に切断するよう構成
する。又、ウエイト時間を任意に設定可能とするよう構
成する。更に、ウェイトを強制的に遮断したことを、割
込みにより組込み型ＣＰＵに通知するよう構成する。そ
して、組込み型ＣＰＵは割込みを受けたことにより、ス
レーブデバイスを初期化してリトライするよう構成す
る。
する為、ウェイト機能を有するスレーブデバイスが接続
されたコンピュータシステムに於いて、組込み型ＣＰＵ
がスレーブデバイスにアクセスし、ウェイト機能により
長く待たされた場合、一定期問内にディスプレイメモリ
領域を有するメインメモリにアクセスできなくなり描画
が乱れる虞があるので、スレーブデバイスのウェイト機
能によって待たされても、描画の乱れを回避できるよう
構成したことを特徴する。即ち、ウェイト時間をカウン
タでカウントし、ウェイトを強制的に切断するよう構成
する。又、ウエイト時間を任意に設定可能とするよう構
成する。更に、ウェイトを強制的に遮断したことを、割
込みにより組込み型ＣＰＵに通知するよう構成する。そ
して、組込み型ＣＰＵは割込みを受けたことにより、ス
レーブデバイスを初期化してリトライするよう構成す
る。
【００１０】即ち、例えばＵＭＡ方式のコンピュータシ
ステムに於いて、スレーブデバイスから出力されるウェ
イト信号のアクティブ時間をカウンタにてカウントし、
設定したスレーブデバイスのアクセス時間以上になる場
合は、ウェイト信号を切断してスレーブデバイスのアク
セスを強制的に終了させるよう構成したことを特徴とす
る。このような構成によれば、組込み型ＣＰＵがスレー
ブデバイスにアクセスし、ウェイト機能によって長く待
たされた場合に一定期間内メインメモリ（ディスプレイ
メモリ領域）にアクセスできなくなり描画が乱れる虞が
あるので、上記機能を追加するこにより、描画の乱れを
回避できる。
ステムに於いて、スレーブデバイスから出力されるウェ
イト信号のアクティブ時間をカウンタにてカウントし、
設定したスレーブデバイスのアクセス時間以上になる場
合は、ウェイト信号を切断してスレーブデバイスのアク
セスを強制的に終了させるよう構成したことを特徴とす
る。このような構成によれば、組込み型ＣＰＵがスレー
ブデバイスにアクセスし、ウェイト機能によって長く待
たされた場合に一定期間内メインメモリ（ディスプレイ
メモリ領域）にアクセスできなくなり描画が乱れる虞が
あるので、上記機能を追加するこにより、描画の乱れを
回避できる。
【００１１】又、上記コンピュータシステムに於いて、
スレーブデバイスから出力されるウェイト信号のアクテ
ィブ時間をカウントする値を任意に設定できるよう構成
したことを特徴とする。このような構成によれば、描画
する解像度によってメインメモリ（ディスプレイメモリ
領域）へのアクセス頻度が異なるので、解像度が低い装
置はメインメモリ（ディスプレイメモリ領域）へのアク
セス頻度が少ない為、スレーブデバイスのウェイト時間
が長く取ることができ、ウェイトのタイムアウトによる
リカバリ処理が軽減できる。
スレーブデバイスから出力されるウェイト信号のアクテ
ィブ時間をカウントする値を任意に設定できるよう構成
したことを特徴とする。このような構成によれば、描画
する解像度によってメインメモリ（ディスプレイメモリ
領域）へのアクセス頻度が異なるので、解像度が低い装
置はメインメモリ（ディスプレイメモリ領域）へのアク
セス頻度が少ない為、スレーブデバイスのウェイト時間
が長く取ることができ、ウェイトのタイムアウトによる
リカバリ処理が軽減できる。
【００１２】更に、上記コンピュータシステムに於い
て、スレーブデバイスのウェイト時間のタイムアウトが
発生した場合、例えばＮＭＩによって組込み型ＣＰＵに
通知させるよう構成したことを特徴とする。このような
構成によれば、ＮＭＩによりスレーブデバイスアクセス
がタイムアウトを起こし、スレーブアクセスが失敗した
ことを知ることができる。
て、スレーブデバイスのウェイト時間のタイムアウトが
発生した場合、例えばＮＭＩによって組込み型ＣＰＵに
通知させるよう構成したことを特徴とする。このような
構成によれば、ＮＭＩによりスレーブデバイスアクセス
がタイムアウトを起こし、スレーブアクセスが失敗した
ことを知ることができる。
【００１３】更に、上記コンピュータシステムに於い
て、スレーブデバイスのタイムアウトを認知したことに
より、スレーブデバイスを初期化して、リトライするよ
う構成したことを特徴とする。このような構成によれ
ば、スレーブデバイスを初期化しリトライすることによ
り、前回失敗したシーケンスをリカバリできるものであ
る。
て、スレーブデバイスのタイムアウトを認知したことに
より、スレーブデバイスを初期化して、リトライするよ
う構成したことを特徴とする。このような構成によれ
ば、スレーブデバイスを初期化しリトライすることによ
り、前回失敗したシーケンスをリカバリできるものであ
る。
【００１４】
【発明の実施の形態】本発明の一実施形態を図面を参照
して説明する。
して説明する。
【００１５】図１は、本実施形態に係わる組込み型ＣＰ
Ｕを採用したコンピュータシステム全体の概略構成を示
すものである。本システムは、組込み型ＣＰＵ１１０
と、メインメモリ１２０、ウェイト機能を有するスレー
ブデバイス１３０、ウェイト機能は持たないスレーブデ
バイス１４０、ウェイト信号制御部１５０とから構成さ
れ、夫々はシステムバス１６０を介して接続されてい
る。
Ｕを採用したコンピュータシステム全体の概略構成を示
すものである。本システムは、組込み型ＣＰＵ１１０
と、メインメモリ１２０、ウェイト機能を有するスレー
ブデバイス１３０、ウェイト機能は持たないスレーブデ
バイス１４０、ウェイト信号制御部１５０とから構成さ
れ、夫々はシステムバス１６０を介して接続されてい
る。
【００１６】組込み型ＣＰＵ１１０は、本システムの各
種制御を司るものであり、アーキテクチャにＵＭＡ（Ｕ
ｎｉｆｉｅｄ Ｍｅｍｏｒｙ Ａｒｃｈｉｔｅｃｔｕｒ
ｅ）を採用するグラフィックコントローラ機能を有する
もので、メインメモリ１２０のディスプレイメモリ領域
に格納される表示情報をＬＣＤインタフェース（ＬＣＤ
Ｉ／Ｆ）に出力するものである。又、組込み型ＣＰＵ
１１０は、ウェイト機能を有するスレーブデバイス１３
０のチップセレクト信号ＣＥ１＃と、ウェイト機能を持
たないスレーブデバイス１４０のチップセレクト信号Ｃ
Ｅ２＃、スレーブデバイス１３０、１４０の読出し信号
ＩＯＲ＃を出力するものである。
種制御を司るものであり、アーキテクチャにＵＭＡ（Ｕ
ｎｉｆｉｅｄ Ｍｅｍｏｒｙ Ａｒｃｈｉｔｅｃｔｕｒ
ｅ）を採用するグラフィックコントローラ機能を有する
もので、メインメモリ１２０のディスプレイメモリ領域
に格納される表示情報をＬＣＤインタフェース（ＬＣＤ
Ｉ／Ｆ）に出力するものである。又、組込み型ＣＰＵ
１１０は、ウェイト機能を有するスレーブデバイス１３
０のチップセレクト信号ＣＥ１＃と、ウェイト機能を持
たないスレーブデバイス１４０のチップセレクト信号Ｃ
Ｅ２＃、スレーブデバイス１３０、１４０の読出し信号
ＩＯＲ＃を出力するものである。
【００１７】メインメモリ１２０は、各種データやプロ
グラム情報を格納すると共に、描画の為のディスプレイ
メモリ領域を有する記憶装置である。
グラム情報を格納すると共に、描画の為のディスプレイ
メモリ領域を有する記憶装置である。
【００１８】スレーブデバイス１３０は、ウェイト機能
を有するデバイスであり、スレーブデバイスアクセスを
待たせる為の信号ＷＡＩＴ＃を出力する。例えば、ＰＣ
カードといったようなものである。
を有するデバイスであり、スレーブデバイスアクセスを
待たせる為の信号ＷＡＩＴ＃を出力する。例えば、ＰＣ
カードといったようなものである。
【００１９】もう一方のスレーブデバイス１４０は、ウ
ェイト機能を持たないスレーブデバイスである。
ェイト機能を持たないスレーブデバイスである。
【００２０】ウェイト信号制御部１５０は、図２に示す
ように、カウント値をセットするレジスタ１５１と、セ
ットされたカウント値をカウントし信号ＲＣＯ（リップ
ル・キャリ・アウト）＃を出力するカウンタ１５２（本
図では４ビットカウンタ）、ＲＣＯをトリガとしてＮＭ
Ｉを生成するラッチ回路１５３から構成されるものであ
る。そして、ウェイト信号制御部１５０は基準クロック
信号ＣＬＫ並びに信号ＣＥ１＃を入力すると共に、スレ
ーブデバイス１３０からのＷＡＩＴ＃信号を制御／変換
して組込み型ＣＰＵ１１０へＣＰＵＷＡＩＴ＃信号を出
力する機能を有する。又、ウェイト信号制御部１５０
は、ウェイトを強制的に遮断した旨を組込み型ＣＰＵ１
１０へ通知する信号ＮＭＩ（ノン・マスカブル・インタ
ラプト）を出力する機能を有する。
ように、カウント値をセットするレジスタ１５１と、セ
ットされたカウント値をカウントし信号ＲＣＯ（リップ
ル・キャリ・アウト）＃を出力するカウンタ１５２（本
図では４ビットカウンタ）、ＲＣＯをトリガとしてＮＭ
Ｉを生成するラッチ回路１５３から構成されるものであ
る。そして、ウェイト信号制御部１５０は基準クロック
信号ＣＬＫ並びに信号ＣＥ１＃を入力すると共に、スレ
ーブデバイス１３０からのＷＡＩＴ＃信号を制御／変換
して組込み型ＣＰＵ１１０へＣＰＵＷＡＩＴ＃信号を出
力する機能を有する。又、ウェイト信号制御部１５０
は、ウェイトを強制的に遮断した旨を組込み型ＣＰＵ１
１０へ通知する信号ＮＭＩ（ノン・マスカブル・インタ
ラプト）を出力する機能を有する。
【００２１】尚、信号名で＃が付されたものは、その信
号がアクティブローであることを表すものである。又、
図１中点線で示される矢印は信号の流れを表す（図２で
は実線にて示す）。
号がアクティブローであることを表すものである。又、
図１中点線で示される矢印は信号の流れを表す（図２で
は実線にて示す）。
【００２２】上記構成につき、その動作及び作用を図３
及び図５のフローチャート並びに図４のタイミングチャ
ートを参照して説明する。
及び図５のフローチャート並びに図４のタイミングチャ
ートを参照して説明する。
【００２３】先ず、組込み型ＣＰＵ１１０よりレジスタ
１５１にカウンタ値を書込む（図３のステップＳ３０
２）。このカウント値によりウェイト信号の最大パルス
幅を決定される。図８に示したように、正常に描画する
為に必要なデータを読出すサイクルＴ（ＶＲＡＭ）を超
えなようにウェイトのパルス幅を考慮し、カウンタ値を
決定しなければならない。カウンタ１５２ヘは信号ＣＥ
１＃がインアクティブの場合にロードされる。
１５１にカウンタ値を書込む（図３のステップＳ３０
２）。このカウント値によりウェイト信号の最大パルス
幅を決定される。図８に示したように、正常に描画する
為に必要なデータを読出すサイクルＴ（ＶＲＡＭ）を超
えなようにウェイトのパルス幅を考慮し、カウンタ値を
決定しなければならない。カウンタ１５２ヘは信号ＣＥ
１＃がインアクティブの場合にロードされる。
【００２４】スレーブデバイス１３０ヘアクセスしたと
き、信号ＷＡＩＴ＃がアクティブになるとカウンタ１５
２はカウントを開始する（ステップＳ３０４）。
き、信号ＷＡＩＴ＃がアクティブになるとカウンタ１５
２はカウントを開始する（ステップＳ３０４）。
【００２５】カウンタ１５２にロードされたカウント分
がカウントされるまで信号ＷＡＩＴ＃がアクティブであ
ると、信号ＲＣＯ＃が生成される（ステップＳ３０
６）。図２の本例では８カウントにて信号ＲＣＯ＃が生
成されることになる。又、ラッチ回路１５３によって、
ウェイト時間のタイムアウトが生じたことを組込み型Ｃ
ＰＵ１１０に通知する為の信号ＮＭＩを生成する（ステ
ップＳ３０８）。
がカウントされるまで信号ＷＡＩＴ＃がアクティブであ
ると、信号ＲＣＯ＃が生成される（ステップＳ３０
６）。図２の本例では８カウントにて信号ＲＣＯ＃が生
成されることになる。又、ラッチ回路１５３によって、
ウェイト時間のタイムアウトが生じたことを組込み型Ｃ
ＰＵ１１０に通知する為の信号ＮＭＩを生成する（ステ
ップＳ３０８）。
【００２６】この信号ＮＭＩによって信号ＷＡＩＴ＃を
強制的にインアクティプにし（ステップＳ３１０）、ス
レーブデバイス１３０のアクセスシーケンスを終了させ
て（ステップＳ３１２）、メインメモリ１２０のディス
プレイメモリ領域にアクセスの為にパスを開放する（ス
テップＳ３１４）。
強制的にインアクティプにし（ステップＳ３１０）、ス
レーブデバイス１３０のアクセスシーケンスを終了させ
て（ステップＳ３１２）、メインメモリ１２０のディス
プレイメモリ領域にアクセスの為にパスを開放する（ス
テップＳ３１４）。
【００２７】斯様な一連の流れを示すのが図４のタイミ
ングチャートである。図中、４２及び４４で示す箇所
は、信号ＮＭＩによって強制的に信号ＣＰＵＷＡＩＴ＃
をインアクティブした為、信号ＷＡＩＴ＃がアクティブ
にもかかわらず、スレーブデバイスシーケンスが終了す
る旨を示している。
ングチャートである。図中、４２及び４４で示す箇所
は、信号ＮＭＩによって強制的に信号ＣＰＵＷＡＩＴ＃
をインアクティブした為、信号ＷＡＩＴ＃がアクティブ
にもかかわらず、スレーブデバイスシーケンスが終了す
る旨を示している。
【００２８】さて、組込み型ＣＰＵ１１０は信号ＮＭＩ
を受信することにより、スレーブデバイスアクセスに対
してタイムアウトが生じたことを認識する（図５のステ
ップＳ５０２）。そして、そのスレーブデバイス１３０
に対して初期化（リセット）処理を行い（ステップＳ５
０４）、信号ＮＭＩを解除して（ステップＳ５０６）、
スレーブデバイス１３０に対してリトライする（ステッ
プＳ５０８）。リトライすることにより、失敗したシー
ケンスをリカバリできるものである。
を受信することにより、スレーブデバイスアクセスに対
してタイムアウトが生じたことを認識する（図５のステ
ップＳ５０２）。そして、そのスレーブデバイス１３０
に対して初期化（リセット）処理を行い（ステップＳ５
０４）、信号ＮＭＩを解除して（ステップＳ５０６）、
スレーブデバイス１３０に対してリトライする（ステッ
プＳ５０８）。リトライすることにより、失敗したシー
ケンスをリカバリできるものである。
【００２９】
【発明の効果】以上詳記したように本発明によれば、ス
レーブデバイスのウェイト機能により待たされても、描
画の乱れを回避でき、常に安定した描画を行え良質な画
像出力が行えるものである。
レーブデバイスのウェイト機能により待たされても、描
画の乱れを回避でき、常に安定した描画を行え良質な画
像出力が行えるものである。
【００３０】又、本発明によれば、信号ＮＭＩによりス
レーブデバイスアクセスがタイムアウトを起こし、スレ
ーブアクセスが失敗したことを知ることができる。更
に、スレーブデバイスを初期化しリトライすることによ
り、前回失敗したシーケンスをリカバリできるものでも
ある。
レーブデバイスアクセスがタイムアウトを起こし、スレ
ーブアクセスが失敗したことを知ることができる。更
に、スレーブデバイスを初期化しリトライすることによ
り、前回失敗したシーケンスをリカバリできるものでも
ある。
【図１】本発明の実施形態に係わる組込み型ＣＰＵを用
いたコンピュータシステム全体の概略構成を示すブロッ
ク図。
いたコンピュータシステム全体の概略構成を示すブロッ
ク図。
【図２】同実施形態に係わり、ウェイト信号制御部の内
部構成を示す図。
部構成を示す図。
【図３】同実施形態に係わり、スレーブデバイスのアク
セスシーケンス処理の流れを示すフローチャート。
セスシーケンス処理の流れを示すフローチャート。
【図４】同実施形態に係わり、スレーブデバイスのアク
セスシーケンスに於ける各信号示すタイミングチャー
ト。
セスシーケンスに於ける各信号示すタイミングチャー
ト。
【図５】同実施形態に係わり、タイムアウト認識後のリ
セット／リトライ処理の流れを示すフローチャート。
セット／リトライ処理の流れを示すフローチャート。
【図６】従来の通常のコンピュータシステムの概略構成
を示すブロック図。
を示すブロック図。
【図７】従来の組込み型ＣＰＵを用いたコンピュータシ
ステムの概略構成を示すブロック図。
ステムの概略構成を示すブロック図。
【図８】組込み型ＣＰＵを用いたコンピュータシステム
に於けるメインメモリとスレーブデバイスのアクセスタ
イミングを示すタイミングチャート。
に於けるメインメモリとスレーブデバイスのアクセスタ
イミングを示すタイミングチャート。
１１０…組込み型ＣＰＵ、１２０…メインメモリ、１３
０…ウェイト機能を有するスレーブデバイス、１５０…
ウェイト信号制御部、１５１…レジスタ、１５２…カウ
ンタ、１５３…ラッチ回路、１６０…システムバス。
０…ウェイト機能を有するスレーブデバイス、１５０…
ウェイト信号制御部、１５１…レジスタ、１５２…カウ
ンタ、１５３…ラッチ回路、１６０…システムバス。
Claims (8)
- 【請求項１】 グラフィックコントローラ機能を備えた
組込み型ＣＰＵと、この組込み型ＣＰＵとシステムバス
を介して接続するメモリと、このメモリ及び上記組込み
型ＣＰＵと上記システムデバイスを介して接続するウェ
イト機能を有するスレーブデバイスとから成り、上記組
込み型ＣＰＵの制御下にて上記メモリに格納される表示
情報を表示出力するようにしたコンピュータシステムに
於いて、 上記スレーブデバイスから出力されるウェイト信号のア
クティブ時間をカウントするカウンタ手段と、 予め設定した上記スレーブデバイスのアクセス時間が上
記カウンタ手段のカウント値以上になると、上記ウェイ
ト信号を遮断して上記スレーブデバイスの上記メモリへ
のアクセスを終了させる手段とを具備するウェイト信号
制御手段を設けたことを特徴とするコンピュータシステ
ム。 - 【請求項２】 上記スレーブデバイスから出力されるウ
ェイト信号のアクティブ時間をカウントする値を任意に
設定可能な設定手段を設けたことを特徴とする請求項１
記載のコンピュータシステム。 - 【請求項３】 上記スレーブデバイスのウェイト時間の
タイムアウトが生じた場合、この旨を上記組込み型ＣＰ
Ｕに通知する通知手段を設けたことを特徴とする請求項
１又は請求項２記載のコンピュータシステム。 - 【請求項４】 上記通知手段から上記スレーブデバイス
のタイムアウトが通知されると、上記スレーブデバイス
を初期化すると共にリトライする手段を設けたことを特
徴とする請求項３記載のコンピュータシステム。 - 【請求項５】 グラフィックコントローラ機能を備えた
組込み型ＣＰＵと、この組込み型ＣＰＵとシステムバス
を介して接続するメモリと、このメモリ及び上記組込み
型ＣＰＵと上記システムデバイスを介して接続するウェ
イト機能を有するスレーブデバイスとから成り、上記組
込み型ＣＰＵの制御下で上記メモリに格納された表示情
報を表示出力するようにしたコンピュータシステムに於
いて、 上記スレーブデバイスから出力されるウェイト信号のア
クティブ時間をカウントし、 このカウントされる値と予め設定した上記スレーブデバ
イスのアクセス時間とを比較し、 上記予め設定したアクセス時間が上記カウント値以上に
なると、上記ウェイト信号を遮断して上記スレーブデバ
イスの上記メモリへのアクセスを終了させるようにした
ことを特徴とするコンピュータシステムに於ける表示制
御方法。 - 【請求項６】 上記スレーブデバイスから出力されるウ
ェイト信号のアクティブ時間をカウントする値を任意に
設定可能としたことを特徴とする請求項５記載のコンピ
ュータシステムに於ける表示制御方法。 - 【請求項７】 上記スレーブデバイスのウェイト時間の
タイムアウトが生じた場合、この旨を上記組込み型ＣＰ
Ｕに通知するようにしたことを特徴とする請求項５又は
請求項６記載のコンピュータシステムに於ける表示制御
方法。 - 【請求項８】 上記スレーブデバイスのタイムアウトが
通知されると、上記スレーブデバイスを初期化すると共
にリトライするようにしたことを特徴とする請求項７記
載のコンピュータシステムに於ける表示制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11099729A JP2000293482A (ja) | 1999-04-07 | 1999-04-07 | コンピュータシステム及び同システムに於ける表示制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11099729A JP2000293482A (ja) | 1999-04-07 | 1999-04-07 | コンピュータシステム及び同システムに於ける表示制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000293482A true JP2000293482A (ja) | 2000-10-20 |
Family
ID=14255167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11099729A Pending JP2000293482A (ja) | 1999-04-07 | 1999-04-07 | コンピュータシステム及び同システムに於ける表示制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000293482A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005040280A (ja) * | 2003-07-28 | 2005-02-17 | Sankyo Kk | 遊技機 |
| JP2005046252A (ja) * | 2003-07-31 | 2005-02-24 | Sankyo Kk | 遊技機 |
-
1999
- 1999-04-07 JP JP11099729A patent/JP2000293482A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005040280A (ja) * | 2003-07-28 | 2005-02-17 | Sankyo Kk | 遊技機 |
| JP2005046252A (ja) * | 2003-07-31 | 2005-02-24 | Sankyo Kk | 遊技機 |
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