JPH0431918A - キースキャン装置 - Google Patents
キースキャン装置Info
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- JPH0431918A JPH0431918A JP2138128A JP13812890A JPH0431918A JP H0431918 A JPH0431918 A JP H0431918A JP 2138128 A JP2138128 A JP 2138128A JP 13812890 A JP13812890 A JP 13812890A JP H0431918 A JPH0431918 A JP H0431918A
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- JP
- Japan
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- key
- signal
- display
- scanning
- cpu
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M11/00—Coding in connection with keyboards or like devices, i.e. coding of the position of operated keys
- H03M11/20—Dynamic coding, i.e. by key scanning
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Input From Keyboards Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、コンピュータシステムのキースキャン装置に
関わり、特に主としてマイクロコンピュータで用いられ
るキースキャン装置に関する。
関わり、特に主としてマイクロコンピュータで用いられ
るキースキャン装置に関する。
（従来の技術）
第４図を参照して、一般にマイクロコンピュータ１では
表示素子３を駆動するだめの表示駆動信号の出力端子５
を、キーマトリクス７のセレクトラインをスキャンする
ためのキー走査信号の出力端子としても共用する。そし
て、第３図に示すように、表示動作中に周期的にキース
キャンタイミングが挿入され、同時にＣＰＵ （図示せ
ず）に対しキースキャンルーチンへの割り込み（以下、
キースキャン割り込みと称する）が要求される。
表示素子３を駆動するだめの表示駆動信号の出力端子５
を、キーマトリクス７のセレクトラインをスキャンする
ためのキー走査信号の出力端子としても共用する。そし
て、第３図に示すように、表示動作中に周期的にキース
キャンタイミングが挿入され、同時にＣＰＵ （図示せ
ず）に対しキースキャンルーチンへの割り込み（以下、
キースキャン割り込みと称する）が要求される。
従来のマイクロコンピュータでは、キースキャン割り込
みが発生すると、ＣＰＵはキー走査信号を表示駆動出力
端子５から出力すると共に、キーマトリックス７からの
キーデータの読み取りを行う。この動作に加え、ＣＰＵ
は経過時間のモニタも行ない、キースキャンタイミング
として定められた一定の時間が経過すると、キースキャ
ンタイミングが解除され表示動作を再開する。
みが発生すると、ＣＰＵはキー走査信号を表示駆動出力
端子５から出力すると共に、キーマトリックス７からの
キーデータの読み取りを行う。この動作に加え、ＣＰＵ
は経過時間のモニタも行ない、キースキャンタイミング
として定められた一定の時間が経過すると、キースキャ
ンタイミングが解除され表示動作を再開する。
（発明が解決しようとする課題）
マイクロコンピュータのアプリケーションの複雑化に伴
い、キースキャン能力の向上が要求されている。ところ
が、従来のマイクロコンピュータでは、キーデータの読
取り処理のみならず、キー走査信号の発生、キースキャ
ンタイミングのモニタ等、キースキャンのための殆ど全
ての処理がソフトウェアに依存してＣＰＵで行われるた
め、ソフトウェア及びＣＰＵの負担が大となり、高いキ
ースキャン能力を得ることが難しい。
い、キースキャン能力の向上が要求されている。ところ
が、従来のマイクロコンピュータでは、キーデータの読
取り処理のみならず、キー走査信号の発生、キースキャ
ンタイミングのモニタ等、キースキャンのための殆ど全
ての処理がソフトウェアに依存してＣＰＵで行われるた
め、ソフトウェア及びＣＰＵの負担が大となり、高いキ
ースキャン能力を得ることが難しい。
また、キースキャンタイミングは、その間表示が停止さ
れることから、表示に影響が出ない短い時間に制限され
る。このため、もしキースキャン割り込みに対し優先順
位の高い他の割り込み要因が並列的に発生した場合は、
第５図に示すように、割り込み受付けのデイジ−チエイ
ンによりキースキャン割り込みの受付けが遅延され、結
果として、制限時間内でのキースキャン処理が困難とな
る、或いは、キースキャンタイミングの解除をＣＰＵに
委ねる方式においては表示停止時間が大となり、表示品
質に支障を招くおそれがある等の問題が生じる。
れることから、表示に影響が出ない短い時間に制限され
る。このため、もしキースキャン割り込みに対し優先順
位の高い他の割り込み要因が並列的に発生した場合は、
第５図に示すように、割り込み受付けのデイジ−チエイ
ンによりキースキャン割り込みの受付けが遅延され、結
果として、制限時間内でのキースキャン処理が困難とな
る、或いは、キースキャンタイミングの解除をＣＰＵに
委ねる方式においては表示停止時間が大となり、表示品
質に支障を招くおそれがある等の問題が生じる。
従って、本発明の目的は、キースキャンの処理のうちキ
ーデータの読取り以外の処理をＣＰＵに肩代わりして自
動的に行うことにより、ＣＰＵの負担を軽減してキース
キャン能力の向上に貢献するキースキャン装置を提供す
ることにある。
ーデータの読取り以外の処理をＣＰＵに肩代わりして自
動的に行うことにより、ＣＰＵの負担を軽減してキース
キャン能力の向上に貢献するキースキャン装置を提供す
ることにある。
（課題を解決するための手段）
本発明は、コンピュータシステムのキースキャン装置で
あって、表示素子を駆動するための表示駆動信号及びキ
ーマトリックスをスキャンするためのキー走査信号の双
方の出力端子として共用される表示駆動端子と、表示駆
動信号を生成しかつ間欠的に表示駆動信号に代えてキー
走査信号を生成して表示駆動端子に送る信号発生手段と
、キー走査信号の発生に同期してキースキャン割り込み
要求信号を発生してシステムのＣＰＵに与える割り込み
制御手段と、キー走査信号に同期してキーマトリックス
からキーデータを取り込み保持し、保持したキーデータ
をＣＰＵが読み取り可能なようにＣＰＵに提供するキー
データ保持手段とを有するキースキャン装置を提供する
。
あって、表示素子を駆動するための表示駆動信号及びキ
ーマトリックスをスキャンするためのキー走査信号の双
方の出力端子として共用される表示駆動端子と、表示駆
動信号を生成しかつ間欠的に表示駆動信号に代えてキー
走査信号を生成して表示駆動端子に送る信号発生手段と
、キー走査信号の発生に同期してキースキャン割り込み
要求信号を発生してシステムのＣＰＵに与える割り込み
制御手段と、キー走査信号に同期してキーマトリックス
からキーデータを取り込み保持し、保持したキーデータ
をＣＰＵが読み取り可能なようにＣＰＵに提供するキー
データ保持手段とを有するキースキャン装置を提供する
。
（作 用）
このキースキャン装置は、間欠的にキー走査信号を発生
してキーマトリクスに与えると共にＣＰＵに対しキース
キャン割り込み要求を与え、さらにキーマトリクスから
キーデータを取り込んでこれを保持する。従って、ＣＰ
Ｕはキースキャン割り込み要求を受けたらキースキャン
装置からキーデータを読取るだけてよい。
してキーマトリクスに与えると共にＣＰＵに対しキース
キャン割り込み要求を与え、さらにキーマトリクスから
キーデータを取り込んでこれを保持する。従って、ＣＰ
Ｕはキースキャン割り込み要求を受けたらキースキャン
装置からキーデータを読取るだけてよい。
また、デイジ−チエインによりキースキャン割り込み要
求の受付けが遅れる場合であっても、キーデータがキー
スキャン装置に保持されているため、ＣＰＵはキーデー
タを確実に読み取ることができると共に、表示品質に同
等悪影響が生じない。
求の受付けが遅れる場合であっても、キーデータがキー
スキャン装置に保持されているため、ＣＰＵはキーデー
タを確実に読み取ることができると共に、表示品質に同
等悪影響が生じない。
（実施例）
第１図に本発明に係るキースキャン装置の一実施例のブ
ロック構成、第２図にこの実施例の動作を表すタイムチ
ャートを示す。
ロック構成、第２図にこの実施例の動作を表すタイムチ
ャートを示す。
第１図において、表示制御回路９は表示タイミングとキ
ースキャンタイミングの切り替え制御及び表示データの
転送を行うものである。即ち、この表示制御回路９は、
第２図Ａに示すような表示制御信号ａを生成し、これを
キー走査制御回路１１及び割り込み制御回路１３に与え
る。表示制御信号ａはハイレベルで表示タイミングを示
し、ローレベルでキースキャンタイミングを示す。キー
スキャンタイミングは予め定められた発生頻度で周期的
に発生され、予め定められた一足の時間幅をもつ。表示
制御回路９はまた、外部（例えば図示しないメモリ、或
いはＣＰＵ２９）から所定ビット数の表示データを受は
取り、これを表示タイミングに同期してセレクタ１５に
転送する（転送表示データｂ）。キースキャンタイミン
グでは表示データの転送は停止され、転送表示データｂ
はその全てのビットがローレベルに固定される。
ースキャンタイミングの切り替え制御及び表示データの
転送を行うものである。即ち、この表示制御回路９は、
第２図Ａに示すような表示制御信号ａを生成し、これを
キー走査制御回路１１及び割り込み制御回路１３に与え
る。表示制御信号ａはハイレベルで表示タイミングを示
し、ローレベルでキースキャンタイミングを示す。キー
スキャンタイミングは予め定められた発生頻度で周期的
に発生され、予め定められた一足の時間幅をもつ。表示
制御回路９はまた、外部（例えば図示しないメモリ、或
いはＣＰＵ２９）から所定ビット数の表示データを受は
取り、これを表示タイミングに同期してセレクタ１５に
転送する（転送表示データｂ）。キースキャンタイミン
グでは表示データの転送は停止され、転送表示データｂ
はその全てのビットがローレベルに固定される。
キー走査制御回路１１は、表示制御信号ａの立ち下がり
をカウントし、そのカウント数をキー走査位置デコード
信号Ｅとして走査位置レジスタ２１に出力する。また、
このキー走査制御回路１１は、セレクタ１５に入力され
るバス１７内がら上記カウント数に対応する一つの信号
線を選択し、この信号線にキースキャンタイミングに同
期してハイレベルのキー走査信号Ｃを出力する。さらに
、このキー走査制御回路１１は、キー走査信号Ｃがハイ
レベルの間にキーデータラッチクロックｄを生成し、こ
れを入力ラッチ１つに与える。
をカウントし、そのカウント数をキー走査位置デコード
信号Ｅとして走査位置レジスタ２１に出力する。また、
このキー走査制御回路１１は、セレクタ１５に入力され
るバス１７内がら上記カウント数に対応する一つの信号
線を選択し、この信号線にキースキャンタイミングに同
期してハイレベルのキー走査信号Ｃを出力する。さらに
、このキー走査制御回路１１は、キー走査信号Ｃがハイ
レベルの間にキーデータラッチクロックｄを生成し、こ
れを入力ラッチ１つに与える。
セレクタ１５は、表示素子３のカソードと接続されるカ
ソード駆動端子２３及び表示素子３のアノードと接続さ
れるアノード駆動端子２５とを有する。アノード駆動端
子２５はさらに、キーマトリックス７のセレクトライン
２７とも接続される。
ソード駆動端子２３及び表示素子３のアノードと接続さ
れるアノード駆動端子２５とを有する。アノード駆動端
子２５はさらに、キーマトリックス７のセレクトライン
２７とも接続される。
このセレクタ１５は、表示制御回路９から表示データの
転送を受けている間（つまり、表示タイミングの間）は
、カソード制御端子２３のいずれが１端子をハイレベル
に固定すると共に、受けた表示データをアノード駆動端
子２５へ転送する。これにより、表示素子３は表示デー
タに対応したキャラクタを表示する。
転送を受けている間（つまり、表示タイミングの間）は
、カソード制御端子２３のいずれが１端子をハイレベル
に固定すると共に、受けた表示データをアノード駆動端
子２５へ転送する。これにより、表示素子３は表示デー
タに対応したキャラクタを表示する。
一方、転送表示データｂがローレベル固定となるキース
キャンタイミングの間は、セレクタ１５はカソード制御
端子２３をローレベルに固定すると共に、バス１７から
の入力データをアノード駆動端子２５へ転送する。これ
により、表示素子３ではカソードがローレベル固定とな
るため表示動作が停止し、キーマトリックス７ではセレ
クトライン２７内の一つのラインにキー走査信号Ｃが加
えられてそのセレクトラインがアクセス可能となる。
キャンタイミングの間は、セレクタ１５はカソード制御
端子２３をローレベルに固定すると共に、バス１７から
の入力データをアノード駆動端子２５へ転送する。これ
により、表示素子３ではカソードがローレベル固定とな
るため表示動作が停止し、キーマトリックス７ではセレ
クトライン２７内の一つのラインにキー走査信号Ｃが加
えられてそのセレクトラインがアクセス可能となる。
入力ラッチ１９は、キー走査制御回路１１がらのデータ
ラッチクロックｄに応答して、キーマトリックス７内の
上記アクセス可能となったセレクトラインからキーデー
タを取り込みラッチする。
ラッチクロックｄに応答して、キーマトリックス７内の
上記アクセス可能となったセレクトラインからキーデー
タを取り込みラッチする。
このラッチと同時に、入力ラッチ１９はハイレベルのキ
ースキャン禁止信号りを発生して表示制御回路９に出力
する。このキースキャン禁止信号りが出力されている間
、表示制御回路９は次のキースキャンタイミングの発生
を保留する。
ースキャン禁止信号りを発生して表示制御回路９に出力
する。このキースキャン禁止信号りが出力されている間
、表示制御回路９は次のキースキャンタイミングの発生
を保留する。
ＮＩＬり込み制御回路１３は、データラッチクロックｄ
に同期してキースキャン割込み要求信号ｆを発生させて
ＣＰＵ２９に与える。
に同期してキースキャン割込み要求信号ｆを発生させて
ＣＰＵ２９に与える。
ＣＰＵ２９は、キースキャン割り込み信号ｆを受けると
、通常は直ちにキースキャン割り込み処理を実行する（
第２図Ｇ破線）。この割り込み処理では、ＣＰＵは走査
位置レジスタ２１及び入力ラッチ１９からそれぞれキー
走査位置デコード信号ｅ及びキーデータを読み取るだけ
である。もし割り込み受付けのデイジ−チエインにより
第２図Ｇに実線で示すように割り込み実行が遅れた場合
でも、キー走査位置デコード信号ｅ及びキーデータはそ
れぞれ走査位置レジスタ２１及び入力ラッチ１９に保持
されているため、ＣＰＵ２９は正しいデータを読み取る
ことができる。
、通常は直ちにキースキャン割り込み処理を実行する（
第２図Ｇ破線）。この割り込み処理では、ＣＰＵは走査
位置レジスタ２１及び入力ラッチ１９からそれぞれキー
走査位置デコード信号ｅ及びキーデータを読み取るだけ
である。もし割り込み受付けのデイジ−チエインにより
第２図Ｇに実線で示すように割り込み実行が遅れた場合
でも、キー走査位置デコード信号ｅ及びキーデータはそ
れぞれ走査位置レジスタ２１及び入力ラッチ１９に保持
されているため、ＣＰＵ２９は正しいデータを読み取る
ことができる。
ＣＰＵ２９によるキーデータ読取りが終了すると、入力
ラッチ１９はキースキャン禁止信号りを解除する。その
後、表示制御回路９により再びキースキャンタイミング
が発生され、上記の動作が繰り返される。
ラッチ１９はキースキャン禁止信号りを解除する。その
後、表示制御回路９により再びキースキャンタイミング
が発生され、上記の動作が繰り返される。
以上の構成により、キースキャンにおけるＣＰＵ２９の
負担が大幅に軽減されるため、キスキャンの所用時間が
短縮されキー走査能力が向上する。さらに、他の優先順
位の高い割り込み要因と競合した場合も、表示品質に影
響を与えることなく、キースキャン処理を確実に行なう
ことができる。
負担が大幅に軽減されるため、キスキャンの所用時間が
短縮されキー走査能力が向上する。さらに、他の優先順
位の高い割り込み要因と競合した場合も、表示品質に影
響を与えることなく、キースキャン処理を確実に行なう
ことができる。
本発明は上記の実施例にのみ限定されるものではなく、
その要旨を逸脱しない範囲で種々の他の実施態様が可能
である。例えば、上の実施例では一つのキースキャンタ
イミング中に一本のセレクトラインをアクセスしたが、
複数本をアクセスするようにしてもよい。
その要旨を逸脱しない範囲で種々の他の実施態様が可能
である。例えば、上の実施例では一つのキースキャンタ
イミング中に一本のセレクトラインをアクセスしたが、
複数本をアクセスするようにしてもよい。
以上説明したように、本発明によれば、キースキャンに
必要な諸動作の多くをソフトウェアに依存せずに行うよ
うにしたため、ソフトウェアの負担が軽減され、且つキ
ーデータを保持するようにしたので、キースキャンタイ
ミングであるか否かをソフトウェアで判断する必要も無
くなり、結果として、表示品質に同等支障を生じさせる
ことなくキー走査能力を向上させることができる。
必要な諸動作の多くをソフトウェアに依存せずに行うよ
うにしたため、ソフトウェアの負担が軽減され、且つキ
ーデータを保持するようにしたので、キースキャンタイ
ミングであるか否かをソフトウェアで判断する必要も無
くなり、結果として、表示品質に同等支障を生じさせる
ことなくキー走査能力を向上させることができる。
第１図は本発明に係るキースキャン装置の一実施例の構
成を示すブロック線図、第２図は第１図に実施例の動作
を示すタイムチャート、第４図は一般的なマイクロコン
ピュータにおける表示およびキー走査のための概略構成
を示すブロック線図、第３図および第５図は従来のマイ
クロコンピュタにおけるキー走査の問題を説明するため
のタイムチャートである。 ３・・・表示素子、７・・・キーマトリックス、９・・
・表示制御回路、１１・・・キー走査制御回路、１３・
・・割り込み制御回路、１５・・・セレクタ、１９・・
・入力ラッチ、２１・・・走査位置レジスタ、２３・・
・カソード駆動端子、２５・・・アノード駆動端子、２
７・・・セレクトライン、２９・・・ＣＰＵ０
成を示すブロック線図、第２図は第１図に実施例の動作
を示すタイムチャート、第４図は一般的なマイクロコン
ピュータにおける表示およびキー走査のための概略構成
を示すブロック線図、第３図および第５図は従来のマイ
クロコンピュタにおけるキー走査の問題を説明するため
のタイムチャートである。 ３・・・表示素子、７・・・キーマトリックス、９・・
・表示制御回路、１１・・・キー走査制御回路、１３・
・・割り込み制御回路、１５・・・セレクタ、１９・・
・入力ラッチ、２１・・・走査位置レジスタ、２３・・
・カソード駆動端子、２５・・・アノード駆動端子、２
７・・・セレクトライン、２９・・・ＣＰＵ０
Claims (1)
- 【特許請求の範囲】 コンピュータシステムのキースキャン装置であって、 表示素子を駆動するための表示駆動信号及びキーマトリ
ックスをスキャンするためのキー走査信号の双方の出力
端子として共用される表示駆動端子と、 前記表示駆動信号を生成しかつ間欠的に前記表示駆動信
号に代えて前記キー走査信号を生成して前記表示駆動端
子に送る信号発生手段と、 前記キー走査信号の発生に同期してキースキャン割り込
み要求信号を発生して前記システムのＣＰＵに与える割
り込み制御手段と、 前記キー走査信号に同期して前記キーマトリックスから
キーデータを取り込み保持し、この保持したキーデータ
を前記ＣＰＵが読取り可能なように前記ＣＰＵに提供す
るキーデータ保持手段とを有するキースキャン装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138128A JP3058430B2 (ja) | 1990-05-28 | 1990-05-28 | キースキャン装置 |
| US07/704,998 US5235331A (en) | 1990-05-28 | 1991-05-28 | Key scanning apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138128A JP3058430B2 (ja) | 1990-05-28 | 1990-05-28 | キースキャン装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0431918A true JPH0431918A (ja) | 1992-02-04 |
| JP3058430B2 JP3058430B2 (ja) | 2000-07-04 |
Family
ID=15214636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2138128A Expired - Fee Related JP3058430B2 (ja) | 1990-05-28 | 1990-05-28 | キースキャン装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5235331A (ja) |
| JP (1) | JP3058430B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539400A (en) * | 1994-08-22 | 1996-07-23 | National Semiconductor Corporation | Ultra-low power, scan on demand keypad encoder |
| US5543786A (en) * | 1994-10-18 | 1996-08-06 | United Microelectronics Corp. | Keyboard scanning circuit |
| JP3317881B2 (ja) | 1997-09-05 | 2002-08-26 | シャープ株式会社 | ワンチップマイクロコンピュータシステム |
| US6181262B1 (en) | 1998-05-01 | 2001-01-30 | Gateway, Inc. | Keyboard scan code snooper |
| TW201007526A (en) * | 2008-08-13 | 2010-02-16 | Elan Microelectronics Corp | Signal processing method of multi-fingers touch apparatus having invisible physical button structure |
| CN102523003B (zh) * | 2011-12-15 | 2014-06-18 | 蚌埠依爱消防电子有限责任公司 | 用于火灾报警控制器的分时复用键盘显示扫描电路 |
| CN110932733B (zh) * | 2019-11-29 | 2023-08-22 | 百富计算机技术（深圳）有限公司 | 按键扫描方法及输入设备 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615342A (ja) * | 1984-06-19 | 1986-01-11 | Nec Corp | 表示コントロ−ラ内蔵マイクロコンピユ−タ |
| JPS61296420A (ja) * | 1985-06-25 | 1986-12-27 | Casio Comput Co Ltd | 小型電子式計算機 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5319374B2 (ja) * | 1973-04-03 | 1978-06-20 | ||
| US4068226A (en) * | 1975-06-10 | 1978-01-10 | International Business Machines Corporation | Apparatus and method for data entry and display |
| US4103289A (en) * | 1976-04-27 | 1978-07-25 | Steven Kolber | Calculator theft prevention device |
-
1990
- 1990-05-28 JP JP2138128A patent/JP3058430B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-28 US US07/704,998 patent/US5235331A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615342A (ja) * | 1984-06-19 | 1986-01-11 | Nec Corp | 表示コントロ−ラ内蔵マイクロコンピユ−タ |
| JPS61296420A (ja) * | 1985-06-25 | 1986-12-27 | Casio Comput Co Ltd | 小型電子式計算機 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5235331A (en) | 1993-08-10 |
| JP3058430B2 (ja) | 2000-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080421 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090421 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |