JP2000294725A

JP2000294725A - 半導体装置

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Publication number: JP2000294725A
Application number: JP11101285A
Authority: JP
Inventors: Kaoru Iwabuchi; 馨岩淵
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-04-08
Filing date: 1999-04-08
Publication date: 2000-10-20

Abstract

(57)【要約】【課題】種々の半導体装置、回路素子、及び電子回路
を組み込んで、３次元パッケージングした半導体装置を
提供する。【解決手段】本半導体装置１０は、第１層の素子実装
構造１２と、第１層の素子実装構造上に設けられた中間
基板１４と、中間基板上に設けられた第２層の素子実装
構造１６とを有する２層積層構造として構成される。第
１層の素子実装構造は、第１のプリント基板１８とその
上に実装した半導体チップ２０とから構成される。中間
基板１４は、半導体チップ２０の大きな貫通空間を備
え、半導体チップ２０の高さＨ以上の厚さを有する有す
る枠状の板状体として形成され、貫通空間内に半導体チ
ップ２０を収容する。第２層の素子実装構造は、第２の
プリント基板２４と、その上に実装した整合回路等の回
路体２６及び半導体チップ２８とから構成されている。
中間基板を介在させ、第１層及び第２層の素子実装構造
の配線基板を配線パターン同士の接続によって電気的及
び機械的に接続することにより、３次元パッケージ化さ
れている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、更に詳細には、半導体素子等の被実装素子を３次元
的にパッケージングした多層積層構造の半導体装置に関
するものである。

【０００２】

【従来の技術】近年、平面的、二次元的なマルチ・チッ
プ・モジュール（Multi]Chip]ModuleＭＣＭ）に比べ
て、高実装密度で実装でき、かつチップ間の相互接続密
度を減らすことができる３次元的なＭＣＭの開発が注目
されている。ＩＣチップを３次元パッケージングした半
導体装置は、例えば、高密度実装化によるコンパクト性
及び動作高速性を必要とするコンピュータの記憶装置、
或いは高速アクセス性とコンパクト性とを必要とする大
規模キャッシュ・メモリの分野で利用価値が大きい。

【０００３】３次元パッケージングの従来の一つの方法
は、ＩＣチップを積み重ねて一つのキューブを形成する
方法である。この方法では、先ず、ＴＡＢフィルムのよ
うな薄膜上で第１層目のＩＣチップを金線による接続方
式により、又はフリップチップ接続方式により相互接続
し、電気試験及びバーンインを行う。次いで、第１層目
のＩＣチップ上に薄膜、はんだボール等を介して第２層
目のＩＣチップを積み重ねて、第１層目のＩＣチップと
同様にボンディング、電気試験及びバーンインを行い、
順次、多層のＩＣチップ層を積み重ねて、３次元パッケ
ージングのキューブを形成する。また、別の方法は、リ
ードフレーム、又は実装基板のダイパットの表裏両面に
ＩＣチップ又はＩＣパッケージを実装する方法である。

【０００４】

【発明が解決しようとする課題】しかし、上述した従来
の３次元実装方法は、同一又は同種の半導体集積回路か
らなるＩＣチップを３次元的に実装するものであるか
ら、異種の半導体集積回路からなるＩＣチップを３次元
的に実装する際には、適用することが難しく、また、Ｉ
Ｃチップを含む電子部品の実装密度を高める上で限界が
あって、実用化上で満足すべき域に達していなかった。
また、従来の３次元実装方法は、半導体集積回路からな
るＩＣチップを積層することを狙いとしており、コンデ
ンサ等からなる１ＧＨｚ程度の高周波回路に必要な整合
回路等を含むシステムとしての３次元実装は、考慮され
ていなかった。例えば、携帯電話等に用いられているパ
ワーアンプ、スイッチ系のアンプモジュールは、モジュ
ール内に平面的実装の整合回路が形成されているが、こ
れらを３次元的に実装して、コンパクトな携帯電話を実
現することに、従来の３次元実装方法を適用することは
難しかった。

【０００５】そこで、本発明の目的は、種々の半導体装
置、回路素子、及び電子回路を組み込んで、３次元パッ
ケージングした半導体装置を提供することである。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置は、被実装素子を配線基板
上に実装した第１層の素子実装構造と、第１層の素子実
装構造上に介在体を介して設けられ、被実装素子を配線
基板上に実装した第２層の素子実装構造とを有する２層
積層構造として構成され、被実装素子は、半導体素子と
回路素子との少なくともいずれかで形成された回路を有
する回路体、半導体素子、及び回路素子のうちの少なく
ともいずれかであり、配線基板は、被実装素子を実装さ
せる配線パターンを両面に有し、かつ両面の配線パター
ンの対応する配線同士を接続させ、介在体は、中央領域
に空間部を、及び空間部の周辺の両面に配線パターンを
それぞれ有する板状体であって、空間部内に第１層の素
子実装構造の被実装素子を収容し、かつ、第１層及び第
２層の素子実装構造の配線基板に、それぞれ、配線パタ
ーン同士の接続によって電気的及び機械的に接続にされ
ているとしている。

【０００７】本発明では、介在体の空間部内に第１層の
素子実装構造の被実装素子を収容することにより、高密
度で３次元パッケージングすることができる。介在体
は、例えば、被実装素子の寸法より大きな貫通空間を中
央領域に備えた、被実装素子の高さより厚さの厚い枠状
の板状体でもよく、また、被実装素子の周りに配置した
複数個の被実装素子の高さより厚さの厚い介在物で構成
されていても良い。また、空間部は貫通空間である必要
はなく、第１層の素子実装構造の被実装素子を収容でき
る限り、空洞状のものでも良い。配線基板は、片面基板
でも、両面基板でも良く、実用的にはプリント基板を使
用する。

【０００８】本発明に係る半導体装置は、第２層の素子
実装構造上に、更に介在体と素子実装構造とからなる積
層構造を所定層数繰り返して備えることにより、多層積
層構造として構成することができる。

【０００９】本発明の好適な実施態様では、配線基板の
両面に設けられた配線パターンは、両面の配線パターン
の対応する配線が、基板を貫通したスルーホールに設け
た導線により相互に接続されている。また、別の態様で
は、配線基板の両面に設けられた配線パターンは、両面
の配線パターン中の対応する配線が、基板側面に設けた
側面配線により相互に接続されている。

【００１０】本発明に係る半導体装置では、被実装素子
の種類は、制約はなく、半導体素子、電気抵抗又は静電
容量素子等の回路素子、或いは半導体素子及び／または
回路素子で形成された電子回路からなる回路体のいずれ
でも良く、例えば、配線基板上に半導体素子と整合回路
とを実装したものであっても良い。

【００１１】被実装素子の接続方式には制約はなく、例
えばフリップチップ接続方式又はワアイヤボンディング
方式で実装されていても良い。

【００１２】

【発明の実施の形態】以下に、添付図面を参照して、実
施形態例に基づいて本発明をより詳細に説明する。実施形態例１本実施形態例は、本発明に係る半導体装置の実施形態の
一例であって、図１は本実施形態例の半導体装置の展開
斜視図、図２は本実施形態例の半導体装置の模式的展開
断面図、及び図３は半導体装置の実装用端子の配置図で
ある。半導体装置１０は、図１及び図２に示すように、
第１層の素子実装構造１２と、第１層の素子実装構造１
２上の第１の中間構造として設けられた中間基板１４
と、中間基板１４上に設けられた第２層の素子実装構造
１６とを有する２層積層構造として構成されている。

【００１３】第１層の素子実装構造１２は、第１のプリ
ント基板１８と第１のプリント基板１８上に実装した半
導体チップ２０とから構成されている。

【００１４】中間基板１４は、第１のプリント基板１４
上に、第１層の素子実装構造１２の被実装素子の大きさ
Ｗ以上の幅の開口を備え、被実装素子の高さＨ以上の厚
さの板状体、即ちこの場合、半導体チップ２０の幅Ｗ以
上の幅の貫通空間２２を備え、半導体チップ２０の高さ
Ｈ以上の厚さを有する有する枠状の板状体として形成さ
れている。中間基板１４は、第１層の素子実装構造１２
の配線基板１８上に積層された際、貫通空間２２内に半
導体チップ２０を収容する。なお、枠状の板状体に代え
て、中間基板１４は、被実装素子の高さＨ以上の厚さの
２個の板状体として形成され、第１のプリント基板１４
の両端部上に、第１層の素子実装構造１２の被実装素子
の幅Ｗ以上の間隔を開けて設けられたもの、即ち、この
場合、半導体チップ２０の高さＨ以上の厚さを有する有
する２個の板状体として形成されて、半導体チップ２０
の幅Ｗ以上の間隔２２を開けて配置されたものでも良
い。

【００１５】第２層の素子実装構造１６は、第２のプリ
ント基板２４と、第２のプリント基板２４上に実装し
た、半導体チップ及び回路素子なる整合回路等の回路体
２６と、回路体２６以外の半導体チップ２８とから構成
されている。

【００１６】第１のプリント基板１８は、図１及び図２
に示すように、半導体装置１０を実装基板（図示せず）
に実装する際に、実装基板の接続端子と接続する配線パ
ターン３０を裏面に、半導体チップ２０の電極３２と接
続する配線パターン３４を表面に備え、更に、基板を貫
通し、裏面の配線パターン３０と表面の配線パターン３
４とを接続する導線を貫通させるスルーホール３６を備
えている。半導体チップ２０は、フリップチップ接合型
半導体チップであって、半導体チップ２０の電極３２を
第１のプリント基板１８の配線パターン３４にはんだ接
合３８させることによりフリップチップ・ボンディング
されている。

【００１７】中間基板１４は、図１及び図２に示すよう
に、中間基板１４を第１のプリント基板１８に接合する
際に、第１のプリント基板２０の配線パターン３４と接
続させる配線パターン４０を裏面に、第２のプリント基
板２４を中間基板１４を接合する際に、第２のプリント
基板２４の裏面の配線パターン４２と接続させる配線パ
ターン４４を表面に備えている。また、中間基板１４
は、中間基板１４を貫通し、裏面の配線パターン４０と
表面の配線パターン４４とを接続する導線を貫通させる
スルーホール４６を備えている。

【００１８】中間基板１４は、第１のプリント基板１８
の表面配線パターン３４と中間基板１４の裏面配線パタ
ーン４０との間ではんだ接合４８により第１のプリント
基板１８に接合され、中間基板１４の表面配線パターン
４４と第２のプリント基板２４の表面配線パターン４２
との間ではんだ接合５０により第２のプリント基板２４
に接合されている。はんだ接合４８を行う際には、第１
のプリント基板１８の表面配線パターン３４上及び中間
基板１４上の表面配線パターン４４上にはんだを印刷
し、次いで中間基板１４をマウンターに載せて、リフロ
ー処理を行うことにより接続できる。また、はんだ接合
５０を行う際には、中間基板１４上の表面配線パターン
４４上にはんだを印刷し、次いで第２のプリント基板２
４をマウンターに載せて、リフロー処理を行うことによ
り接続できる。はんだ接合４８、５０は、通常の共晶は
んだでも、その他の組成のはんだを用いても良く、ま
た、導電性の接着剤、異方性導電膜などを用いても良
い。

【００１９】第２のプリント基板２４は、図１及び図２
に示すように、中間基板１４の配線パターン４４と接続
させる配線パターン４２を裏面に、回路体２６、半導体
チップ２８の電極（図示せず）と接続する配線パターン
５２を表面に備え、更に、基板を貫通し、裏面配線パタ
ーン４２と表面配線パターン５２とを接続する導線を貫
通させるスルーホール５４を備えている。回路体２６、
半導体チップ２８は、第２のプリント基板２４の表面配
線パターン５２にはんだ接合５６させることにより第２
のプリント基板２４に実装されている。

【００２０】半導体装置１０は、第１のプリント基板１
８の裏面の配線パターン３０上に、図３に示すように、
実装基板（図示せず）とはんだ接合するためのはんだバ
ンプを備えた端子５８をアレイ状に備えている。

【００２１】以上の構成により、半導体装置１０では、
第１層の素子実装構造１２の半導体チップ２０は、配線
パターン３４及びスルーホール３６を貫通する導線（図
示せず）を経て配線パターン３０に接続されている。

【００２２】第２層の素子実装構造１６の回路体２６及
び半導体チップ２８は、配線パターン５２、スルーホー
ル５４を貫通する導線（図示せず）、配線パターン４２
及びはんだ接合５０を経て中間基板１４の配線パターン
４４に接続され、更に、スルーホール４６を貫通する導
線（図示せず）、配線パターン４０及びはんだ接合４８
を経て第１のプリント基板１８の配線パターン３４に接
続され、更に、スルーホール３６を貫通する導線（図示
せず）を経て配線パターン３０に接続されている。そし
て、半導体チップ２０、回路体２６及び半導体チップ２
８は、端子５８を介して、実装基板の配線パターンに接
続される。

【００２３】第１層の素子実装構造１２では、被実装素
子として半導体チップ１６を実装しているが、必ずしも
半導体チップに限らず、半導体チップ１６に加えて、ま
たは半導体チップ１６に代えて、他の種類の半導体チッ
プ、抵抗素子、容量素子等の回路素子、整合回路等を実
装しても良い。また、第２層の素子実装構造１６では、
被実装素子として整合回路等の回路体２６と半導体チッ
プ２８を実装しているが、必ずしもそれらにに限らず、
回路体２６と半導体チップ２８に加えて、又は回路体２
６と半導体チップ２８に代えて、他の半導体チップ、回
路体、抵抗素子、容量素子を実装しても良い。

【００２４】本実施形態例では、第２層の素子実装構造
１６上に、中間基板１４と同じ構成の中間基板と、第２
層の素子実装構造１６と同じ構造の第３層の素子実装構
造を設けることにより、３層積層構造の半導体装置を形
成することができ、更に、順次、中間基板及び素子実装
構造を設けることにより、所望の積層数を３次元パッケ
ージングした半導体装置を実現できる。

【００２５】実施形態例２本実施形態例は、本発明に係る半導体装置の実施形態の
別の例であって、図４は本実施形態例の半導体装置の模
式的断面図である。本実施形態例の半導体装置６０は、
図４に示すように、ブランドビアホール６２を有する中
間基板６４を第１の中間構造として備えていることを除
いて、実施形態例１の半導体装置１０と同じ構成を備え
ている。ブランドビアホール６２を備えた中間基板６４
は、基板内に配線パターン６６を備えているので、配線
の自由度が大きく、異種半導体チップを第２のプリント
基板２４上に実装する際に便利である。

【００２６】実施形態例３本実施形態例は、本発明に係る半導体装置の実施形態の
更に別の例であって、図５は本実施形態例の半導体装置
の模式的展開断面図、及び図６は本実施形態例の半導体
装置の実装用端子の配置図である。本実施形態例の半導
体装置７０は、配線パターン同士を接続する方式が異な
ること、及び、半導体装置７０を実装基板に接続する端
子の形式及び配置が異なることを除いて、実施形態例１
の半導体装置１０と同じ構成を備えている。

【００２７】半導体装置７０は、図５に示すように、実
施形態例１の半導体装置１０の第１のプリント基板１８
に設けたスルーホール３６を貫通して第１のプリント基
板１８の裏面配線パターン３０と表面配線パターン３４
とを接続する導線（図示せず）に代えて、第１のプリン
ト基板１８の基板側面に設けた基板側面配線７２を備え
ている。また、半導体装置７０は、中間基板１４に設け
たスルーホール４６を貫通して中間基板１４の裏面配線
パターン４０と表面配線パターン４４とを接続する導線
（図示せず）に代えて、中間基板１４の側面に設けた基
板側面配線７４を備えている。更に、半導体装置７０
は、第２のプリント基板２４に設けたスルーホール５４
を貫通して第２のプリント基板２４の裏面配線パターン
４２と表面配線パターン５２とを接続する導線（図示せ
ず）に代えて、第２のプリント基板２４の基板側面に設
けた基板側面配線７６を備えている。

【００２８】半導体装置７０は、図６に示すように、実
装基板（図示せず）とはんだ接合するためのはんだバン
プを備え、第１のプリント基板１８の基板側面配線７２
に接続された端子７８を周縁に沿って備えている。

【００２９】実施形態例１から３では、第１のプリント
基板１８及び第２のプリント基板２４には、片面に被実
装素子を実装する片面実装基板を使用しているが、両面
基板でも良く、また、多層基板を用いてもよい。また、
半導体チップは、フリップチップ接合型としているが、
ワイヤーボンディング方式の半導体チップでも良い。

【００３０】

【発明の効果】本発明の構成により、同一基板上に半導
体集積回路及び整合回路を実装し、これを３次元的に積
層して実装密度を高め、電気特性の安定化を図ることが
できる。更に詳細には、本発明に係る半導体装置は、次
のような効果を奏する。１）高周波モジュール回路に必要な半導体素子と整合回
路とを３次元的に実装することにより、実装面積を大幅
に削減することができる。２）高周波動作用半導体素子の周辺に電気的整合回路を
設けることにより、電気的損失を最小限に抑えることが
でき、高周波特性を最大限に向上させることができる。３）複数の半導体素子と整合回路とを同一パッケージ内
に三次元パッケージングできるため、モジュールとして
も、半導体素子特性を最大限に引き出せることができ
る。

【図面の簡単な説明】

【図１】実施形態例１の半導体装置の展開斜視図であ
る。

【図２】実施形態例１の半導体装置の模式的展開断面図
である。

【図３】実施形態例１の半導体装置の実装用端子の配置
図である。

【図４】実施形態例２の半導体装置の模式的断面図であ
る。

【図５】実施形態例３の半導体装置の模式的展開断面図
である。

【図６】実施形態例３の半導体装置の実装用端子の配置
図である。

【符号の説明】

１０……実施形態例１の半導体装置、１２……第１層の
素子実装構造、１４……中間基板、１６……第２層の素
子実装構造、１８……第１のプリント基板、２０……半
導体チップ、２２……開口、２４……第２のプリント基
板、２６……回路体、２８……半導体チップ、３０……
配線パターン、３２……半導体チップの電極、３４……
配線パターン、３６……スルーホール、３８……はんだ
接合、４０……配線パターン、４２……配線パターン、
４４……配線パターン、４６……スルーホール、４８…
…はんだ接合、５０……はんだ接合、５２……配線パタ
ーン、５４……スルーホール、５６……はんだ接合、５
８……端子、６０……実施形態例２の半導体装置、６２
……ブランドビアホール、６４……中間基板、６６……
配線パターン、７０……実施形態例３の半導体装置、７
２……基板側面配線、７４……基板側面配線、７６……
基板側面配線、７８……端子。

Claims

【特許請求の範囲】

【請求項１】被実装素子を配線基板上に実装した第１
層の素子実装構造と、第１層の素子実装構造上に介在体
を介して設けられ、被実装素子を配線基板上に実装した
第２層の素子実装構造とを有する２層積層構造として構
成され、被実装素子は、半導体素子と回路素子との少なくともい
ずれかで形成された回路を有する回路体、半導体素子、
及び回路素子のうちの少なくともいずれかであり、配線基板は、被実装素子を実装させる配線パターンを両
面に有し、かつ両面の配線パターンの対応する配線同士
を接続させ、介在体は、中央領域に空間部を、及び空間部の周辺の両
面に配線パターンをそれぞれ有する板状体であって、空
間部内に第１層の素子実装構造の被実装素子を収容し、
かつ、第１層及び第２層の素子実装構造の配線基板に、
それぞれ、配線パターン同士の接続によって電気的及び
機械的に接続にされていることを特徴とする半導体装
置。
【請求項２】第２層の素子実装構造上に、更に介在体
と素子実装構造とからなる積層構造を所定層数繰り返し
て備え、多層積層構造として構成されていることを特徴
とする請求項１に記載の半導体装置。
【請求項３】配線基板の両面に設けられた配線パター
ンは、両面の配線パターンの対応する配線が、基板を貫
通したスルーホールに設けた導線により相互に接続され
ていることを特徴とする請求項１又は２に記載の半導体
装置。
【請求項４】配線基板の両面に設けられた配線パター
ンは、両面の配線パターンの対応する配線が、基板側面
に設けた側面配線により相互に接続されていることを特
徴とする請求項１又は２に記載の半導体装置。
【請求項５】半導体素子と整合回路とが被実装素子と
して素子実装構造の配線基板上に実装されていることを
特徴とする請求項１に記載の半導体装置。
【請求項６】被実装素子がフリップチップ接続方式で
配線基板に実装されていることを特徴とする請求項１に
記載の半導体装置。