JPS5996759A - 半導体装置 - Google Patents

半導体装置

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JPS5996759A
JPS5996759A JP57206515A JP20651582A JPS5996759A JP S5996759 A JPS5996759 A JP S5996759A JP 57206515 A JP57206515 A JP 57206515A JP 20651582 A JP20651582 A JP 20651582A JP S5996759 A JPS5996759 A JP S5996759A
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JP
Japan
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semiconductor element
case
substrate
mounting
semiconductor
Prior art date
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Pending
Application number
JP57206515A
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English (en)
Inventor
Toshio Komori
古森　敏夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Fuji Electric Corporate Research and Development Ltd
Fuji Electric Manufacturing Co Ltd
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Publication date
Application filed by Fuji Electric Co Ltd, Fuji Electric Corporate Research and Development Ltd, Fuji Electric Manufacturing Co Ltd filed Critical Fuji Electric Co Ltd
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Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体素子を高密度実装した半導体装置に関
するものである。
半導体装置の組立においては、辿常支愕基板またはケー
ス底面に素子を接着させるダイホンディング工程と、素
子と外部端子を結ぶワイヤーボンディング工程が行われ
るが、こ粁らの工程を同時に行う、いわゆるフリップチ
ップ組立法も実用化されている。しかし、従来、これら
の方式では基板上に平面的に素子を実装しているにすぎ
ず、高密度・高機能化が要求され、複数個の素子を実装
する場合ｊこは実装面積が大きくなり、もうひとつの要
求である小形化という面に対処するに限界があった。
この発明は、上記欠点を除去するために、従来使用さｎ
ていなかった、三次限的空間を績襖的に利用しようとす
るものである。すなわち、その目的は、実装基板上に半
導体素子を三次限的につｂかさねて面積あたりの実装ぞ
度を同上させ、高機能・小形化を実現する半導体装置を
提供することにある。
次に本発明の実施例を示す。第１図、第２図はセラミッ
クケースの場合の実施例であるが、基板に接する第１の
半導体素子２をフリップチップ組立かでさるようにバン
プ６を待つ横這とし、あらかじめバンプに対応する接続
パターンを形成したケース基板１に半田付けする。つい
で、通常の工程で製造さ扛た第２の半導体索子３を、第
１の半導体素子の上に重ねて、たとえは導電性接看剤に
て接着する。次に、必要ならば加熱し、接着を強固にす
る。そして通常のワイヤーホンディングで第２の半桿゛
体素子３とケース側接続端子７とを接続するが、第１の
半導体素子が半田付けされていてあまり高温にできない
ため、超音波方式のワイヤーボンディングが望ましい。
また第３図のように、第２の半導体素子８を、ビームリ
ードもしくはテープキャリア方式の組立が行えるように
インナーリード９を具えた構造とし、ケース端子との接
続はインナーリード、をインパルス半田付けで行う方式
も有用性が高い。このように高佑度実装さｎた素子から
とり出さｎた接続端子は、ケース外部端子へ直接導かれ
てもよいし、必安ならば内部で接続され、外部ピンの数
を減すことも考えら扛る。
第４図に不発明の槙３の実施例を示す。このように、誘
電体基板１１の内側番こフリップチップ方式で、同時に
半導体素子１０を２つ半田付けする。
また第３図において説明した方法でさらに他の半導体素
子を重ねて組立ててもよい。
第５図は、第４図の装置をひとつのユニットとして、ハ
イブリッドＩＣ基板１３に垂直方向に複数個配置した構
成とし、あらかじめ配線パターン１５を具えた支持板１
６を介して基体１３に接続したものである。また基体１
３上には、チップコンデンサやその他抵抗体、トランジ
スタなどの部品を実装することができる。
以上、本発明によれは、ひとつのケースまた小面積の誘
電体基体上に最初のチップをフリップチップ方式で取付
けるため、従来使用されていなかった、最初のチップの
背面を利用し、８２以降のチップを多層構造にて実装す
るこ々がでさる。このため高来ｍＫ・高機能で、しかも
小形である半導体装置を実現することができ、実装密度
を向上させる上で多大の効果がある。
【図面の簡単な説明】
第１図は本発明一実施例の斜視図、第２図はその部分的
縦断面図、巣３図は不発門地の実施例の部分的縦断面図
、第４図はさらに他の実施例の部分的断囲図、第５図は
本発明による半導体装置の使用例を説明するための正面
図である。 １：セラミックケース、２：フリツプチ゛ノフ゛形式Ｉ
Ｃチップ、３：通常のＩＣチップ、４：接続リードワイ
ヤー、５：導電性接着剤、６：ノ＼ンフ。 電極、８：テープキャリア方式のチップ、９：インナー
リード、１０：半導体素子、１１：誘電体基板、１２：
接続配線パターン。 イ１．ｚ　　図 オｂ図 才４閃 １２プ 才５閃

Claims (1)

  1. 【特許請求の範囲】 １）誘電体基板に、板の面と垂直の方向において互に重
    なり合うように複数個の半導体素子か配列され、素子の
    うち少なくとも基板に接するものはフリップチップ形式
    であることを特徴とする半導体装置。 ２、特許請求の範囲第１項記載の装置において、誘電体
    基板のべ裏画面に素子を実装することを特徴とする半導
    体装置。
JP57206515A 1982-11-25 1982-11-25 半導体装置 Pending JPS5996759A (ja)

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JP57206515A JPS5996759A (ja) 1982-11-25 1982-11-25 半導体装置

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JP57206515A JPS5996759A (ja) 1982-11-25 1982-11-25 半導体装置

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JPS5996759A true JPS5996759A (ja) 1984-06-04

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ID=16524637

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JP57206515A Pending JPS5996759A (ja) 1982-11-25 1982-11-25 半導体装置

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0252336U (ja) * 1988-10-04 1990-04-16
JPH02170443A (ja) * 1988-12-22 1990-07-02 Fuji Electric Co Ltd 半導体集積回路装置の実装方式
US6358772B2 (en) 1997-05-02 2002-03-19 Nec Corporation Semiconductor package having semiconductor element mounting structure of semiconductor package mounted on circuit board and method of assembling semiconductor package
US6784529B2 (en) * 2002-01-04 2004-08-31 Renesas Technology Corp. Semiconductor device
TWI401777B (zh) * 2008-07-24 2013-07-11 南茂科技股份有限公司 具開口之基板之晶粒堆疊封裝結構及其封裝方法

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