JP2000294778A

JP2000294778A - 半導体装置

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Publication number: JP2000294778A
Application number: JP11103274A
Authority: JP
Inventors: Yoshifumi Higashida; 祥史東田; Akira Takaishi; 昌高石
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1999-04-09
Filing date: 1999-04-09
Publication date: 2000-10-20
Anticipated expiration: 2019-04-09
Also published as: JP3869580B2

Abstract

(57)【要約】【課題】チップ面積を大きくすることなく、チップの
空いている部分を利用して２か所に亘ってダイオードを
設けることにより、その数を増やし、高い耐圧の保護ダ
イオードを有する半導体装置を提供する。【解決手段】１つの電極パッド（ゲート電極パッド
Ｇ）の外周部にリング状のｎ形層１ａとｐ形層１ｂとが
交互に設けられることにより形成される第１の保護ダイ
オード部１と、チップの外周部にポリシリコン膜により
リング状のｎ形層２ａとｐ形層２ｂとが交互に設けられ
ることにより形成される第２の保護ダイオード部２とが
配線３により直列に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳＦＥＴや絶
縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のゲー
ト・ソース間や、バイポーラトランジスタのベース・エ
ミッタ間などのように保護ダイオードが接続されるよう
な半導体装置に関する。さらに詳しくは、チップ面積を
大きくすることなく、保護ダイオードのブレークダウン
電圧を高くすることができる半導体装置に関する。

【０００２】

【従来の技術】従来、たとえば縦型ＭＯＳＦＥＴは、ス
イッチングスピードが速く、大出力のスイッチングデバ
イスとして用いられているが、ゲート絶縁膜を薄膜化す
ることにより、ゲート閾値電圧を下げる方向にある。こ
の絶縁膜が薄くなると静電気などの小さなエネルギーで
も容易に絶縁破壊する。そのため、ゲート・ソース間に
保護ダイオードを挿入して、その保護ダイオードで静電
気を放電させる構造が用いられている。この保護ダイオ
ードは、たとえばポリシリコン膜からなるゲート電極パ
ッドの外周部分にｐｎ接合が形成されて双方向のツェナ
ーダイオードとされ、ゲートとソースとの間に接続され
るもので、このような保護ダイオードを設ける構造の縦
型ＭＯＳＦＥＴの一例が図４（ａ）に断面図で示されて
いる。

【０００３】すなわち、たとえばｎ⁺形の半導体基板２
１ａ上に、ドレイン領域とするｎ形の半導体層（エピタ
キシャル成長層）２１がエピタキシャル成長され、その
表面側にｐ形不純物を拡散することによりｐ形のボディ
領域２２が形成され、そのボディ領域２２の表面側にｎ
⁺形のソース領域２３が形成されている。ボディ領域２
２の端部およびその外側の半導体層２１の表面側にゲー
ト酸化膜２４を介してゲート電極２５が設けられてい
る。そして、ソース領域２３と接続するように層間絶縁
膜２６を介してＡｌなどによりソース電極２７が形成さ
れ、半導体基板２１ａの裏面に図示しないドレイン電極
が形成されることにより、ＦＥＴ部２０が形成されてい
る。このボディ領域２２が図４（ｂ）に平面図で示され
るように、マトリクス状に形成され、トランジスタセル
が沢山形成されることにより、大電流に対応するパワー
ＭＯＳＦＥＴが形成されている。

【０００４】また、保護ダイオード部３０は、ｎ形半導
体層２１にボディ領域２２と同様に拡散により形成され
たｐ形領域３１の表面に絶縁膜３２を介してポリシリコ
ン膜によりゲート電極パッド３３が形成され、図５
（ａ）にゲート電極パッド３３の平面説明図が示される
ように、そのゲート電極パッド３３の外周部にｎ形層３
３ａとｐ形層３３ｂとが、交互に形成されることによ
り、ｎｐｎｐｎの接続構造として最外周のｎ形層３３ａ
が前述のソース電極２７と接続されている。その結果、
図５（ｂ）に等価回路図が示されるように、ＦＥＴのゲ
ートＧとソースＳ間に双方向のツェナーダイオードＺＤ
からなる保護ダイオードが形成されている。なお、図４
において、３５は層間絶縁膜３４を介してＡｌなどによ
りゲート電極パッド３３に接続して形成されたゲート配
線である。

【０００５】

【発明が解決しようとする課題】前述のように、従来の
保護ダイオードは、ゲート電極パッドなどのポリＳｉに
より形成される電極パッドの一部にｐｎ接合部を形成す
ることにより設けられている。そして、従来はこの保護
ダイオードを１０〜２０Ｖ程度でブレークダウンさせる
ことにより、ゲート絶縁膜に高電圧が印加されないよう
にして保護されている。一方、このゲート絶縁膜は、た
とえば１０００Å程度の厚さに形成されると、５０〜８
０Ｖ程度までの電圧には耐え得る能力を有している。そ
して、一部の回路では、このブレークダウンする電圧を
３０〜５０Ｖ程度まで上昇させて、高電圧を印加し得る
ようにすることが要求されている。従来の構造で、この
ブレークダウンする電圧を高くするためには、ｐｎ接合
の数を増やしたり、ダイオード形成時の抵抗値を増加さ
せる必要がある。しかし、ｐｎ接合の数を増やすために
は、電極パッドの面積を大きくしなければならず、チッ
プ面積の増大化につながり、コストアップになると共
に、電子部品の軽薄短小化に逆行する。また、抵抗値を
増加する（不純物濃度を小さくする）と、可動イオンを
ゲッタリングする能力が低下し、信頼性が低下するとい
う問題もある。

【０００６】さらに、前述のように１個の電極パッドの
外周部に何重にもｐｎ接合を形成することにより得られ
る保護ダイオードは、全てのダイオードがリング状で同
じ曲率の傾向（たとえばゲートが＋（正）でソースが−
（負）のとき、全てのダイオードに円の中心から外に向
かう方向の電界がかかり、ソースが＋でゲートが−のと
きは、全てのダイオードは円の外から中心に向かう電界
がかかる）にあり、どちらに＋の静電気が印加されるか
によりそのブレークダウン電圧（耐圧）に大きな差が生
じる（たとえば前述のゲートが＋のときは５０Ｖ程度の
ものが、ソースが＋のときは、３０Ｖ程度となる）。

【０００７】本発明は、このような問題を解決するため
になされたもので、チップ面積を大きくすることなく、
チップの空いている部分を利用して２か所に亘ってダイ
オードを設けることにより、その数を増やし、高い耐圧
の保護ダイオードを有する半導体装置を提供することを
目的とする。

【０００８】本発明の他の目的は、どちらの極性の静電
気が印加されても降伏する電圧がほぼ等しくなるように
保護ダイオードの曲率の向きをほぼ均等にし得る保護ダ
イオードを有する半導体装置を提供することにある。

【０００９】

【課題を解決するための手段】本発明の半導体装置は、
電極間に印加される一定電圧以上の入力をブレークダウ
ンさせる保護ダイオードが前記電極間に設けられる半導
体装置であって、前記電極の１つの電極パッドを形成す
るポリシリコン膜の外周部にリング状のｐ形層とｎ形層
とが交互に設けられることにより形成される第１の保護
ダイオード部と、チップの外周部の表面にポリシリコン
膜によりリング状のｐ形層とｎ形層とが交互に設けられ
ることにより形成される第２の保護ダイオード部とが直
列に接続されている。

【００１０】ここに電極パッドとは、電極配線が接続さ
れ得るように広く形成された電極部を意味し、チップの
外周部とは、たとえば縦型ＭＯＳＦＥＴのマトリクス状
にボディ領域（ベース領域）が形成されるトランジスタ
セルの並ぶセル活性領域や、バイポーラトランジスタの
ベース領域などの半導体素子が機能的に動作する領域の
周辺部を含む意味である。

【００１１】半導体チップには、通常セル活性領域の周
囲またはチップの外周部には空乏層の終端部を確保する
ためのスペースがあり、そのスペース部分の絶縁膜上に
電極用のポリシリコン膜を設けてダイオードを形成する
ことにより、従来の電極パッドの外周部の第１のダイオ
ード部の他に同一工程で第２のダイオード部を形成する
ことができる。その両方のダイオード部を配線により接
続するだけで、電極部の面積を大きくすることなくダイ
オードの個数を増やして耐圧を高くすることができる。

【００１２】前記第１および第２のダイオード部の一方
のダイオード部の前記リング状に設けられるｐ形層とｎ
形層の中心部から外側に向かうｐｎ接合と、前記第１お
よび第２のダイオード部の他方のダイオード部の外側か
ら中心部に向かうｐｎ接合とが直列になるように、前記
第１の保護ダイオード部と第２の保護ダイオード部とが
配線により接続されることにより、曲率部による耐圧の
低下が、どちらの極性でも（電界の方向が中心部から外
部へか、外部から中心部へかにかかわらず）ほぼ等しく
なり、電極のどちらに正のサージが加わってもそのブレ
ークダウン電圧を同程度にすることができる。

【００１３】

【発明の実施の形態】つぎに、図面を参照しながら本発
明の半導体装置について説明をする。

【００１４】本発明による半導体装置は、図１にその一
実施形態の縦型ＭＯＳＦＥＴのゲート電極パッド部とチ
ップ外周部の第２の保護ダイオード部を示した平面説明
図が示されるように、１つの電極パッド（ゲート電極パ
ッドＧ）の外周部にリング状のｐ形層１ｂとｎ形層１ａ
とが交互に設けられることにより形成される第１の保護
ダイオード部１と、チップの外周部にポリシリコン膜に
よりリング状のｐ形層２ｂとｎ形層２ａとが交互に設け
られることにより形成される第２の保護ダイオード部２
とが配線３により直列に接続されている。

【００１５】第１の保護ダイオード部１は、従来と同様
に、図２にゲート電極パッド部の拡大断面説明図が示さ
れるように、たとえば０.５μｍ程度の厚さのポリシリ
コン膜からなるゲート電極パッドＧの外周部に、たとえ
ば３０μｍ程度の幅でｎ形層１ａと、ｐ形層１ｂが交互
にリング状に形成されることにより構成されている。こ
のダイオード部のブレークダウン電圧は、その不純物濃
度を調整することによりある程度は調整することがで
き、通常は１個のダイオードで５〜１０Ｖ程度になるよ
うにその不純物濃度が設定されている。その結果、たと
えばゲート電極パッドＧ部に３〜４個程度のｐｎ接合部
を形成して２０〜３０Ｖ程度でブレークダウンするよう
な第１の保護ダイオード部１が形成される。この第１の
保護ダイオード部１を形成するゲート電極パッドＧは、
ドレイン領域とするｎ^-形のエピタキシャル成長層４の
表面側にｐ形ドーパントがドーピングされたｐ形ウェル
５ａ上にＳｉＯ₂などの絶縁膜６を介して設けられてい
る。エピタキシャル成長層４は、たとえばｎ⁺形半導体
基板４ａ上に比抵抗が０.１Ω・ｃｍ〜数十Ω・ｃｍ程
度で、厚さが数μｍ〜数十μｍ程度にエピタキシャル成
長することにより、設けられている。ｐ形ウェル５ａ
は、後述するセル領域からの空乏層を外方に広げてセル
領域の耐圧を低下させないためである。

【００１６】前述のポリシリコン膜をｎ形層１ａと、ｐ
形層１ｂとにして第１の保護ダイオード部１を形成する
方法は、たとえばｎ形ドーパントが全面にドーピングさ
れた後に、パターニングによりリング状にｐ形ドーパン
トがドーピングされることにより、ｎ形層１ａとｐ形層
１ｂとが外周側に交互に繰り返されるようにドーピング
されて、双方向のツェナーダイオードが形成される。

【００１７】第２の保護ダイオード部２は、図１に示さ
れるように、半導体チップの外周部にリング状に形成さ
れている。図１に示される縦型ＭＯＳＦＥＴでは、図１
の第２のダイオード部２の内周側には、図示されていな
いが、図２のボディ領域５で示されるトランジスタセル
がマトリクス状に形成されている。したがって、そのセ
ル活性領域上には設けられないが、セル活性領域の外周
側には、各セル部での空乏層をできるだけセルから離れ
た部分で終端させるように、半導体チップの外周部には
ある程度のスペースが確保され、さらに高耐圧用ではそ
の外周部の半導体層に図示しないフィールドリミティン
グリング（ＦＬＲ）が設けられて、さらにその外側に空
乏層が広がるように半導体層のスペースが設けられてい
る。このスペース（図２ではゲートパッドＧ側が断面図
で示されて、ｐ形ウェル５ａの外側にスペースが設けら
れているが、セルの活性領域側端部にも同様なスペース
がある）上の絶縁膜６上に前述のゲート電極パッドＧや
セル部のゲート電極を形成するのと同時にポリシリコン
膜が成膜され、パターニングをすることにより、セルの
活性領域の周辺部に、第２の保護ダイオード部２用のポ
リシリコン膜を成膜することができる。

【００１８】そして、第１の保護ダイオード部１と同様
にｎ形およびｐ形のドーパントをドーピングすることに
より（マスクをパターニングするだけで同時に不純物を
導入することができる）、同様のツェナーダイオードを
形成することができる。その結果、半導体チップの外周
部に同様のｐｎ接合部が３〜４個程度形成されることに
より、２０〜３０Ｖ程度でブレークダウンするような第
２の保護ダイオード部２が形成される。そして、たとえ
ば最外周のｎ形層２ａが第１の保護ダイオード部１の最
外周のｎ形層１ａと配線３により接続され、最内周のｎ
形層２ａがソース電極Ｓと配線３により接続されてい
る。これにより、ゲート電極Ｇとソース電極Ｓとの間
に、直列接続の第１および第２のダイオード部１、２が
接続される。

【００１９】この第１および第２の保護ダイオード部
１、２が、Ａｌなどの配線３により直列に接続されてい
るため、合計で５０Ｖ程度でブレークダウンするような
保護ダイオード部になっている。図１に示される例で
は、この第１および第２の保護ダイオード部１、２の配
線３による接続が、第１の保護ダイオード部１の最外周
のｎ形層１ａと第２の保護ダイオード部２の最外周のｎ
形層２ａとが接続されている（ｎ形層でなくｐ形層でも
よい）。その結果、たとえばゲート電極Ｇに＋（正）
で、ソース電極Ｓに−（負）の静電気が印加された場
合、図３に示されるように、第１の保護ダイオード部１
では、リングの中心部から外に向う電界となり、第２の
保護ダイオード部２では、リングの外から中心部に向う
電界となるため、ｐｎ接合の曲率による影響が第１の保
護ダイオード部１と第２の保護ダイオード部２とで相殺
され、逆のゲート電極Ｇに−で、ソース電極Ｓに＋のサ
ージが入射した場合でも、その耐圧特性（ブレークダウ
ン特性）をほぼ同じ電圧にすることができる。

【００２０】トランジスタのセル部は、図２に示される
ようにｎ形のエピタキシャル成長層４の表面側にｐ形ド
ーパントが導入されてボディ領域５がマトリクス状に設
けられ、そのボディ領域５の外周部にｎ形不純物が導入
されてソース領域７が形成され、ソース領域７とｎ^-形
半導体層４とで挟まれるボディ領域５の周辺のチャネル
領域上にゲート酸化膜６ａを介してゲート電極８が設け
られることにより、トランジスタセルが形成されてい
る。このボディ領域５が、前述のようにマトリクス状に
設けられ、トランジスタセルが並列に多数個形成され
て、大電流が得られる縦型ＭＯＳＦＥＴになっている。
なお、ゲート電極８は、前述のように第１のダイオード
部１および第２のダイオード部２と同時にポリシリコン
膜を成膜してパターニングし、１種類のドーパントをド
ーピングすることにより形成される。このゲート電極８
上に層間絶縁膜９を介してコンタクト孔を開け、Ａｌな
どを真空蒸着などにより設けることにより、ソース配線
１０およびゲート配線１１が形成される。また、半導体
基板４ａの裏面には、同様に電極メタルの蒸着などによ
りドレイン電極１２が形成される。なお、ゲート配線１
１は、ゲート電極パッドＧから遠くなるトランジスタセ
ルのゲート電極を部分的に連結して抵抗を下げるためな
どのために設けられる。

【００２１】本発明によれば、半導体チップの空きスペ
ースを利用して電極間に設けられる保護ダイオードの数
を増やすことができ、半導体チップ面積を大きくするこ
となく、しかも製造工程を増やすことなく、ブレークダ
ウンする電圧を高くすることができる。その結果、使用
目的に応じてブレークダウンする電圧を高くしながら、
それ以上の静電気やサージなどの入射に対してゲート絶
縁膜などの破壊しやすい部分を確実に保護することがで
きる。すなわち、チップ面積を大きくすることなく、保
護ダイオードのブレークダウンを所望の電圧に調整する
ことができる。しかも、２か所に保護ダイオードが設け
られているため、その接続方法をリング上の中心部から
外方に向かう方向と外方から中心部に向かう方向になる
ように接続することにより、曲率による特性の変化を平
均化することができ、たとえばゲート電極側に正のサー
ジが加わっても負のサージが加わっても同様のブレーク
ダウン特性を呈するようにすることができる。さらに、
半導体チップの外周側にダイオードが形成されることに
より、そのｐｎ接合面積が大きくなり、破壊耐量にも強
くなるという利点がある。

【００２２】前述の例は、縦型ＭＯＳＦＥＴの例であっ
たが、この縦型ＭＯＳＦＥＴにさらにバイポーラトラン
ジスタが作り込まれる絶縁ゲート型バイポーラトランジ
スタ（ＩＧＢＴ）でも同様であり、また、バイポーラト
ランジスタでもベース・エミッタ間などの破壊を防止す
るため電極間に保護ダイオードを接続する場合でも同様
にチップの外周側に半導体層のスペースがあり、その上
方の絶縁膜上に第２の保護ダイオード部を設けることが
できる。

【００２３】

【発明の効果】本発明によれば、電極間に印加されるサ
ージなどの入力に対し、所望の電圧以上のものをブレー
クダウンさせることができ、所望の耐圧を有しながらゲ
ート絶縁膜などの弱い部分を確実に保護することができ
る。その結果、非常に信頼性の高い半導体装置が得られ
る。

【００２４】さらに、第１および第２の保護ダイオード
部がそのリング状の曲率が相殺する方向に接続されるこ
とにより、両電極のどちらに正のサージが印加されても
同程度のブレークダウン電圧にすることができ、信頼性
が一層向上する。

【図面の簡単な説明】

【図１】本発明の半導体装置の一実施形態である縦型Ｍ
ＯＳＦＥＴの平面の説明図である。

【図２】図１の縦型ＭＯＳＦＥＴの一部の断面説明図で
ある。

【図３】図１の例の第１および第２の保護ダイオード部
の接続方法による作用の説明図である。

【図４】従来の保護ダイオードが設けられた縦型ＭＯＳ
ＦＥＴの断面および平面の説明図である。

【図５】図４の保護ダイオードが設けられた電極パッド
の説明図である。

【符号の説明】

１第１の保護ダイオード部２第２の保護ダイオード部３配線４ｎ^-形半導体層５ボディ領域

Claims

【特許請求の範囲】

【請求項１】電極間に印加される一定電圧以上の入力
をブレークダウンさせる保護ダイオードが前記電極間に
設けられる半導体装置であって、前記電極の１つの電極
パッドを形成するポリシリコン膜の外周部にリング状の
ｐ形層とｎ形層とが交互に設けられることにより形成さ
れる第１の保護ダイオード部と、チップの外周部の表面
にポリシリコン膜によりリング状のｐ形層とｎ形層とが
交互に設けられることにより形成される第２の保護ダイ
オード部とが直列に接続されてなる半導体装置。
【請求項２】前記第１および第２のダイオード部の一
方のダイオード部の前記リング状に設けられるｐ形層と
ｎ形層の中心部から外側に向かうｐｎ接合と、前記第１
および第２のダイオード部の他方のダイオード部の外側
から中心部に向かうｐｎ接合とが直列になるように、前
記第１の保護ダイオード部と第２の保護ダイオード部と
が配線により接続されてなる請求項１記載の半導体装
置。