JPH02220475A - 薄膜トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁物基板上に低温プロセスで製造できる高
移動度、高耐圧でリーク電流の少ない薄膜トランジスタ
に関するものである。

〔従来の技術〕

近年ガラス基板上に薄膜能動デバイスをつくりこむ技術
は、大面積透過型液晶デイスプレィや密着型イメージセ
ンサ等を初めとする各所に応用がめざされ、研究が活発
化している。そのなかでも大面積に均一に成膜できるａ
−５ｉ：Ｈは既に製品レベルの応用が進んでいる。しか
しａ−Ｓｔ：Ｈでは移動度が非常に低いためその応用分
野が制限されている。すなわち光センナやスイッチング
デバイスとしては応用可能であるが、これらを駆動する
周辺回路を同時につくりこもうとした場合、移動度が単
結晶シリコンの約１０００分の１と低いため必要とする
速さの駆動回路を製作することができない。現在この様
な駆動回路はシリコンウェハー上で製作され、ワイヤボ
ンディングで薄膜デバイスと接続しているのが現状であ
る。しかし製造コストや配線の歩どまりなどの点から、
将来的には全薄膜化が必要とされている。このためには
ガラス基板上に高移動度薄膜を製作する手段が必要とな
る。最近では、ガラス基板上で単結晶シリコンを得るこ
とも可能となってきた。しかしこのためにはかなりの高
温プロセスを必要とし、ガラス基板も含め他の部分が高
温にさらされることになる。この結果使用するガラス基
板などを耐熱性の高い物にしなければならないこと、他
部への損傷等の問題が生じてくる。そこで低温プロセス
で均一に高移動度の薄膜能動デバイスを作成する研究が
各所でおこなわれている。その一つとして多結晶シリコ
ンのＴＰＴの研究開発がおこなわれている。

第５図は従来のプレーナ型薄膜トランジスタの構造及び
その製造方法を示したものである。まずガラス基板１上
に、活性層となる多結晶シリコン半導体層２をアイラン
ド化し、さらに、ゲート絶縁膜３、ゲート電極４形成後
、ゲート電極をパターン化する。この後、ゲート電極を
マスクとして不純物イオン５をイオン注入し、ソース・
ドレイン領域を形成する（第５図（ａ））、この後層間
絶縁膜６の形成、コンタクトホール形成を行い（第５図
（ｂ））、電極メタル８でメタル配線を行い、トランジ
スタ（ＴＰＴ）が完成する（第５図（Ｃ））、ここで、
活性層となる薄膜多結晶シリコン半導体層２を５００Å
以下の超薄膜化することによりトランジスタの性能は格
段に向上し、最近では低温で電界効果移動度１００　Ｃ
１１”　／Ｖ、５以上の性能が得られるようになった。

〔発明が解決しようとする課題〕

しかし多結晶シリコンを活性層としたＴＦＴ（多結晶シ
リコンＴＰＴ）では通常のＭＯＳＦＥＴやまたアモルフ
ァスシリコンのＦＥＴに比べても、リーク電流が多いこ
とが問題となっている。

リーク電流が多いことは液晶のスイッチングデバイスと
しても、駆動回路を製作する上でも問題となる。特に液
晶やＥＬ等高電圧を必要とするデバイスを駆動する応用
が多いため、高耐圧で低リーク電流のデバイスが必要で
ある。しかし通常のプレーナ型多結晶薄膜トランジスタ
では特に高電界印加時にリーク電流が急激に増大すると
いう問題点を持っている。従来ＭＯ３ＦＥＴの高耐圧化
の方法としてＬＤＤ構造があるが、この方法をそのまま
薄膜トランジスタに適用するとフォトレジスト工程を含
め工程数が増える。また移動度、しき値の劣化などを引
き起こすという問題点があった。また一方では超薄膜化
によりトランジスタの性能は向上するが、従来のプレー
ナ構造では製作プロセス上マージンが減少し、制御が困
難になるという問題を持っていた。特に絶縁膜へのコン
タクトホールの形成が難しく困難を伴っていた。これは
多結晶シリコン半導体層が薄くなると、絶縁膜をエツチ
ングし、シリコン層でエツチングを終了することが非常
に困難となるからである０本発明の目的は、工程数の増
加や制御性（製造の容易性）、移動度、閾値の劣化を引
き起こすことなく耐圧、リーク電流について改善された
デバイス構造及びその製造方法を得ることにある。

〔課題を解決するための手段〕

この発明の要旨とするところは、第１に絶縁性基板上に
設けらな薄膜トランジスタに於てソース・ドレイン領域
がゲート電極に自己整合的に形成された低濃度の半導体
薄膜とこの上部に設けられる高濃度半導体層からなるＬ
ＤＤ構造（ライトリイ・ドープド・トレイン）を有する
ことを特徴とする薄膜トランジスタである。また第２は
、ゲート電極形成後この上部よりシリコン層に低濃度で
イオン注入を行うことによって自己整合的に低濃度ドレ
イン領域を形成する工程と、さらに層間絶縁膜、及び活
性層を通してコンタクトホールをテーパエツチングする
工程と、この上から高濃度半導体層、電極層を成膜しゲ
ートに対してオフセットにパターン形成する工程によっ
てＬＤＤｌ’１遣を超薄膜のトランジスタに対しても制
御良く製造する工程を有することを特徴とする薄膜トラ
ンジスタの製造方法である。

〔作用〕

通常のブレーナ構造の薄膜トランジスタではソース・ド
レイン間に電圧を加えて行ったときにトレイン端に高電
界が印加され、この点でのバンドギャップ間の電界エミ
ッション電流がリーク電流の原因となる。ここで結晶シ
リコンではこのようなバンド間のリーク電流は少ないた
め通常では問題とならない、しかし多結晶シリコンでは
バンドギャップ中に多くの粒界トラップが存在しこれを
介してのバンド間のリーク電流が流れやすい。

このため高電圧印加時に急激なリーク電流の増加が観測
される。このようなリーク電流は多結晶シリコンでは本
質的に避けられないものである。しかしこの電流はドレ
イン端の空乏層間にかかる電界に依存しているのでトレ
インのドーピング濃度を小さくすれば、この領域にかか
る電界を軽減し、リーク電流を低減することができる。

しかし一方でソース・ドレインの寄生抵抗を高くするこ
とになる。また、電極メタルとのオーミック性の問題か
らあまりドーピング濃度を下げることはできない、そこ
で本発明ではトレイン端の近傍のみドーピング濃度が低
いＬＤＤ構造を再現性良く製作し、移動度、しきい値の
低下をひき起こすことなくソース・ドレイン間の耐圧を
向上させリーク電流の改善を行なっている。

前述したように従来５００Å以下の超薄膜化により薄膜
トランジスタの性能は格段に向上するといわれており、
理論的にも実験的にも確かめられている。しかし従来の
プレーナ構造では絶縁膜へのコンタクトホールの形成が
難しくプロセス上の困難を伴っていた。これはシリコン
に対する絶縁膜の選択エツチングの困難に起因している
。特にドライエツチングプロセスではシリコンに対する
シリコン酸化膜の選択エツチングは困難であり制御性に
乏しい、しかし本発明による製造方法では５００Å以下
の活性層を持つトランジスタにおいても制御性よく製作
できる。これはコンタクトホールのエツチング時、絶縁
膜層をエツチングしさらに活性層でエツチングをストッ
プさせることなく、活性層にもコンタクトホールをあけ
るからである。このときテーパエツチングを行うことに
より、コンタクトホール壁面の表面積を大きくし、この
上部より高濃度に不純物をドープした半導体層（高濃度
半導体層）、電極メタルを連続成膜し、このコンタクト
ホール壁面の活性層と、コンタクトホール内に成膜した
高濃度半導体層とでコンタクトを得ている。ゲート電極
をマスクとしてイオン注入法により低濃度にドーピング
された領域と、この上部に形成される高濃度半導体層か
ら自己整合的にＬＤＤ構造を形成するのでトランジスタ
を制御性よく製作できる。しかもソース・ドレインとな
る半導体層を厚くし、活性層となる半導体膜を薄くする
ことにより超薄膜トランジスタを制御性よく作製できる
。これにより高速化、低リーク電流を実現できる。

〔実施例〕

以下添付の図面に示す実施例により発明の詳細な説明す
る。第１図（ａ）、（ｂ）、（ｃ）。

（ｄ）は本発明の一実施例を示す工程図である。

第１図（ａ）に示すように、ガラス基板１上に活゛性層
として多結晶シリコン半導体層２を成膜しアイランド化
した。この後、ゲート絶縁膜３、ゲート電極４を成膜し
、ゲート電極パターンを形成した。この後、ゲート電極
をマスクとして不純物イオン５をイオン注入法により半
導体層２に導入して自己整合的に低濃度のソース・ドレ
イン領域を半導体層２に形成した（第１図（ｂ））、ゲ
ート絶縁膜とゲート電極上に眉間絶縁膜６形成後、コン
タクトホールを形成するが、このとき層間絶縁膜と活性
層を通してコンタクトホールを開けた。

さらにこのコンタクトホールのエツチングをプラズマエ
ッチ樟よりテーパエツチングを行った（第１図（Ｃ））
、絶縁膜３，６をサイドエツチングすることにより、第
２図に示すようなテーパエツチング形状をえることがで
きた。この後、高濃度半導体層７、電極メタル８を成膜
し、ゲートにオフセットにパターン形成することにより
ＬＤＤ構造を有するトランジスタが簡単に得られた（第
１図（ｄ））。

この方法ではコンタクトホール形成の際、半導体Ｍ２ま
でエツチングするので選択エツチングプロセスを必要と
せず制御性、再現性も高い、実際に製作した薄膜トラン
ジスタの特性を第３図に示す、ドレイン電流のゲート電
圧による変化を示している。実線が本発明による製作さ
れたトランジスタで破線に示すのが従来の方法で作製し
たトランジスタの特性である。この様に電界効果移動度
、しきい値は殆んど変わらず、オフ電流は減少しており
、リーク電流については大きく改善されていることがわ
かった。また第４図にゲート電極をＯ■にした時のドレ
イン電圧に対するリーク電流の特性を示す、従来のプレ
ーナ構造の薄膜トランジスタでは、トレイン電圧の増加
に伴い、急激なリーク電流の増加がみられているが、本
発明によるトランジスタではこのような急激なリーク電
流の増加はみられていない、特に高電圧駆動下において
リーク電流の著しい改善が得られた。耐圧は３０Ｖ以上
あり、３０Ｖの・電圧印加時でもり一り電流は１０−”
Ａ以下である。この結果従来のトランジスタに比べ、高
耐圧、低リーク電流のトランジスタがえられた。

〔発明の効果〕

以上詳述したように、本発明による薄膜トランジスタは
、５００Å以下の超薄膜でＬＤＤ構造を有する薄膜トラ
ンジスタが簡単な工程で再現性よく製作できる。また、
高耐圧でリーク電流が少なく高速動作が可能な薄膜トラ
ンジスタとなる。の結果、回路構成においても高電圧で
駆動でき、回路設計のマージンが高くとれるようになっ
た。

【図面の簡単な説明】

第１図、第２図は本発明の実施例を示す図、第３図、第
４図は本発明により作製したトランジスタの特性を示す
図、第５図は従来の多結晶薄膜トランジスタの製造方法
を示す図である。 １・・・ガラス基板、２・・・半導体、３・・・ゲート
絶縁膜、４・・・ゲート電極、５・・・不純物イオン、
６・・・層間絶縁膜、７・・・高濃度、８・・・ｔｔ！
ｉ１メタル。

Claims (2)

【特許請求の範囲】
1. （１）絶縁性基板上に低濃度半導体層を備え、前記低濃
   度半導体層上に絶縁膜を備え、前記絶縁膜上にゲート電
   極を備え、前記低濃度半導体層に、前記ゲート電極に自
   己整合的に形成されたソース領域及びドレイン領域を備
   え、前記絶縁膜及び低濃度半導体層のソース領域・ドレ
   イン領域を貫通して基板にまで達するテーパ形状のホー
   ルを備え、少なくとも前記ホール内に高濃度半導体層を
   備えていることを特徴とする薄膜トランジスタ。
2. （２）絶縁性基板上に低濃度半導体層、絶縁膜、ゲート
   電極を順次積層形成する工程と、前記絶縁膜を介して前
   記低濃度半導体層にイオン注入する工程と、前記絶縁膜
   及び低濃度半導体層をエッチングして前記絶縁膜から基
   板にまで達するテーパ状のホールを形成する工程と、少
   なくとも前記ホール内に高濃度半導体層を成膜する工程
   とを少くとも有することを特徴とする薄膜トランジスタ
   の製造方法。