JP2000298638A5 - - Google Patents

Description

【特許請求の範囲】
【請求項１】 ＣＰＵの動作と独立に、メモリと外部リクエストデバイス間で直接データを転送するＤＭＡ転送制御を行うＤＭＡ制御部を備え、
前記ＤＭＡ制御部は、前記外部リクエストデバイスからデータ転送リクエスト（以下、ＤＲＥＱという）信号が発生したとき、前記ＣＰＵに対してバスリクエスト（以下、ＢＲＥＱＮという）信号を出力してバスの開放を要求し、前記ＣＰＵからバス開放許可（以下、ＢＡＣＫＮという）信号が返されると、前記外部リクエストデバイスにデータ転送リクエスト確認（以下、ＤＡＣＫという）信号を送出し、前記メモリと前記外部リクエストデバイス間のデータ転送制御を行うＤＭＡ転送装置において、
前記外部リクエストデバイスは、前記ＤＲＥＱ信号をマスクするマスク手段を備え、
前記マスク手段により前記ＤＲＥＱ信号をマスクしてＤＭＡ転送によるバス占有状態を制御することを特徴とするＤＭＡ転送装置。
【請求項２】 ＣＰＵの動作と独立に、メモリと外部リクエストデバイス間で直接データを転送するＤＭＡ転送制御を行うＤＭＡ制御部を備え、
前記ＤＭＡ制御部は、前記外部リクエストデバイスからＤＲＥＱ信号が発生したとき、前記ＣＰＵに対してＢＲＥＱＮ信号を出力してバスの開放を要求し、前記ＣＰＵからＢＡＣＫＮ信号が返されると、前記外部リクエストデバイスにＤＡＣＫ信号を送出し、前記メモリと前記外部リクエストデバイス間のデータ転送制御を行うＤＭＡ転送装置において、
前記ＤＭＡ制御部は、前記ＤＲＥＱ信号をマスクするマスク手段を備え、
前記マスク手段により前記ＤＲＥＱ信号をマスクしてＤＭＡ転送によるバス占有状態を制御することを特徴とするＤＭＡ転送装置。
【請求項３】 ＣＰＵの動作と独立に、メモリと外部リクエストデバイス間で直接データを転送するＤＭＡ転送制御を行うＤＭＡ制御部を備え、
前記ＤＭＡ制御部は、前記外部リクエストデバイスからＤＲＥＱ信号が発生したとき、前記ＣＰＵに対してＢＲＥＱＮ信号を出力してバスの開放を要求し、前記ＣＰＵからＢＡＣＫＮ信号が返されると、前記外部リクエストデバイスにＤＡＣＫ信号を送出し、前記メモリと前記外部リクエストデバイス間のデータ転送制御を行うＤＭＡ転送装置において、
前記ＤＭＡ制御部は、前記ＢＲＥＱＮ信号をマスクするマスク手段を備え、
前記マスク手段により前記ＢＲＥＱＮ信号をマスクしてＤＭＡ転送によるバス占有状態を制御することを特徴とするＤＭＡ転送装置。
【請求項４】 同時動作可能な前記外部リクエストデバイスの数に応じて前記マスク手段によるマスク時間を制御する手段をさらに備えたことを特徴とする請求項１乃至３の何れかに記載のＤＭＡ転送装置。
【請求項５】 前記ＣＰＵの処理負荷を管理する管理手段と、
前記ＣＰＵの処理負荷に応じて前記マスク手段によるマスク時間を制御する手段と
を備えたこと特徴とする請求項１乃至４の何れかに記載のＤＭＡ転送装置。
【請求項６】 ＤＲＥＱ信号の発生周期を検出するＤＲＥＱ信号周期検出手段を備え、
前記マスク手段は、前記ＤＲＥＱ信号発生周期に基づいて前記ＤＲＥＱ信号をマスクする
ことを特徴とする請求項１又は２に記載のＤＭＡ転送装置。
【請求項７】 動作を許可する複数の外部リクエストデバイスのＤＲＥＱ信号に伴い発生するＢＲＥＱＮ信号の発生周期を検出するＢＲＥＱＮ信号周期検出手段を備え、
前記マスク手段は、前記ＢＲＥＱＮ信号発生周期に基づいて前記ＢＲＥＱＮ信号をマスクする
ことを特徴とする請求項３に記載のＤＭＡ転送装置。
【請求項８】 前記ＣＰＵの処理負荷を管理する管理手段と、
前記ＣＰＵの処理に伴うバス占有率を求め、該バス占有率の限界値を設定する設定手段と、
前記ＣＰＵの処理負荷及び前記限界値に応じて前記マスク手段によるマスク時間を制御する手段と
を備えたこと特徴とする請求項１乃至４の何れかに記載のＤＭＡ転送装置。
【請求項９】 ＣＰＵの動作と独立に、メモリと外部リクエストデバイス間で直接データを転送するＤＭＡ転送制御を行うＤＭＡ制御部を備え、
前記ＤＭＡ制御部は、前記外部リクエストデバイスからデータ転送リクエスト信号が発生したとき、前記ＣＰＵに対してバスリクエスト信号を出力してバスの開放を要求し、前記ＣＰＵからバス開放許可信号が返されると、前記外部リクエストデバイスにデータ転送リクエスト確認信号を送出し、前記メモリと前記外部リクエストデバイス間のデータ転送制御を行うＤＭＡ転送装置において、
前記データ転送リクエスト信号又は前記バスリクエスト信号をマスクするマスク手段と、
同時動作可能な前記外部リクエストデバイスの数に応じて前記マスク手段によるマスク時間を制御する手段とを備え、
前記マスク手段により前記データ転送リクエスト信号又は前記バスリクエスト信号をマスクしてＤＭＡ転送によるバス占有状態を制御すること特徴とするＤＭＡ転送装置。

次に、外部リクエストデバイス２４０から出力されるＤＲＥＱ０信号がタイマに入力される。このとき、ＤＲＥＱ０信号マスク回路２１０は動作することなしに、ＤＭＡＣ２００はＤＲＥＱ０の入力のタイミングでＢＲＥＱＮ信号をＣＰＵ１００に対して出力する。

ＤＭＡＣ４００の内部のＤＲＥＱ信号の調停回路２３０は、各チャンネルから出力されたＤＲＥＱ信号を調停し、ＢＲＥＱＮ信号をＣＰＵ１００に対して出力する。調停方法は、第２の実施形態と同様であり、ＤＲＥＱ信号の入力順番とＤＲＥＱ信号監視ＣＨ（前記図９の動作説明参照）によりどのＤＭＡシーケンスを行うか決定する。

ＤＭＡＣ４００の内部のＤＲＥＱ信号の調停回路２３０は、各チャンネル（ＣＨ１／２／３…）のＤＲＥＱ信号を調停し、ＢＲＥＱＮ信号をＣＰＵ５００に出力する。調停方法は、第２の実施形態と同様である。

まず、外部リクエストデバイス６５０からＤＲＥＱ信号がＤＭＡＣ６００に入力され、その入力信号が内部のＤＲＥＱ周期検出回路６２０に入力される。