JP2000298989A - Ｓｒａｍ読み出し回路およびｓｒａｍ読み出し方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、最小のトランジスタサイズでセル
が構成できセンスアンプの高速・高感度化を実現できる
ＳＲＡＭ読み出し回路およびＳＲＡＭ読み出し方法を提
供することを課題とする。 【解決手段】 ４トランジスタセルのデジット線Ｄ_ｊ，
Ｄ_ｊｂの電位を電源電位Ｖ_ｃｃ近くに保持し、センスア
ンプ１０の入力電位を感度のよい第１電位（＝電源電位
Ｖ_ｃｃ−しきい値電位Ｖ_ｔｐ）に設定し、デジット線Ｄ
_ｊ，Ｄ_ｊｐとセンスアンプ１０入力（差動増幅回路入力
ｄ_ｊ，ｄ_ｊｂ）間をキャパシタンスＣ_ｊ，Ｃ_ｊｂで容量
結合した回路構成を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリの読み出し
技術に係り、特に最小のトランジスタサイズでセルが構
成できセンスアンプの高速・高感度化を実現できるＳＲ
ＡＭ読み出し回路およびＳＲＡＭ読み出し方法に関す
る。

【０００２】

【従来の技術】図１０は第１従来技術のＳＲＡＭ読み出
し回路を説明するための回路図、図１１は第２従来技術
のＳＲＡＭ読み出し回路を説明するための回路図であ
る。図１０または図１１において、Ｖ_ＧＮＤは接地電
位、Ｄ_ｊ，Ｄ_ｊｂはそれぞれデジット線、Ｖ_ｃｃは電源
電位、Φ_ｓ，Φ_ｓｂ，Φ_ｅｃはそれぞれタイミング信号
である。また、図１０においてｄ_ｊ，ｄ_ｊｂは差動増幅
回路の入出力兼用線、図１１においてｄ_ｊ，ｄ_ｊｂは差
動増幅回路の出力線として機能する。従来、６トランジ
スタ構成（６Ｔｒ構成）のＳＲＡＭでは、図１０，１１
に示すように、デジット線Ｄ_ｊ，Ｄ_ｊｂの電位を電源電
位Ｖ_ｃｃまで上げる必要がなく、電源電位Ｖ_{ｃ ｃ}−Ｖ
_ｔｎ（Ｖ_ｔｎはｎチャネルＭＯＳトランジスタのしきい
値電位）の電位まで十分であるため、デジット線Ｄ_ｊ，
Ｄ_ｊｂの電位差を直接増幅することで読み出しを行って
いる。

【０００３】さらに、メモリ用の４つのトランジスタと
抵抗用としての２つのトランジスタよりなる６Ｔｒセル
ＳＲＡＭの従来技術としては、例えば、特開平１０−１
６２５８０号公報に記載のものがある。すなわち、従来
技術は、メインビット線対と、メインビット線対に接続
される複数のメモリブロックを備え、メモリブロックの
各々は、ローカルビット線対と、ローカルビット線対に
接続されるスタティックメモリと、ローカルビット線対
の電位差を増幅するアンプと、ローカルビット線対とメ
インビット線対との間のデータ転送を行うデータ転送ゲ
ートとを備えている。これにより、大容量化に伴う読出
速度の低下を少なくし、かつ、低電圧側の動作領域を広
くすることができるといった効果が記載されている。こ
のような６トランジスタＳＲＡＭセル（疑似ＳＲＡＭと
は異なる）では、デジット線Ｄｊ，Ｄｊｂがセルの電源
線（電位Ｖｃｃ）を共用するため、読み出し、書き込み
以外はデジット線Ｄ_ｊ，Ｄ_ｊｂの電位を電源電位Ｖ_ｃｃ
にしておく必要がある。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うなＳＲＡＭセルでは、デジット線Ｄｊ，Ｄｊｂがセル
の電源線（電位Ｖｃｃ）を共用するため、読み出し、書
き込み以外はデジット線Ｄ_ｊ，Ｄ_ｊｂの電位を電源電位
Ｖ_ｃｃにしておく必要があるため、増幅回路のためにデ
ジット線Ｄ_ｊ，Ｄ_ｊｂの電位を低くすることはできない
という問題点があった。したがって、６Ｔｒ構成のＳＲ
ＡＭセル方式のセンスアンプを４Ｔｒ構成のＳＲＡＭセ
ル方式のセンスアンプにそのまま利用すると、読み出し
前はデジット線Ｄ_ｊ，Ｄ_ｊｂは電源電位Ｖ_ｃｃにプルア
ップされており、セルを選択するとデジット線Ｄ_ｊ，Ｄ
_ｊｂのどちらかが電源電位Ｖ_ｃｃから低下していくた
め、第１電位（＝Ｖ_ｃｃ−Ｖ_ｔｐ）（Ｖ_ｔｐはｐチャネ
ルＭＯＳトランジスタのしきい値電位）まではセンスア
ンプのトランジスタは不感帯となり、センスアンプの感
度が低くなるという問題点があった。

【０００５】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、最小のトランジス
タサイズでセルが構成できセンスアンプの高速・高感度
化を実現できるＳＲＡＭ読み出し回路およびＳＲＡＭ読
み出し方法を提供する点にある。

【０００６】

【課題を解決するための手段】本発明の請求項１に記載
の要旨は、最小のトランジスタサイズでセルが構成でき
センスアンプの高速・高感度化を実現できるＳＲＡＭ読
み出し回路であって、デジット線およびワード線に接続
された記憶素子単位である４トランジスタＳＲＡＭセル
と、前記４トランジスタＳＲＡＭセルの前記デジット線
の電位を検出するセンスアンプと、スタンバイ時に前記
４トランジスタＳＲＡＭセルの前記デジット線の電位を
電源電位近くに保持するとともに、前記センスアンプの
入力電位を感度のよい第１電位に設定する手段と、前記
デジット線と前記センスアンプの入力間を容量結合で接
続するキャパシタンスと、前記４トランジスタセルの読
み出し時に前記ワード線の電位を前記第１電位から第２
電位にする手段とを有することを特徴とするＳＲＡＭ読
み出し回路に存する。また本発明の請求項２に記載の要
旨は、所定のタイミング信号でセンスアンプ入力対をセ
ル選択前に一時ショートさせて同じ電位に設定し、前記
４トランジスタセルの読み出し時に所定の電位差が生じ
た際に前記センスアンプを活性化して当該センスアンプ
入力対の電位を増幅する手段を有することを特徴とする
請求項１に記載のＳＲＡＭ読み出し回路に存する。また
本発明の請求項３に記載の要旨は、最小のトランジスタ
サイズでセルが構成できセンスアンプの高速・高感度化
を実現できるＳＲＡＭ読み出し回路であって、デジット
線およびワード線に接続された記憶素子単位である４ト
ランジスタＳＲＡＭセルと、前記４トランジスタＳＲＡ
Ｍセルの前記デジット線の電位を検出するセンスアンプ
と、スタンバイ時に前記４トランジスタＳＲＡＭセルの
前記デジット線の電位を電源電位近くに保持するととも
に、前記電源電位からトランジスタのしきい値電位だけ
低い第１電位に前記センスアンプの入力電位を設定する
手段と、前記デジット線と前記センスアンプの入力端を
構成する差動増幅回路入力間を容量結合で接続するキャ
パシタンスと、前記４トランジスタセルの読み出し時に
前記ワード線の電位を前記第１電位から第２電位にする
手段とを有することを特徴とするＳＲＡＭ読み出し回路
に存する。また本発明の請求項４に記載の要旨は、所定
のタイミング信号でセンスアンプ入力対をセル選択前に
一時ショートさせて同じ電位に設定し、前記４トランジ
スタセルの読み出し時に所定の電位差が生じた際に前記
差動増幅回路を活性化して当該デジット線の電位を増幅
する手段を有することを特徴とする請求項３に記載のＳ
ＲＡＭ読み出し回路に存する。また本発明の請求項５に
記載の要旨は、デジット線およびワード線に接続された
記憶素子単位である４トランジスタＳＲＡＭセルと、前
記４トランジスタＳＲＡＭセルの前記デジット線の電位
を検出するセンスアンプとを備えたＳＲＡＭ読み出し回
路に対し、最小のトランジスタサイズでセルが構成でき
前記センスアンプの高速・高感度化を実現できるＳＲＡ
Ｍ読み出し方法であって、前記４トランジスタセルのス
タンバイ時に前記４トランジスタＳＲＡＭセルの前記デ
ジット線の電位を電源電位近くに保持するとともに、前
記センスアンプの入力電位を感度のよい第１電位に設定
する工程と、前記デジット線と前記センスアンプの入力
間を容量結合で接続する工程と、前記４トランジスタセ
ルの読み出し時に前記ワード線の電位を前記第１電位か
ら第２電位にする工程とを有することを特徴とするＳＲ
ＡＭ読み出し方法に存する。また本発明の請求項６に記
載の要旨は、所定のタイミング信号でセンスアンプ入力
対をセル選択前に一時ショートさせて同じ電位に設定
し、前記４トランジスタセルの読み出し時に所定の電位
差が生じた際に前記センスアンプを活性化して当該セン
スアンプ入力対の電位を増幅する工程を有することを特
徴とする請求項５に記載のＳＲＡＭ読み出し方法に存す
る。また本発明の請求項７に記載の要旨は、デジット線
およびワード線に接続された記憶素子単位である４トラ
ンジスタＳＲＡＭセルと、前記４トランジスタＳＲＡＭ
セルの前記デジット線の電位を検出するセンスアンプと
を備えたＳＲＡＭ読み出し回路に対し、最小のトランジ
スタサイズでセルが構成でき前記センスアンプの高速・
高感度化を実現できるＳＲＡＭ読み出し方法であって、
前記４トランジスタセルのスタンバイ時に前記４トラン
ジスタＳＲＡＭセルの前記デジット線の電位を電源電位
近くに保持するとともに、前記電源電位からトランジス
タのしきい値電位だけ低い第１電位に前記センスアンプ
の入力電位を設定する工程と、前記デジット線と前記セ
ンスアンプの入力端を構成する差動増幅回路入力間を容
量結合で接続する工程と、前記４トランジスタセルの読
み出し時に前記ワード線の電位を前記第１電位から第２
電位にする工程とを有することを特徴とするＳＲＡＭ読
み出し方法に存する。また本発明の請求項８に記載の要
旨は、所定のタイミング信号でセンスアンプ入力対をセ
ル選択前に一時ショートさせて同じ電位に設定し、前記
４トランジスタセルの読み出し時に所定の電位差が生じ
た際に前記差動増幅回路を活性化して当該デジット線の
電位を増幅する工程を有することを特徴とする請求項７
に記載のＳＲＡＭ読み出し方法に存する。

【０００７】

【発明の実施の形態】以下に示す各実施の形態のＳＲＡ
Ｍ読み出し回路の特徴は、第１に、４トランジスタＳＲ
ＡＭセル（４ＴｒＳＲＡＭセル）のデジット線の電位を
電源電位近くに保持し、センスアンプの入力電位を感度
のよい第１電位（＝電源電位−しきい値電位）に設定
し、デジット線とセンスアンプ入力（差動増幅回路入
力）間をキャパシタンスで容量結合した回路構成によ
り、また読み出し時にワード電位を第１電位から第２電
位にすることで最小のトランジスタサイズでセルが構成
できること、そして第２に、所定のタイミング信号でセ
ンスアンプ入力対をセル選択前に一時ショートさせて同
じ電位にしておき、４ＴｒＳＲＡＭセルを読み出してあ
る電位差が生じた時に差動増幅回路を活性化してセンス
アンプ入力対の電位を増幅することにより、センスアン
プの速度が速くでき高速・高感度化できることにある。
以下、本発明の実施の形態を図面に基づいて詳細に説明
する。

【０００８】（第１の実施の形態）図１は本発明の第１
の実施の形態にかかるＳＲＡＭ読み出し回路を説明する
ための回路図である。本実施の形態のＳＲＡＭ読み出し
回路は、図１に示すように、デジット線Ｄ_ｊとデジット
線Ｄ_ｊｂの間およびワード線Ｗ_ｉに接続された４ＴｒＳ
ＲＡＭセル２０に対して、差動増幅回路入力ｄ_ｊと差動
増幅回路入力ｄ_ｊｂの間に接続されたセンスアンプ１０
（ｐチャネルＭＯＳトランジスタＱ_１０１、ｎチャネル
ＭＯＳトランジスタＱ_１０２、ｐチャネルＭＯＳトラン
ジスタＱ_{１０ ３}、ｎチャネルＭＯＳトランジスタＱ
_１０４、ｎチャネルＭＯＳトランジスタＱ _１０５、およ
びｐチャネルＭＯＳトランジスタＱ_１１２）を備え、デ
ジット線Ｄ _ｊと差動増幅回路入力ｄ_ｊの間をキャパシタ
ンスＣ_ｊで容量結合し、デジット線Ｄ_ｊｂと差動増幅回
路入力ｄ_ｊｂの間をキャパシタンスＣ_ｊｂで容量結合
し、デジット線Ｄ_ｊとデジット線Ｄ_ｊｂの間にセンスア
ンプ１０を接続した構成になっている。センスアンプ１
０は、２個のＣＭＯＳ（相補性金属酸化膜半導体）イン
バータ（ｐチャネルＭＯＳトランジスタＱ_１０１とｎチ
ャネルＭＯＳトランジスタＱ_１０２とで構成されるＣＭ
ＯＳインバータおよびｐチャネルＭＯＳトランジスタＱ
_１０３とｎチャネルＭＯＳトランジスタＱ_１０４とで構
成されるＣＭＯＳインバータ）の入力と出力を接続した
回路構成の差動増幅回路と、ゲート端子にタイミング信
号Φ_ｅｃが入力されるｐチャネルＭＯＳトランジスタＱ
_１１２と、ＣＭＯＳインバータと接地電位Ｖ_ＧＮＤ間に
設けられた定電流源であるｎチャネルＭＯＳトランジス
タＱ_１０５を備え、接地電位Ｖ_ＧＮＤ側をタイミング信
号Φ _ｓで制御されたｎチャネルＭＯＳトランジスタＱ
_１０５を通して接地電位Ｖ_{ＧＮ Ｄ}に接続し、２個のＣＭ
ＯＳインバータ（ｐチャネルＭＯＳトランジスタＱ_１０
１とｎチャネルＭＯＳトランジスタＱ_１０２とで構成さ
れるＣＭＯＳインバータおよびｐチャネルＭＯＳトラン
ジスタＱ_１０３とｎチャネルＭＯＳトランジスタＱ
_１０４とで構成されるＣＭＯＳインバータ）の入力接点
（お互いの出力点）にあたる差動増幅回路入力ｄ_ｊ，ｄ
_ｊｂがデジット線Ｄ_ｊ、デジット線Ｄ_ｊｂにそれぞれキ
ャパシタンスＣ_ｊ，Ｃ_ｊｂを通して接続されている。差
動増幅回路入力ｄ_ｊ，ｄ_ｊｂは入力端であるとともに出
力端にもなっている。

【０００９】図２は４ＴｒＳＲＡＭセル２０とデジット
線Ｄ_ｊ，Ｄ_ｊｂのデジット線充電回路２２を説明するた
めの回路図である。ワード線Ｗ_ｉ、デジット線Ｄ_ｊ，Ｄ
_ｊｂに接続された図１の４ＴｒＳＲＡＭセル２０は、図
２に示すように、デジット線Ｄ_ｊ−接地電位Ｖ_ＧＮＤ間
に接続されたｎチャネルＭＯＳトランジスタＱ_１１０、
デジット線Ｄ_ｊｂ−接地電位Ｖ_ＧＮＤ間に接続されたｎ
チャネルＭＯＳトランジスタＱ_１１１、ワード線Ｗ_ｉの
論理値をｎチャネルＭＯＳトランジスタＱ_{１１ ０}，Ｑ
_１１１に伝達する２つのｐ型の選択トランジスタ（ｐチ
ャネルＭＯＳトランジスタＱ_１０８，Ｑ_１０９）に接続
された構成になっている。

【００１０】一方、デジット線Ｄ_ｊ，Ｄ_ｊｂのデジット
線充電回路２２は、デジット線Ｄ_ｊ，Ｄ_ｊｂのそれぞれ
と電源電位Ｖ_ｃｃとの間に２つの充電トランジスタ（ｐ
チャネルＭＯＳトランジスタＱ_１０６，Ｑ_１０７）を接
続し、２つの充電トランジスタ（ｐチャネルＭＯＳトラ
ンジスタＱ_１０６，Ｑ_１０７）のそれぞれのゲート端子
に充電制御信号Ｖ_ｐを入力した構成になっている。

【００１１】次に、図１のＳＲＡＭ読み出し回路の動作
を図３を参照して説明する。図３は第１または第２の実
施の形態のＳＲＡＭ読み出し回路の動作を説明するため
のタイミングチャートである。まず、ワード線Ｗ_ｉ（図
３に示すＷ_ｉ参照）が選択されると、第１電位（＝Ｖ
_ｃｃ−Ｖ_ｔｐ）（図３に示すＶ_ｃｃ−Ｖ_ｔｐ参照）が電
源電位Ｖ_ｃｃ（図３に示すＶ_ｃｃ参照）からワード電位
Ｖ_ｂ（また接地電位Ｖ_{Ｇ ＮＤ}）に低下すると、４ＴｒＳ
ＲＡＭセル２０が選択されて、ｐ型の選択トランジスタ
（ｐチャネルＭＯＳトランジスタＱ_１０８，Ｑ_１０９）
が高抵抗から低抵抗になっていく（図２の４ＴｒＳＲＡ
Ｍセル２０参照）。この時、４ＴｒＳＲＡＭセル２０内
部の２個のｎチャネルＭＯＳトランジスタＱ_１１０，Ｑ
_１１１はどちらかが導通状態に遷移して低レベルになっ
ているため、低レベルにあるｎチャネルＭＯＳトランジ
スタＱ_１１０（またはＱ_１１１）を選択したｐ型の選択
トランジスタ（ｐチャネルＭＯＳトランジスタＱ_１０９
（またはＱ_１０８））を通じて電流が流れ、その結果、
デジット線Ｄ_ｊ（またはデジット線Ｄ_ｊｂ）（図３に示
すＤ_ｊ／Ｄ_ｊｂ参照）の電位が低下する。４ＴｒＳＲＡ
Ｍセル２０内部の２個のｎチャネルＭＯＳトランジスタ
Ｑ_１１０，Ｑ_１１１の他方Ｑ_１１１（またはＱ _１１０）
は非導通のため、デジット線Ｄ_ｊｂ（またはデジット線
Ｄ_ｊ）の電位は電源電位Ｖ_ｃｃのレベルのままである。

【００１２】デジット線Ｄ_ｊは差動増幅回路入力ｄ_ｊに
容量結合されデジット線Ｄ_ｊｂは差動増幅回路入力ｄ
_ｊｂに容量結合されているため、デジット線Ｄ_ｊ（また
はデジット線Ｄ_ｊｂ）の電位が低下すると、差動増幅回
路入力ｄ_ｊの電位を差動増幅回路入力ｄ_ｊｂと同じ電位
にするようにタイミング信号Φ_ｅｃ（図３に示すΦ_ｅｃ
参照）で制御されていたセンスアンプ１０内のｐチャネ
ルＭＯＳトランジスタＱ _１０１（またはＱ_１０３）が非
導通状態に遷移し、差動増幅回路入力ｄ_ｊ（または差動
増幅回路入力ｄ_ｊｂ）（図３に示す第１の実施の形態の
ｄ_ｊ／ｄ_ｊｂ参照）の電位も低下する。

【００１３】差動増幅回路入力ｄ_ｊ（または差動増幅回
路入力ｄ_ｊｂ）の電位が低下すると、図１に示す第１の
実施の形態のＳＲＡＭ読み出し回路のセンスアンプ１０
では、差動増幅回路入力ｄ_ｊｂ側（または差動増幅回路
入力ｄ_ｊ側）の、電源電位Ｖ _ｃｃにプルアップしている
ｐチャネルＭＯＳトランジスタＱ_１０３（Ｑ_１０１）が
導通状態に遷移して、差動増幅回路入力ｄ_ｊ（または差
動増幅回路入力ｄ_ｊｂ）が第１電位（＝Ｖ_ｃｃ−
Ｖ_ｔｐ）から電源電位Ｖ_ｃｃへ上昇していく。

【００１４】その後、差動増幅回路入力ｄ_ｊ，ｄ_ｊｂの
電位差がある程度確保されたとき、タイミング信号Φ_ｓ
（図３に示すΦ_ｓ参照）によってセンスアンプ１０が活
性化されて、差動増幅回路入力ｄ_ｊ（または差動増幅回
路入力ｄ_ｊｂ）の電位は接地電位Ｖ_ＧＮＤに急速に増幅
され、同時に差動増幅回路入力ｄ_ｊｂ（または差動増幅
回路入力ｄ_ｊ）の電位は電源電位Ｖ_ｃｃに急速に増幅さ
れる。

【００１５】その後、ワード線Ｗ_ｉは第１電位（＝Ｖ
_ｃｃ−Ｖ_ｔｐ）に戻り、充電制御信号Ｖ_ｐの電位を低レ
ベル（接地電位Ｖ_ＧＮＤ）にしてデジット線充電回路２
２を導通状態に遷移させてデジット線Ｄ_ｊ，Ｄ_ｊｂに急
速に充電することによりデジット線Ｄ_ｊ（またはデジッ
ト線Ｄ_ｊｂ）も電源電位Ｖ_ｃｃに遷移する。

【００１６】さらに、センスアンプ１０の出力がデータ
ラッチ回路などにラッチされた後、タイミング信号Φ
_ｅｃ、タイミング信号Φ_ｓは初期状態に戻る。

【００１７】この時、差動増幅回路入力ｄ_ｊ（または差
動増幅回路入力ｄ_ｊｂ）の電位が接地電位Ｖ_ＧＮＤから
第１電位（＝Ｖ_ｃｃ−Ｖ_ｔｐ）に遷移すると、図１に示
す第１の実施の形態のセンスアンプ１０の電位が電源電
位Ｖ_ｃｃの１／２まで上昇するため、デジット線Ｄ
_ｊ（またはデジット線Ｄ_ｊｂ）は電源電位Ｖ_ｃｃから少
し（０．２−０．３Ｖ程度）上昇する。これにより、デ
ジット線Ｄ_ｊ（またはデジット線Ｄ_ｊｂ）に接続してい
る４ＴｒＳＲＡＭセル２０のｐチャネルＭＯＳトランジ
スタＱ_１０８，Ｑ_１０９の抵抗は一桁程度低くなり、デ
ジット線Ｄ_ｊ（またはデジット線Ｄ_ｊｂ）の電位が電源
電位Ｖ_ｃｃから低下していた期間中に４ＴｒＳＲＡＭセ
ル２０の充電が停止していた分の電荷を少し補充するこ
とができる。

【００１８】図４は本発明の各実施の形態にかかるＳＲ
ＡＭ読み出し回路を用いたメモリ装置の構成図である。
本実施の形態のメモリ装置は、デジット線充電回路２
２、Ｘデコーダ３０、書き込み信号発生回路４０、タイ
ミング信号発生回路５０、書き込み回路６０、所定数の
センスアンプ１０および所定数の４ＴｒＳＲＡＭセル２
０を備えている。同図において、ＷＥはライトイネーブ
ル信号、Ｄ_ｉｎは書き込みデータ、ＡＴＤ，ＣＥはチッ
プイネーブル信号、Ｗ_ｉ，Ｗ_ｉ＋１はワード線、Ａ_０，
／Ａ_０，…，／Ａ_ｍはアドレス信号を示す。またワード
線Ｗ_ｉの電圧制御回路を含めたＸデコーダ３０の回路を
図５に示す。図６にデプレショントランジスタによる容
量の例を示す。

【００１９】（第２の実施の形態）図７は本発明の第２
の実施の形態にかかるＳＲＡＭ読み出し回路を説明する
ための回路図である。なお、第１の実施の形態において
既に記述したものと同一の部分については、同一符号を
付し、重複した説明は省略する。本実施の形態のＳＲＡ
Ｍ読み出し回路は、第１の実施の形態のＳＲＡＭ読み出
し回路に加えて、電源電位Ｖ_ｃｃ側のｐチャネルＭＯＳ
トランジスタＱ_２０１をタイミング信号Φ_{ｓ ｂ}で制御で
きるようにするとともに、差動増幅回路入力ｄ_ｊ，ｄ
_ｊｂの電位を増幅度のもっとも大きい電位に近くするこ
とができる増幅回路構成、すなわち、スタンバイ時に差
動増幅回路入力ｄ_ｊ，ｄ_ｊｂのインピーダンスがハイ・
インピーダンスになるように電源電位Ｖ_ｃｃと接地電位
Ｖ_ＧＮＤとの間に高抵抗のトランジスタ（ｐチャネルＭ
ＯＳトランジスタＱ_２０２，Ｑ_２０５およびｎチャネル
ＭＯＳトランジスタＱ_２０３，Ｑ_２０６）を設け、感度
のよい電位レベルである電源電位Ｖ_ｃｃの１／２（＝Ｖ
_ｃｃ／２）程度に高抵抗のトランジスタ（ｐチャネルＭ
ＯＳトランジスタＱ_２０２，Ｑ_２０５およびｎチャネル
ＭＯＳトランジスタＱ_２０３，Ｑ_２０６）の入力接点を
保つような構成とした点に特徴を有している。また本実
施の形態では、センスアンプ１０内の２つのＣＭＯＳイ
ンバータを構成するｐチャネルＭＯＳトランジスタＱ
_１０１，Ｑ_１０３をタイミング信号Φ_{ｅ ｃ}の論理値に応
じてＯＮ／ＯＦＦするｐチャネルＭＯＳトランジスタＱ
_２０４、２つのＣＭＯＳインバータを構成するｎチャネ
ルＭＯＳトランジスタＱ_１０２，Ｑ_１０４をタイミング
信号Φ_ｅｃｂの論理値に応じてＯＮ／ＯＦＦするｐチャ
ネルＭＯＳトランジスタＱ_２０７を備えている。

【００２０】次に、図７のＳＲＡＭ読み出し回路の動作
を図３を参照して説明する。図３は第１または第２の実
施の形態のＳＲＡＭ読み出し回路の動作を説明するため
のタイミングチャートである。まず、ワード線Ｗ_ｉ（図
３に示すＷ_ｉ参照）が選択されると、第１電位（＝Ｖ
_ｃｃ−Ｖ_ｔｐ）（図３に示すＶ_ｃｃ−Ｖ_ｔｐ参照）が電
源電位Ｖ_ｃｃ（図３に示すＶ_ｃｃ参照）からワード電位
Ｖ_ｂ（また接地電位Ｖ_{Ｇ ＮＤ}）に低下すると、４ＴｒＳ
ＲＡＭセル２０が選択されて、ｐ型の選択トランジスタ
（ｐチャネルＭＯＳトランジスタＱ_１０８，Ｑ_１０９）
が高抵抗から低抵抗になっていく（図２の４ＴｒＳＲＡ
Ｍセル２０参照）。この時、４ＴｒＳＲＡＭセル２０内
部の２個のｎチャネルＭＯＳトランジスタＱ_１１０，Ｑ
_１１１はどちらかが導通状態に遷移して低レベルになっ
ているため、低レベルにあるｎチャネルＭＯＳトランジ
スタＱ_１１０（またはＱ_１１１）を選択したｐ型の選択
トランジスタ（ｐチャネルＭＯＳトランジスタＱ_１０９
（またはＱ_１０８））を通じて電流が流れ、その結果、
デジット線Ｄ_ｊ（またはデジット線Ｄ_ｊｂ）（図３に示
すＤ_ｊ／Ｄ_ｊｂ参照）の電位が低下する。４ＴｒＳＲＡ
Ｍセル２０内部の２個のｎチャネルＭＯＳトランジスタ
Ｑ_１１０，Ｑ_１１１の他方Ｑ_１１１（またはＱ _１１０）
は非導通のため、デジット線Ｄ_ｊｂ（またはデジット線
Ｄ_ｊ）の電位は電源電位Ｖ_ｃｃのレベルのままである。

【００２１】その後、デジット線Ｄ_ｊは差動増幅回路入
力ｄ_ｊに容量結合されデジット線Ｄ _ｊｂは差動増幅回路
入力ｄ_ｊｂに容量結合されているため、デジット線Ｄ_ｊ
（またはデジット線Ｄ_ｊｂ）の電位が低下すると、差動
増幅回路入力ｄ_ｊの電位を差動増幅回路入力ｄ_ｊｂと同
じ電位にするようにタイミング信号Φ_ｅｃｂ（図３に示
すΦ_ｅｃｂ参照）で制御されていたセンスアンプ１０内
のｐチャネルＭＯＳトランジスタＱ_１０１（またはＱ
_１０３）が非導通状態に遷移し、差動増幅回路入力ｄ_ｊ
（または差動増幅回路入力ｄ_ｊｂ）（図３に示す第２の
実施の形態のｄ_ｊ／ｄ_ｊｂ参照）の電位も低下する。

【００２２】その後、差動増幅回路入力ｄ_ｊ（または差
動増幅回路入力ｄ_ｊｂ）の電位が低下すると、図７に示
す第２の実施の形態のＳＲＡＭ読み出し回路のセンスア
ンプ１０では、高抵抗のトランジスタ（ｐチャネルＭＯ
ＳトランジスタＱ_２０２，Ｑ _２０５およびｎチャネルＭ
ＯＳトランジスタＱ_２０３，Ｑ_２０６）によって電源電
位Ｖ_ｃｃの１／２の電位（＝Ｖ_ｃｃ／２）近くに保持さ
れていた差動増幅回路入力ｄ_ｊ（または差動増幅回路入
力ｄ_ｊｂ）が、電源電位Ｖ_ｃｃの１／２の電位（＝Ｖ
_ｃｃ／２）近くの電位から低下していく。

【００２３】その後、差動増幅回路入力ｄ_ｊ，ｄ_ｊｂの
電位差がある程度確保されたとき、タイミング信号Φ
_ｓｂ（図３に示すΦ_ｓｂ参照）によってセンスアンプ１
０が活性化されて、差動増幅回路入力ｄ_ｊ（または差動
増幅回路入力ｄ_ｊｂ）の電位は接地電位Ｖ_ＧＮＤに急速
に増幅され、同時に差動増幅回路入力ｄ_ｊｂ（または差
動増幅回路入力ｄ_ｊ）の電位は電源電位Ｖ_ｃｃに急速に
増幅される。

【００２４】その後、ワード線Ｗ_ｉは第１電位（＝Ｖ
_ｃｃ−Ｖ_ｔｐ）に戻り、充電制御信号Ｖ_ｐの電位を低レ
ベル（接地電位Ｖ_ＧＮＤ）にしてデジット線充電回路２
２を導通状態に遷移させてデジット線Ｄ_ｊ，Ｄ_ｊｂに急
速に充電することによりデジット線Ｄ_ｊ（またはデジッ
ト線Ｄ_ｊｂ）も電源電位Ｖ_ｃｃに遷移する。

【００２５】その後、さらに、センスアンプ１０の出力
がデータラッチ回路などにラッチされた後、タイミング
信号Φ_ｅｃｂ、タイミング信号Φ_ｓｂは初期状態に戻
る。

【００２６】この時、差動増幅回路入力ｄ_ｊ（または差
動増幅回路入力ｄ_ｊｂ）の電位が接地電位Ｖ_ＧＮＤから
第１電位（＝Ｖ_ｃｃ−Ｖ_ｔｐ）に遷移すると、図７に示
す第２の実施の形態のセンスアンプ１０の電位が電源電
位Ｖ_ｃｃの１／２まで上昇するため、デジット線Ｄ
_ｊ（またはデジット線Ｄ_ｊｂ）は電源電位Ｖ_ｃｃから少
し（０．２−０．３Ｖ程度）上昇する。これにより、デ
ジット線Ｄ_ｊ（またはデジット線Ｄ_ｊｂ）に接続してい
る４ＴｒＳＲＡＭセル２０のｐチャネルＭＯＳトランジ
スタＱ_１０８，Ｑ_１０９の抵抗は一桁程度低くなり、デ
ジット線Ｄ_ｊ（またはデジット線Ｄ_ｊｂ）の電位が電源
電位Ｖ_ｃｃから低下していた期間中に４ＴｒＳＲＡＭセ
ル２０の充電が停止していた分の電荷を少し補充するこ
とができる。

【００２７】（第３の実施の形態）図８は本発明の第３
の実施の形態にかかるＳＲＡＭ読み出し回路を説明する
ための回路図である。なお、第１、第２の実施の形態に
おいて既に記述したものと同一の部分については、同一
符号を付し、重複した説明は省略する。本実施の形態の
ＳＲＡＭ読み出し回路は、第２の実施の形態のＳＲＡＭ
読み出し回路から高抵抗のトランジスタ（ｐチャネルＭ
ＯＳトランジスタＱ_２０２，Ｑ_２０５およびｎチャネル
ＭＯＳトランジスタＱ_２０３，Ｑ_２０６）を省いた回路
であって、タイミング信号Φ_ｓ、タイミング信号
Φ_ｓｂ、タイミング信号Φ_ｅｃおよびタイミング信号Φ
_ｅｃｂをスタンバイ時にもデータラッチモードにしたま
まにしておき、チップが活性化しアドレス信号が変化し
た時にタイミング信号Φ_ｓおよびタイミング信号Φ_ｓｂ
で電源電位Ｖ_ｃｃおよび接地電位Ｖ_ＧＮＤから２個のＣ
ＭＯＳインバータ（ｐチャネルＭＯＳトランジスタＱ
_１０１とｎチャネルＭＯＳトランジスタＱ_１０２とで構
成されるＣＭＯＳインバータおよびｐチャネルＭＯＳト
ランジスタＱ_１０３とｎチャネルＭＯＳトランジスタＱ
_１０４とで構成されるＣＭＯＳインバータ）を切り離
し、タイミング信号Φ_ｅｃおよびタイミング信号Φ_ｅ
ｃｂで差動増幅回路入力ｄ_ｊ，ｄ_ｊｂを接続して同電位
にすることで電源電位Ｖ _ｃｃの１／２にすることができ
る回路構成となっている。

【００２８】次に、図８のＳＲＡＭ読み出し回路の動作
を図９を参照して説明する。図９は第３の実施の形態の
ＳＲＡＭ読み出し回路の動作を説明するためのタイミン
グチャートである。図８に示す第３の実施の形態のセン
スアンプ１０は、第２の実施の形態の高抵抗のトランジ
スタ（ｐチャネルＭＯＳトランジスタＱ_２０２，Ｑ_２
０５およびｎチャネルＭＯＳトランジスタＱ_２０３，Ｑ
_２０６）を取りはずした回路とし、スタンバイモード時
に電源電位Ｖ_ｃｃの１／２の電位（＝Ｖ_ｃｃ／２）に差
動増幅回路入力ｄ_ｊ，ｄ_ｊｂを保持できるようにしてい
る。これにより、高抵抗のトランジスタ（ｐチャネルＭ
ＯＳトランジスタＱ_２０２，Ｑ_２０５およびｎチャネル
ＭＯＳトランジスタＱ_２０３，Ｑ_２０６）にスタンバイ
モード時に流れる電流をなくすことができる。

【００２９】ただし、図９に示すように、タイミング信
号Φ_ｓ、タイミング信号Φ_ｓｂ、タイミング信号
Φ_ｅｃ、タイミング信号Φ_ｅｃｂを用いてスタンバイ時
にセンスアンプ１０を動作させてこのセンスアンプ１０
をデータラッチ回路として使用し、４ＴｒＳＲＡＭセル
２０の読み出しを行う前にこのセンスアンプ１０を一旦
非活性にして、差動増幅回路入力ｄ_ｊ，ｄ_ｊｂ（図９に
示す第３の実施の形態のｄ_ｊ／ｄ_ｊｂ参照）を電源電位
Ｖ_ｃｃの１／２の電位（＝Ｖ_ｃｃ／２）にしておく。そ
の後の動作は第１、第２の実施の形態において既に記述
したものと同様なので、同一の部分については、同一符
号を付し、重複した説明は省略する。

【００３０】（第４の実施の形態）第１乃至第３の実施
の形態に示している４ＴｒＳＲＡＭセル２０および周辺
のすべての回路のｐ型とｎ型を逆にし、電源電位Ｖ_ｃｃ
を接地電位Ｖ_ＧＮＤに、接地電位Ｖ_ＧＮＤを電源電位Ｖ
_ｃｃに置き換えても、同様の作用・効果を示す。

【００３１】以上説明したように上記各実施の形態によ
れば、以下に掲げる効果を奏する。まず第１の効果は、
センスアンプ１０の高速・高感度化を実現できることで
ある。また第２の効果は、消費電流を低減できることで
ある。また第３の効果は、最小のトランジスタサイズで
回路を構成できることである。そして第４の効果は、４
ＴｒＳＲＡＭセル２０のセルサイズを最小にできること
である。

【００３２】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態は適宜変更され得ることは明らかである。また上記構
成部材の数、位置、形状等は上記実施の形態に限定され
ず、本発明を実施する上で好適な数、位置、形状等にす
ることができる。また、各図において、同一構成要素に
は同一符号を付している。

【００３３】

【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。まず第１の効果は、セ
ンスアンプの高速・高感度化を実現できることである。
また第２の効果は、消費電流を低減できることである。
また第３の効果は、最小のトランジスタサイズで回路を
構成できることである。そして第４の効果は、４トラン
ジスタＳＲＡＭセルのセルサイズを最小にできることで
ある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態にかかるＳＲＡＭ読
み出し回路を説明するための回路図である。

【図２】図１の４ＴｒＳＲＡＭセルとデジット線のデジ
ット線充電回路を説明するための回路図である。

【図３】第１または第２の実施の形態のＳＲＡＭ読み出
し回路の動作を説明するためのタイミングチャートであ
る。

【図４】本発明の各実施の形態にかかるＳＲＡＭ読み出
し回路を用いたメモリ装置の構成図である。

【図５】Ｘデコーダの回路例である。

【図６】デプレショントランジスタによる容量の例であ
る。

【図７】本発明の第２の実施の形態にかかるＳＲＡＭ読
み出し回路を説明するための回路図である。

【図８】本発明の第３の実施の形態にかかるＳＲＡＭ読
み出し回路を説明するための回路図である。

【図９】第３の実施の形態のＳＲＡＭ読み出し回路の動
作を説明するためのタイミングチャートである。

【図１０】第１従来技術のＳＲＡＭ読み出し回路を説明
するための回路図である。

【図１１】第２従来技術のＳＲＡＭ読み出し回路を説明
するための回路図である。

【符号の説明】 １０…センスアンプ ２０…４ＴｒＳＲＡＭセル ２２…デジット線充電回路 ３０…Ｘデコーダ ４０…書き込み信号発生回路 ５０…タイミング信号発生回路 ６０…書き込み回路 Ｃ_ｊ，Ｃ_ｊｂ…キャパシタンス ｄ_ｊ，ｄ_ｊｂ…差動増幅回路入力 Ｖ_ＧＮＤ…接地電位 Ｄ_ｊ，Ｄ_ｊｂ…デジット線 Ｖ_ｂ…ワード電位 Ｖ_ｃｃ…電源電位 Ｖ_ｃｃ−Ｖ_ｔｐ…第１電位 Ｖ_ｐ…充電制御信号 Ｗ_ｉ…ワード線 Φ_ｓ，Φ_ｓｂ，Φ_ｅｃ，Φ_ｅｃｂ…タイミング信号

Claims (8)

【特許請求の範囲】
1. 【請求項１】 最小のトランジスタサイズでセルが構成
   できセンスアンプの高速・高感度化を実現できるＳＲＡ
   Ｍ読み出し回路であって、 デジット線およびワード線に接続された記憶素子単位で
   ある４トランジスタＳＲＡＭセルと、 前記４トランジスタＳＲＡＭセルの前記デジット線の電
   位を検出するセンスアンプと、 スタンバイ時に前記４トランジスタＳＲＡＭセルの前記
   デジット線の電位を電源電位近くに保持するとともに、
   前記センスアンプの入力電位を感度のよい第１電位に設
   定する手段と、 前記デジット線と前記センスアンプの入力間を容量結合
   で接続するキャパシタンスと、 前記４トランジスタセルの読み出し時に前記ワード線の
   電位を前記第１電位から第２電位にする手段とを有する
   ことを特徴とするＳＲＡＭ読み出し回路。
2. 【請求項２】 所定のタイミング信号でセンスアンプ入
   力対をセル選択前に一時ショートさせて同じ電位に設定
   し、前記４トランジスタセルの読み出し時に所定の電位
   差が生じた際に前記センスアンプを活性化して当該セン
   スアンプ入力対の電位を増幅する手段を有することを特
   徴とする請求項１に記載のＳＲＡＭ読み出し回路。
3. 【請求項３】 最小のトランジスタサイズでセルが構成
   できセンスアンプの高速・高感度化を実現できるＳＲＡ
   Ｍ読み出し回路であって、 デジット線およびワード線に接続された記憶素子単位で
   ある４トランジスタＳＲＡＭセルと、 前記４トランジスタＳＲＡＭセルの前記デジット線の電
   位を検出するセンスアンプと、 スタンバイ時に前記４トランジスタＳＲＡＭセルの前記
   デジット線の電位を電源電位近くに保持するとともに、
   前記電源電位からトランジスタのしきい値電位だけ低い
   第１電位に前記センスアンプの入力電位を設定する手段
   と、 前記デジット線と前記センスアンプの入力端を構成する
   差動増幅回路入力間を容量結合で接続するキャパシタン
   スと、 前記４トランジスタセルの読み出し時に前記ワード線の
   電位を前記第１電位から第２電位にする手段とを有する
   ことを特徴とするＳＲＡＭ読み出し回路。
4. 【請求項４】 所定のタイミング信号でセンスアンプ入
   力対をセル選択前に一時ショートさせて同じ電位に設定
   し、前記４トランジスタセルの読み出し時に所定の電位
   差が生じた際に前記差動増幅回路を活性化して当該デジ
   ット線の電位を増幅する手段を有することを特徴とする
   請求項３に記載のＳＲＡＭ読み出し回路。
5. 【請求項５】 デジット線およびワード線に接続された
   記憶素子単位である４トランジスタＳＲＡＭセルと、前
   記４トランジスタＳＲＡＭセルの前記デジット線の電位
   を検出するセンスアンプとを備えたＳＲＡＭ読み出し回
   路に対し、最小のトランジスタサイズでセルが構成でき
   前記センスアンプの高速・高感度化を実現できるＳＲＡ
   Ｍ読み出し方法であって、 前記４トランジスタセルのスタンバイ時に前記４トラン
   ジスタＳＲＡＭセルの前記デジット線の電位を電源電位
   近くに保持するとともに、前記センスアンプの入力電位
   を感度のよい第１電位に設定する工程と、 前記デジット線と前記センスアンプの入力間を容量結合
   で接続する工程と、 前記４トランジスタセルの読み出し時に前記ワード線の
   電位を前記第１電位から第２電位にする工程とを有する
   ことを特徴とするＳＲＡＭ読み出し方法。
6. 【請求項６】 所定のタイミング信号でセンスアンプ入
   力対をセル選択前に一時ショートさせて同じ電位に設定
   し、前記４トランジスタセルの読み出し時に所定の電位
   差が生じた際に前記センスアンプを活性化して当該セン
   スアンプ入力対の電位を増幅する工程を有することを特
   徴とする請求項５に記載のＳＲＡＭ読み出し方法。
7. 【請求項７】 デジット線およびワード線に接続された
   記憶素子単位である４トランジスタＳＲＡＭセルと、前
   記４トランジスタＳＲＡＭセルの前記デジット線の電位
   を検出するセンスアンプとを備えたＳＲＡＭ読み出し回
   路に対し、最小のトランジスタサイズでセルが構成でき
   前記センスアンプの高速・高感度化を実現できるＳＲＡ
   Ｍ読み出し方法であって、 前記４トランジスタセルのスタンバイ時に前記４トラン
   ジスタＳＲＡＭセルの前記デジット線の電位を電源電位
   近くに保持するとともに、前記電源電位からトランジス
   タのしきい値電位だけ低い第１電位に前記センスアンプ
   の入力電位を設定する工程と、 前記デジット線と前記センスアンプの入力端を構成する
   差動増幅回路入力間を容量結合で接続する工程と、 前記４トランジスタセルの読み出し時に前記ワード線の
   電位を前記第１電位から第２電位にする工程とを有する
   ことを特徴とするＳＲＡＭ読み出し方法。
8. 【請求項８】 所定のタイミング信号でセンスアンプ入
   力対をセル選択前に一時ショートさせて同じ電位に設定
   し、前記４トランジスタセルの読み出し時に所定の電位
   差が生じた際に前記差動増幅回路を活性化して当該デジ
   ット線の電位を増幅する工程を有することを特徴とする
   請求項７に記載のＳＲＡＭ読み出し方法。