JP2000299475A

JP2000299475A - 電界効果トランジスタおよびその製造方法

Info

Publication number: JP2000299475A
Application number: JP11366799A
Authority: JP
Inventors: Makoto Harada; 真原田; Kenichi Hirotsu; 研一弘津; Hiroyuki Matsunami; 弘之松波; Tsunenobu Kimoto; 恒暢木本
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 1999-02-12
Filing date: 1999-12-24
Publication date: 2000-10-24

Abstract

(57)【要約】【課題】高耐圧および高電流のスイッチング動作が可
能で、かつ製造が容易なＦＥＴを提供する。【解決手段】半導体薄体の一の主表面に設けられた、
ゲート領域（2）、第１導電型のソース領域（1）、第１
導電型のチャネル領域（10）と、チャネル領域を限定す
る第２導電型の限定領域（5）と、他の主表面に設けら
れた第１導電型のドレイン領域（3）と、厚さ方向に連
続する第１導電型のドリフト領域（4）とを備え、ドリ
フト領域およびチャネル領域の不純物濃度は、ソース領
域、ドレイン領域限定領域の不純物濃度よりも低くなっ
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電力送電における
直流交流変換、インバータ等に用いられる高電流、高電
圧のスイッチング動作をする電界効果トランジスタ（FE
T:Field Effect Transistor)に関する。

【０００２】

【従来の技術】インバータ等のスイッチングに用いられ
る接合型電界効果トランジスタ(JFET:Junction Field E
ffect Transistor)は、高電流および高電圧に耐えるこ
とが要求される。図２０は、通常の横型ＪＦＥＴを示す
図である。ソース領域１には接地電位、またドレイン領
域３には正電位が印加される。ゲート領域２の下方には
ｐｎ接合が形成されており、素子をオフ状態とする場合
に、この接合部は逆バイアスの状態となるようにゲート
電極１２には負電圧が印加される。ソース領域１の電子
はドレイン領域３の正電位に引き付けられて、ゲート領
域２の下のチャネル領域９を通り、ドレイン領域３に到
達する。

【０００３】上記の横型ＪＦＥＴでは、図２０に示すよ
うに、ソース、ゲートおよびドレイン電極が同一平面に
あるため、ドレイン電極と他の電極とが空気を介して近
接することになる。空気の耐圧はせいぜい３ｋＶ／ｍｍ
であるため、電流が流れていないＯＦＦ状態でドレイン
電極と他の電極との間に３ｋＶ以上の電圧がかかるとき
には、ドレイン電極と他の電極とを１ｍｍ以上離す必要
があった。

【０００４】図２１は、上記の横型ＪＦＥＴの短所を改
善するために提案され実用化されている縦型ＪＦＥＴ、
別名静電誘導型トランジスタ（以下、ＳＩＴ（Static I
nduction Transistor)と記す）を示す図である。ＳＩＴ
では、複数のゲート領域２は高濃度のｐ型不純物が注入
されたｐ⁺領域が形成されており、その周囲には低濃度
のｎ型不純物が添加されたｎ^-領域が形成されている。
ｎ^-領域のｎ型不純物濃度が低いために、常に空乏層が
広がっており、チャネル領域は消失している。このた
め、上記の横型ＪＦＥＴで起きるピンチオフによるドレ
イン電流の飽和現象は生じない。ソース、ゲート、ドレ
イン各領域の電位の印加方法は、図２０に示した横型Ｊ
ＦＥＴと同じである。

【０００５】ソース領域１の電子はゲート領域の電位障
壁を超えて、ドレイン電位に引き付けられて空乏層をド
リフトする。ドレイン電位を高い正の電位にすると、ゲ
ート領域の電子に対する電位障壁は小さくなりドリフト
電流を大きくすることが可能となり、ドレイン電位を高
くしてもドレイン電流の飽和現象は生じない。ドレイン
電流の制御は、通常、ゲート電位とドレイン電位とによ
って行われる。

【０００６】

【発明が解決しようとする課題】図２０に示す横型ＪＦ
ＥＴを用い、ドレイン電極と他の電極との距離を大きく
とると、ソース領域１からドレイン領域３に至るチャネ
ル領域９の長さが長くなり、わずかな電流しか流すこと
ができず、一般にパワートランジスタと呼ばれるものに
要求される高電流を流すことができなかった。

【０００７】図２１に示すＳＩＴをスイッチング用に用
いると、大電流を得るためには電子に電位障壁を越えさ
せるために電圧を高くしなければならず、わずかであっ
てもやはり損失が発生することは避けられなかった。

【０００８】また、上記の問題を解決しうるＪＦＥＴの
構造であっても、構造が複雑なために製造工程が複雑に
なり製造コストが高くなっては実際に使用されない。こ
のため、上記の問題を解決した上で、簡素な製造工程に
よって製造することができる構造とする必要がある。

【０００９】本発明の目的は、ＪＦＥＴの構造にこだわ
らず広くＦＥＴの原理を用いて従来よりも低損失で作動
する高耐圧および高電流のスイッチング動作が可能なＦ
ＥＴを提供することにある。さらに、他の目的として、
上記目的を達成した上で製造が容易なＦＥＴを提供する
ことがある。なお、以後の説明においては、「ＦＥＴ」
は、ＦＥＴまたはＪＦＥＴを意味することとし、特に言
及しないかぎりＦＥＴとＪＦＥＴとを区別しない。

【００１０】

【課題を解決するための手段】本発明の請求項１のＦＥ
Ｔは、半導体薄体の一の主表面に設けられたゲート領域
と、一の主表面の側に設けられた第１導電型のソース領
域と、一の主表面に設けられた領域であって、ソース領
域およびゲート領域と連続する第１導電型のチャネル領
域と、チャネル領域の範囲を限定する第２導電型の限定
領域と、半導体薄体の他の主表面に設けられた第１導電
型のドレイン領域と、チャネル領域からドレイン領域へ
と、半導体薄体の厚さ方向に連続する第１導電型のドリ
フト領域とを備えている。そのドリフト領域およびチャ
ネル領域の第１導電型の不純物濃度は、ソース領域およ
びドレイン領域の第１導電型の不純物濃度、および限定
領域の第２導電型の不純物濃度よりも低くなっている。

【００１１】この構成により、ＯＦＦ状態では逆バイア
ス電圧をゲート領域にかけることにより、一の主表面の
ゲート電極からチャネル領域に向かって空乏層を形成
し、ソース領域からチャネル領域およびドリフト領域を
経てドレイン領域に向かうキャリアの流れを阻止するこ
とができる。さらに、ＯＦＦ状態でドレイン領域に高電
圧が印加されると、限定領域とドリフト領域との界面に
高い逆バイアス電圧が印加されることになり、限定領域
からドリフト領域に空乏層が形成され、電圧を負担する
ので、耐圧性能を向上させることができる。また、ＯＮ
状態では、ソース領域とゲート領域とをほとんど同じ電
位とし、空乏層を形成しないようにして、ソース領域か
らチャネル領域およびドリフト領域を経てドレイン領域
へとキャリアを移動させる。このキャリアの移動量、す
なわち電流はドレイン電位によって制御される。ドレイ
ン電位を高くしてゆくとピンチオフ電位になり、限定領
域とドリフト領域との界面からドリフト領域に向かって
空乏層が延びてきて、ドレイン電流は飽和する。このよ
うな動作は、ピンチオフがなくドレイン電流が飽和しな
い従来の縦型ＪＦＥＴと本質的に相違する動作である。
上記のＯＦＦ状態における空乏層への電圧負担による耐
圧性能の向上、および縦に電流が流れる場合のＯＮ状態
におけるドレイン電流の飽和現象等は、本発明のＦＥＴ
にして初めて可能となった動作である。上記ドレイン電
流の飽和によりＦＥＴ自体や周囲の素子の焼損を防止す
ることができる。特筆すべきことは、ＯＮ状態ではソー
ス領域からドレイン領域に至る経路にキャリアの流れを
妨げるものがないことであり、オン抵抗がきわめて低く
なる。このため、キャリアに対して空乏層におけるポテ
ンシャル障壁の通過を強制する従来のＳＩＴ等に比べ
て、電力消費は一層低く抑えられる。なお、ここで、不
純物濃度は、第１導電型不純物と第２導電型不純物とが
含まれる場合は、とくにことわらない限り、両方の不純
物を相殺し、残ったドミナントな不純物の濃度をさす。

【００１２】請求項２のＦＥＴでは、請求項１のＦＥＴ
において、半導体薄体の一の主表面に設けられたゲート
領域はチャネル領域と重なり合って第１導電型の不純物
を含み、該一の主表面上でソース領域と互いに導通して
おり、限定領域はドリフト領域の幅ならびにソース領域
およびチャネル領域を限定している。

【００１３】上記の構成により、ＯＮ状態では、ゲート
電圧をソース電圧とほぼ同じにしながら低いドレイン電
圧を印加することにより大きなドレイン電流を得ること
ができる。また、ＯＦＦ状態にするときは、ゲート電極
に逆バイアス電圧を印加する。この逆バイアス電圧の印
加により空乏層を不純物濃度の低いゲート領域に形成し
電子流を遮断することが可能となる。この請求項２の発
明のＦＥＴでは、空乏層が電子の流れる方向に長く形成
され、しかもゲート領域（チャネル領域）に高いエネル
ギを持った電子が流入することはないので、ドリフトに
より上記の空乏層を通過することはできない。この結
果、ゲート領域下に空乏層を形成することによりＯＮ−
ＯＦＦ制御を行うことが可能となる。これに対して、Ｓ
ＩＴでは、上記したようにゲート電圧値およびドレイン
電圧値によりドレイン電流の制御が行われる。本発明と
ＳＩＴとは、このドレイン電流の制御のメカニズムにお
いて基本的に相違する。この基本的な相違のために、本
発明のＦＥＴはＳＩＴに比較して消費電力を一層抑制す
ることができる。さらに、このＯＦＦ状態でドレイン電
極に高電圧が印加されたときには、ドレイン領域側にあ
るｐｎ接合部（限定領域とドリフト領域との界面）のド
リフト領域側に空乏層を形成し、この空乏層に高電圧を
負担させることが可能である。

【００１４】上記請求項２のＦＥＴは、請求項３のＦＥ
Ｔのように、ゲート領域に接触するゲート電極は、ゲー
ト領域とショットキー接触を形成している。

【００１５】この構成により、ゲート電極に逆バイアス
電圧をかけることにより、ゲート電極の下側のゲート領
域（チャネル領域）に空乏層を形成することができる。
この結果、ＯＮ−ＯＦＦ制御を行うことが可能となる。

【００１６】上記の請求項１〜３のＦＥＴにおいて、限
定領域に独立して電位を印加することが容易でない局面
では、請求項４のＦＥＴのように、限定領域は上記の一
の主表面のソース領域に隣り合う領域に延びており、ソ
ース電極はソース領域と限定領域とが同じ電位になるよ
うに、両方にまたがって設けられている構造とする。

【００１７】上記の構造の採用により、限定領域に対し
て電位を印加する配線、システム等を別に設けることな
く、ＯＮ−ＯＦＦの運転に好都合な電位を簡便に印加す
ることができる。

【００１８】ＯＦＦ状態でドレイン電極にかかる高電圧
に確実に耐えることが重要な局面では、例えば、請求項
５のＦＥＴのように、ドレイン領域は、半導体薄体の厚
さ方向に延びるドリフト領域によって、その半導体内部
の表面が覆われている構造とすることが望ましい。

【００１９】この結果、ドレイン領域側の限定領域／ド
リフト領域界面に形成される空乏層が、ドレイン領域を
半導体薄体内部ではすべて覆い、局所的に耐圧の低い部
分を通って短絡が生じることはなくなる。

【００２０】上記のドリフト領域の片側ずつを独立した
電極によって限定することが重要な場合には、例えば、
請求項６のＦＥＴのように、ソース領域およびゲート領
域からなる領域が、２以上、上記一の主表面に備えられ
ていることが望ましい。

【００２１】この結果、共通のドリフト領域の片側ずつ
に別々の電極から独立に別々の電位が与えられ、半導体
運転の方法数が増し、また、ドリフト領域の両側に望ま
しい電位を確実に付与することが可能となる。

【００２２】本発明の請求項７のＦＥＴでは、請求項１
のＦＥＴにおいて構造の簡明さが重視される局面で用い
られるものであり、ゲート領域は第２導電型不純物を含
み、限定領域は、さらにゲート領域を半導体薄体の内側
から限定して囲んでいる。

【００２３】この構成により、チャネル領域とゲート領
域とは一の主表面に形成され、かつ限定領域はゲート領
域を内側から囲むように形成されるので、構成が簡明に
なり、製造時のマスク形成工数が減少し製造が容易とな
って歩留り向上が得られる。また、ゲート領域は限定領
域と同じ導電型の不純物元素を含んで導通し、限定領域
からチャネル領域に向かって空乏層を張り出しＯＦＦ状
態を実現することができる。さらに、このＯＦＦ状態で
ドレイン領域に高電圧が印加されると、限定領域とドリ
フト領域との界面に高い逆バイアス電圧が印加されるこ
とになり、限定領域からドリフト領域に空乏層が形成さ
れ、電圧を負担するので、耐圧性能を向上させることが
できる。また、ＯＮ状態では、ソース領域とゲート領域
とをほとんど同じ電位とし、空乏層を形成しないように
して、ソース領域からチャネル領域およびドリフト領域
を経てドレイン領域へとキャリアを移動させる。このキ
ャリアの移動量、すなわち電流はドレイン電位によって
制御される。ドレイン電位を高くしてゆくとピンチオフ
電位になり、限定領域とドリフト領域との界面からドリ
フト領域に向かって空乏層が延びてきて、ドレイン電流
は飽和する。このような動作は、ピンチオフがなくドレ
イン電流が飽和しない従来の縦型ＪＦＥＴと本質的に相
違する動作である。上記のＯＦＦ状態における空乏層へ
の電圧負担による耐圧性能の向上、および半導体の厚さ
方向に電流が流れる場合のＯＮ状態におけるドレイン電
流の飽和現象等は、請求項２のＦＥＴと同様に、このＦ
ＥＴにして初めて可能となった動作である。上記ドレイ
ン電流の飽和によりＦＥＴ自体や周囲の素子の焼損を防
止することができる。ＯＮ状態ではソース領域からドレ
イン領域に至る経路にキャリアの流れを妨げるものがな
く、オン抵抗がきわめて低くなることも請求項２のＦＥ
Ｔと同様である。このため、キャリアに対して空乏層に
おけるポテンシャル障壁の通過を強制する従来のＳＩＴ
等に比べて、電力消費は一層低く抑えられる。

【００２４】請求項８のＦＥＴでは、請求項７のＦＥＴ
において、ソース領域は一の主表面の上に突き出して形
成され、チャネル領域はソース領域の下に連続して形成
されている。

【００２５】この構成により、ドライエッチングを用い
たソース領域のパターニングに使用したマスクを、ゲー
ト領域およびゲート領域を囲む限定領域への第２導電型
不純物元素の注入にも用いることができる。この結果、
マスキング工程数の減少とともにマスクの位置合わせも
容易となり、歩留り向上を得ることが可能となる。

【００２６】請求項９のＦＥＴでは、請求項７または８
のＦＥＴにおいて、ゲート領域は２つの領域からなり、
チャネル領域は、その２つのゲート領域のそれぞれを限
定して囲む限定領域に接触してその２つの限定領域の間
に配置されている。

【００２７】この構成により、ＦＥＴの構造はさらに簡
明となり、マスクの位置合わせが容易となり、製造工数
の削減の効果とともに、歩留り向上に寄与することがで
きる。

【００２８】請求項１０のＦＥＴでは、請求項７〜９の
いずれかのＦＥＴにおいて、ゲート領域に接触するゲー
ト電極は、ゲート領域とオーミック接触を形成してい
る。

【００２９】この構成により、ゲート電極への逆バイア
ス電圧の印加により高い制御性で、ｐｎ接合を形成する
限定領域／チャネル領域界面において、限定領域からチ
ャネル領域に向けて空乏層を張り出してＯＦＦ状態を実
現することが可能となる。ゲート領域の第２導電型不純
物濃度は高濃度なので、オーミック接触とすることは容
易である。

【００３０】また、この構造の簡明な請求項７〜１０の
いずれのＦＥＴにおいても、ドリフト領域のｎ型不純物
濃度は、チャネル領域の不純物濃度よりも高くなってい
ることが望ましい。この濃度構成により、ＯＦＦ状態に
するときには、ゲート電極に逆バイアス電圧をかけるこ
とにより、空乏層が確実にチャネル領域に向かって張り
出すことができる。したがって、確実にかつ高速でＯＦ
Ｆ状態を実現することができる。ＯＮ状態にするとき
も、空乏層を短時間で消失させることができるので、高
速スイッチングが可能となる。また、ドリフト領域の第
１導電型不純物濃度は、限定領域の第２導電型不純物濃
度よりも低いので、逆バイアス電圧の高圧化にともない
ドリフト領域にも空乏層が形成され、この空乏層が耐圧
に寄与し、高耐圧化が可能となる。ＯＮ状態でドレイン
電圧を高くしていったとき、やはり限定領域からドリフ
ト領域に空乏層が張り出しピンチオフが生じ、ドレイン
電流が飽和し、焼損等のトラブルを回避することができ
る。

【００３１】本発明の請求項１１のＦＥＴの製造方法
は、濃度Cｓの第１導電型不純物を含む第１導電型の半
導体基板（濃度Cｓの第１導電型の半導体基板）の上に
濃度Cｓよりも低濃度である濃度Ｃ1の第１導電型の第１
半導体層を成膜する工程と、第１導電型の第１半導体層
の上に、濃度CｓおよびＣ1よりも低濃度である濃度Ｃ2
の第１導電型の第２半導体層を成膜する工程と、第１導
電型の第２半導体層の上に、濃度Ｃ1およびＣ2よりも高
濃度である濃度Ｃ3の第１導電型の第３半導体層を成膜
する工程とを含む。この製造方法は、さらに、第１導電
型の第３半導体層にソース領域を遮蔽するマスクをかけ
てエッチングによりソース領域以外の第１導電型の第３
半導体層を除去する工程と、ソース領域の両側の第１導
電型の第２半導体層に第２導電型不純物をドープして、
濃度Ｃ2よりも高濃度である濃度Ｃ4の第２導電型ゲート
領域および第２導電型限定領域を形成する工程とを備え
る。

【００３２】この製造方法によれば、工程数が少なくな
り、それに伴いマスクの数も減るため、マスクの位置合
わせが簡単になりＦＥＴ作製が容易となる。このため、
歩留りが向上し、製造コストを低減することが可能とな
る。

【００３３】上記の請求項１１のＦＥＴの製造方法で
は、例えば、請求項１２の方法のように、第１導電型の
第３半導体層のエッチング時のマスクをそのまま用い
て、第２導電型不純物ドープにおけるイオン注入を行う
ことが望ましい。

【００３４】この製造方法により、エッチングとイオン
注入とを同じマスクで実施できるため、工程数を削減
し、かつ位置ずれ等に伴う歩留り低下を回避することが
できる。この結果、製造コストを低減することが可能と
なる。

【００３５】

【発明の実施の形態および実施例】つぎに、図面を用い
て本発明の実施の形態について説明する。

【００３６】（実施の形態１）図１は、本発明の実施の
形態１におけるＦＥＴを示す構成断面図である。ソース
電極１１ａ、１１ｂおよびゲート電極１２ａ、１２ｂ
は、半導体薄体の一方の主表面に、またドレイン電極１
３は他方の主表面に設けられている。限定領域５は、ド
リフト領域４の幅およびゲート領域の幅と深さを規定
し、ソース領域に隣接する一方の主表面にまで延び、そ
の主表面においてソース電極に接触している。限定領域
の電位はソース電位とは別に、独立して印加してもよい
が、通常、ソース電位と同電位とするので、別個の配線
やシステム等を不要とするため、図１に示すように、ソ
ース電極がソース領域と限定領域の主表面部とにまたが
って設けられる。

【００３７】また、図１では、ソース電極、ゲート電極
はそれぞれ２個ずつドレイン領域４をはさむように設
け、それぞれ同じ電位を印加したが、動作に支障をきた
さない範囲で２個の同種の電極に異なった電位を印加
し、共通のドリフト領域の片側ずつに別々の電極から独
立に別々の電位が与えることが望ましい。この結果、半
導体運転の方法数が増し、また、ドリフト領域の両側に
望ましい電位を確実に付与することが可能となる。

【００３８】また、当然、ソース、ドレインともにそれ
ぞれ１個の電極としてもよい。この１個の電極の場合に
は、図１において、ソース、ドレイン電極はそれぞれド
リフト領域４を位置の基準にしてその片方だけの１個ず
つとし、ソース、ゲート電極を取り去った片側の主表面
全体に限定領域５は延びた構造とすることが望ましい。

【００３９】図１に示す電界効果トランジスタに用いら
れた半導体薄体は、Ｓｉ基板に結晶成長により厚さを増
したものとした。ただし、半導体薄体の素材は、Ｓｉに
限定されるものではなく、ＳｉＣ、ＧａＡｓ等を用いて
もよく、むしろ耐圧性を追求する場合はＳｉＣの方が好
ましい。

【００４０】次に、図１に示す電界効果トランジスタの
製造方法を説明する。まず、不純物としてリン（Ｐ）を
１０¹⁹個／ｃｍ³程度含むドレイン領域３に相当する厚
さの基板を用意する。この基板が不純物濃度ｎ⁺のドレ
イン領域３を形成する。図２に示すように、この基板の
上にＣＶＤ（Chemical Vapor Deposition)法により、キ
ャリアガス、例えばフォスフィン（ＰＨ₃）を流しなが
らリン濃度１０¹⁶個／ｃｍ³程度のｎ層を成長させ
る。

【００４１】この後、図１に示す構成の電界効果トラン
ジスタを製造する２つの方法がある（作製法１および作
製法２）。

【００４２】まず、作製法１について説明する。図２に
示す段階の半導体基板に対し、図３に示すように、ソー
ス領域１ａ、1 ｂを形成するためにｎ型不純物としてリ
ンを１０¹⁹個／ｃｍ³程度イオン注入する。その後、図
４に示すように、限定領域５となるｐ⁺領域をイオン注
入により形成する。ｐ型不純物としてはアルミ（Ａｌ）
を用い、その濃度はｎ層の不純物濃度よりも１桁以上高
くする（以上、作製法１）。

【００４３】次に、作製法２について説明する。作製法
２においては、図２に示す段階の半導体基板に対して、
図５に示すように、まず、アルミイオンをｎ層の不純物
濃度よりも１桁以上高い濃度で注入して限定領域５とな
るｐ⁺領域を形成する。その後、図６に示すように、Ｃ
ＶＤ法によりキャリアガス、例えばフォスフィン（ＰＨ
₃）を流しながら１０¹⁶個／ｃｍ³程度のｐ濃度のｎ層
を成長させる。次に、図７に示すように、ソース領域１
ａ、１ｂとなるｎ⁺領域を形成するためにｎ型不純物と
してリンを１０¹⁹個／ｃｍ³程度注入する。次いで、図
８に示すように、ソース領域１ａ、１ｂの外側部を限定
するために限定領域５を主表面まで拡張する。この限定
領域の拡張は、アルミイオンをｎ層の不純物濃度よりも
１桁以上高い濃度でソース領域の外側に注入することに
より行う（以上、作製法２）。

【００４４】この後、図１に示すように各電極１１、１
２、１３を各領域の上に形成し本発明の電界効果トラン
ジスタを作製する。ここで、ゲート電極１２はゲート領
域２（チャネル領域）とショットキー接触を形成するよ
うに設けるが、上記したように、この領域の不純物濃度
は低いので容易にショットキー接触とすることができ
る。電極材としてはＮｉが好ましいが、他の金属膜を用
いてもよいし、何種類かの金属膜を積層したものでもよ
い。上記ゲート電極以外のソース電極およびドレイン電
極は各接触する領域とオーミック接触を形成する。

【００４５】図９は、図１に示す電界効果トランジスタ
のＯＮ状態のソース、ゲート、ドレインの各電圧を例示
する図である。通常、ソース電極を接地し、ゲート電圧
はソース電圧とほぼ同じ電圧ゼロ付近で使用する。ＯＮ
状態では、電子はｎ型不純物領域であるソース領域１
ａ、１ｂおよびゲート領域２ａ、２ｂから、半導体薄体
２０の厚さ方向に延びる長さ１０μｍ程度のドリフト領
域４を経て、ドレイン領域３に到達する。ドリフト領域
とは、ゲート領域直下の狭いチャネル領域とは異なり、
電荷担体がドレイン電位に引き付けられて移動するゲー
ト領域からドレイン領域にいたる比較的広い領域をさ
す。このドリフト領域４はｐ型不純物領域である限定領
域５によってその幅が規定されている。

【００４６】ゲート電圧ゼロ付近で使用する場合、ドレ
イン電圧を正にして高くすると、電子流は、ｐ型不純物
領域である限定領域５によって規定されたドリフト領域
４を流れる。ドリフト領域４の電位分布はドレイン領域
付近で急勾配に高くなるので、電子流が加速され、逆バ
イアスの電界がドリフト領域のゲート領域に近い部分に
発生する。この空乏層はドレイン電圧の上昇につれ成長
し、空乏層がドリフト領域の幅にまで達したときピンチ
オフが成立する。ピンチオフが起きると、それ以上ドレ
イン電圧を高くしてもドレイン電流は増加せず、一定の
飽和電流を維持する。図１０は、ピンチオフが発生し、
空乏層６が、ｐｎ接合部の低不純物濃度領域であるドリ
フト領域４に形成されている様子を示す図である。電子
流は空乏層６によって狭められ、ドレイン電流は飽和す
ることになる。

【００４７】図１１は、ドレイン電流とドレイン電圧と
の関係を示す図である。ゲート電圧がゼロ付近のときド
レイン電圧を高くしてゆくと、線形にドレイン電流が上
昇する。しかし、ドレイン電圧がピンチオフ電圧に達す
ると、上記したように空乏層がドリフト領域の両側のｐ
ｎ接合部からドリフト領域側に成長し、ドリフト領域を
ふさぎ、ドレイン電流の飽和が生じるようになる。この
ドレイン電流の立上りの勾配は、従来の電界効果トラン
ジスタに比較して大きい。すなわち、低いドレイン電圧
で高電流を得ることができ、この結果、従来よりも小さ
な損失で大電流を供給できるようになる。

【００４８】図１１には、ゲート電圧を高くしＶgoff以
上となった場合（ただし、Ｖgoffを超えて一定以上高く
することはない）に、ドレイン電流がほとんど流れない
ＯＦＦの状態も併せて示されている。このようなＯＦＦ
状態では、図１２に示すように、ゲート電極１２とゲー
ト領域２とのショットキー接触部に逆バイアス電圧がか
かり、ゲート領域２に空乏層７が形成される。ここで形
成される空乏層は電子流の方向に長いものであり、か
つ、ゲート電圧は上記したようにＶgoffを超えて一定以
上高くはしないので、この空乏層に高いエネルギを有し
た電子が流入することがない。したがって、この空乏層
により、電子流が遮断される状態が出現する。

【００４９】従来の縦型ＪＦＥＴであるＳＩＴでは、上
記したように、ドレイン電圧とベース電圧によりドレイ
ン電流、ＯＮ−ＯＦＦ等の制御を行うのに対して、本発
明の電界効果トランジスタでは、上記空乏層の形成の有
無によりＯＮ−ＯＦＦ制御を行う。この結果、本発明の
電界効果トランジスタでは高電圧、高電流の制御を確実
に行うことが可能となった。

【００５０】ＯＦＦ状態で電流が遮断されているとき
に、ドレインに高電圧が印加された場合は、図１３に示
すように、ドレイン領域に近いドリフト領域４と限定領
域５との界面であるｐｎ接合部に空乏層８が形成され
る。この空乏層８が高電圧を負担するので、耐圧性が優
れた電界効果トランジスタとなる。この空乏層８は、上
記した空乏層のできかたと同様に、不純物濃度が低いほ
ど巾広く、低不純物濃度側に形成される。図１３に示す
ように、図１３の状態からさらに電圧を高くしても空乏
層８は未だドレイン側に成長の余地があるので、非常に
高電圧に耐えることが可能となる。

【００５１】この結果、従来の横型ＪＦＥＴは無論のこ
と、従来の縦型ＪＦＥＴに比較しても一層高い耐圧性を
確保することが可能となった。具体的には横型ＪＦＥＴ
ではソース／ゲート電極間隔１ｍｍ、チャネル長２ｍｍ
であったのに対して、本発明の図１の接合型電界効果ト
ランジスタでは、チャネル長１０μｍとなり、同じドレ
イン電圧に対して２００倍の電流を流すことが可能であ
った。

【００５２】ドレイン領域３は、図１に示すように表面
に広がった構造とする場合もあるが、図１４に示すよう
に、ドレイン電極下にドリフト領域４によって半導体基
板内部に位置する内面側界面が覆われた構造としてもよ
い。図１４に示す形状のドレイン電極の場合、ＯＦＦ状
態で高電圧がドレインに印加されたとき、その高電圧を
負担する空乏層８は、図１５に示すように形成される。

【００５３】また、ドレイン領域３を図１に示すように
表面に広がった構造とし、ドリフト領域４を図１４に示
すように、そのドレイン領域３に突き当たる形状にする
構造も本発明の範囲には含まれる。この場合、ドリフト
領域４を囲む限定領域５とドレイン３とは、ドリフト領
域４の外側に広く、ｐ⁺／ｎ⁺界面を形成する。また、
この場合には、限定領域５であるｐ⁺領域のｐ型不純物
濃度を図１または図１４に示すものより高くして、ドレ
イン領域３の厚さを厚くする。この結果、空乏層は限定
領域のｐ⁺領域とドレイン領域のｎ⁺領域との界面のド
レイン領域側に形成され高電圧を負担する。

【００５４】（実施の形態２）図１６は実施の形態２に
おけるＦＥＴの構成断面図である。図１６において、ソ
ース領域１は半導体層の表面の上に突き出て凸状に形成
されており、例えばＮｉで構成されるソース電極１１と
オーミック接触が成立するように、例えば１０ ¹⁹ｃｍ^-3
を大きく超える高濃度のｎ型不純物を含んでいる。チャ
ネル領域１０は、ｎ型不純物を、例えば濃度１×１０¹⁵
ｃｍ^-3程度含み、ソース領域１の下に形成されている。
ゲート領域２はｐ型不純物を、例えば濃度１０¹⁹ｃｍ^-3
含み、２個のゲート電極１２の直下の表面にそれぞれ形
成されている。限定領域５はゲート領域２を囲み、チャ
ネル領域１０を両側から挟むように、半導体薄体の一定
厚さ分だけ形成されている。この限定領域５はゲート領
域と同じ種類のｐ型不純物を同じ濃度含んでいる。ドリ
フト領域４は一方の端部ではチャネル領域１０と接し、
かつ限定領域５に限定され、半導体薄体の他方の表面に
向かって一定厚さ分、半導体薄体に広がって形成され、
他方の端部でドレイン領域３に接している。このドリフ
ト領域４はｎ型不純物を、例えば９×１０¹⁶ｃｍ^-3程度
含んでいる。このドリフト領域４と接して、他方の表面
に露出して、高濃度、例えば１０¹⁹ｃｍ^-3を大きく超え
る濃度のｎ型不純物を含むドレイン領域３が形成されて
いる。ドレイン電極１３は一方の表面に設けられている
ソース電極１１と対向する他方の表面の位置に形成され
ている。電極はいずれの電極もＮｉで形成することが望
ましいが、他の金属膜でもよいし、また何種類かの金属
膜を積層した多層膜でもよい。この実施の形態２では、
ゲート電極、ソース電極およびドレイン電極はいずれ
も、各接触する領域とオーミック接触を形成する。各領
域の望ましい不純物濃度を整理すると次のようなる。ソース領域１、ドレイン領域３：ｎ型不純物 >> １×
１０¹⁹ｃｍ^-3 チャネル領域１０：ｎ型不純物=１×１０¹⁵ｃｍ^-3 ドリフト領域４：ｎ型不純物=９×１０¹⁶ｃｍ^-3 限定領域５、ゲート領域２：ｎ型不純物 >> １×１０
¹⁹ｃｍ^-3 このＦＥＴのＯＮ−ＯＦＦ動作は次のようにして行われ
る。まず、ＯＦＦ状態では、ゲート電極１２に逆バイア
ス電圧を印加して、チャネル領域１０とゲート領域２お
よび限定領域５とのｐｎ接合界面から空乏層をチャネル
領域１０に張り出させる。空乏層がチャネル領域におけ
る他方の表面に向かう経路断面を塞いだとき、ＯＦＦ状
態が実現する。ＯＦＦ状態において、ドレイン電圧を高
めてゆくと、限定領域５とドリフト領域４とのｐｎ接合
界面に空乏層が生成し、低濃度のドリフト領域に向かっ
て張り出してくる。この空乏層は電圧を負担するので、
素子としての耐圧性能が向上する。また、ＯＮ状態のと
きは、チャネル領域１０からドリフト領域４を経てドレ
イン領域３にキャリアが流れる。この経路にはキャリア
の流れを妨げる抵抗はないので、電力が消費されること
はほとんどない。したがって、図１６に示すＦＥＴにお
いても、実施の形態１のＦＥＴと同様に低消費電力で耐
圧性能に優れた素子を提供することができる。実施の形
態２のおける図１６のＦＥＴの特徴は、上記の性能面に
加えて、構造が簡明であることにある。このため、実施
の形態１のＦＥＴに比べて、少ない工程で高い歩留りで
製造することが可能となる。

【００５５】次に、このＦＥＴの製造方法について説明
する。まず、図１７に示すように、ｎ⁺型半導体基板３
１上に、ｎ型半導体層３２、ｎ^-半導体層３３、ｎ⁺半導
体層３４を順次積層する。次いで、図１８に示すよう
に、ＲＩＥ(Reactive Ion Etching)により、ソース領域
１を形成するため、他の部分をエッチングして除く。そ
の後、図１９に示すように、ｐ型不純物イオンをイオン
注入して、ゲート領域２および限定領域５を形成する。
この後、電極としてＮｉを積層すると、図１６に示すＦ
ＥＴが完成する。この実施の形態２における電極は、ゲ
ート電極も含めてオーミック接触が形成されるように設
けるが、ゲート領域２の不純物濃度は高いのでオーミッ
ク接触の形成は容易である。

【００５６】この製造方法によれば、製造工程が簡略に
なり、マスク数も減少する。また、マスクの位置ずれが
発生する機会も減少するので、歩留りを向上させること
ができる。

【００５７】（実施の形態２に対応する実施例）半導体
薄体およびその上に積層する半導体層をすべて４Ｈ−Ｓ
ｉＣで形成し、下記の寸法を有するＦＥＴについて、耐
圧性能とON抵抗とを測定した。ドリフト領域厚さｔ₁＝２．２μｍ限定領域厚さｔ₂＝１μｍチャネル領域幅＝１０μｍ（測定結果）耐圧：３８０Ｖ（ＯＦＦ時のゲート電圧２２Ｖのとき）ＯＮ抵抗：０．７ｍΩ・ｃｍ² 上記のように、本発明のＦＥＴは、耐圧性能が高く、か
つON抵抗が非常に低い結果が得られた。したがって、高
耐圧で、低消費電力を達成し、なお簡明な構造を有する
ので、製造が容易であり製造コストも低く抑えることが
可能である。

【００５８】上記において、本発明の実施の形態および
実施例について説明を行ったが、上記に開示された実施
の形態および実施例は、あくまで例示であって、本発明
の範囲はこれら実施の形態および実施例に限定されるも
のではない。本発明の範囲は、特許請求の範囲の記載に
よって示され、さらに特許請求の範囲と均等の意味およ
び範囲内でのすべての変更を含むことが意図されてい
る。

【００５９】

【発明の効果】本発明のＦＥＴにより、従来よりも低損
失で、高電流高電圧のスイッチング動作に耐えられるＦ
ＥＴを提供することが可能となる。また、本発明のＦＥ
Ｔは構造が簡明であるので、製造が容易であり安価に提
供することができる。

【図面の簡単な説明】

【図１】実施の形態１におけるＦＥＴの構成断面図で
ある。

【図２】図１に示すＦＥＴの製造において、基板の上
にＣＶＤ法でｎ層を形成した段階を示す構成断面図であ
る。

【図３】図２の後、イオン注入によりｎ⁺領域を形成
した段階の構成断面図である（作製法１）。

【図４】図３の後、イオン注入により限定領域となる
ｐ⁺領域を形成した段階の構成断面図である（作製法
１）。

【図５】図２の後、イオン注入によりｐ⁺領域を形成
した段階の構成断面図である（作製法２）。

【図６】図５の後、ｎ層を成長させた段階の構成断面
図である（作製法２）。

【図７】図６の後、イオン注入によりｎ⁺領域を形成
した段階の構成断面図である（作製法２）。

【図８】図７の後、イオン注入によりｐ⁺領域を拡大
形成した段階の構成断面図である（作製法２）。

【図９】図１のＦＥＴのＯＮ状態の電圧例を示す図で
ある。

【図１０】ピンチオフ状態で形成される空乏層を示す
図である。

【図１１】ドレイン電圧−ドレイン電流の関係を示す
図である。

【図１２】ＯＦＦ状態で形成される空乏層を示す図で
ある。

【図１３】ＯＦＦ状態の高電圧印加時に形成される空
乏層を示す図である。

【図１４】実施の形態１のＦＥＴと類似したＦＥＴの
もう一つの例を示す図である。

【図１５】図１４のＦＥＴのＯＦＦ状態の高電圧印加
時に形成される空乏層を示す図である。

【図１６】実施の形態２におけるＦＥＴの構成断面図
である。

【図１７】図１６のＦＥＴの中間製造段階において、
ソース領域が形成される膜を積層した段階の断面図であ
る。

【図１８】図１７の後にＲＩＥによりソース領域をパ
ターニングした段階の断面図である。

【図１９】図１８の後に不純物をドープしてゲート領
域と限定領域とを形成した段階の断面図である。

【図２０】従来の横形ＪＦＥＴを示す図である。

【図２１】従来の縦型ＪＦＥＴを示す図である。

【符号の説明】

１ソース領域、２ゲート領域、３ドレイン領域、
４ドリフト領域、５限定領域、６ピンチオフ状態で
形成される空乏層、７ＯＦＦ状態にするとき形成され
る空乏層、８ＯＦＦ状態で高電圧印加時に形成される
空乏層、９横型ＪＦＥＴのチャネル領域、１０本発明
のＦＥＴのチャネル領域、１１ソース電極、１２ゲ
ート電極、１３ドレイン電極、２０半導体薄体。

───────────────────────────────────────────────────── フロントページの続き (72)発明者原田真大阪市此花区島屋一丁目１番３号住友電気工業株式会社大阪製作所内 (72)発明者弘津研一大阪市此花区島屋一丁目１番３号住友電気工業株式会社大阪製作所内 (72)発明者松波弘之京都府八幡市西山足立１−９ (72)発明者木本恒暢京都市伏見区桃山町松平筑前１−39−605 Ｆターム(参考） 5F102 FA01 FA03 FB01 GB04 GC07 GD04 GJ02 GJ03 GJ05 GT01 HC07

Claims

【特許請求の範囲】

【請求項１】半導体薄体の一の主表面に設けられたゲ
ート領域と、前記一の主表面の側に設けられた第１導電型のソース領
域と、前記一の主表面に設けられた領域であって、前記ソース
領域およびゲート領域と連続する第１導電型のチャネル
領域と、前記チャネル領域の範囲を限定する第２導電型の限定領
域と、前記半導体薄体の他の主表面に設けられた第１導電型の
ドレイン領域と、前記チャネル領域から前記ドレイン領域へと、前記半導
体薄体の厚さ方向に連続する第１導電型のドリフト領域
とを備え、前記ドリフト領域および前記チャネル領域の第１導電型
の不純物濃度は、前記ソース領域およびドレイン領域の
第１導電型の不純物濃度、および前記限定領域の第２導
電型の不純物濃度よりも低い、電界効果トランジスタ。
【請求項２】前記半導体薄体の一の主表面に設けられ
たゲート領域は前記チャネル領域と重なり合って第１導
電型の不純物を含み、その一の主表面上で前記ソース領
域と互いに導通しており、前記限定領域は前記ドリフト
領域の幅ならびに前記ソース領域およびチャネル領域を
限定する、請求項１に記載の電界効果トランジスタ。
【請求項３】前記電界効果トランジスタにおいて、前
記ゲート領域に接触するゲート電極は、前記ゲート領域
とショットキー接触を形成している、請求項２に記載の
電界効果トランジスタ。
【請求項４】前記限定領域は前記一の主表面のソース
領域に隣り合う領域に延びており、ソース電極は前記ソ
ース領域と前記限定領域とが同じ電位になるように、両
方にまたがって設けられている請求項２または３に記載
の電界効果トランジスタ。
【請求項５】前記ドレイン領域は、半導体薄体の厚さ
方向に延びる前記ドリフト領域によって、その半導体内
部の表面が覆われている請求項２〜４のいずれかに記載
の電界効果トランジスタ。
【請求項６】前記ソース領域および前記チャネル領域
からなる領域が、２以上、前記一の主表面に備えられて
いる請求項２〜５のいずれかに記載の電界効果トランジ
スタ。
【請求項７】前記ゲート領域は第２導電型不純物を含
み、前記限定領域は、さらに前記ゲート領域を前記半導体薄
体の内側から限定して囲む、請求項１に記載の電界効果
トランジスタ。
【請求項８】前記ソース領域は一の主表面の上に突き
出して形成され、前記チャネル領域は前記ソース領域の
下に連続して形成されている、請求項７に記載の電界効
果トランジスタ。
【請求項９】前記ゲート領域は２つの領域からなり、
前記チャネル領域は、その２つのゲート領域のそれぞれ
を限定して囲む前記限定領域に接触してその２つの限定
領域の間に配置されている、請求項７または８に記載の
電界効果トランジスタ。
【請求項１０】前記電界効果トランジスタにおいて、
前記ゲート領域に接触するゲート電極は、前記ゲート領
域とオーミック接触を形成している、請求項７〜９のい
ずれかに記載の電界効果トランジスタ。
【請求項１１】濃度Ｃｓの第１導電型不純物を含む第
１導電型の半導体基板（濃度Ｃｓの第１導電型の半導体
基板）の上に前記濃度Ｃｓよりも低濃度である濃度Ｃ1
の第１導電型の第１半導体層を成膜する工程と、前記第１導電型の第１半導体層の上に、前記濃度Cｓお
よびＣ1よりも低濃度である濃度Ｃ2の第１導電型の第２
半導体層を成膜する工程と、前記第１導電型の第２半導体層の上に、前記濃度Ｃ1お
よびＣ2よりも高濃度である濃度Ｃ3の第１導電型の第３
半導体層を成膜する工程と、前記第１導電型の第３半導体層にソース領域を遮蔽する
マスクをかけてエッチングにより前記ソース領域以外の
前記第１導電型の第３半導体層を除去する工程と、前記ソース領域の両側の前記第１導電型の第２半導体層
に第２導電型不純物をドープして、前記濃度Ｃ2よりも
高濃度である濃度Ｃ4の第２導電型ゲート領域および第
２導電型限定領域を形成する工程とを備える、電界効果
トランジスタの製造方法。
【請求項１２】前記第１導電型の第３半導体層のエッ
チング時のマスクをそのまま用いて、前記第２導電型の
不純物ドープにおけるイオン注入を行う、請求項１１に
記載の電界効果トランジスタの製造方法。