JP2000299628A - Switching circuit and switching device - Google Patents

Switching circuit and switching device

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JP2000299628A
JP2000299628A JP2000035767A JP2000035767A JP2000299628A JP 2000299628 A JP2000299628 A JP 2000299628A JP 2000035767 A JP2000035767 A JP 2000035767A JP 2000035767 A JP2000035767 A JP 2000035767A JP 2000299628 A JP2000299628 A JP 2000299628A
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semiconductor element
electrode
main
main electrode
circuit
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JP2000035767A
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Japanese (ja)
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Shunzo Oshima
俊藏 大島
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Yazaki Corp
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Yazaki Corp
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Abstract

(57)【要約】 【課題】 シャント抵抗を不要とし、不完全短絡などの
レアショートの発生時の異常電流に対しても高速応答が
可能なスイッチング・デバイスを提供する。 【解決手段】 第1、第2、第3の半導体素子QA,Q
B,QCと、第1の半導体素子QAの第2の主電極に第
1の入力端子を接続し、第3の半導体素子QCの第2の
主電極に第2の入力端子を接続した第2比較器CMP4
11と、第1の半導体素子QA及び第2の半導体素子Q
Bのそれぞれの主電極間電圧を比較する第1比較器CM
P1と、第1比較器CMP1の出力に応じて、第1乃至
第3の半導体素子のそれぞれの制御電極に制御電圧を供
給する制御電圧供給手段111とから少なくとも構成さ
れている。異常電流発生時には第1の半導体素子QAを
オン/オフ制御して電流振動を生成する。
(57) [Problem] To provide a switching device which does not require a shunt resistor and which can respond at high speed even to an abnormal current at the time of a rare short circuit such as an incomplete short circuit. SOLUTION: First, second and third semiconductor elements QA, Q
B, QC, and a second input terminal connected to the second main electrode of the first semiconductor element QA, and a second input terminal connected to the second main electrode of the third semiconductor element QC. Comparator CMP4
11, a first semiconductor device QA and a second semiconductor device Q
A first comparator CM for comparing the respective main electrode voltages of B
It comprises at least P1 and control voltage supply means 111 for supplying a control voltage to each control electrode of the first to third semiconductor elements according to the output of the first comparator CMP1. When an abnormal current occurs, the first semiconductor element QA is turned on / off to generate a current oscillation.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、スイッチング回路
及びスイッチング・デバイスに係り、特に電源供給制御
装置に好適な半導体スイッチング・デバイスに関する。
The present invention relates to a switching circuit and a switching device, and more particularly to a semiconductor switching device suitable for a power supply control device.

【0002】[0002]

【従来の技術】従来の電源供給制御装置に用いる半導体
スイッチング・デバイス(電力用半導体装置)として
は、例えば図10に示すようなものがある。図10に示
す電源供給制御装置は、自動車においてバッテリからの
電源を選択的に各負荷に供給して、負荷への電力供給を
温度センサ内蔵トランジスタQFにより制御する装置で
ある。図10に示す電源供給制御装置は、出力電圧VB
を供給する電源101にシャント抵抗RSの一端が接続
され、その他端に温度センサ内蔵トランジスタQFのド
レイン端子Dが接続されている。更に、温度センサ内蔵
トランジスタQFのソース端子Sには、負荷102が接
続されている。ここで、負荷102としては、自動車の
ヘッドライトやパワーウィンドウの駆動モータ等々該当
する。図10に示す電源供給制御装置は、更に、シャン
ト抵抗RSを流れる電流を検出してハードウェア回路に
より温度センサ内蔵トランジスタQFの駆動を制御する
ドライバ901と、ドライバ901でモニタした電流値
に基づいて温度センサ内蔵トランジスタQFの駆動信号
をオン/オフ制御するA/D変換器902及びマイコン
(CPU)903とを備えている。温度センサ内蔵トラ
ンジスタQFは、その接合温度が規定以上の温度まで上
昇した場合には、内蔵するゲート遮断回路によって導通
状態を強制的にオフ制御する過熱遮断機能を備えてい
る。
2. Description of the Related Art As a semiconductor switching device (power semiconductor device) used in a conventional power supply control device, there is, for example, one shown in FIG. The power supply control device shown in FIG. 10 is a device that selectively supplies power from a battery to each load in an automobile and controls power supply to the load by a transistor QF with a built-in temperature sensor. The power supply control device shown in FIG.
Is connected to one end of a shunt resistor RS, and the other end is connected to a drain terminal D of a transistor QF with a built-in temperature sensor. Further, a load 102 is connected to the source terminal S of the transistor QF with a built-in temperature sensor. Here, the load 102 corresponds to a headlight of an automobile, a drive motor of a power window, and the like. The power supply control device shown in FIG. 10 further detects a current flowing through the shunt resistor RS and controls the driving of the temperature sensor built-in transistor QF by a hardware circuit, and a current value monitored by the driver 901. An A / D converter 902 for controlling on / off of a drive signal of the transistor QF with a built-in temperature sensor and a microcomputer (CPU) 903 are provided. The transistor QF with a built-in temperature sensor has an overheat cutoff function of forcibly turning off the conduction state by a built-in gate cutoff circuit when the junction temperature rises to a temperature equal to or higher than a specified value.

【0003】図10において、ZD1は温度センサ内蔵
トランジスタQFのゲート端子Gとソース端子S間を1
2Vに保って、パワーデバイスQMの真のゲートTGに
過電圧が印加されようとした場合にこれをバイパスさせ
るツェナーダイオードである。ドライバ901は、電流
モニタ回路としての差動増幅器911,913と、電流
制限回路としての差動増幅器912と、チャージポンプ
回路915と、マイコン903からのオン/オフ制御信
号及び電流制限回路からの過電流判定結果に基づき、内
部抵抗RGを介して温度センサ内蔵トランジスタQFの
真のゲートGを駆動する駆動回路914を備えて構成さ
れている。シャント抵抗RSの電圧降下に基づき差動増
幅器912を介して、電流が判定値(上限)を超えたと
して過電流が検出された場合には、駆動回路914によ
って温度センサ内蔵トランジスタQFをオフ動作とし、
その後電流が低下して判定値(下限)を下回ったら温度
センサ内蔵トランジスタQFをオン動作させる。一方、
マイコン903は、電流モニタ回路(差動増幅器91
1,913)を介して電流を常時モニタしており、正常
値を上回る異常電流が流れていれば、温度センサ内蔵ト
ランジスタQFの駆動信号をオフすることにより温度セ
ンサ内蔵トランジスタQFをオフ動作させる。なお、マ
イコン903からオフ制御の駆動信号が出力される前
に、温度センサ内蔵トランジスタQFの温度が規定値を
超えていれば、過熱遮断機能によって温度センサ内蔵ト
ランジスタQFはオフ動作となる。
In FIG. 10, ZD1 is a signal between the gate terminal G and the source terminal S of the transistor QF with a built-in temperature sensor.
This is a Zener diode that bypasses an overvoltage applied to the true gate TG of the power device QM while maintaining it at 2V. The driver 901 includes a differential amplifier 911, 913 as a current monitoring circuit, a differential amplifier 912 as a current limiting circuit, a charge pump circuit 915, an on / off control signal from the microcomputer 903, and an overload from the current limiting circuit. The drive circuit 914 is configured to drive the true gate G of the temperature sensor built-in transistor QF via the internal resistance RG based on the current determination result. If an overcurrent is detected via the differential amplifier 912 based on the voltage drop of the shunt resistor RS and the overcurrent is detected as exceeding the determination value (upper limit), the drive circuit 914 turns off the temperature sensor built-in transistor QF. ,
Thereafter, when the current decreases and falls below the determination value (lower limit), the transistor QF with a built-in temperature sensor is turned on. on the other hand,
The microcomputer 903 includes a current monitor circuit (differential amplifier 91).
1, 913), and if an abnormal current exceeding a normal value is flowing, the drive signal of the temperature sensor built-in transistor QF is turned off to turn off the temperature sensor built-in transistor QF. Note that if the temperature of the transistor with built-in temperature sensor QF exceeds a specified value before the drive signal of the off control is output from the microcomputer 903, the transistor with built-in temperature sensor QF is turned off by the overheat cutoff function.

【0004】[0004]

【発明が解決しようとする課題】しかしながら、上記従
来の電源供給制御装置にあっては、電流検出を行うため
に電力の供給経路に直列接続されるシャント抵抗RSを
必要とした構成であり、近年の負荷の大電流化により、
シャント抵抗の熱損失が無視出来ないという問題点があ
る。
However, the above-described conventional power supply control device requires a shunt resistor RS connected in series to a power supply path for current detection. By increasing the load current,
There is a problem that the heat loss of the shunt resistor cannot be ignored.

【0005】又、上述の過熱遮断機能や過電流制御回路
は、負荷102や配線にほぼ完全な短絡状態が発生して
大電流が流れる場合には機能するが、ある程度の短絡抵
抗を持つ不完全短絡などのレアショートを発生して小さ
い短絡電流が流れた場合には機能せず、電流のモニタ回
路を介してマイコン903により異常電流を検出して温
度センサ内蔵トランジスタQFをオフ制御するしかな
く、このような異常電流に対するマイコン制御による応
答性が悪いという事情もあった。
The above-described overheat cutoff function and overcurrent control circuit function when a large current flows due to the almost complete short-circuit state occurring in the load 102 or the wiring. It does not function when a small short-circuit current flows due to the occurrence of a rare short-circuit such as a short-circuit, and the microcomputer 903 must detect an abnormal current via a current monitor circuit and control the transistor QF with a built-in temperature sensor to turn off. In some cases, the response by the microcomputer to such an abnormal current is poor.

【0006】又、シャント抵抗RSやA/D変換器90
2、マイコン903等が必要であるため、大きな実装ス
ペースが必要であり、又これらの比較的高価な物品によ
り装置コストが高くなってしまうという問題点もある。
Also, a shunt resistor RS and an A / D converter 90
2. Since the microcomputer 903 and the like are required, a large mounting space is required, and there is also a problem that these relatively expensive articles increase the apparatus cost.

【0007】本発明の目的は、上記従来の問題点や事情
を解決することにあり、シャント抵抗を不要として、あ
る程度の短絡抵抗を持つ不完全短絡などのレアショート
が発生した場合の異常電流に対しても高速応答を可能と
し、集積化が容易なスイッチング回路を提供することに
ある。
SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned conventional problems and circumstances, and eliminates the need for a shunt resistor, and reduces the abnormal current when a rare short circuit such as an incomplete short circuit having a certain degree of short circuit resistance occurs. It is another object of the present invention to provide a switching circuit which enables a high-speed response and can be easily integrated.

【0008】本発明の他の目的は、過小電流検出、ラン
プ断線検出、オープン検出等の種々の測定とその制御が
可能なスイッチング回路を提供することである。
It is another object of the present invention to provide a switching circuit capable of performing various measurements such as undercurrent detection, lamp disconnection detection, and open detection and controlling the same.

【0009】本発明の更に他の目的は、電流検出を行う
ために電力の供給経路に直接接続されるシャント抵抗を
不要として装置の熱損失を抑え、ある程度の短絡抵抗を
持つ不完全短絡などのレアショートが発生した場合の異
常電流に対しても高速応答を可能とし、集積化が容易で
安価な半導体スイッチング・デバイスを提供することで
ある。
Still another object of the present invention is to eliminate the need for a shunt resistor directly connected to a power supply path for detecting a current, thereby suppressing heat loss of the device and preventing an incomplete short circuit having a certain degree of short circuit resistance. An object of the present invention is to provide an inexpensive semiconductor switching device that enables high-speed response to an abnormal current when a rare short circuit occurs and that is easy to integrate.

【0010】本発明の更に他の目的は、過小電流検出、
ランプ断線検出、オープン検出等の種々の測定とその制
御が可能な半導体スイッチング・デバイスを提供するこ
とである。
Still another object of the present invention is to detect an undercurrent,
An object of the present invention is to provide a semiconductor switching device capable of performing various measurements such as lamp disconnection detection and open detection and controlling the same.

【0011】[0011]

【課題を解決するための手段】本発明の第1の特徴は、
第1、第2の主電極及び制御電極とを有する第1の半導
体素子と、第1の半導体素子の第1の主電極、制御電極
にそれぞれ接続された第1の主電極、制御電極と、第2
の主電極とを有する第2の半導体素子と、第1の半導体
素子の第1の主電極、制御電極にそれぞれ接続された第
1の主電極、制御電極と、第2の主電極とを有する第3
の半導体素子と、第1及び第2の半導体素子のそれぞれ
の主電極間電圧を比較する第1比較器と、第1の半導体
素子の第2の主電極に第1の入力端子を接続し、第3の
半導体素子の第2の主電極に第2の入力端子を接続した
第2比較器と、第1比較器の出力に応じて、第1乃至第
3の半導体素子のそれぞれの制御電極に制御電圧を供給
する制御電圧供給手段とから少なくともなり、第1の半
導体素子に流れる異常電流を検知して、異常電流発生時
には第1の半導体素子をオン/オフ制御して電流振動を
生成し、この電流振動により、第1の半導体素子の導通
状態を遮断するスイッチング回路であることである。こ
こで、第1乃至第3の半導体素子としては、MOSトラ
ンジスタ、SIT、或いはBJTが使用可能である。
又、種々のMOS複合型デバイスやIGBT等の他の絶
縁ゲート型パワーデバイスが使用可能である。これらの
半導体素子はnチャネル型でもpチャネル型でもかまわ
ない。又「第1主電極」とは、BJTやIGBTにおい
てはエミッタ電極又はコレクタ電極のいずれか一方、M
OSトランジスタやMOSSIT等の絶縁ゲート型トラ
ンジスタにおいてはソース電極又はドレイン電極のいず
れか一方を意味する。「第2主電極」とは、BJTやI
GBTにおいては上記第1主電極とはならないエミッタ
電極又はコレクタ電極のいずれか一方、絶縁ゲート型ト
ランジスタにおいては上記第1主電極とはならないソー
ス電極又はドレイン電極のいずれか一方を意味する。即
ち、第1主電極が、エミッタ電極であれば、第2主電極
はコレクタ電極であり、第1主電極がソース電極であれ
ば、第2主電極はドレイン電極である。又、「制御電
極」とはBJT、IGBT及び絶縁ゲート型トランジス
タのゲート電極を意味することは勿論である。
A first feature of the present invention is as follows.
A first semiconductor element having first and second main electrodes and a control electrode; a first main electrode and a control electrode respectively connected to the first main electrode and the control electrode of the first semiconductor element; Second
A second semiconductor element having a first main electrode, a first main electrode, a control electrode, and a second main electrode connected to the first main electrode and the control electrode of the first semiconductor element, respectively. Third
A first input terminal connected to the second main electrode of the first semiconductor element, a first comparator for comparing the respective main electrode voltages of the first and second semiconductor elements, A second comparator in which a second input terminal is connected to a second main electrode of the third semiconductor element; and a control electrode of each of the first to third semiconductor elements according to an output of the first comparator. A control voltage supply means for supplying a control voltage, detecting an abnormal current flowing through the first semiconductor element, and turning on / off the first semiconductor element when an abnormal current occurs to generate a current oscillation; This is a switching circuit that cuts off the conduction state of the first semiconductor element by the current oscillation. Here, MOS transistors, SITs, or BJTs can be used as the first to third semiconductor elements.
Also, various MOS composite devices and other insulated gate power devices such as IGBTs can be used. These semiconductor elements may be of an n-channel type or a p-channel type. In the case of a BJT or IGBT, the “first main electrode” refers to one of an emitter electrode and a collector electrode,
In an insulated gate transistor such as an OS transistor or a MOSSIT, it means one of a source electrode and a drain electrode. "Second main electrode" refers to BJT or I
In a GBT, it means either the emitter electrode or the collector electrode that does not become the first main electrode, and in the insulated gate transistor, it means either the source electrode or the drain electrode that does not become the first main electrode. That is, if the first main electrode is an emitter electrode, the second main electrode is a collector electrode, and if the first main electrode is a source electrode, the second main electrode is a drain electrode. The “control electrode” means, of course, the gate electrodes of BJT, IGBT and insulated gate transistors.

【0012】上記の第1の半導体素子として例えばパワ
ーMOSトランジスタを使用した場合、電力供給経路の
一部を成すパワーMOSトランジスタの端子間電圧(ド
レイン−ソース間電圧)は、オフ状態からオン状態へ遷
移する際の(例えば、nチャネル型MOSトランジスタ
の場合の立ち下がり)電圧特性において、電力供給経路
及び負荷の状態、即ち、経路が持つ配線インダクタンス
並びに配線抵抗及び短絡抵抗に基づく時定数に応じて変
化する。例えば、短絡が発生していない通常動作では所
定電圧以下に速やかに収れんするが、完全短絡が発生し
ている場合には所定電圧以下にならない。又、ある程度
の短絡抵抗を持つ不完全短絡が発生している場合には、
所定電圧に収れんするものの収れんするまでに長い時間
を要する。
When, for example, a power MOS transistor is used as the first semiconductor element, the voltage between the terminals (drain-source voltage) of the power MOS transistor forming a part of the power supply path changes from the off state to the on state. In the voltage characteristics at the time of transition (for example, the fall in the case of an n-channel MOS transistor), according to the state of the power supply path and the load, that is, the time constant based on the wiring inductance and the wiring resistance and short-circuit resistance of the path Change. For example, in a normal operation in which a short circuit does not occur, the voltage quickly decreases to a predetermined voltage or less, but when a complete short circuit occurs, the voltage does not decrease to a predetermined voltage or less. Also, if an incomplete short circuit with some short circuit resistance has occurred,
Although it converges to a predetermined voltage, it takes a long time to converge.

【0013】本発明の第1の特徴は、このような半導体
素子におけるオフ状態からオン状態に遷移する際の過渡
的な半導体素子の電圧特性を利用している。つまり、第
1の半導体素子の端子間電圧と第2の半導体素子の端子
間電圧(基準電圧)との差を検出することによって、電
力供給経路の一部を成す第1の半導体素子の端子間電圧
(即ち、電力供給経路の電流)が正常状態から逸脱して
いる程度を判定するとものである。
A first feature of the present invention utilizes a transient voltage characteristic of a semiconductor element when transitioning from an off state to an on state in such a semiconductor element. That is, by detecting the difference between the voltage between the terminals of the first semiconductor element and the voltage between the terminals of the second semiconductor element (reference voltage), the voltage between the terminals of the first semiconductor element forming a part of the power supply path is determined. That is, the degree to which the voltage (that is, the current in the power supply path) deviates from the normal state is determined.

【0014】従って、電流検出を行うために電力の供給
経路に直列接続される従来のようなシャント抵抗を不要
とすることが出来、又、完全短絡による過電流のみなら
ず、ある程度の短絡抵抗を持つ不完全短絡などのレアシ
ョートが発生した場合の異常電流をも簡単に検出するこ
とが可能である。
Therefore, it is possible to eliminate the need for a conventional shunt resistor connected in series to the power supply path for current detection. It is also possible to easily detect an abnormal current when a rare short such as an incomplete short circuit occurs.

【0015】本発明の第1の特徴において、第1の半導
体素子の第2の主電極に接続された負荷、第2の半導体
素子の第2の主電極に接続された第1の基準抵抗、第3
の半導体素子の第2の主電極に接続された第2の基準抵
抗を更に具備することが好ましい。第1の半導体素子
と、第3の半導体素子とで、カレントミラー回路を構成
することにより、第2の基準抵抗に応じて、過小電流検
出、ランプ断線検出、オープン検出等の種々の測定が付
加出来る。
According to a first feature of the present invention, a load connected to the second main electrode of the first semiconductor element, a first reference resistance connected to the second main electrode of the second semiconductor element, Third
It is preferable that the semiconductor device further includes a second reference resistor connected to the second main electrode of the semiconductor element. By forming a current mirror circuit with the first semiconductor element and the third semiconductor element, various measurements such as undercurrent detection, lamp disconnection detection, and open detection can be added according to the second reference resistance. I can do it.

【0016】従って、第2の基準抵抗を可変抵抗とすれ
ば、より広範な用途に対応した機能を付加出来る。可変
抵抗の変化の仕方は、連続的な変化でも良く、複数個の
基準抵抗を用意し、切換えて使うことによる離散的な変
化でもかまわない。
Therefore, if the second reference resistor is a variable resistor, a function corresponding to a wider range of applications can be added. The method of changing the variable resistance may be a continuous change or a discrete change by preparing and switching a plurality of reference resistors.

【0017】第2の基準抵抗はオーミックな特性(線形
特性)の抵抗である必要はない。負荷の有する非線形特
性をシミュレートした特性を第2の基準抵抗として与え
れば、ランプの特性等チェック等のより広範な用途に対
応した機能を付加出来る。
The second reference resistor does not need to have ohmic characteristics (linear characteristics). If a characteristic obtained by simulating the non-linear characteristic of the load is given as the second reference resistance, it is possible to add a function corresponding to a wider range of uses such as checking the characteristics of the lamp.

【0018】本発明の第2の特徴は、外部入力端子に接
続された第1の主電極、外部出力端子に接続された第2
の主電極及び制御電極とを有する第1の半導体素子と、
第1の半導体素子の第1の主電極、制御電極にそれぞれ
接続した第1の主電極、制御電極と、第1の外部端子に
接続した第2の主電極とを有する第2の半導体素子と、
第1の半導体素子の第1の主電極、制御電極にそれぞれ
接続した第1の主電極、制御電極と、第2の外部端子に
接続した第2の主電極とを有する第3の半導体素子と、
第1の半導体素子の第2の主電極に第1の入力端子を接
続し、第3の半導体素子の第2の主電極に第2の入力端
子を接続した第2比較器と、第1及び第2の半導体素子
のそれぞれの主電極間電圧を比較する第1比較器と、第
1比較器の出力に応じて、第1乃至第3の半導体素子の
それぞれの制御電極に制御電圧を供給する制御電圧供給
手段とから少なくともなり、外部出力端子に接続される
負荷に流れる異常電流を検知して、異常電流発生時には
第1の半導体素子をオン/オフ制御して電流振動を生成
し、この電流振動により、外部入力端子・外部出力端子
間の導通状態を遮断するスイッチング・デバイスである
ことである。
A second feature of the present invention is that a first main electrode connected to an external input terminal and a second main electrode connected to an external output terminal are provided.
A first semiconductor element having a main electrode and a control electrode of
A second semiconductor element having a first main electrode and a control electrode connected to a first main electrode and a control electrode of the first semiconductor element, respectively, and a second main electrode connected to a first external terminal; ,
A third semiconductor element having a first main electrode and a control electrode respectively connected to the first main electrode and the control electrode of the first semiconductor element, and a second main electrode connected to a second external terminal; ,
A second comparator having a first input terminal connected to the second main electrode of the first semiconductor element and a second input terminal connected to the second main electrode of the third semiconductor element; A first comparator for comparing the respective main electrode voltages of the second semiconductor element, and a control voltage is supplied to respective control electrodes of the first to third semiconductor elements in accordance with an output of the first comparator. An abnormal current flowing to a load connected to an external output terminal, and when an abnormal current occurs, on / off control of the first semiconductor element to generate a current oscillation; This is a switching device that cuts off a conduction state between an external input terminal and an external output terminal by vibration.

【0019】本発明の第2の特徴において、第1乃至第
3の半導体素子、第1比較器及び制御電圧供給手段を同
一半導体基板上に集積化することが好ましい。
In the second aspect of the present invention, it is preferable that the first to third semiconductor elements, the first comparator, and the control voltage supply means are integrated on the same semiconductor substrate.

【0020】半導体スイッチング・デバイスを構成する
第1の半導体素子として例えばパワーMOSトランジス
タを使用した場合、電力供給経路の一部を成すパワーM
OSトランジスタの端子間電圧(ドレイン−ソース間電
圧)は、オフ状態からオン状態へ遷移する際の(例え
ば、nチャネル型MOSトランジスタの場合の立ち下が
り)電圧特性において、電力供給経路及び負荷の状態、
即ち、経路が持つ配線インダクタンス並びに配線抵抗及
び短絡抵抗に基づく時定数に応じて変化する。例えば、
短絡が発生していない通常動作では所定電圧以下に速や
かに収れんするが、完全短絡が発生している場合には所
定電圧以下にならない。又、ある程度の短絡抵抗を持つ
不完全短絡が発生している場合には、所定電圧に収れん
するものの収れんするまでに長い時間を要する。
When a power MOS transistor, for example, is used as the first semiconductor element constituting the semiconductor switching device, the power M which forms a part of the power supply path
The voltage between the terminals of the OS transistor (the voltage between the drain and the source) indicates the state of the power supply path and the load in the voltage characteristics at the time of transition from the off state to the on state (for example, falling in the case of an n-channel MOS transistor) ,
That is, it changes according to the wiring inductance of the path and the time constant based on the wiring resistance and the short-circuit resistance. For example,
In a normal operation in which a short circuit has not occurred, the voltage quickly falls below a predetermined voltage. However, in a case where a complete short circuit has occurred, the voltage does not fall below the predetermined voltage. Further, when an incomplete short circuit having a certain short-circuit resistance occurs, although it converges to a predetermined voltage, it takes a long time to converge.

【0021】本発明の第2の特徴は、このような半導体
素子におけるオフ状態からオン状態に遷移する際の過渡
的な半導体素子の電圧特性を利用している。つまり、第
1の半導体素子の端子間電圧と第2の半導体素子の端子
間電圧(基準電圧)との差を検出することによって、電
力供給経路の一部を成す第1の半導体素子の端子間電圧
(即ち、電力供給経路の電流)が正常状態から逸脱して
いる程度を判定すると同時に、第1及び第2の外部端子
にそれぞれ第1及び第2の基準抵抗を接続することによ
り、カレントミラー回路を構成し、過小電流検出、ラン
プ断線検出、オープン検出等の種々の測定が付加出来
る。この第2の基準抵抗を可変抵抗とすれば、より広範
な用途に対応した機能を付加出来る。
A second feature of the present invention utilizes a transient voltage characteristic of the semiconductor element when transitioning from an off state to an on state in such a semiconductor element. That is, by detecting the difference between the voltage between the terminals of the first semiconductor element and the voltage between the terminals of the second semiconductor element (reference voltage), the voltage between the terminals of the first semiconductor element forming a part of the power supply path is determined. By judging the degree to which the voltage (that is, the current of the power supply path) deviates from the normal state, and connecting the first and second reference resistors to the first and second external terminals, respectively, By configuring a circuit, various measurements such as undercurrent detection, lamp disconnection detection, and open detection can be added. If the second reference resistor is a variable resistor, a function corresponding to a wider use can be added.

【0022】従って、電流検出を行うために電力の供給
経路に直列接続される従来のようなシャント抵抗を不要
として装置の熱損失を抑えることが出来、又、完全短絡
による過電流のみならず、ある程度の短絡抵抗を持つ不
完全短絡などのレアショートが発生した場合の異常電流
をも簡単に検出可能である。更に、シャント抵抗を用い
ずに過電流の検出が可能であり、特に半導体スイッチン
グ・デバイスのオン/オフ制御をハードウェア回路で構
成した場合はマイコンも不要であるため、専有面積を縮
小出来るとともに、製造単価を削減可能である。
Therefore, the heat loss of the device can be suppressed by eliminating the need for the conventional shunt resistor connected in series to the power supply path for detecting the current. It is also possible to easily detect an abnormal current when a rare short-circuit such as an incomplete short-circuit having a certain short-circuit resistance occurs. In addition, overcurrent can be detected without using a shunt resistor. In particular, if the on / off control of the semiconductor switching device is configured by a hardware circuit, no microcomputer is required, and the occupied area can be reduced. The manufacturing unit price can be reduced.

【0023】又特に、第2及び第3の半導体素子の電流
容量が第1の半導体素子の電流容量よりも小さくなるよ
うに、それぞれの半導体素子を構成するユニットセル数
の比を決定すれば良い。このようなユニットセル数の選
択を行って、パワーICの平面パターンのレイアウトを
設定することにより、第2及び第3の半導体素子の回路
構成を小型化出来、更に半導体チップの面積を縮小出来
るとともに、装置コストを大幅に削減出来る。
In particular, the ratio of the number of unit cells constituting each semiconductor element may be determined so that the current capacities of the second and third semiconductor elements are smaller than the current capacity of the first semiconductor element. . By selecting the number of unit cells and setting the layout of the planar pattern of the power IC, the circuit configuration of the second and third semiconductor elements can be reduced in size, and the area of the semiconductor chip can be further reduced. In addition, the equipment cost can be significantly reduced.

【0024】[0024]

【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には同一又は類似の符号を付してい
る。
Next, an embodiment of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals.

【0025】本発明の実施の形態に係る電流振動型遮断
機能付きスイッチング・デバイスは、図1に示すよう
に、外部入力端子Tに接続された第1の主電極DA、
外部出力端子Tに接続された第2の主電極SA及び制
御電極GAとを有する第1の半導体素子(主半導体素
子)QAと、第1の半導体素子QAの第1の主電極D
A、制御電極GAにそれぞれ接続された第1の主電極D
B、制御電極GBと、第1の外部端子T17に接続され
た第2の主電極SBとを有する第2の半導体素子(第1
基準半導体素子)QBと、第1の半導体素子QAの第1
の主電極DA、制御電極GAにそれぞれ接続された第1
の主電極DC、制御電極GCと、第2の外部端子T16
に接続された第2の主電極SCとを有する第3の半導体
素子(第1基準半導体素子)QCと、第1の半導体素子
QA及び第2の半導体素子QBのそれぞれの主電極間電
圧を比較する第1比較器CMP1と、第1の半導体素子
QAの第2の主電極SAに第1の入力端子を接続し、第
3の半導体素子QCの第2の主電極SCに第2の入力端
子を接続した第2比較器CMP411と、第1比較器C
MP1の出力に応じて、第1乃至第3の半導体素子のそ
れぞれの制御電極に制御電圧を供給する制御電圧供給手
段111とから少なくとも構成されている。
The current oscillation shutoff function switching device according to an embodiment of the present invention, as shown in FIG. 1, the first main electrode DA connected to the external input terminal T 1,
A first semiconductor element (main semiconductor element) QA and a second main electrode SA and the control electrode GA, which is connected to an external output terminal T 3, the first main electrode D of the first semiconductor element QA
A, a first main electrode D connected to the control electrode GA, respectively.
B, the control electrode GB and, a second semiconductor element having a second main electrode SB connected to the first external terminal T 17 (first
Reference semiconductor element) QB and first semiconductor element QA
Of the first electrode connected to the main electrode DA and the control electrode GA, respectively.
Of the main electrode DC, the control electrode GC, and the second external terminal T 16
Of the third semiconductor element (first reference semiconductor element) QC having the second main electrode SC connected to the first semiconductor element QA and the second semiconductor element QB, respectively. The first input terminal is connected to the first comparator CMP1 and the second main electrode SA of the first semiconductor element QA, and the second input terminal is connected to the second main electrode SC of the third semiconductor element QC. Is connected to the second comparator CMP411 and the first comparator C
It comprises at least control voltage supply means 111 for supplying a control voltage to each control electrode of the first to third semiconductor elements according to the output of MP1.

【0026】即ち、本発明の実施の形態に係る電流振動
型遮断機能付きスイッチング・デバイスは、主半導体素
子(パワーデバイス)となる第1の半導体素子QAとこ
の主半導体素子(第1の半導体素子)QAの異常電流を
検知して、異常電流発生時には主半導体素子QAをオン
/オフ制御して電流振動を生成し、この電流振動によ
り、外部入力端子Tと外部出力端子T間の導通状態
を遮断する制御回路とを同一基板上に集積化した半導体
集積回路である。基板としてセラミック、ガラスエポキ
シ等の絶縁性基板や絶縁金属基板等を用いたハイブリッ
ドICの形態でも良いが、より好ましくは、同一半導体
基板(同一チップ)上にモノリシックに集積化したパワ
ーICとすれば良い。
That is, the switching device with a current oscillation type cutoff function according to the embodiment of the present invention comprises a first semiconductor element QA serving as a main semiconductor element (power device) and the main semiconductor element (first semiconductor element). ) detects an abnormal current of QA, during abnormal current occurs to generate a current oscillation oN / oFF controls the main semiconductor element QA, by the current vibration, conduction between the external input terminal T 1 and the external output terminal T 3 This is a semiconductor integrated circuit in which a control circuit for interrupting the state is integrated on the same substrate. A hybrid IC using an insulating substrate such as ceramic or glass epoxy, an insulating metal substrate, or the like may be used as the substrate, but more preferably a power IC monolithically integrated on the same semiconductor substrate (same chip). good.

【0027】通常、このパワーICは、出力電圧VBを
供給する電源101に外部入力端子Tを、負荷102
に外部出力端子Tを接続して動作する。図1に示すパ
ワーICにおいて、感熱遮断機能を実現するために、主
半導体素子QAの制御電極GAと第2の主電極SA間に
は過熱遮断回路120が接続されている。この過熱遮断
回路としては、例えば、図11に示した回路を用いれば
良い(以下の本発明の実施の形態においては、図11に
示した過熱遮断回路を用いる場合で説明する)。なお、
オン/オフ回数積算回路(回数制御手段)を具備した場
合は、感熱遮断機能は必須ではない。この第1の半導体
素子としては、例えば、DMOS構造、VMOS構造、
或いはUMOS構造のパワーMOSトランジスタやこれ
らと類似な構造のMOSSITが使用可能である。又、
ESTやMCT等のMOS複合型デバイスやIGBT等
の他の絶縁ゲート型パワーデバイスが使用可能である。
更に、常にゲートを逆バイアスで使うのであれば、接合
型MOSトランジスタ、接合型SITやSIサイリスタ
等も使用可能である。このパワーICの主半導体素子Q
Aはnチャネル型でもpチャネル型でもかまわない。即
ち、本発明の実施の形態に係る電流振動型遮断機能付き
スイッチング・デバイスは、nチャネル型及びpチャネ
ル型の両方が存在する。図1においては、同一半導体基
板上にモノリシックに集積化されたnチャネル型電流振
動型遮断機能付きスイッチング・デバイスについて説明
する。
[0027] Normally, the power IC, the external input terminal T 1 to a power source 101 for supplying an output voltage VB, the load 102
It operates by connecting the external output terminal T 3 to. In the power IC shown in FIG. 1, an overheat cutoff circuit 120 is connected between the control electrode GA of the main semiconductor element QA and the second main electrode SA in order to realize a heat-sensitive cutoff function. As the overheat cutoff circuit, for example, the circuit shown in FIG. 11 may be used (the following embodiment of the present invention will be described using the overheat cutoff circuit shown in FIG. 11). In addition,
When an ON / OFF count integration circuit (count control means) is provided, the thermal cutoff function is not essential. As the first semiconductor element, for example, a DMOS structure, a VMOS structure,
Alternatively, a power MOS transistor having a UMOS structure or a MOSSIT having a similar structure can be used. or,
MOS composite devices such as EST and MCT and other insulated gate power devices such as IGBT can be used.
Furthermore, if the gate is always used with a reverse bias, a junction MOS transistor, a junction SIT, an SI thyristor, or the like can be used. Main semiconductor element Q of this power IC
A may be an n-channel type or a p-channel type. That is, the switching device with the current oscillation type interruption function according to the embodiment of the present invention includes both an n-channel type and a p-channel type. FIG. 1 illustrates a switching device having an n-channel current oscillation type interruption function monolithically integrated on the same semiconductor substrate.

【0028】nチャネル型の第1乃至第3の半導体素子
QA,QB,QCは、それぞれ第1及び第2主電極から
なる主電極対をそれぞれ一組ずつ有する。例えば、主半
導体素子(第1の半導体素子)QAの第1主電極DA及
び第2主電極SAは、アルミニウム(Al)若しくはア
ルミニウム合金(Al−Si,Al−Cu−Si)等の
金属薄膜より構成され、それぞれ高不純物密度領域であ
る第1及び第2主電極領域に接続されている。「第1主
電極領域」とは、IGBTにおいてエミッタ領域又はコ
レクタ領域のいずれか一方、パワーMOSトランジスタ
やパワーMOSSIT等の絶縁ゲート型トランジスタ
(パワー絶縁ゲート型トランジスタ)においてはソース
領域又はドレイン領域のいずれか一方を意味する。「第
2主電極領域」とは、IGBTにおいては上記第1主電
極領域とはならないエミッタ領域又はコレクタ領域のい
ずれか一方、パワー絶縁ゲート型トランジスタにおいて
は上記第1主電極領域とはならないソース領域又はドレ
イン領域のいずれか一方を意味する。即ち、第1主電極
領域が、エミッタ領域であれば、第2主電極領域はコレ
クタ領域であり、第1主電極領域がソース領域であれ
ば、第2主電極領域はドレイン領域である。又、「制御
電極」とはIGBT及びパワー絶縁ゲート型トランジス
タのゲート電極を意味することは勿論である。主半導体
素子QAと同様な電流電圧特性を有する第2及び第3の
半導体素子QB,QCについても、同様に「主電極」及
び「制御電極」が定義される。
Each of the n-channel first to third semiconductor elements QA, QB, and QC has a pair of main electrodes including first and second main electrodes. For example, the first main electrode DA and the second main electrode SA of the main semiconductor element (first semiconductor element) QA are made of a metal thin film such as aluminum (Al) or an aluminum alloy (Al-Si, Al-Cu-Si). And each is connected to the first and second main electrode regions, which are high impurity density regions. The “first main electrode region” is either an emitter region or a collector region in an IGBT, or a source region or a drain region in an insulated gate transistor (power insulated gate transistor) such as a power MOS transistor or a power MOSSIT. Means one or the other. The “second main electrode region” is either an emitter region or a collector region that does not become the first main electrode region in an IGBT, or a source region that does not become the first main electrode region in a power insulated gate transistor. Or one of the drain regions. That is, if the first main electrode region is an emitter region, the second main electrode region is a collector region, and if the first main electrode region is a source region, the second main electrode region is a drain region. The “control electrode” means, of course, the gate electrode of the IGBT and the power insulated gate transistor. The “main electrode” and “control electrode” are similarly defined for the second and third semiconductor elements QB and QC having the same current-voltage characteristics as the main semiconductor element QA.

【0029】図11に示すこの過熱遮断回路120は、
主半導体素子QAのゲート電極GAに接続された過熱遮
断用MOSトランジスタQSと、この過熱遮断用MOS
トランジスタQSのゲート電極に信号を入力するラッチ
回路122と、ラッチ回路122の状態を制御する温度
センサ121等から構成されている。つまり、半導体チ
ップ110の表面温度が規定以上の温度まで上昇したこ
とが温度センサ121によって検出された場合には、温
度センサ121からの検出情報により、ラッチ回路12
2の状態が遷移し、この状態がラッチ回路122に保持
される。この結果、過熱遮断用MOSトランジスタQS
がオン動作となり、主半導体素子QAのゲート・ソース
間を短絡し、主半導体素子QAを強制的にオフ制御す
る。
The overheat cutoff circuit 120 shown in FIG.
An overheat cutoff MOS transistor QS connected to the gate electrode GA of the main semiconductor element QA;
A latch circuit 122 that inputs a signal to the gate electrode of the transistor QS, a temperature sensor 121 that controls the state of the latch circuit 122, and the like are provided. That is, when the temperature sensor 121 detects that the surface temperature of the semiconductor chip 110 has risen to a temperature equal to or higher than the specified temperature, the latch circuit 12
2 changes, and this state is held in the latch circuit 122. As a result, the overheat cutoff MOS transistor QS
Turns on, short-circuits between the gate and source of the main semiconductor element QA, and forcibly turns off the main semiconductor element QA.

【0030】主半導体素子QAは、例えば、複数個のユ
ニットセル(単位セル)が並列接続されたマルチ・チャ
ネル構造のパワーデバイスを採用すれば良い。そして、
この主半導体素子QAに並列接続されるように、第2及
び第3の半導体素子QB,QCが、隣接する位置に配置
されている。この第2及び第3の半導体素子QB,QC
には、温度センサ、ラッチ回路或いは過熱遮断用MOS
トランジスタQS等の過熱遮断するための回路は必須で
はない。第2及び第3の半導体素子QB,QCが、主半
導体素子(主MOSトランジスタ)QMと同一プロセス
で、隣接位置に配置されているので、温度ドリフトやロ
ット間の不均一性の影響による互いの電気的特性のバラ
ツキを除去(削減)できる。第2及び第3の半導体素子
QB,QCの電流容量が主MOSトランジスタの電流容
量よりも小さくなるように、第2及び第3の半導体素子
QB,QCを構成する並列接続のユニットセル数を調整
している。例えば、第2及び第3の半導体素子QB,Q
Cのユニットセル数1に対して、主半導体素子(主MO
Sトランジスタ)QMのユニットセル数を1000とな
るように構成することにより、第2及び第3の半導体素
子QB,QCと第1の半導体素子QMのチャネル幅Wの
比を1:1000としている。
As the main semiconductor element QA, for example, a power device having a multi-channel structure in which a plurality of unit cells (unit cells) are connected in parallel may be used. And
The second and third semiconductor elements QB and QC are arranged at adjacent positions so as to be connected in parallel to the main semiconductor element QA. The second and third semiconductor elements QB, QC
Includes a temperature sensor, a latch circuit, or a MOS for overheating cutoff
A circuit for shutting off overheating of the transistor QS or the like is not essential. Since the second and third semiconductor elements QB and QC are arranged at adjacent positions in the same process as the main semiconductor element (main MOS transistor) QM, they are mutually affected by the influence of temperature drift and non-uniformity between lots. Variations in electrical characteristics can be removed (reduced). The number of unit cells connected in parallel constituting the second and third semiconductor elements QB and QC is adjusted such that the current capacity of the second and third semiconductor elements QB and QC is smaller than the current capacity of the main MOS transistor. are doing. For example, the second and third semiconductor devices QB, Q
For one unit cell of C, the main semiconductor element (main MO)
By configuring the number of unit cells of the (S transistor) QM to be 1000, the ratio of the channel width W of the second and third semiconductor elements QB and QC to the first semiconductor element QM is 1: 1000.

【0031】図11において、温度センサ121はポリ
シリコン等で構成した複数個のダイオードが直列接続さ
れてなり、温度センサ121は主半導体素子QAの近傍
に集積化されている。主半導体素子QAの接合温度が上
昇するにつれて、半導体チップの表面温度が上昇し、温
度センサ121の複数個のダイオードの順方向降下電圧
が次第に低下する。そして、複数個のダイオードの順方
向降下電圧の総和が、nMOSトランジスタQ51のゲ
ート電位が“L”レベルとされる電位まで下がると、n
MOSトランジスタQ51がオン状態からターンオフす
る。これにより、nMOSトランジスタQ54のゲート
電位が、主半導体素子QAのゲート制御端子Gの電位に
プルアップされ、nMOSトランジスタQ54がターン
オンする。このため、nMOSトランジスタQ53がタ
ーンオフし、nMOSトランジスタQ52がオフ状態か
らターンオンして、ラッチ回路122に“1”がラッチ
されることとなる。このとき、ラッチ回路122の出力
が“H”レベルとなって、過熱遮断用素子QSがオフ状
態からターンオンする。この結果、主半導体素子QAの
真のゲートTGと第2主電極(ソース電極)SA間が短
絡されて、主半導体素子QAがオン状態からターンオフ
して、過熱遮断されることとなる。
In FIG. 11, a temperature sensor 121 is formed by connecting a plurality of diodes made of polysilicon or the like in series, and the temperature sensor 121 is integrated near the main semiconductor element QA. As the junction temperature of the main semiconductor element QA increases, the surface temperature of the semiconductor chip increases, and the forward voltage drop of the plurality of diodes of the temperature sensor 121 gradually decreases. When the sum of the forward drop voltages of the plurality of diodes decreases to a potential at which the gate potential of the nMOS transistor Q51 is set to the “L” level, n
MOS transistor Q51 is turned off from the on state. Thereby, the gate potential of the nMOS transistor Q54 is pulled up to the potential of the gate control terminal G of the main semiconductor element QA, and the nMOS transistor Q54 is turned on. Therefore, the nMOS transistor Q53 is turned off, the nMOS transistor Q52 is turned on from the off state, and "1" is latched by the latch circuit 122. At this time, the output of the latch circuit 122 becomes “H” level, and the overheat cutoff element QS is turned on from the off state. As a result, the true gate TG of the main semiconductor element QA and the second main electrode (source electrode) SA are short-circuited, the main semiconductor element QA is turned off from the on state, and overheat is cut off.

【0032】図1に戻るが、本発明の実施の形態に係る
電流振動型遮断機能付きスイッチング・デバイスは、よ
り具体的には、nチャネル型の第2及び第3の半導体素
子QB,QC、抵抗R1,R2,R5,R331、ツェ
ナーダイオードZD1、ダイオードD1、第1比較器C
MP1、制御電圧供給手段としての駆動回路111、第
1の半導体素子QAの第2の主電極(ソース電極)に第
1の入力端子を接続し、第3の半導体素子QCの第2の
主電極(ソース電極)に第2の入力端子を接続した第2
比較器CMP411とを、主半導体素子(第1の半導体
素子)QAと共に同一半導体基板(半導体チップ)11
0上にモノリシックに搭載している。図1において、ツ
ェナーダイオードZD1は主半導体素子QAのゲート端
子Gとソース端子S間を12Vに保って、パワーデバイ
スQMの真のゲートTGに過電圧が印加されようとした
場合にこれをバイパスさせる機能を有する。
Returning to FIG. 1, the switching device with a current oscillation type cutoff function according to the embodiment of the present invention is more specifically an n-channel type second and third semiconductor element QB, QC, Resistors R1, R2, R5, R331, zener diode ZD1, diode D1, first comparator C
MP1, a drive circuit 111 as control voltage supply means, a first input terminal connected to the second main electrode (source electrode) of the first semiconductor element QA, and a second main electrode of the third semiconductor element QC (Source electrode) connected to the second input terminal
The comparator CMP 411 and the main semiconductor element (first semiconductor element) QA and the same semiconductor substrate (semiconductor chip) 11
It is monolithically mounted on the 0. In FIG. 1, the Zener diode ZD1 maintains the voltage between the gate terminal G and the source terminal S of the main semiconductor element QA at 12 V, and bypasses the overvoltage when the overvoltage is applied to the true gate TG of the power device QM. Having.

【0033】更に半導体チップ110の外部には、第1
の外部端子T17に接続された第1の基準抵抗Rr1、
第2の外部端子T16に接続された第2の基準抵抗Rr
2が設けられている。第1の基準抵抗Rr1及び第2の
基準抵抗Rr2のそれぞれの抵抗値は、第2及び第3の
半導体素子QB,QCと主半導体素子(第1の半導体素
子)QMのチャネル幅Wの比を考慮して、選定すれば良
い。例えば、上述したように、第2及び第3の半導体素
子QB,QCと主半導体素子(主MOSトランジスタ)
QMのチャネル幅Wの比を1:1000とした場合は、
負荷102の過負荷状態の抵抗値の1000倍の値とな
るように設定するのも一つの例である。この第1の基準
抵抗Rr1及び第2の基準抵抗Rr2の設定により、主
半導体素子QAに異常動作の過負荷電流が流れたときと
同じドレイン−ソース間電圧V を第2及び第3の半
導体素子QB,QCに発生させることが出来る。他の選
び方も可能である。この第1の基準抵抗Rr1及び第2
の基準抵抗Rr2のそれぞれの抵抗値の選び方により、
過小電流検出、ランプ断線検出、オープン検出等の種々
の測定とその制御が可能になる。
Further, outside the semiconductor chip 110, the first
The first reference resistor Rr1 connected to the external terminal T 17 of,
The second reference resistor Rr connected to the second external terminal T 16
2 are provided. The respective resistance values of the first reference resistor Rr1 and the second reference resistor Rr2 are determined by the ratio of the channel width W of the second and third semiconductor elements QB and QC to the main semiconductor element (first semiconductor element) QM. The selection should be made in consideration of the above. For example, as described above, the second and third semiconductor elements QB and QC and the main semiconductor element (main MOS transistor)
When the ratio of the channel width W of QM is 1: 1000,
One example is to set the resistance to be 1000 times the resistance of the load 102 in the overloaded state. By setting this first reference resistor Rr1 and second reference resistor Rr2, the main semiconductor element same drain as when overload current abnormal operation flows to QA - voltage V D S between the sources of the second and third It can be generated in the semiconductor elements QB and QC. Other choices are possible. The first reference resistor Rr1 and the second
Depending on how to select each resistance value of the reference resistor Rr2,
Various measurements such as undercurrent detection, lamp disconnection detection, and open detection can be performed and controlled.

【0034】一方、外部制御電極端子Tには、スイッ
チSW1及び抵抗R10が接続されている。そして、こ
の本発明の実施の形態に係る電流振動型遮断機能付きス
イッチング・デバイスは、ユーザ等がスイッチSW1を
オンさせることにより機能する。制御電圧供給手段とし
ての駆動回路111は、スイッチSW1のオン/オフ切
換えによる切換え信号に基づき、主半導体素子QA及び
基準デバイスQB,QCの制御電極にこれらを駆動制御
する信号を出力する。駆動回路111はBJTで構成し
ても良く、MOSトランジスタで構成しても良い(例え
ば、CMOSで構成することも可能である)。MOSト
ランジスタで駆動回路111を構成すれば、簡単なMO
Sトランジスタの製造プロセスで本発明の実施の形態に
係るパワーIC(電流振動型遮断機能付きスイッチング
・デバイス)を製造することが可能となる。又、BJT
で駆動回路111を構成すれば、BIMOS製造プロセ
スで本発明の実施の形態に係るパワーICを製造するこ
とが出来る。電源101の出力電圧VBは、例えば12
Vで、チャージポンプの出力電圧VPは、例えばVB+
10Vである。
On the other hand, the external control electrode terminal T 2, the switch SW1 and the resistor R10 is connected. The switching device with the current oscillation type cutoff function according to the embodiment of the present invention functions when a user or the like turns on the switch SW1. The drive circuit 111 as a control voltage supply means outputs a signal for driving and controlling these to the control electrodes of the main semiconductor element QA and the reference devices QB and QC based on a switching signal by turning on / off the switch SW1. The drive circuit 111 may be constituted by a BJT or a MOS transistor (for example, it may be constituted by a CMOS). If the drive circuit 111 is constituted by MOS transistors, a simple MO
The power IC according to the embodiment of the present invention (a switching device with a current oscillation type cutoff function) can be manufactured by the S transistor manufacturing process. Also, BJT
When the driving circuit 111 is configured by the above, the power IC according to the embodiment of the present invention can be manufactured by the BIMOS manufacturing process. The output voltage VB of the power supply 101 is, for example, 12
V, the output voltage VP of the charge pump is, for example, VB +
10V.

【0035】主半導体素子(第1の半導体素子)QAの
第1主電極(ドレイン電極)DAと第2及び第3の半導
体素子QB,QCの第1主電極(ドレイン電極)DB,
DCは、すべて外部入力端子Tに接続され、共通電位
に維持されている。主半導体素子(第1の半導体素子)
QAの第1主電極(ドレイン電極)DAと第2主電極
(ソース電極)SA間には抵抗R1と抵抗R2との直列
回路が接続されている。図1に示す第1比較器CMP1
の“+”入力端子には、主半導体素子QAの主電極間電
圧(ドレインD−ソースS間電圧)VDSを抵抗R1と
抵抗R2とで分圧した電圧が抵抗R5を介して供給され
ている。又、比較器CMP1の“−”入力端子には、第
1基準半導体素子QBのソース電圧VSBが供給されて
いる。“+”入力端子の信号レベルV>“−”入力端
子の信号レベルVのとき、比較器CMP1の出力は
“H”レベルとなり、駆動回路111は、主半導体素子
QAの制御電極(ゲート電極)に電圧を供給する。逆の
場合は、比較器CMP1の出力は“L”レベルとなり、
駆動回路111は、主半導体素子QAのゲート駆動をオ
フする。なお、後述のように、比較器CMP1は一定の
ヒステリシス特性を持っている。
The first main electrode (drain electrode) DA of the main semiconductor element (first semiconductor element) QA and the first main electrode (drain electrode) DB of the second and third semiconductor elements QB, QC
DC are all connected to the external input terminal T 1, it is maintained at a common potential. Main semiconductor element (first semiconductor element)
A series circuit of a resistor R1 and a resistor R2 is connected between a first main electrode (drain electrode) DA and a second main electrode (source electrode) SA of the QA. The first comparator CMP1 shown in FIG.
The the "+" input terminal, the main semiconductor element main electrode voltage voltage obtained by dividing by the (drain D- source S voltage) V DS between the resistor R1 and the resistor R2 of QA is supplied via a resistor R5 I have. The source voltage VSB of the first reference semiconductor element QB is supplied to the “−” input terminal of the comparator CMP1. "+" Signal level at the input terminal V +>"-" signal level at the input terminal V - when the output of the comparator CMP1 becomes the "H" level, the drive circuit 111, the control electrode (the gate of the main semiconductor element QA Electrode). In the opposite case, the output of the comparator CMP1 becomes “L” level,
The drive circuit 111 turns off the gate drive of the main semiconductor element QA. As described later, the comparator CMP1 has a certain hysteresis characteristic.

【0036】図8は、本発明の実施の形態に係る電流振
動型遮断機能付きスイッチング・デバイスの主半導体素
子(第1の半導体素子)QAに着目した、概念的な等価
回路図である。主半導体素子(第1の半導体素子)とし
ての主半導体素子QAの等価回路を、等価電流源g
、ドレイン抵抗r、ゲート・ソース間容量
、ゲート・ドレイン間容量CGD及びドレイン・
ソース間容量CDSを用いて簡略化して示している。こ
の主半導体素子QAの等価回路を使用した場合、電源1
01から負荷102への電力供給経路は、図8に示すよ
うな回路として表される。負荷102には電力供給経路
の配線インダクタンスL0と配線抵抗R0とを含む。
FIG. 8 is a conceptual equivalent circuit diagram focusing on a main semiconductor element (first semiconductor element) QA of a switching device having a current oscillation type cutoff function according to an embodiment of the present invention. The equivalent circuit of the main semiconductor element QA as a main semiconductor element (first semiconductor element) - equivalent current source g m
v i, drain resistance r d, the gate-source capacitance C G S, the gate-drain capacitance C GD and drain
This is simplified using the source-to-source capacitance CDS . When the equivalent circuit of the main semiconductor element QA is used, the power supply 1
The power supply path from 01 to the load 102 is represented as a circuit as shown in FIG. The load 102 includes a wiring inductance L0 and a wiring resistance R0 of the power supply path.

【0037】図7には、このような電力供給経路の一部
を成す主半導体素子QAのドレイン−ソース間電圧V
DSのオフ状態からオン状態へ遷移する際の立ち下がり
電圧特性を、負荷102若しくは主半導体素子QAと負
荷102間の配線が短絡の場合、基準負荷(通常動作)
の場合、負荷102が抵抗1kΩの場合について示す過
渡応答カーブである。立ち下がり特性は、本発明の実施
の形態に係る電力供給経路全体のインピーダンス、例え
ば、電源線が持つ配線インダクタンス、配線抵抗に応じ
た過渡応答をする。
FIG. 7 shows the drain-source voltage V of the main semiconductor element QA forming a part of such a power supply path.
The falling voltage characteristic when the DS transitions from the OFF state to the ON state is shown by the reference load (normal operation) when the wiring between the load 102 or the main semiconductor element QA and the load 102 is short-circuited.
Is a transient response curve shown when the load 102 has a resistance of 1 kΩ. The fall characteristic has a transient response according to the impedance of the entire power supply path according to the embodiment of the present invention, for example, the wiring inductance and the wiring resistance of the power supply line.

【0038】先ず、図7の負荷102の抵抗が1kΩの
ときのドレイン−ソース間電圧V の変化について、
次のように考察出来る。つまり、この測定で用いた主半
導体素子QAの特性により、例えば、ドレイン電流I
=12mA(電源電圧12V、負荷抵抗1kΩのとき)
において、真のゲート−ソース間電圧VTGSは、ほぼ
しきい値電圧Vth=1.6Vと仮定する。そして、図1
の駆動回路111による主半導体素子QAの真のゲート
TGへの充電は継続されるから、このまま行くと真のゲ
ート−ソース間電圧VTGSは上昇して行ってしまう。
しかし、ドレイン−ソース間電圧VDSが低下して、真
のゲート−ドレイン間の容量値CGDを増大させるの
で、真のゲート−ソース間電圧VTGSに達する電荷を
吸収する。即ち、ドレイン−ソース間電圧VDSは真の
ゲート−ソース間電圧VTGSに達した電荷が電位上昇
を生じさせないだけの容量を発生させ、真のゲート−ソ
ース間電圧VTGSは約1.6V(=Vth)に維持され
る。つまり、主半導体素子QAがオン状態に遷移した後
の各経過時点で、駆動回路111によってゲートGに送
られる充電電荷を吸収し、真のゲートTGの電圧V
TGSを一定に保つようなドレイン−ソース間電圧V
DSとなる。
[0038] First, the drain when the resistance of the load 102 in FIG. 7 is a 1 k [Omega - the variation of the source voltage V D S,
It can be considered as follows. That is, depending on the characteristics of the main semiconductor element QA used in this measurement, for example, the drain current ID
= 12mA (when power supply voltage is 12V and load resistance is 1kΩ)
It is assumed that the true gate-source voltage V TGS is approximately equal to the threshold voltage Vth = 1.6V. And FIG.
Since the charging of the true gate TG of the main semiconductor element QA by the drive circuit 111 is continued, the true gate-source voltage V TGS rises if this state is continued.
However, since the drain-source voltage VDS decreases and the true gate-drain capacitance value CGD increases, the charge that reaches the true gate-source voltage VTGS is absorbed. That is, the drain - source voltage V DS is true gate - charge reaches the source voltage V TGS is to generate a capacity sufficient not to cause potential increase, the true gate - source voltage V TGS is about 1.6V (= Vth). That is, at each lapse of time after the main semiconductor element QA transitions to the ON state, the charged charge sent to the gate G by the drive circuit 111 is absorbed, and the true gate TG voltage V
Drain-source voltage V that keeps TGS constant
DS .

【0039】ここで、負荷抵抗が1kΩより小さい負荷
Rに対応するドレイン−ソース間電圧VDSの図7の負
荷抵抗=1kΩの時の曲線からの差をΔVDSとする。
そして、その時点tにおける負荷Rに対応した真のゲー
ト−ソース間電圧をVTGS とする。即ち、 QGD=ΔVDS×CGD+(VTGSR−Vth)×CGS ・・・・・(1) 分の電荷に相当する電圧を、真のゲート−ソース間電圧
TGSRから引き去れば、真のゲート−ソース間電圧
TGSRは、ほぼしきい値電圧Vth=1.6Vになる
ことを意味する。換言すれば、真のゲート−ソース間電
圧VTGSRは、しきい値電圧Vth=1.6Vからこの
電荷QGD分に相当した電圧だけ電位が上昇しているこ
とを意味する。このことを式で示せば次式となる。
[0039] Here, the drain load resistance corresponding to 1 k [Omega lower load R - the difference from the curve when the load resistance = 1 k [Omega 7-source voltage V DS and [Delta] V DS.
Then, the true gate corresponding to the load R in the time t - the source voltage and V TGS R. That is, if a voltage corresponding to the charge of (1) is subtracted from the true gate-source voltage V TGSR , Q GD = ΔV DS × C GD + (V TGSR −Vth) × C GS. , The true gate-source voltage V TGSR substantially equals the threshold voltage Vth = 1.6V. In other words, the true gate-source voltage V TGSR means that the potential has increased from the threshold voltage Vth = 1.6 V by a voltage corresponding to the charge Q GD . This can be expressed by the following equation.

【0040】 (VTGSR−Vth)×CGS+((VTGSR−Vth)−ΔVDS)×CGD =(ΔVDS−(VTGSR−Vth))×CGD ・・・・・(2) VTGSR−Vth=ΔVDS×2CGD/(CGS+2CGD) ・・・・・(3) ∴ΔVDS=(VTGSR−Vth)・((CGS/2CGD)+1)・・・・・(4) 即ち、ΔVDSは(VTGSR−Vth)に比例する。な
お、ドレイン電流Iがゼロの時は真のゲートを充電す
る回路及びミラー容量だけでドレイン−ソース間電圧V
DSの曲線は決まるが、ドレイン電流Iが流れると、
回路全体のインダクタンスLにより逆起電力が発生
し、負荷抵抗が増大したのと同じ効果を与える。従っ
て、ドレイン電流Iが変化しているときは、インダク
タンス等価抵抗が発生し、デッドショートのように、負
荷の純抵抗値が非常に小さくなっても、負荷の等価イン
ピーダンスは、回路全体のインダクタンスLで決まる
一定値以下には下がらない。このため、ドレイン電流I
の立ち上り勾配は一定値に収れんし、真のゲート−ソ
ース間電圧VTGSの曲線も収れんすることとなる。
(V TGSR −Vth) × C GS + ((V TGSR −Vth) −ΔV DS ) × C GD = (ΔV DS − (V TGSR −Vth)) × C GD (2) V TGSR −Vth = ΔV DS × 2C GD / (C GS + 2C GD ) (3) ∴ΔV DS = (V TGSR −Vth) · ((C GS / 2C GD ) +1) (4) That is, ΔV DS is proportional to (V TGSR −Vth). When the drain current ID is zero, the drain-source voltage V is determined only by the circuit for charging the true gate and the Miller capacitance.
Although the curve of DS is determined, when the drain current ID flows,
Back electromotive force is generated by the inductance L C of the entire circuit, and the same effect as when the load resistance is increased is obtained. Therefore, when the drain current ID is changing, an inductance equivalent resistance is generated, and even when the pure resistance value of the load becomes very small as in the case of dead short, the equivalent impedance of the load is the inductance of the entire circuit. L not decrease below a certain value determined by C. Therefore, the drain current I
The rising slope of D falls to a constant value, and the curve of the true gate-source voltage V TGS also falls.

【0041】本発明の半導体装置(パワーIC)の第1
基準半導体素子QBと主半導体素子QAのチャネル幅W
の比をN2:N1(n=N1/N2=1000)として
カレントミラー回路を構成する場合は、主半導体素子Q
Aのソース電圧VSAと第1基準半導体素子QBのソー
ス電圧VSBが一致するとき、(主半導体素子のドレイ
ン電流IDQA)=1000×(第1基準半導体素子Q
Bのドレイン電流I QB)となる。従って、主半導体
素子QAのドレイン電流としてIDQA=5A、第1基
準半導体素子QBのドレイン電流としてIDQB=5m
Aがそれぞれ流れているときは、主半導体素子QA及び
第1基準半導体素子QBのそれぞれのドレイン−ソース
間電圧VDSは一致し、従って、真のゲート−ソース間
電圧V GSも一致する。即ち、VDSA=VDSB
TGSA=VTGSBとなる。ここで、VDSA,V
DSBはそれぞれ主半導体素子QA,第1基準半導体素
子QBのドレイン−ソース間電圧であり、VTGSA
TGSBはそれぞれ主半導体素子QA,第1基準半導
体素子QBの真のゲート−ソース間電圧である。
First Embodiment of Semiconductor Device (Power IC) of the Present Invention
Channel width W of reference semiconductor element QB and main semiconductor element QA
When the current mirror circuit is configured with the ratio of N2: N1 (n = N1 / N2 = 1000), the main semiconductor element Q
When the source voltage V SA of A and the source voltage V SB of the first reference semiconductor element QB match, (drain current I DQA of the main semiconductor element) = 1000 × (first reference semiconductor element Q
B drain current I D QB ). Therefore, I DQA = 5 A as the drain current of the main semiconductor element QA, and I DQB = 5 m as the drain current of the first reference semiconductor element QB.
When A is flowing, respectively, the drains of the main semiconductor element QA and the first reference semiconductor element QB - source voltage V DS is consistent, therefore, the true gate - also matches source voltage V T GS. That is, V DSA = V DSB ,
V TGSA = V TGSB . Here, V DSA , V
DSB is the drain-source voltage of the main semiconductor element QA and the first reference semiconductor element QB, respectively, and V TGSA ,
V TGSB is a true gate-source voltage of the main semiconductor element QA and the first reference semiconductor element QB, respectively.

【0042】従って、第1基準半導体素子QBが完全に
オン状態に遷移しているときは、基準抵抗Rrの両端に
ほぼ電源電圧VBが印加されると近似出来る。このた
め、主半導体素子QAに接続する5Aの負荷に等価な第
1基準半導体素子QBの負荷として、基準抵抗Rrの抵
抗値は、Rr=12V/5mA=2.4kΩとして決定
される。
Therefore, when the first reference semiconductor element QB is completely turned on, it can be approximated that the power supply voltage VB is substantially applied to both ends of the reference resistor Rr. Therefore, as a load of the first reference semiconductor element QB equivalent to a load of 5A connected to the main semiconductor element QA, the resistance value of the reference resistor Rr is determined as Rr = 12V / 5mA = 2.4 kΩ.

【0043】次に、MOSトランジスタの5極管特性
(ドレイン飽和特性)領域における本発明の電源線に用
いる半導体装置(パワーIC)の動作について説明す
る。主半導体素子QAがオン状態に遷移すると、ドレイ
ン電流IDQAは回路抵抗で決まる最終負荷電流値を目
指して立ち上がって行く。又、主半導体素子QAの真の
ゲート−ソース間電圧VTGSAは、ドレイン電流I
DQAで決まる値を取り、ドレイン−ソース間電圧V
DSAの低下によるコンデンサ容量CGDのミラー効果
でブレーキをかけられながら、これも立ち上がって行
く。更に、第1基準半導体素子QBは、主半導体素子Q
Aの決めるゲート電圧に従って、基準抵抗Rrを負荷抵
抗とするソースフォロアとして動作する。
Next, the operation of the semiconductor device (power IC) used for the power supply line of the present invention in the pentode characteristic (drain saturation characteristic) region of the MOS transistor will be described. When the main semiconductor element QA transitions to the ON state, the drain current IDQA rises toward the final load current value determined by the circuit resistance. The true gate-source voltage V TGSA of the main semiconductor element QA is equal to the drain current I
Taking the value determined by DQA , the drain-source voltage V
While being braked by the mirror effect of the capacitance of the capacitor C GD due to the decrease in DSA, this is also going to stand up. Further, the first reference semiconductor element QB is
In accordance with the gate voltage determined by A, it operates as a source follower using the reference resistance Rr as a load resistance.

【0044】又、主半導体素子QAの真のゲート−ソー
ス間電圧VTGSAは、ドレイン電流IDQAの増加に
応じて大きくなって行く。
The true gate-source voltage V TGSA of the main semiconductor device QA increases as the drain current IDQA increases.

【0045】 VDSA=VTGSA+VTGD ・・・・・ (5) VDSB=VTGSB+VTGD ・・・・・(6) の関係があるから、 VDSA−VDSB=VTGSA−VTGSB =(IDQA−n×IDQB)/gm ・・・・・(7) となる。但し、gは主半導体素子QAの伝達コンダク
タンス、n=N1/N2は主半導体素子QAと第1基準
半導体素子QBとのチャネル幅の比である。従って、ド
レイン−ソース間電圧の差VDSA−VDSBを検出す
ることにより、ドレイン電流の差(IDQA−n×I
DQB)を得ることが出来る。
V DSA = V TGSA + V TGD ・ ・ ・ ・ ・ (5) V DSB = V TGSB + V TGD From a relationship of ····· (6), V DSA -V DSB = V TGSA -V TGSB = (I DQA -n × I DQB) / g m become ..... (7). However, g m is the transconductance of the main semiconductor element QA, n = N1 / N2 is the main semiconductor element QA ratio of the channel width of the first reference semiconductor element QB. Accordingly, by detecting the difference V DSA -V DSB between the drain and the source, the difference between the drain currents (I DQA -n × I
DQB ) can be obtained.

【0046】第1基準半導体素子QBのドレイン−ソー
ス間電圧VDSBは、第1比較器CMP1の“−”入力
端子に入力される。又、主半導体素子QAのドレイン−
ソース間電圧VDSAはR1と抵抗R2で分圧した値V
が、抵抗R5を介して、第1比較器CMP1の“+”
入力端子に入力される。即ち、 V+=VDSA×R1/(R1+R2) ・・・・・(8) が第1比較器CMP1の“+”入力端子に入力されるこ
とになる。負荷側が正常状態の場合は、(Rr/n)<
Rとなって、V<VDSBとなり、主半導体素子QA
は、オン状態を維持する。ここで、Rは負荷抵抗の値で
ある。負荷側が過負荷になると、(Rr/n)>Rとな
り、更に、V>VDSBとなると、3極管特性領域
で、主半導体素子QAがターン・オフする。主半導体素
子QA及び第1基準半導体素子QBのそれぞれのソース
電位をVSA、VSBとすると、主半導体素子QAがオ
フ後、ソース電位VSA、VSBは、GNDに向かって
低下して行くので、VDSA,VDSBとも増加する。
ソース電位VSA、VSBが、GND電位に至る前に、
<VDSBの条件が成立して、再び主半導体素子Q
Aがターン・オンする。主半導体素子QAは、オン状態
に遷移した直後は、5極管特性領域(ピンチオフ領域)
にあり、その後3極管特性領域に向かってオン状態を続
けて行き、V>VDSBになるとターンオフする。こ
れが、オン/オフ動作の1サイクルである。一旦ターン
オフすると、オフ状態を維持し、逆に、一旦ターンオン
すると、オン状態を維持するのは、負荷回路のインダク
タンスによる。負荷回路のインダクタンスは、電流が変
化するときは、抵抗と等価な働きをする。電流が減少し
ているときは、インダクタンス等価抵抗の符号はマイナ
スとなって、負荷側抵抗を減少させる。一方、電流が増
加するときは、インダクタンス等価抵抗の符号がプラス
となって、負荷側抵抗を増大させる。このために、主半
導体素子QAが、一旦ターンオフすると、オフ状態を維
持し、ターンオンすると、オン状態を維持することにな
る。第1基準半導体素子QB側は、基準抵抗Rrが負荷
抵抗Rよりn=N1/N2倍大きいので、インダクタン
ス効果は無視出来るほど小さい。このため、第1基準半
導体素子QB側は、純抵抗回路として動作すると考えて
良い。
The drain-source voltage V DSB of the first reference semiconductor element QB is input to the “-” input terminal of the first comparator CMP1. The drain of the main semiconductor element QA
The source-to-source voltage V DSA is a value V divided by R1 and the resistor R2.
+ Is “+” of the first comparator CMP1 via the resistor R5.
Input to the input terminal. That is, V + = V DSA × R1 / (R1 + R2) (8) is input to the “+” input terminal of the first comparator CMP1. When the load side is in a normal state, (Rr / n) <
R, V + < VDSB , and the main semiconductor element QA
Maintain the ON state. Here, R is the value of the load resistance. When the load side is overloaded, (Rr / n)> R, and the further, when the V +> V DSB, in triode characteristic region, the main semiconductor element QA is turned off. Assuming that the source potentials of the main semiconductor element QA and the first reference semiconductor element QB are V SA and V SB , after the main semiconductor element QA is turned off, the source potentials V SA and V SB decrease toward GND. Therefore, both V DSA and V DSB increase.
Before the source potentials V SA and V SB reach the GND potential,
When the condition of V + <V DSB is satisfied, the main semiconductor element Q
A turns on. Immediately after transitioning to the ON state, the main semiconductor element QA has a pentode characteristic region (pinch-off region).
Then, the on state continues toward the triode characteristic region, and turns off when V + > V DSB . This is one cycle of the on / off operation. It is due to the inductance of the load circuit that once it is turned off, the off state is maintained, and once it is turned on, the on state is maintained. The inductance of the load circuit acts equivalently to the resistance when the current changes. When the current is decreasing, the sign of the inductance equivalent resistance becomes negative, and the load side resistance is reduced. On the other hand, when the current increases, the sign of the inductance equivalent resistance becomes positive, and the load-side resistance increases. Therefore, once the main semiconductor element QA is turned off, the off state is maintained, and when the main semiconductor element QA is turned on, the on state is maintained. On the first reference semiconductor element QB side, since the reference resistance Rr is n = N1 / N2 times larger than the load resistance R, the inductance effect is negligibly small. For this reason, it can be considered that the first reference semiconductor element QB side operates as a pure resistance circuit.

【0047】なお、第1比較器CMP1では、ダイオー
ドD1と抵抗R5でヒステリシスが形成されている。主
半導体素子QAがオフ状態に遷移したとき、駆動回路1
11のシンクトランジスタによりゲート電位は接地さ
れ、ダイオードD1のカソード側電位は、VSA−0.
7V(ツェナーダイオードZD1の順方向電圧)になる
ので、ダイオードD1が導通する。この結果、抵抗R1
→抵抗R5→ダイオードD1の経路で電流が流れ、第1
比較器CMP1の“+”入力端子の信号レベルV は、
駆動回路111がオン制御しているときの上述の(8)
式の値より大きくなる。従って、オフ状態に遷移する直
前より小さい、特定のドレイン−ソース間電圧の差V
DSA−VDSBまで主半導体素子QAはオフ状態を維
持するが、その後、更にVDSAが大きくなることによ
り、第1比較器CMP1の“+”入力端子の信号レベル
が、VDSBより小さくなり、第1比較器CMP1
の出力は“L”レベルから“H”レベルに変化する。従
って、主半導体素子QAは再びオン状態に遷移させられ
ることとなる。なお、ヒステリシス特性の付け方にはい
ろいろな方法があるが、これはその一例である。
In the first comparator CMP1, the diode
Hysteresis is formed by the gate D1 and the resistor R5. main
When the semiconductor element QA transitions to the off state, the driving circuit 1
The gate potential is grounded by 11 sink transistors.
The cathode potential of the diode D1 is VSA-0.
7V (forward voltage of Zener diode ZD1)
Therefore, the diode D1 conducts. As a result, the resistance R1
→ A current flows through the path of the resistor R5 → the diode D1, and the first
The signal level V of the "+" input terminal of the comparator CMP1 +Is
The above (8) when the drive circuit 111 controls the ON state.
It is larger than the value of the expression. Therefore, immediately after the transition to the off state
Specific drain-source voltage difference V, smaller than before
DSA-VDSBThe main semiconductor device QA remains off until
But then VDSABy increasing
The signal level of the "+" input terminal of the first comparator CMP1.
V+Is VDSBSmaller than the first comparator CMP1
Changes from "L" level to "H" level. Obedience
Therefore, the main semiconductor element QA is again turned on.
The Rukoto. Note that the hysteresis characteristics
There are various methods, but this is one example.

【0048】主半導体素子QAがオフ状態に遷移すると
きのドレイン−ソース間電圧VDS をしきい値V
DSAthとすると、次式が成立する。つまり、 VDSAth−VDSB=R2/R1×VDSB ・・・・・(9) となる。(9)式は、過電流判定値を示し、3極管特性
領域(オーミック特性領域)及び5極管特性領域(ドレ
イン飽和領域)において成立する。
The drain of when the main semiconductor element QA transition to the OFF state - source voltage V DS A threshold V
Assuming DSAth , the following equation holds. That is, V DSAth −V DSB = R2 / R1 × V DSB (9) Equation (9) indicates an overcurrent determination value, and is satisfied in a triode characteristic region (ohmic characteristic region) and a pentode characteristic region (drain saturated region).

【0049】次に、3極管特性(線型特性)領域におけ
る動作について説明する。電源線が正常な状態で、主半
導体素子QAがオン状態に遷移すると、主半導体素子Q
Aは連続的にオン状態を維持することとなる。このた
め、真のゲート−ソース間電圧VTGSA、VTGSB
がピンチオフ電圧に達した後は、主半導体素子QA,第
1基準半導体素子QB,第2基準半導体素子QCとも3
極管特性領域で動作する。本発明の電源線に用いる半導
体装置においては、第1基準半導体素子QBと主半導体
素子QAのチャネル幅Wの比を1:nとしてカレントミ
ラー回路を構成しているので、第1基準半導体素子QB
のオン抵抗RDS(ON)Bは、主半導体素子QAのオ
ン抵抗RDS(ON)Aのn倍である(R
DS(ON)B=n・R DS(ON)A)。一方、第1
基準半導体素子QBのソース電位と第1主半導体素子Q
Aのソース電位とが等しければ、第1基準半導体素子Q
Bのドレイン電流IDQBは、主半導体素子QAのドレ
イン電流IDQAの1/n倍である(I QB=(1/
n)・IDQA)。5Aクラスの半導体素子の代表的な
オン抵抗R DS(ON)を参考にすれば、例えば、主半
導体素子QAのオン抵抗RDS(O N)Aを、ゲート−
ソース間電圧VGS=10Vのとき、RDS(ON)A
=30mΩであると仮定出来る。n=N1/N2=10
00とし、電源電圧VB=12V、基準抵抗Rr=2.
4kΩとすれば、 VDSB=IDQB×(n・RDS(ON)A)=5[mA]×30[Ω] =0.15[V] ・・・・・(10) VDSA=IDQA×30[mΩ] ・・・・・(11) VDSA−VDSB=30[mΩ]×(IDQA−5[A]) ・・・・・(12) となる。
Next, in the triode characteristic (linear characteristic) region,
The operation will be described. Check that the main line is
When the conductor element QA transitions to the ON state, the main semiconductor element Q
A continuously maintains the ON state. others
The true gate-source voltage VTGSA, VTGSB
After reaching the pinch-off voltage, the main semiconductor element QA,
Both the first reference semiconductor element QB and the second reference semiconductor element QC are 3
Operates in the tube characteristic region. Semiconductor used for the power line of the present invention
In the body device, the first reference semiconductor element QB and the main semiconductor
Assuming that the ratio of the channel width W of the element QA is 1: n,
The first reference semiconductor element QB
ON resistance R ofDS (ON) BIs the main semiconductor element QA
Resistance RDS (ON) AN times (R
DS (ON) B= NR DS (ON) A). Meanwhile, the first
Source potential of reference semiconductor element QB and first main semiconductor element Q
If the source potential of A is equal to the first reference semiconductor element Q
B drain current IDQBIs the drain of the main semiconductor element QA.
In current IDQA1 / n times (ID QB= (1 /
n) · IDQA). Typical 5A class semiconductor device
ON resistance R DS (ON)If you refer to, for example, the main half
ON resistance R of conductive element QADS (O N) ATo the gate
Source voltage VGS= 10V, RDS (ON) A
= 30 mΩ. n = N1 / N2 = 10
00, the power supply voltage VB = 12 V, the reference resistance Rr = 2.
If 4 kΩ, then VDSB= IDQB× (n · RDS (ON) A) = 5 [mA] × 30 [Ω] = 0.15 [V] (10) VDSA= IDQA× 30 [mΩ] · · · · (11) VDSA-VDSB= 30 [mΩ] × (IDQA−5 [A]) (12)

【0050】又、負荷に異常が発生して、ドレイン電流
DQAが増加すると(12)式の値が大きくなり、過
電流判定値を超えると主半導体素子QAをオフ状態に遷
移させる。この場合、ピンチオフ点を経由して、上記の
5極管特性領域での動作状態を経て、オフ状態へ遷移す
る。そして、図1に示したダイオードD1と抵抗R5と
によるヒステリシスにより、一定時間経過後に、第1比
較器CMP1の“+”入力端子の信号レベルVがV
DSBより小さくなり、第1比較器CMP1の出力は
“L”レベルから“H”レベルに変化して、主半導体素
子QAを再びオン状態に遷移させることとなる。こうし
て、主半導体素子QAはオン状態及びオフ状態への遷移
を繰り返して、最終的に、過熱遮断回路120が動作
し、過熱遮断に至る。なお、過熱遮断に至る前に、電源
線が正常に復帰すれば(間欠的短絡故障の例)、主半導
体素子QAは連続的にオン状態を維持するようになる。
When an abnormality occurs in the load and the drain current IDQA increases, the value of equation (12) increases. When the overcurrent determination value is exceeded, the main semiconductor element QA is turned off. In this case, the state transits to the off state via the pinch-off point, the operation state in the pentode characteristic region described above, and the off state. Then, the signal level V + of the "+" input terminal of the first comparator CMP1 becomes V after a certain period of time due to the hysteresis by the diode D1 and the resistor R5 shown in FIG.
It becomes smaller than DSB , the output of the first comparator CMP1 changes from "L" level to "H" level, and the main semiconductor element QA is again turned on. In this way, the main semiconductor element QA repeats the transition to the ON state and the OFF state, and finally, the overheat cutoff circuit 120 operates to reach the overheat cutoff. If the power supply line returns to a normal state before the overheat interruption (an example of an intermittent short-circuit failure), the main semiconductor element QA continuously keeps on.

【0051】図9(a)は本発明の電源線に用いる半導
体装置(パワーIC)のドレイン電流Iを、図9
(b)は、対応するドレイン−ソース間電圧VDSをそ
れぞれ示す。図中、は過負荷の場合、は通常動作の
場合である。過負荷状態が発生している場合(図中)
には、上述のように主半導体素子QAのオン/オフ制御
を繰り返しを行って、ドレイン電流Iを大きく変動さ
せ、主半導体素子QAの周期的な発熱作用によって、主
半導体素子QAの過熱遮断を速めている。
FIG. 9A shows the drain current ID of the semiconductor device (power IC) used for the power supply line of the present invention,
(B) shows the corresponding drain-source voltage VDS . In the figure, indicates a case of overload, and indicates a case of normal operation. When an overload condition occurs (in the figure)
In this case, the on / off control of the main semiconductor element QA is repeated as described above to greatly change the drain current ID, and the periodic semiconductor heating action of the main semiconductor element QA causes the main semiconductor element QA to overheat. Hastened.

【0052】(実施の形態の変形例)上記のように、上
記の実施の形態によって記載したが、この開示の一部を
成す論述及び図面はこの発明を限定するものであると理
解すべきではない。この開示から当業者には様々な代替
実施の形態、実施例及び運用技術が明らかとなろう。
(Modification of Embodiment) As described above, the description has been given by the above embodiment. However, it should be understood that the description and drawings constituting a part of this disclosure limit the present invention. Absent. From this disclosure, various alternative embodiments, examples, and operation techniques will be apparent to those skilled in the art.

【0053】<第1変形例>例えば上記の実施の形態に
おいて、図2に示すようなオン/オフ回数積算回路30
4を図1及び図11のノードN51,N52,N53に
接続して、不完全短絡の場合の第1の半導体素子として
の主半導体素子QAの遮断を速めることが出来る。即
ち、主半導体素子(第1の半導体素子)QAのオン/オ
フ制御回数が所定回数に達したときに、オン/オフ回数
積算回路(回数制御手段)304により主半導体素子Q
Aをオフ制御させる動作が可能となる。
<First Modification> For example, in the above-described embodiment, the on / off frequency integration circuit 30 as shown in FIG.
4 can be connected to the nodes N51, N52, and N53 in FIGS. 1 and 11 to speed up the interruption of the main semiconductor element QA as the first semiconductor element in the case of an incomplete short circuit. That is, when the number of times of on / off control of the main semiconductor element (first semiconductor element) QA reaches a predetermined number, the main semiconductor element Q
The operation of turning off A can be performed.

【0054】図2に示すように、このオン/オフ回数積
算回路304は、図1に示すノードN53に接続された
抵抗R131,R132、図1のノードN52に接続さ
れたコンデンサC131、図11のノードN51に接続
されたダイオードD132、MOSトランジスタQ13
1、逆流阻止用ダイオードD131及び抵抗R133を
備えている。
As shown in FIG. 2, the on / off frequency integrating circuit 304 includes resistors R131 and R132 connected to the node N53 shown in FIG. 1, a capacitor C131 connected to the node N52 in FIG. Diode D132 and MOS transistor Q13 connected to node N51
1. It includes a backflow prevention diode D131 and a resistor R133.

【0055】過電流制御に入り、主半導体素子(第1の
半導体素子)QAのゲート電位が周期的に“H”レベル
になる度にコンデンサC131は抵抗R132及び逆流
阻止用ダイオードD131を介して充電される。MOS
トランジスタQ131のゲート電位は最初はしきい値以
下なのでオフ状態にあるが、コンデンサC131の充電
に伴ってゲート電位が上昇するとMOSトランジスタQ
131はオン状態に遷移する。MOSトランジスタQ1
31がオン状態に遷移すると、図11に示した温度セン
サ121のアノード側のノードN51が引き下げられる
ので、高温状態と同じ条件となって過熱遮断用MOSト
ランジスタQSがオン状態に遷移して、主半導体素子Q
Aを遮断する。
In the overcurrent control, each time the gate potential of the main semiconductor device (first semiconductor device) QA periodically goes to "H" level, the capacitor C131 is charged via the resistor R132 and the backflow prevention diode D131. Is done. MOS
Since the gate potential of the transistor Q131 is initially lower than the threshold value, the transistor Q131 is off, but when the gate potential rises with the charging of the capacitor C131, the MOS transistor Q131 is turned off.
131 changes to the ON state. MOS transistor Q1
When the transistor 31 changes to the on state, the node N51 on the anode side of the temperature sensor 121 shown in FIG. 11 is pulled down. Semiconductor element Q
Block A.

【0056】<第2変形例>又、図1のノードN53,
N62に図3に示す過熱遮断促進回路106を接続し
て、主半導体素子QAの遮断を速めるようにしても良
い。即ち、過不完全短絡の場合には、主半導体素子QA
のオン/オフ制御を繰り返し行って、主半導体素子QA
の周期的な発熱作用によって過熱遮断を機能させた場合
には、過熱遮断までの時間が相対的に長くなることが考
えられる。このような場合は過熱遮断促進回路106に
よって主半導体素子QAの遮断を速めるようにすれば良
い。
<Second Modification> The nodes N53 and N53 in FIG.
The overheat cutoff promotion circuit 106 shown in FIG. 3 may be connected to N62 to speed up the cutoff of the main semiconductor element QA. That is, in the case of an overcomplete short circuit, the main semiconductor element QA
By repeatedly performing on / off control of the main semiconductor element QA
When the overheat cutoff is caused to function by the periodic heat generation function, the time until the overheat cutoff may be relatively long. In such a case, the shutdown of the main semiconductor element QA may be accelerated by the overheat shutdown promotion circuit 106.

【0057】図3に示すように過熱遮断促進回路106
は、MOSトランジスタQ221、ダイオードD22
1、抵抗R221〜R223及びコンデンサC221を
備えて構成されている。過電流制御に入り、主半導体素
子QAのゲート電位が周期的に“H”レベルになる度に
コンデンサC221は抵抗R222及び逆流阻止用ダイ
オードD221を介して充電される。MOSトランジス
タQ221のゲート電位は最初はしきい値以下なのでオ
フ状態にあるが、コンデンサC221の充電に伴ってゲ
ート電位が上昇するとMOSトランジスタQ221はオ
ン状態に遷移する。抵抗R221を介してノードN62
に位置する端子TG(主半導体素子QAの真のゲート)
から接地電位(GND)に電流が流れ、端子TG(ノー
ドN62)に蓄積される電荷量が減少する。このため、
同じドレイン電流Iに対してもドレイン−ソース間電
圧VDSAが大きくなり、主半導体素子QAの電力消費
が増大して過熱遮断が早まることとなる。なお、抵抗R
221が小さいほど過熱遮断は早まる。又、抵抗R22
3はコンデンサC221の放電抵抗であり、R222≪
R223となるように設定するのが望ましい。
As shown in FIG.
Is a MOS transistor Q221, a diode D22
1, a resistor R221 to R223 and a capacitor C221. In the overcurrent control, the capacitor C221 is charged via the resistor R222 and the backflow prevention diode D221 every time the gate potential of the main semiconductor element QA periodically goes to "H" level. The gate potential of MOS transistor Q221 is initially at or below the threshold value and is in an off state. However, when the gate potential increases with charging of capacitor C221, MOS transistor Q221 transitions to an on state. The node N62 via the resistor R221
Terminal TG (true gate of main semiconductor element QA)
, A current flows to the ground potential (GND), and the amount of charge stored in the terminal TG (node N62) decreases. For this reason,
Even for the same drain current ID , the drain-source voltage V DSA increases, so that the power consumption of the main semiconductor element QA increases and the overheat cutoff is accelerated. The resistance R
The smaller 221 is, the earlier the overheat cutoff is. Also, the resistor R22
3 is a discharge resistance of the capacitor C221, and R222R
It is desirable to set R223.

【0058】<第3変形例>図4に示す突入電流マスク
回路303をノードN52,53,71に接続しても良
い。この突入電流マスク回路303は、ノードN71に
接続されたMOSトランジスタQ311,Q312、ノ
ードN53に接続されたダイオードD311、ノードN
52に接続された抵抗R313、コンデンサC311及
び抵抗R311、R312を備えて構成されている。こ
の突入電流マスク回路303において、主半導体素子Q
Aがオン状態に遷移すると、ゲート−ソース間電圧V
GSAがダイオードD311及び抵抗R312を介して
MOSトランジスタQ312のゲートに供給され、又同
じくゲート−ソース間電圧VGSAがダイオードD31
1及び抵抗R311を介してMOSトランジスタQ31
1のゲートに供給される。MOSトランジスタQ312
のゲートはコンデンサC311を介して主半導体素子Q
AのソースSA(ノードN52)に接続されており、主
半導体素子QAがオン状態に遷移した直後はコンデンサ
C311が未充電であるため、MOSトランジスタQ3
12のゲート電位が十分に上がらずMOSトランジスタ
Q312はオン状態に遷移出来ない。又、MOSトラン
ジスタQ311はMOSトランジスタQ312がオフ状
態にある間はオン状態にあり、コンパレータCMP1の
+端子(ノードN71)に供給される分圧点を主半導体
素子QAのソースSA(ノードN52)に結合させる。
そのため、コンパレータCMP1の出力は“H”レベル
に保たれて、大きな突入電流が流れても主半導体素子Q
Aはオフ状態に遷移しないことになる。
<Third Modification> Inrush current mask circuit 303 shown in FIG. 4 may be connected to nodes N52, N53 and N71. The inrush current mask circuit 303 includes MOS transistors Q311 and Q312 connected to the node N71, a diode D311 connected to the node N53, and a node N31.
52, a resistor R313, a capacitor C311 and resistors R311 and R312 are connected. In the inrush current mask circuit 303, the main semiconductor element Q
When A transitions to the ON state, the gate-source voltage V
GSA is supplied to the gate of the MOS transistor Q312 via the diode D311 and the resistor R312, and the gate-source voltage V GSA is also supplied to the diode D31.
1 and the MOS transistor Q31 via the resistor R311.
1 gate. MOS transistor Q312
Is connected to the main semiconductor element Q via a capacitor C311.
A is connected to the source SA of A (node N52), and immediately after the main semiconductor element QA transitions to the ON state, the capacitor C311 is not charged.
12, the gate potential of the MOS transistor Q312 cannot be turned on. The MOS transistor Q311 is on while the MOS transistor Q312 is off, and the voltage dividing point supplied to the + terminal (node N71) of the comparator CMP1 is applied to the source SA (node N52) of the main semiconductor element QA. Join.
Therefore, the output of the comparator CMP1 is kept at the “H” level, so that the main semiconductor element Q
A will not transition to the off state.

【0059】時間の経過により、コンデンサC311は
抵抗R312を介して充電されて行き、ついにはMOS
トランジスタQ312がオン状態に遷移する。これに伴
ってMOSトランジスタQ311がオフ状態に遷移し、
上記マスク状態が終了して、過電流検出制御が機能する
こととなる。なお抵抗R313は主半導体素子QAがオ
フ状態に遷移した後、コンデンサC311をリセットす
るための放電抵抗である。R312≪R313となるよ
うに設定してマスク時間に影響しないようにするのが望
ましい。又、マスク時間はR312×C311の時定数
で決定されるので、1チップ化する場合には外付けのコ
ンデンサC311の容量値を任意に変更することによ
り、マスク時間の調整が可能となる。
With the passage of time, the capacitor C311 is charged via the resistor R312, and finally the MOS transistor C311 is charged.
Transistor Q312 transitions to the on state. Accordingly, the MOS transistor Q311 transitions to the off state,
After the masking state ends, the overcurrent detection control functions. The resistor R313 is a discharge resistor for resetting the capacitor C311 after the main semiconductor element QA transitions to the off state. It is desirable to set R312≪R313 so as not to affect the mask time. Further, since the mask time is determined by the time constant of R312 × C311, the mask time can be adjusted by arbitrarily changing the capacitance value of the external capacitor C311 when forming one chip.

【0060】本発明の実施の形態に係る電流振動型遮断
機能付きスイッチング・デバイスの負荷102をオンさ
せると、安定状態の数倍から数十倍の突入電流が流れ
る。その突入電流が流れる期間は負荷102の種類や容
量(大きさ)によって異なり、だいたい3msecから20
msecである。この突入電流が流れる期間に、実施の形態
で説明したような過電流制御が行われると、負荷102
が定常状態に至るまでに時間を要してしまい、ライトの
点灯が遅れるなどの負荷自身の応答が悪くなる場合があ
る。図4に示す突入電流マスク回路303を図1の構成
に付加することによってこのような問題を解消すること
が出来る。
When the load 102 of the switching device having the current oscillation type interrupting function according to the embodiment of the present invention is turned on, an inrush current flows several times to several tens times of the stable state. The period during which the inrush current flows varies depending on the type and capacity (size) of the load 102, and is approximately 3 msec to 20 msec.
msec. If the overcurrent control described in the embodiment is performed during the period when the rush current flows, the load 102
Takes a long time to reach a steady state, and the response of the load itself may be poor, such as a delay in lighting of the light. Such a problem can be solved by adding the inrush current mask circuit 303 shown in FIG. 4 to the configuration of FIG.

【0061】<第4変形例>半導体チップ110の周辺
部に設けた第1の外部端子T17及び第2の外部端子T
16には種々の基準抵抗が付加出来る。これらの第1の
外部端子T17及び第2の外部端子T16は、半導体チ
ップ110を内蔵(封止)したパッケージのピンとして
存在するので、セラミック、ガラスエポキシ等の絶縁性
基板や絶縁金属基板等を用いたハイブリッドICの形態
で、これらのピンに種々の抵抗を付加することが可能で
ある。
<Fourth Modification> A first external terminal T 17 and a second external terminal T provided around the semiconductor chip 110 are described.
Various reference resistors can be added to 16 . These first external terminal T 17 and the second external terminal T 16, since there as a pin of the internal (sealed) packages the semiconductor chip 110, a ceramic, an insulating substrate or an insulating metal substrate such as glass epoxy It is possible to add various resistors to these pins in the form of a hybrid IC using the same.

【0062】図5は第2の外部端子T16に複数の第2
の基準抵抗Rr2,Rr3,・・・・・,Rrnを並列に接
続し、スイッチS2,S3,・・・・・,Snで切換えるこ
とによりその値を所望の値にする例を示した。なお、こ
れらの複数の第2の基準抵抗Rr2,Rr3,・・・・・,
Rrnをチップ110の内部に設け、エキシマレーザ等
を照射し、不要の抵抗をブローにより除外し、所望の値
を実現しても良い。又、第1の外部端子T17に複数の
第2の基準抵抗Rr2,Rr3,・・・・・,Rrnを並列
に接続し、スイッチS2,S3,・・・・・,Snで切換え
るように構成しても良い。
[0062] Figure 5 is a second plurality of second external terminal T 16
, Rrn are connected in parallel, and the values are set to desired values by switching with switches S2, S3,..., Sn. The plurality of second reference resistors Rr2, Rr3,.
Rrn may be provided inside the chip 110, irradiated with an excimer laser or the like, and unnecessary resistance may be removed by blowing to achieve a desired value. The first external terminal T 17 a plurality of second reference resistance Rr2, Rr3, · · · · ·, connecting the Rrn in parallel, switches S2, S3, · · · · ·, as switched Sn You may comprise.

【0063】又、図6に示すように、第2の外部端子T
16に(若しくは・及び第1の外部端子T17に)可変
の基準抵抗Rvを接続して、その値を所望の値にしても
良い。
As shown in FIG. 6, the second external terminal T
16 (or in-and first external terminal T 17) to connect the variable reference resistor Rv, it may be the value to the desired value.

【0064】図5又は図6に示すような構成において、
第1の基準抵抗Rr1及び第2の基準抵抗Rr2,Rr
3,・・・・・,Rrn(若しくはRv)を自在に設定する
ことにより、外部出力端子Tに種々の負荷を接続した
場合においても、正常動作の負荷電流が流れたときと同
じドレイン−ソース間電圧VDSを第2及び第3の半導
体素子QB,QCに発生させることが出来る。従って、
この第1の基準抵抗Rr1及び第2の基準抵抗Rr2,
Rr3,・・・・・,Rrn(若しくはRv)のそれぞれの
抵抗値の選び方により、過小電流検出、ランプ断線検
出、オープン検出等の種々の測定とその制御が可能にな
る。
In the configuration as shown in FIG. 5 or FIG.
First reference resistance Rr1 and second reference resistances Rr2, Rr
3, ..., by setting freely RRN (or Rv), in case of connecting the various loads to the external output terminal T 3 also, the same drain and when the load current in normal operation is flowing - source voltage V DS the second and third semiconductor elements QB, it is possible to generate the QC. Therefore,
The first reference resistance Rr1 and the second reference resistance Rr2
By selecting the respective resistance values of Rr3,..., Rrn (or Rv), various measurements such as undercurrent detection, lamp disconnection detection, and open detection can be performed and controlled.

【0065】第1の外部端子T17若しくは/及び第2
の外部端子T16に接続する基準抵抗はオーミックな特
性(線形特性)の抵抗である必要はない。負荷の有する
非線形特性をアナログ的にシミュレートした非線形特性
を基準抵抗として与えれば、ランプの特性等のチェック
等の、より広範な用途に対応した機能を付加出来る。
The first external terminal T 17 and / or the second
Reference resistor connected to the external terminal T 16 need not be a resistance of the ohmic characteristic (linear characteristic). If a non-linear characteristic obtained by simulating the non-linear characteristic of the load in an analog manner is given as a reference resistance, a function corresponding to a wider range of uses, such as checking the characteristics of a lamp, can be added.

【0066】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。従っ
て、本発明の技術的範囲は上記の説明から妥当な特許請
求の範囲に係る発明特定事項によってのみ定められるも
のである。
As described above, the present invention naturally includes various embodiments and the like not described herein. Therefore, the technical scope of the present invention is determined only by the invention specifying matters according to the claims that are appropriate from the above description.

【0067】[0067]

【発明の効果】本発明のスイッチング回路によれば、従
来のシャント抵抗を不要として、完全短絡による過電流
のみならず、ある程度の短絡抵抗を持つ不完全短絡など
のレアショートが発生した場合の異常電流をも簡単、且
つ正確に検出出来る。
According to the switching circuit of the present invention, the conventional shunt resistor is unnecessary, and not only an overcurrent due to a complete short circuit, but also an abnormality when a rare short circuit such as an incomplete short circuit having a certain short circuit resistance occurs. The current can be detected easily and accurately.

【0068】又、本発明のスイッチング回路によれば、
第1の基準抵抗若しくは/及び第2の基準抵抗のそれぞ
れの抵抗値の選び方により、過小電流検出、ランプ断線
検出、オープン検出等の種々の測定とその制御が可能に
なる。
According to the switching circuit of the present invention,
Depending on how to select the respective resistance values of the first reference resistance and / or the second reference resistance, various measurements such as undercurrent detection, lamp disconnection detection, and open detection, and their control can be performed.

【0069】更に、本発明のスイッチング・デバイスに
よれば、従来のシャント抵抗を不要として装置の熱損失
を抑え、又、完全短絡による過電流のみならず、ある程
度の短絡抵抗を持つ不完全短絡などのレアショートが発
生した場合の異常電流をも簡単、且つ正確に検出出来
る。
Further, according to the switching device of the present invention, the heat loss of the device is suppressed by eliminating the need for the conventional shunt resistor, and not only an overcurrent due to a complete short circuit but also an incomplete short circuit having a certain degree of short circuit resistance. An abnormal current when a rare short circuit occurs can be easily and accurately detected.

【0070】又、マイコンが不要であるため、特に、主
半導体素子となる半導体スイッチの制御回路部を同一半
導体基板上にモノリシックに集積化した場合は、チップ
面積を縮小出来るとともに、装置コストを大幅に削減す
ることが出来る。
Further, since a microcomputer is not required, the chip area can be reduced and the device cost can be significantly reduced, particularly when the control circuit of the semiconductor switch as the main semiconductor element is monolithically integrated on the same semiconductor substrate. Can be reduced.

【0071】更に、本発明のスイッチング・デバイスに
よれば、第1の外部端子、第2の外部端子に接続する第
1の基準抵抗、第2の基準抵抗のそれぞれの抵抗値の選
び方により、過小電流検出、ランプ断線検出、オープン
検出等の種々の測定とその制御が可能になる。
Further, according to the switching device of the present invention, the value of each of the first reference resistor and the second reference resistor connected to the first external terminal and the second external terminal can be reduced by selecting the respective resistance values. Various measurements, such as current detection, lamp disconnection detection, and open detection, and their control can be performed.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施の形態に係る電流振動型遮断機能
付きスイッチング・デバイスの回路構成図である。
FIG. 1 is a circuit configuration diagram of a switching device with a current oscillation type cutoff function according to an embodiment of the present invention.

【図2】本発明の変形例1に係る電流振動型遮断機能付
きスイッチング・デバイスに用いるオン/オフ回数積算
回路の回路構成図である。
FIG. 2 is a circuit configuration diagram of an on / off frequency integration circuit used in a switching device with a current oscillation type interruption function according to a first modification of the present invention.

【図3】本発明の変形例2に係る電流振動型遮断機能付
きスイッチング・デバイスに用いる過熱遮断促進回路の
回路構成図である。
FIG. 3 is a circuit configuration diagram of an overheat cutoff promotion circuit used in a switching device having a current oscillation type cutoff function according to a second modification of the present invention.

【図4】本発明の変形例3に係る電流振動型遮断機能付
きスイッチング・デバイスに用いる突入電流マスク回路
の回路構成図である。
FIG. 4 is a circuit configuration diagram of an inrush current mask circuit used in a switching device with a current oscillation type cutoff function according to a third modification of the present invention.

【図5】本発明の変形例4に係る電流振動型遮断機能付
きスイッチング回路の回路構成図である(その1)。
FIG. 5 is a circuit configuration diagram of a switching circuit with a current oscillation type cutoff function according to a fourth modification of the present invention (part 1).

【図6】本発明の変形例4に係る電流振動型遮断機能付
きスイッチング回路の回路構成図である(その2)。
FIG. 6 is a circuit configuration diagram of a switching circuit with a current oscillation type cutoff function according to a fourth modification of the present invention (part 2).

【図7】本発明の実施の形態に係る電流振動型遮断機能
付きスイッチング・デバイスが利用する原理を説明する
説明図であり、オフ状態からオン状態への遷移時のドレ
イン−ソース間電圧の立ち下がり特性の説明図である。
FIG. 7 is an explanatory diagram for explaining the principle used by the switching device with a current oscillation type interruption function according to the embodiment of the present invention, and shows the rise of the drain-source voltage at the time of transition from the off state to the on state; FIG. 4 is an explanatory diagram of a falling characteristic.

【図8】本発明の実施の形態に係る電流振動型遮断機能
付きスイッチング・デバイスの主半導体素子(第1の半
導体素子)に着目した概念的等価回路図である。
FIG. 8 is a conceptual equivalent circuit diagram focusing on a main semiconductor element (first semiconductor element) of a switching device with a current oscillation type interruption function according to an embodiment of the present invention.

【図9】図9(a)は、本発明の実施の形態に係る電流
振動型遮断機能付きスイッチング・デバイスにおける、
主半導体素子(第1の半導体素子)のドレイン電流の過
渡応答特性を、図9(b)は、対応するドレイン−ソー
ス間電圧の過渡応答特性を示す説明図である。
FIG. 9A is a diagram illustrating a switching device with a current oscillation type cutoff function according to an embodiment of the present invention.
FIG. 9B is an explanatory diagram showing a transient response characteristic of the drain current of the main semiconductor element (first semiconductor element), and FIG. 9B is a graph showing a corresponding transient response characteristic of the drain-source voltage.

【図10】従来の半導体スイッチの回路構成図である。FIG. 10 is a circuit configuration diagram of a conventional semiconductor switch.

【図11】過熱遮断回路の回路構成図である。FIG. 11 is a circuit configuration diagram of an overheat cutoff circuit.

【符号の説明】[Explanation of symbols]

101 電源 102 負荷 106 過熱遮断促進回路 110 半導体チップ 111 駆動回路(制御手段) 120 過熱遮断回路 301 過電流検出部 302 電流Enable部 303 突入電流マスク回路(禁止手段) 304 オン/オフ回数積算回路(回数制御手段9 305 チャージポンプ部 306 遮断ラッチ回路 C131,C221,C311 コンデンサ CMP1 第1比較器 CMP411 第2比較器 D1,D131,D132,D221,D311 ダイ
オード QA 主半導体素子(第1の半導体素子) QF 温度センサ内蔵トランジスタ QB MOSトランジスタ(第2の半導体スイッチ) QC MOSトランジスタ(第3の半導体スイッチ) Q131,Q221,Q311,Q312 MOSトラ
ンジスタ RG 内部抵抗 R1,R2,R5,R131〜R133,R221〜R
223,R311〜R313,R331,R412,R
413 抵抗 Rr1 第1の基準抵抗 Rr2,Rr3,・・・・・,Rrn 基準抵抗(第2の基
準抵抗) T,T,T,T11〜T18 入出力端子 ZD1 ツェナーダイオード
Reference Signs List 101 power supply 102 load 106 overheat cutoff promotion circuit 110 semiconductor chip 111 drive circuit (control means) 120 overheat cutoff circuit 301 overcurrent detection section 302 current enable section 303 inrush current mask circuit (prohibition means) 304 on / off number integration circuit (number of times) Control means 9 305 Charge pump section 306 Cutoff latch circuit C131, C221, C311 Capacitor CMP1 First comparator CMP411 Second comparator D1, D131, D132, D221, D311 Diode QA Main semiconductor element (first semiconductor element) QF Temperature Sensor built-in transistor QB MOS transistor (second semiconductor switch) QC MOS transistor (third semiconductor switch) Q131, Q221, Q311, Q312 MOS transistor RG Internal resistance R1, R2, R5 131~R133, R221~R
223, R311 to R313, R331, R412, R
413 resistance Rr1 first reference resistor Rr2, Rr3, ·····, Rrn reference resistor (second reference resistor) T 1, T 2, T 3, T 11 ~T 18 input and output terminals ZD1 Zener diode

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 第1、第2の主電極及び制御電極とを有
する第1の半導体素子と、 前記第1の半導体素子の第1の主電極、制御電極にそれ
ぞれ接続した第1の主電極、制御電極と、第2の主電極
とを有する第2の半導体素子と、 前記第1の半導体素子の第1の主電極、制御電極にそれ
ぞれ接続した第1の主電極、制御電極と、第2の主電極
とを有する第3の半導体素子と、 前記第1及び第2の半導体素子のそれぞれの主電極間電
圧を比較する第1比較器と、 前記第1の半導体素子の第2の主電極に第1の入力端子
を接続し、前記第3の半導体素子の第2の主電極に第2
の入力端子を接続した第2比較器と、 前記第1比較器の出力に応じて、前記第1乃至第3の半
導体素子のそれぞれの制御電極に制御電圧を供給する制
御電圧供給手段とから少なくともなり、前記第1の半導
体素子に流れる異常電流を検知して、異常電流発生時に
は前記第1の半導体素子をオン/オフ制御して電流振動
を生成し、この電流振動により、前記第1の半導体素子
の導通状態を遮断することを特徴とするスイッチング回
路。
A first semiconductor element having first and second main electrodes and a control electrode; and a first main electrode connected to the first main electrode and the control electrode of the first semiconductor element, respectively. A second semiconductor element having a control electrode, a second main electrode, a first main electrode, a control electrode connected to the first main electrode and the control electrode of the first semiconductor element, respectively. A third semiconductor element having two main electrodes; a first comparator for comparing the respective main electrode voltages of the first and second semiconductor elements; and a second main element of the first semiconductor element. A first input terminal is connected to the electrode, and a second main electrode of the third semiconductor element is connected to a second input terminal.
And a control voltage supply unit that supplies a control voltage to each control electrode of the first to third semiconductor elements according to an output of the first comparator. An abnormal current flowing through the first semiconductor element is detected, and when an abnormal current occurs, the first semiconductor element is turned on / off to generate a current oscillation, and the first semiconductor element is generated by the current oscillation. A switching circuit for interrupting a conduction state of an element.
【請求項2】 前記第1の半導体素子の第2の主電極に
接続した負荷、前記第2の半導体素子の第2の主電極に
接続した第1の基準抵抗、前記第3の半導体素子の第2
の主電極に接続した第2の基準抵抗を更に具備すること
を特徴とする請求項1記載のスイッチング回路。
2. A load connected to a second main electrode of the first semiconductor element, a first reference resistance connected to a second main electrode of the second semiconductor element, and a load connected to a second main electrode of the second semiconductor element. Second
2. The switching circuit according to claim 1, further comprising a second reference resistor connected to said main electrode.
【請求項3】 前記第2の基準抵抗は可変抵抗であるこ
とを特徴とする請求項2記載のスイッチング回路。
3. The switching circuit according to claim 2, wherein said second reference resistor is a variable resistor.
【請求項4】 前記第2の基準抵抗は非線形特性の抵抗
であることを特徴とする請求項2記載のスイッチング回
路。
4. The switching circuit according to claim 2, wherein said second reference resistor is a resistor having a non-linear characteristic.
【請求項5】 外部入力端子に接続した第1の主電極、
外部出力端子に接続した第2の主電極及び制御電極とを
有する第1の半導体素子と、 前記第1の半導体素子の第1の主電極、制御電極にそれ
ぞれ接続した第1の主電極、制御電極と、第1の外部端
子に接続した第2の主電極とを有する第2の半導体素子
と、 前記第1の半導体素子の第1の主電極、制御電極にそれ
ぞれ接続した第1の主電極、制御電極と、第2の外部端
子に接続した第2の主電極とを有する第3の半導体素子
と、 前記第1及び第2の半導体素子のそれぞれの主電極間電
圧を比較する第1比較器と、 前記第1の半導体素子の第2の主電極に第1の入力端子
を接続し、前記第3の半導体素子の第2の主電極に第2
の入力端子を接続した第2比較器と、 前記第1比較器の出力に応じて、前記第1乃至第3の半
導体素子のそれぞれの制御電極に制御電圧を供給する制
御電圧供給手段とから少なくともなり、前記外部出力端
子に接続される負荷に流れる異常電流を検知して、異常
電流発生時には前記第1の半導体素子をオン/オフ制御
して電流振動を生成し、この電流振動により、前記外部
入力端子・外部出力端子間の導通状態を遮断することを
特徴とするスイッチング・デバイス。
5. A first main electrode connected to an external input terminal,
A first semiconductor element having a second main electrode and a control electrode connected to an external output terminal; a first main electrode connected to a first main electrode and a control electrode of the first semiconductor element, respectively; A second semiconductor element having an electrode and a second main electrode connected to a first external terminal; and a first main electrode connected to a first main electrode and a control electrode of the first semiconductor element, respectively. A third semiconductor element having a control electrode, a second main electrode connected to a second external terminal, and a first comparison comparing respective main electrode voltages of the first and second semiconductor elements. A first input terminal is connected to a second main electrode of the first semiconductor element, and a second input terminal is connected to a second main electrode of the third semiconductor element.
And a control voltage supply unit that supplies a control voltage to each control electrode of the first to third semiconductor elements according to an output of the first comparator. An abnormal current flowing through a load connected to the external output terminal is detected, and when an abnormal current occurs, the first semiconductor element is controlled to be turned on / off to generate a current oscillation. A switching device for interrupting conduction between an input terminal and an external output terminal.
【請求項6】 前記第1乃至第3の半導体素子、前記第
1比較器及び制御電圧供給手段が同一半導体基板上に集
積化されていることを特徴とする請求項5記載のスイッ
チング・デバイス。
6. The switching device according to claim 5, wherein said first to third semiconductor elements, said first comparator, and control voltage supply means are integrated on the same semiconductor substrate.
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* Cited by examiner, † Cited by third party
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US10903831B2 (en) 2018-08-09 2021-01-26 Fuji Electric Co., Ltd. Semiconductor device

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