JP2000299628A

JP2000299628A - スイッチング回路及びスイッチング・デバイス

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Publication number: JP2000299628A
Application number: JP2000035767A
Authority: JP
Inventors: Shunzo Oshima; 俊藏大島
Original assignee: Yazaki Corp
Current assignee: Yazaki Corp
Priority date: 1999-02-14
Filing date: 2000-02-14
Publication date: 2000-10-24

Abstract

(57)【要約】【課題】シャント抵抗を不要とし、不完全短絡などの
レアショートの発生時の異常電流に対しても高速応答が
可能なスイッチング・デバイスを提供する。【解決手段】第１、第２、第３の半導体素子ＱＡ，Ｑ
Ｂ，ＱＣと、第１の半導体素子ＱＡの第２の主電極に第
１の入力端子を接続し、第３の半導体素子ＱＣの第２の
主電極に第２の入力端子を接続した第２比較器ＣＭＰ４
１１と、第１の半導体素子ＱＡ及び第２の半導体素子Ｑ
Ｂのそれぞれの主電極間電圧を比較する第１比較器ＣＭ
Ｐ１と、第１比較器ＣＭＰ１の出力に応じて、第１乃至
第３の半導体素子のそれぞれの制御電極に制御電圧を供
給する制御電圧供給手段１１１とから少なくとも構成さ
れている。異常電流発生時には第１の半導体素子ＱＡを
オン／オフ制御して電流振動を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチング回路
及びスイッチング・デバイスに係り、特に電源供給制御
装置に好適な半導体スイッチング・デバイスに関する。

【０００２】

【従来の技術】従来の電源供給制御装置に用いる半導体
スイッチング・デバイス（電力用半導体装置）として
は、例えば図１０に示すようなものがある。図１０に示
す電源供給制御装置は、自動車においてバッテリからの
電源を選択的に各負荷に供給して、負荷への電力供給を
温度センサ内蔵トランジスタＱＦにより制御する装置で
ある。図１０に示す電源供給制御装置は、出力電圧ＶＢ
を供給する電源１０１にシャント抵抗ＲＳの一端が接続
され、その他端に温度センサ内蔵トランジスタＱＦのド
レイン端子Ｄが接続されている。更に、温度センサ内蔵
トランジスタＱＦのソース端子Ｓには、負荷１０２が接
続されている。ここで、負荷１０２としては、自動車の
ヘッドライトやパワーウィンドウの駆動モータ等々該当
する。図１０に示す電源供給制御装置は、更に、シャン
ト抵抗ＲＳを流れる電流を検出してハードウェア回路に
より温度センサ内蔵トランジスタＱＦの駆動を制御する
ドライバ９０１と、ドライバ９０１でモニタした電流値
に基づいて温度センサ内蔵トランジスタＱＦの駆動信号
をオン／オフ制御するＡ／Ｄ変換器９０２及びマイコン
（ＣＰＵ）９０３とを備えている。温度センサ内蔵トラ
ンジスタＱＦは、その接合温度が規定以上の温度まで上
昇した場合には、内蔵するゲート遮断回路によって導通
状態を強制的にオフ制御する過熱遮断機能を備えてい
る。

【０００３】図１０において、ＺＤ１は温度センサ内蔵
トランジスタＱＦのゲート端子Ｇとソース端子Ｓ間を１
２Ｖに保って、パワーデバイスＱＭの真のゲートＴＧに
過電圧が印加されようとした場合にこれをバイパスさせ
るツェナーダイオードである。ドライバ９０１は、電流
モニタ回路としての差動増幅器９１１，９１３と、電流
制限回路としての差動増幅器９１２と、チャージポンプ
回路９１５と、マイコン９０３からのオン／オフ制御信
号及び電流制限回路からの過電流判定結果に基づき、内
部抵抗ＲＧを介して温度センサ内蔵トランジスタＱＦの
真のゲートＧを駆動する駆動回路９１４を備えて構成さ
れている。シャント抵抗ＲＳの電圧降下に基づき差動増
幅器９１２を介して、電流が判定値（上限）を超えたと
して過電流が検出された場合には、駆動回路９１４によ
って温度センサ内蔵トランジスタＱＦをオフ動作とし、
その後電流が低下して判定値（下限）を下回ったら温度
センサ内蔵トランジスタＱＦをオン動作させる。一方、
マイコン９０３は、電流モニタ回路（差動増幅器９１
１，９１３）を介して電流を常時モニタしており、正常
値を上回る異常電流が流れていれば、温度センサ内蔵ト
ランジスタＱＦの駆動信号をオフすることにより温度セ
ンサ内蔵トランジスタＱＦをオフ動作させる。なお、マ
イコン９０３からオフ制御の駆動信号が出力される前
に、温度センサ内蔵トランジスタＱＦの温度が規定値を
超えていれば、過熱遮断機能によって温度センサ内蔵ト
ランジスタＱＦはオフ動作となる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来の電源供給制御装置にあっては、電流検出を行うため
に電力の供給経路に直列接続されるシャント抵抗ＲＳを
必要とした構成であり、近年の負荷の大電流化により、
シャント抵抗の熱損失が無視出来ないという問題点があ
る。

【０００５】又、上述の過熱遮断機能や過電流制御回路
は、負荷１０２や配線にほぼ完全な短絡状態が発生して
大電流が流れる場合には機能するが、ある程度の短絡抵
抗を持つ不完全短絡などのレアショートを発生して小さ
い短絡電流が流れた場合には機能せず、電流のモニタ回
路を介してマイコン９０３により異常電流を検出して温
度センサ内蔵トランジスタＱＦをオフ制御するしかな
く、このような異常電流に対するマイコン制御による応
答性が悪いという事情もあった。

【０００６】又、シャント抵抗ＲＳやＡ／Ｄ変換器９０
２、マイコン９０３等が必要であるため、大きな実装ス
ペースが必要であり、又これらの比較的高価な物品によ
り装置コストが高くなってしまうという問題点もある。

【０００７】本発明の目的は、上記従来の問題点や事情
を解決することにあり、シャント抵抗を不要として、あ
る程度の短絡抵抗を持つ不完全短絡などのレアショート
が発生した場合の異常電流に対しても高速応答を可能と
し、集積化が容易なスイッチング回路を提供することに
ある。

【０００８】本発明の他の目的は、過小電流検出、ラン
プ断線検出、オープン検出等の種々の測定とその制御が
可能なスイッチング回路を提供することである。

【０００９】本発明の更に他の目的は、電流検出を行う
ために電力の供給経路に直接接続されるシャント抵抗を
不要として装置の熱損失を抑え、ある程度の短絡抵抗を
持つ不完全短絡などのレアショートが発生した場合の異
常電流に対しても高速応答を可能とし、集積化が容易で
安価な半導体スイッチング・デバイスを提供することで
ある。

【００１０】本発明の更に他の目的は、過小電流検出、
ランプ断線検出、オープン検出等の種々の測定とその制
御が可能な半導体スイッチング・デバイスを提供するこ
とである。

【００１１】

【課題を解決するための手段】本発明の第１の特徴は、
第１、第２の主電極及び制御電極とを有する第１の半導
体素子と、第１の半導体素子の第１の主電極、制御電極
にそれぞれ接続された第１の主電極、制御電極と、第２
の主電極とを有する第２の半導体素子と、第１の半導体
素子の第１の主電極、制御電極にそれぞれ接続された第
１の主電極、制御電極と、第２の主電極とを有する第３
の半導体素子と、第１及び第２の半導体素子のそれぞれ
の主電極間電圧を比較する第１比較器と、第１の半導体
素子の第２の主電極に第１の入力端子を接続し、第３の
半導体素子の第２の主電極に第２の入力端子を接続した
第２比較器と、第１比較器の出力に応じて、第１乃至第
３の半導体素子のそれぞれの制御電極に制御電圧を供給
する制御電圧供給手段とから少なくともなり、第１の半
導体素子に流れる異常電流を検知して、異常電流発生時
には第１の半導体素子をオン／オフ制御して電流振動を
生成し、この電流振動により、第１の半導体素子の導通
状態を遮断するスイッチング回路であることである。こ
こで、第１乃至第３の半導体素子としては、ＭＯＳトラ
ンジスタ、ＳＩＴ、或いはＢＪＴが使用可能である。
又、種々のＭＯＳ複合型デバイスやＩＧＢＴ等の他の絶
縁ゲート型パワーデバイスが使用可能である。これらの
半導体素子はｎチャネル型でもｐチャネル型でもかまわ
ない。又「第１主電極」とは、ＢＪＴやＩＧＢＴにおい
てはエミッタ電極又はコレクタ電極のいずれか一方、Ｍ
ＯＳトランジスタやＭＯＳＳＩＴ等の絶縁ゲート型トラ
ンジスタにおいてはソース電極又はドレイン電極のいず
れか一方を意味する。「第２主電極」とは、ＢＪＴやＩ
ＧＢＴにおいては上記第１主電極とはならないエミッタ
電極又はコレクタ電極のいずれか一方、絶縁ゲート型ト
ランジスタにおいては上記第１主電極とはならないソー
ス電極又はドレイン電極のいずれか一方を意味する。即
ち、第１主電極が、エミッタ電極であれば、第２主電極
はコレクタ電極であり、第１主電極がソース電極であれ
ば、第２主電極はドレイン電極である。又、「制御電
極」とはＢＪＴ、ＩＧＢＴ及び絶縁ゲート型トランジス
タのゲート電極を意味することは勿論である。

【００１２】上記の第１の半導体素子として例えばパワ
ーＭＯＳトランジスタを使用した場合、電力供給経路の
一部を成すパワーＭＯＳトランジスタの端子間電圧（ド
レイン−ソース間電圧）は、オフ状態からオン状態へ遷
移する際の（例えば、ｎチャネル型ＭＯＳトランジスタ
の場合の立ち下がり）電圧特性において、電力供給経路
及び負荷の状態、即ち、経路が持つ配線インダクタンス
並びに配線抵抗及び短絡抵抗に基づく時定数に応じて変
化する。例えば、短絡が発生していない通常動作では所
定電圧以下に速やかに収れんするが、完全短絡が発生し
ている場合には所定電圧以下にならない。又、ある程度
の短絡抵抗を持つ不完全短絡が発生している場合には、
所定電圧に収れんするものの収れんするまでに長い時間
を要する。

【００１３】本発明の第１の特徴は、このような半導体
素子におけるオフ状態からオン状態に遷移する際の過渡
的な半導体素子の電圧特性を利用している。つまり、第
１の半導体素子の端子間電圧と第２の半導体素子の端子
間電圧（基準電圧）との差を検出することによって、電
力供給経路の一部を成す第１の半導体素子の端子間電圧
（即ち、電力供給経路の電流）が正常状態から逸脱して
いる程度を判定するとものである。

【００１４】従って、電流検出を行うために電力の供給
経路に直列接続される従来のようなシャント抵抗を不要
とすることが出来、又、完全短絡による過電流のみなら
ず、ある程度の短絡抵抗を持つ不完全短絡などのレアシ
ョートが発生した場合の異常電流をも簡単に検出するこ
とが可能である。

【００１５】本発明の第１の特徴において、第１の半導
体素子の第２の主電極に接続された負荷、第２の半導体
素子の第２の主電極に接続された第１の基準抵抗、第３
の半導体素子の第２の主電極に接続された第２の基準抵
抗を更に具備することが好ましい。第１の半導体素子
と、第３の半導体素子とで、カレントミラー回路を構成
することにより、第２の基準抵抗に応じて、過小電流検
出、ランプ断線検出、オープン検出等の種々の測定が付
加出来る。

【００１６】従って、第２の基準抵抗を可変抵抗とすれ
ば、より広範な用途に対応した機能を付加出来る。可変
抵抗の変化の仕方は、連続的な変化でも良く、複数個の
基準抵抗を用意し、切換えて使うことによる離散的な変
化でもかまわない。

【００１７】第２の基準抵抗はオーミックな特性（線形
特性）の抵抗である必要はない。負荷の有する非線形特
性をシミュレートした特性を第２の基準抵抗として与え
れば、ランプの特性等チェック等のより広範な用途に対
応した機能を付加出来る。

【００１８】本発明の第２の特徴は、外部入力端子に接
続された第１の主電極、外部出力端子に接続された第２
の主電極及び制御電極とを有する第１の半導体素子と、
第１の半導体素子の第１の主電極、制御電極にそれぞれ
接続した第１の主電極、制御電極と、第１の外部端子に
接続した第２の主電極とを有する第２の半導体素子と、
第１の半導体素子の第１の主電極、制御電極にそれぞれ
接続した第１の主電極、制御電極と、第２の外部端子に
接続した第２の主電極とを有する第３の半導体素子と、
第１の半導体素子の第２の主電極に第１の入力端子を接
続し、第３の半導体素子の第２の主電極に第２の入力端
子を接続した第２比較器と、第１及び第２の半導体素子
のそれぞれの主電極間電圧を比較する第１比較器と、第
１比較器の出力に応じて、第１乃至第３の半導体素子の
それぞれの制御電極に制御電圧を供給する制御電圧供給
手段とから少なくともなり、外部出力端子に接続される
負荷に流れる異常電流を検知して、異常電流発生時には
第１の半導体素子をオン／オフ制御して電流振動を生成
し、この電流振動により、外部入力端子・外部出力端子
間の導通状態を遮断するスイッチング・デバイスである
ことである。

【００１９】本発明の第２の特徴において、第１乃至第
３の半導体素子、第１比較器及び制御電圧供給手段を同
一半導体基板上に集積化することが好ましい。

【００２０】半導体スイッチング・デバイスを構成する
第１の半導体素子として例えばパワーＭＯＳトランジス
タを使用した場合、電力供給経路の一部を成すパワーＭ
ＯＳトランジスタの端子間電圧（ドレイン−ソース間電
圧）は、オフ状態からオン状態へ遷移する際の（例え
ば、ｎチャネル型ＭＯＳトランジスタの場合の立ち下が
り）電圧特性において、電力供給経路及び負荷の状態、
即ち、経路が持つ配線インダクタンス並びに配線抵抗及
び短絡抵抗に基づく時定数に応じて変化する。例えば、
短絡が発生していない通常動作では所定電圧以下に速や
かに収れんするが、完全短絡が発生している場合には所
定電圧以下にならない。又、ある程度の短絡抵抗を持つ
不完全短絡が発生している場合には、所定電圧に収れん
するものの収れんするまでに長い時間を要する。

【００２１】本発明の第２の特徴は、このような半導体
素子におけるオフ状態からオン状態に遷移する際の過渡
的な半導体素子の電圧特性を利用している。つまり、第
１の半導体素子の端子間電圧と第２の半導体素子の端子
間電圧（基準電圧）との差を検出することによって、電
力供給経路の一部を成す第１の半導体素子の端子間電圧
（即ち、電力供給経路の電流）が正常状態から逸脱して
いる程度を判定すると同時に、第１及び第２の外部端子
にそれぞれ第１及び第２の基準抵抗を接続することによ
り、カレントミラー回路を構成し、過小電流検出、ラン
プ断線検出、オープン検出等の種々の測定が付加出来
る。この第２の基準抵抗を可変抵抗とすれば、より広範
な用途に対応した機能を付加出来る。

【００２２】従って、電流検出を行うために電力の供給
経路に直列接続される従来のようなシャント抵抗を不要
として装置の熱損失を抑えることが出来、又、完全短絡
による過電流のみならず、ある程度の短絡抵抗を持つ不
完全短絡などのレアショートが発生した場合の異常電流
をも簡単に検出可能である。更に、シャント抵抗を用い
ずに過電流の検出が可能であり、特に半導体スイッチン
グ・デバイスのオン／オフ制御をハードウェア回路で構
成した場合はマイコンも不要であるため、専有面積を縮
小出来るとともに、製造単価を削減可能である。

【００２３】又特に、第２及び第３の半導体素子の電流
容量が第１の半導体素子の電流容量よりも小さくなるよ
うに、それぞれの半導体素子を構成するユニットセル数
の比を決定すれば良い。このようなユニットセル数の選
択を行って、パワーＩＣの平面パターンのレイアウトを
設定することにより、第２及び第３の半導体素子の回路
構成を小型化出来、更に半導体チップの面積を縮小出来
るとともに、装置コストを大幅に削減出来る。

【００２４】

【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には同一又は類似の符号を付してい
る。

【００２５】本発明の実施の形態に係る電流振動型遮断
機能付きスイッチング・デバイスは、図１に示すよう
に、外部入力端子Ｔ_１に接続された第１の主電極ＤＡ、
外部出力端子Ｔ_３に接続された第２の主電極ＳＡ及び制
御電極ＧＡとを有する第１の半導体素子（主半導体素
子）ＱＡと、第１の半導体素子ＱＡの第１の主電極Ｄ
Ａ、制御電極ＧＡにそれぞれ接続された第１の主電極Ｄ
Ｂ、制御電極ＧＢと、第１の外部端子Ｔ_１７に接続され
た第２の主電極ＳＢとを有する第２の半導体素子（第１
基準半導体素子）ＱＢと、第１の半導体素子ＱＡの第１
の主電極ＤＡ、制御電極ＧＡにそれぞれ接続された第１
の主電極ＤＣ、制御電極ＧＣと、第２の外部端子Ｔ_１６
に接続された第２の主電極ＳＣとを有する第３の半導体
素子（第１基準半導体素子）ＱＣと、第１の半導体素子
ＱＡ及び第２の半導体素子ＱＢのそれぞれの主電極間電
圧を比較する第１比較器ＣＭＰ１と、第１の半導体素子
ＱＡの第２の主電極ＳＡに第１の入力端子を接続し、第
３の半導体素子ＱＣの第２の主電極ＳＣに第２の入力端
子を接続した第２比較器ＣＭＰ４１１と、第１比較器Ｃ
ＭＰ１の出力に応じて、第１乃至第３の半導体素子のそ
れぞれの制御電極に制御電圧を供給する制御電圧供給手
段１１１とから少なくとも構成されている。

【００２６】即ち、本発明の実施の形態に係る電流振動
型遮断機能付きスイッチング・デバイスは、主半導体素
子（パワーデバイス）となる第１の半導体素子ＱＡとこ
の主半導体素子（第１の半導体素子）ＱＡの異常電流を
検知して、異常電流発生時には主半導体素子ＱＡをオン
／オフ制御して電流振動を生成し、この電流振動によ
り、外部入力端子Ｔ_１と外部出力端子Ｔ_３間の導通状態
を遮断する制御回路とを同一基板上に集積化した半導体
集積回路である。基板としてセラミック、ガラスエポキ
シ等の絶縁性基板や絶縁金属基板等を用いたハイブリッ
ドＩＣの形態でも良いが、より好ましくは、同一半導体
基板（同一チップ）上にモノリシックに集積化したパワ
ーＩＣとすれば良い。

【００２７】通常、このパワーＩＣは、出力電圧ＶＢを
供給する電源１０１に外部入力端子Ｔ_１を、負荷１０２
に外部出力端子Ｔ_３を接続して動作する。図１に示すパ
ワーＩＣにおいて、感熱遮断機能を実現するために、主
半導体素子ＱＡの制御電極ＧＡと第２の主電極ＳＡ間に
は過熱遮断回路１２０が接続されている。この過熱遮断
回路としては、例えば、図１１に示した回路を用いれば
良い（以下の本発明の実施の形態においては、図１１に
示した過熱遮断回路を用いる場合で説明する）。なお、
オン／オフ回数積算回路（回数制御手段）を具備した場
合は、感熱遮断機能は必須ではない。この第１の半導体
素子としては、例えば、ＤＭＯＳ構造、ＶＭＯＳ構造、
或いはＵＭＯＳ構造のパワーＭＯＳトランジスタやこれ
らと類似な構造のＭＯＳＳＩＴが使用可能である。又、
ＥＳＴやＭＣＴ等のＭＯＳ複合型デバイスやＩＧＢＴ等
の他の絶縁ゲート型パワーデバイスが使用可能である。
更に、常にゲートを逆バイアスで使うのであれば、接合
型ＭＯＳトランジスタ、接合型ＳＩＴやＳＩサイリスタ
等も使用可能である。このパワーＩＣの主半導体素子Ｑ
Ａはｎチャネル型でもｐチャネル型でもかまわない。即
ち、本発明の実施の形態に係る電流振動型遮断機能付き
スイッチング・デバイスは、ｎチャネル型及びｐチャネ
ル型の両方が存在する。図１においては、同一半導体基
板上にモノリシックに集積化されたｎチャネル型電流振
動型遮断機能付きスイッチング・デバイスについて説明
する。

【００２８】ｎチャネル型の第１乃至第３の半導体素子
ＱＡ，ＱＢ，ＱＣは、それぞれ第１及び第２主電極から
なる主電極対をそれぞれ一組ずつ有する。例えば、主半
導体素子（第１の半導体素子）ＱＡの第１主電極ＤＡ及
び第２主電極ＳＡは、アルミニウム（Ａｌ）若しくはア
ルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）等の
金属薄膜より構成され、それぞれ高不純物密度領域であ
る第１及び第２主電極領域に接続されている。「第１主
電極領域」とは、ＩＧＢＴにおいてエミッタ領域又はコ
レクタ領域のいずれか一方、パワーＭＯＳトランジスタ
やパワーＭＯＳＳＩＴ等の絶縁ゲート型トランジスタ
（パワー絶縁ゲート型トランジスタ）においてはソース
領域又はドレイン領域のいずれか一方を意味する。「第
２主電極領域」とは、ＩＧＢＴにおいては上記第１主電
極領域とはならないエミッタ領域又はコレクタ領域のい
ずれか一方、パワー絶縁ゲート型トランジスタにおいて
は上記第１主電極領域とはならないソース領域又はドレ
イン領域のいずれか一方を意味する。即ち、第１主電極
領域が、エミッタ領域であれば、第２主電極領域はコレ
クタ領域であり、第１主電極領域がソース領域であれ
ば、第２主電極領域はドレイン領域である。又、「制御
電極」とはＩＧＢＴ及びパワー絶縁ゲート型トランジス
タのゲート電極を意味することは勿論である。主半導体
素子ＱＡと同様な電流電圧特性を有する第２及び第３の
半導体素子ＱＢ，ＱＣについても、同様に「主電極」及
び「制御電極」が定義される。

【００２９】図１１に示すこの過熱遮断回路１２０は、
主半導体素子ＱＡのゲート電極ＧＡに接続された過熱遮
断用ＭＯＳトランジスタＱＳと、この過熱遮断用ＭＯＳ
トランジスタＱＳのゲート電極に信号を入力するラッチ
回路１２２と、ラッチ回路１２２の状態を制御する温度
センサ１２１等から構成されている。つまり、半導体チ
ップ１１０の表面温度が規定以上の温度まで上昇したこ
とが温度センサ１２１によって検出された場合には、温
度センサ１２１からの検出情報により、ラッチ回路１２
２の状態が遷移し、この状態がラッチ回路１２２に保持
される。この結果、過熱遮断用ＭＯＳトランジスタＱＳ
がオン動作となり、主半導体素子ＱＡのゲート・ソース
間を短絡し、主半導体素子ＱＡを強制的にオフ制御す
る。

【００３０】主半導体素子ＱＡは、例えば、複数個のユ
ニットセル（単位セル）が並列接続されたマルチ・チャ
ネル構造のパワーデバイスを採用すれば良い。そして、
この主半導体素子ＱＡに並列接続されるように、第２及
び第３の半導体素子ＱＢ，ＱＣが、隣接する位置に配置
されている。この第２及び第３の半導体素子ＱＢ，ＱＣ
には、温度センサ、ラッチ回路或いは過熱遮断用ＭＯＳ
トランジスタＱＳ等の過熱遮断するための回路は必須で
はない。第２及び第３の半導体素子ＱＢ，ＱＣが、主半
導体素子（主ＭＯＳトランジスタ）ＱＭと同一プロセス
で、隣接位置に配置されているので、温度ドリフトやロ
ット間の不均一性の影響による互いの電気的特性のバラ
ツキを除去（削減）できる。第２及び第３の半導体素子
ＱＢ，ＱＣの電流容量が主ＭＯＳトランジスタの電流容
量よりも小さくなるように、第２及び第３の半導体素子
ＱＢ，ＱＣを構成する並列接続のユニットセル数を調整
している。例えば、第２及び第３の半導体素子ＱＢ，Ｑ
Ｃのユニットセル数１に対して、主半導体素子（主ＭＯ
Ｓトランジスタ）ＱＭのユニットセル数を１０００とな
るように構成することにより、第２及び第３の半導体素
子ＱＢ，ＱＣと第１の半導体素子ＱＭのチャネル幅Ｗの
比を１：１０００としている。

【００３１】図１１において、温度センサ１２１はポリ
シリコン等で構成した複数個のダイオードが直列接続さ
れてなり、温度センサ１２１は主半導体素子ＱＡの近傍
に集積化されている。主半導体素子ＱＡの接合温度が上
昇するにつれて、半導体チップの表面温度が上昇し、温
度センサ１２１の複数個のダイオードの順方向降下電圧
が次第に低下する。そして、複数個のダイオードの順方
向降下電圧の総和が、ｎＭＯＳトランジスタＱ５１のゲ
ート電位が“Ｌ”レベルとされる電位まで下がると、ｎ
ＭＯＳトランジスタＱ５１がオン状態からターンオフす
る。これにより、ｎＭＯＳトランジスタＱ５４のゲート
電位が、主半導体素子ＱＡのゲート制御端子Ｇの電位に
プルアップされ、ｎＭＯＳトランジスタＱ５４がターン
オンする。このため、ｎＭＯＳトランジスタＱ５３がタ
ーンオフし、ｎＭＯＳトランジスタＱ５２がオフ状態か
らターンオンして、ラッチ回路１２２に“１”がラッチ
されることとなる。このとき、ラッチ回路１２２の出力
が“Ｈ”レベルとなって、過熱遮断用素子ＱＳがオフ状
態からターンオンする。この結果、主半導体素子ＱＡの
真のゲートＴＧと第２主電極（ソース電極）ＳＡ間が短
絡されて、主半導体素子ＱＡがオン状態からターンオフ
して、過熱遮断されることとなる。

【００３２】図１に戻るが、本発明の実施の形態に係る
電流振動型遮断機能付きスイッチング・デバイスは、よ
り具体的には、ｎチャネル型の第２及び第３の半導体素
子ＱＢ，ＱＣ、抵抗Ｒ１，Ｒ２，Ｒ５，Ｒ３３１、ツェ
ナーダイオードＺＤ１、ダイオードＤ１、第１比較器Ｃ
ＭＰ１、制御電圧供給手段としての駆動回路１１１、第
１の半導体素子ＱＡの第２の主電極（ソース電極）に第
１の入力端子を接続し、第３の半導体素子ＱＣの第２の
主電極（ソース電極）に第２の入力端子を接続した第２
比較器ＣＭＰ４１１とを、主半導体素子（第１の半導体
素子）ＱＡと共に同一半導体基板（半導体チップ）１１
０上にモノリシックに搭載している。図１において、ツ
ェナーダイオードＺＤ１は主半導体素子ＱＡのゲート端
子Ｇとソース端子Ｓ間を１２Ｖに保って、パワーデバイ
スＱＭの真のゲートＴＧに過電圧が印加されようとした
場合にこれをバイパスさせる機能を有する。

【００３３】更に半導体チップ１１０の外部には、第１
の外部端子Ｔ_１７に接続された第１の基準抵抗Ｒｒ１、
第２の外部端子Ｔ_１６に接続された第２の基準抵抗Ｒｒ
２が設けられている。第１の基準抵抗Ｒｒ１及び第２の
基準抵抗Ｒｒ２のそれぞれの抵抗値は、第２及び第３の
半導体素子ＱＢ，ＱＣと主半導体素子（第１の半導体素
子）ＱＭのチャネル幅Ｗの比を考慮して、選定すれば良
い。例えば、上述したように、第２及び第３の半導体素
子ＱＢ，ＱＣと主半導体素子（主ＭＯＳトランジスタ）
ＱＭのチャネル幅Ｗの比を１：１０００とした場合は、
負荷１０２の過負荷状態の抵抗値の１０００倍の値とな
るように設定するのも一つの例である。この第１の基準
抵抗Ｒｒ１及び第２の基準抵抗Ｒｒ２の設定により、主
半導体素子ＱＡに異常動作の過負荷電流が流れたときと
同じドレイン−ソース間電圧Ｖ_Ｄ _Ｓを第２及び第３の半
導体素子ＱＢ，ＱＣに発生させることが出来る。他の選
び方も可能である。この第１の基準抵抗Ｒｒ１及び第２
の基準抵抗Ｒｒ２のそれぞれの抵抗値の選び方により、
過小電流検出、ランプ断線検出、オープン検出等の種々
の測定とその制御が可能になる。

【００３４】一方、外部制御電極端子Ｔ_２には、スイッ
チＳＷ１及び抵抗Ｒ１０が接続されている。そして、こ
の本発明の実施の形態に係る電流振動型遮断機能付きス
イッチング・デバイスは、ユーザ等がスイッチＳＷ１を
オンさせることにより機能する。制御電圧供給手段とし
ての駆動回路１１１は、スイッチＳＷ１のオン／オフ切
換えによる切換え信号に基づき、主半導体素子ＱＡ及び
基準デバイスＱＢ，ＱＣの制御電極にこれらを駆動制御
する信号を出力する。駆動回路１１１はＢＪＴで構成し
ても良く、ＭＯＳトランジスタで構成しても良い（例え
ば、ＣＭＯＳで構成することも可能である）。ＭＯＳト
ランジスタで駆動回路１１１を構成すれば、簡単なＭＯ
Ｓトランジスタの製造プロセスで本発明の実施の形態に
係るパワーＩＣ（電流振動型遮断機能付きスイッチング
・デバイス）を製造することが可能となる。又、ＢＪＴ
で駆動回路１１１を構成すれば、ＢＩＭＯＳ製造プロセ
スで本発明の実施の形態に係るパワーＩＣを製造するこ
とが出来る。電源１０１の出力電圧ＶＢは、例えば１２
Ｖで、チャージポンプの出力電圧ＶＰは、例えばＶＢ＋
１０Ｖである。

【００３５】主半導体素子（第１の半導体素子）ＱＡの
第１主電極（ドレイン電極）ＤＡと第２及び第３の半導
体素子ＱＢ，ＱＣの第１主電極（ドレイン電極）ＤＢ，
ＤＣは、すべて外部入力端子Ｔ_１に接続され、共通電位
に維持されている。主半導体素子（第１の半導体素子）
ＱＡの第１主電極（ドレイン電極）ＤＡと第２主電極
（ソース電極）ＳＡ間には抵抗Ｒ１と抵抗Ｒ２との直列
回路が接続されている。図１に示す第１比較器ＣＭＰ１
の“＋”入力端子には、主半導体素子ＱＡの主電極間電
圧（ドレインＤ−ソースＳ間電圧）Ｖ_ＤＳを抵抗Ｒ１と
抵抗Ｒ２とで分圧した電圧が抵抗Ｒ５を介して供給され
ている。又、比較器ＣＭＰ１の“−”入力端子には、第
１基準半導体素子ＱＢのソース電圧Ｖ_ＳＢが供給されて
いる。“＋”入力端子の信号レベルＶ_＋＞“−”入力端
子の信号レベルＶ₋のとき、比較器ＣＭＰ１の出力は
“Ｈ”レベルとなり、駆動回路１１１は、主半導体素子
ＱＡの制御電極（ゲート電極）に電圧を供給する。逆の
場合は、比較器ＣＭＰ１の出力は“Ｌ”レベルとなり、
駆動回路１１１は、主半導体素子ＱＡのゲート駆動をオ
フする。なお、後述のように、比較器ＣＭＰ１は一定の
ヒステリシス特性を持っている。

【００３６】図８は、本発明の実施の形態に係る電流振
動型遮断機能付きスイッチング・デバイスの主半導体素
子（第１の半導体素子）ＱＡに着目した、概念的な等価
回路図である。主半導体素子（第１の半導体素子）とし
ての主半導体素子ＱＡの等価回路を、等価電流源ｇ_ｍ・
ｖ_ｉ、ドレイン抵抗ｒ_ｄ、ゲート・ソース間容量
Ｃ_Ｇ _Ｓ、ゲート・ドレイン間容量Ｃ_ＧＤ及びドレイン・
ソース間容量Ｃ_ＤＳを用いて簡略化して示している。こ
の主半導体素子ＱＡの等価回路を使用した場合、電源１
０１から負荷１０２への電力供給経路は、図８に示すよ
うな回路として表される。負荷１０２には電力供給経路
の配線インダクタンスＬ０と配線抵抗Ｒ０とを含む。

【００３７】図７には、このような電力供給経路の一部
を成す主半導体素子ＱＡのドレイン−ソース間電圧Ｖ
_ＤＳのオフ状態からオン状態へ遷移する際の立ち下がり
電圧特性を、負荷１０２若しくは主半導体素子ＱＡと負
荷１０２間の配線が短絡の場合、基準負荷（通常動作）
の場合、負荷１０２が抵抗１ｋΩの場合について示す過
渡応答カーブである。立ち下がり特性は、本発明の実施
の形態に係る電力供給経路全体のインピーダンス、例え
ば、電源線が持つ配線インダクタンス、配線抵抗に応じ
た過渡応答をする。

【００３８】先ず、図７の負荷１０２の抵抗が１ｋΩの
ときのドレイン−ソース間電圧Ｖ_Ｄ _Ｓの変化について、
次のように考察出来る。つまり、この測定で用いた主半
導体素子ＱＡの特性により、例えば、ドレイン電流Ｉ_Ｄ
＝１２ｍＡ（電源電圧１２Ｖ、負荷抵抗１ｋΩのとき）
において、真のゲート−ソース間電圧Ｖ_ＴＧＳは、ほぼ
しきい値電圧Ｖth＝１．６Ｖと仮定する。そして、図１
の駆動回路１１１による主半導体素子ＱＡの真のゲート
ＴＧへの充電は継続されるから、このまま行くと真のゲ
ート−ソース間電圧Ｖ_ＴＧＳは上昇して行ってしまう。
しかし、ドレイン−ソース間電圧Ｖ_ＤＳが低下して、真
のゲート−ドレイン間の容量値Ｃ_ＧＤを増大させるの
で、真のゲート−ソース間電圧Ｖ_ＴＧＳに達する電荷を
吸収する。即ち、ドレイン−ソース間電圧Ｖ_ＤＳは真の
ゲート−ソース間電圧Ｖ_ＴＧＳに達した電荷が電位上昇
を生じさせないだけの容量を発生させ、真のゲート−ソ
ース間電圧Ｖ_ＴＧＳは約１．６Ｖ（＝Ｖth）に維持され
る。つまり、主半導体素子ＱＡがオン状態に遷移した後
の各経過時点で、駆動回路１１１によってゲートＧに送
られる充電電荷を吸収し、真のゲートＴＧの電圧Ｖ
_ＴＧＳを一定に保つようなドレイン−ソース間電圧Ｖ
_ＤＳとなる。

【００３９】ここで、負荷抵抗が１ｋΩより小さい負荷
Ｒに対応するドレイン−ソース間電圧Ｖ_ＤＳの図７の負
荷抵抗＝１ｋΩの時の曲線からの差をΔＶ_ＤＳとする。
そして、その時点ｔにおける負荷Ｒに対応した真のゲー
ト−ソース間電圧をＶ_ＴＧＳ _Ｒとする。即ち、Ｑ_GD＝ΔＶ_DS×Ｃ_GD＋（Ｖ_TGSR−Ｖth）×Ｃ_GS・・・・・（１）分の電荷に相当する電圧を、真のゲート−ソース間電圧
Ｖ_ＴＧＳＲから引き去れば、真のゲート−ソース間電圧
Ｖ_ＴＧＳＲは、ほぼしきい値電圧Ｖth＝１．６Ｖになる
ことを意味する。換言すれば、真のゲート−ソース間電
圧Ｖ_ＴＧＳＲは、しきい値電圧Ｖth＝１．６Ｖからこの
電荷Ｑ_ＧＤ分に相当した電圧だけ電位が上昇しているこ
とを意味する。このことを式で示せば次式となる。

【００４０】（Ｖ_TGSR−Ｖth）×Ｃ_GS＋（（Ｖ_TGSR−Ｖth）−ΔＶ_DS）×Ｃ_GD ＝（ΔＶ_DS−（Ｖ_TGSR−Ｖth））×Ｃ_GD・・・・・（２）Ｖ_TGSR−Ｖth＝ΔＶ_DS×２Ｃ_GD／（Ｃ_GS＋２Ｃ_GD）・・・・・（３） ∴ΔＶ_DS＝（Ｖ_TGSR−Ｖth)・((Ｃ_GS／２Ｃ_GD）＋１）・・・・・（４）即ち、ΔＶ_ＤＳは（Ｖ_ＴＧＳＲ−Ｖth）に比例する。な
お、ドレイン電流Ｉ_Ｄがゼロの時は真のゲートを充電す
る回路及びミラー容量だけでドレイン−ソース間電圧Ｖ
_ＤＳの曲線は決まるが、ドレイン電流Ｉ_Ｄが流れると、
回路全体のインダクタンスＬ_Ｃにより逆起電力が発生
し、負荷抵抗が増大したのと同じ効果を与える。従っ
て、ドレイン電流Ｉ_Ｄが変化しているときは、インダク
タンス等価抵抗が発生し、デッドショートのように、負
荷の純抵抗値が非常に小さくなっても、負荷の等価イン
ピーダンスは、回路全体のインダクタンスＬ_Ｃで決まる
一定値以下には下がらない。このため、ドレイン電流Ｉ
_Ｄの立ち上り勾配は一定値に収れんし、真のゲート−ソ
ース間電圧Ｖ_ＴＧＳの曲線も収れんすることとなる。

【００４１】本発明の半導体装置（パワーＩＣ）の第１
基準半導体素子ＱＢと主半導体素子ＱＡのチャネル幅Ｗ
の比をＮ２：Ｎ１（ｎ＝Ｎ１／Ｎ２＝１０００）として
カレントミラー回路を構成する場合は、主半導体素子Ｑ
Ａのソース電圧Ｖ_ＳＡと第１基準半導体素子ＱＢのソー
ス電圧Ｖ_ＳＢが一致するとき、（主半導体素子のドレイ
ン電流Ｉ_ＤＱＡ）＝１０００×（第１基準半導体素子Ｑ
Ｂのドレイン電流Ｉ_Ｄ _ＱＢ）となる。従って、主半導体
素子ＱＡのドレイン電流としてＩ_ＤＱＡ＝５Ａ、第１基
準半導体素子ＱＢのドレイン電流としてＩ_ＤＱＢ＝５ｍ
Ａがそれぞれ流れているときは、主半導体素子ＱＡ及び
第１基準半導体素子ＱＢのそれぞれのドレイン−ソース
間電圧Ｖ_ＤＳは一致し、従って、真のゲート−ソース間
電圧Ｖ_Ｔ _ＧＳも一致する。即ち、Ｖ_ＤＳＡ＝Ｖ_ＤＳＢ、
Ｖ_ＴＧＳＡ＝Ｖ_ＴＧＳＢとなる。ここで、Ｖ_ＤＳＡ，Ｖ
_ＤＳＢはそれぞれ主半導体素子ＱＡ，第１基準半導体素
子ＱＢのドレイン−ソース間電圧であり、Ｖ_ＴＧＳＡ，
Ｖ_ＴＧＳＢはそれぞれ主半導体素子ＱＡ，第１基準半導
体素子ＱＢの真のゲート−ソース間電圧である。

【００４２】従って、第１基準半導体素子ＱＢが完全に
オン状態に遷移しているときは、基準抵抗Ｒｒの両端に
ほぼ電源電圧ＶＢが印加されると近似出来る。このた
め、主半導体素子ＱＡに接続する５Ａの負荷に等価な第
１基準半導体素子ＱＢの負荷として、基準抵抗Ｒｒの抵
抗値は、Ｒｒ＝１２Ｖ／５ｍＡ＝２．４ｋΩとして決定
される。

【００４３】次に、ＭＯＳトランジスタの５極管特性
（ドレイン飽和特性）領域における本発明の電源線に用
いる半導体装置（パワーＩＣ）の動作について説明す
る。主半導体素子ＱＡがオン状態に遷移すると、ドレイ
ン電流Ｉ_ＤＱＡは回路抵抗で決まる最終負荷電流値を目
指して立ち上がって行く。又、主半導体素子ＱＡの真の
ゲート−ソース間電圧Ｖ_ＴＧＳＡは、ドレイン電流Ｉ
_ＤＱＡで決まる値を取り、ドレイン−ソース間電圧Ｖ
_ＤＳＡの低下によるコンデンサ容量Ｃ_ＧＤのミラー効果
でブレーキをかけられながら、これも立ち上がって行
く。更に、第１基準半導体素子ＱＢは、主半導体素子Ｑ
Ａの決めるゲート電圧に従って、基準抵抗Ｒｒを負荷抵
抗とするソースフォロアとして動作する。

【００４４】又、主半導体素子ＱＡの真のゲート−ソー
ス間電圧Ｖ_ＴＧＳＡは、ドレイン電流Ｉ_ＤＱＡの増加に
応じて大きくなって行く。

【００４５】Ｖ_DSA＝Ｖ_TGSA＋Ｖ_TGD ・・・・・（５）Ｖ_DSB＝Ｖ_TGSB＋Ｖ_TGD ・・・・・（６）の関係があるから、Ｖ_DSA−Ｖ_DSB＝Ｖ_TGSA−Ｖ_TGSB =(I_ＤＱＡ−ｎ×Ｉ_DQB）／ｇ_m ・・・・・（７）となる。但し、ｇ_ｍは主半導体素子ＱＡの伝達コンダク
タンス、ｎ＝Ｎ１／Ｎ２は主半導体素子ＱＡと第１基準
半導体素子ＱＢとのチャネル幅の比である。従って、ド
レイン−ソース間電圧の差Ｖ_ＤＳＡ−Ｖ_ＤＳＢを検出す
ることにより、ドレイン電流の差（Ｉ_ＤＱＡ−ｎ×Ｉ
_ＤＱＢ）を得ることが出来る。

【００４６】第１基準半導体素子ＱＢのドレイン−ソー
ス間電圧Ｖ_ＤＳＢは、第１比較器ＣＭＰ１の“−”入力
端子に入力される。又、主半導体素子ＱＡのドレイン−
ソース間電圧Ｖ_ＤＳＡはＲ１と抵抗Ｒ２で分圧した値Ｖ
_＋が、抵抗Ｒ５を介して、第１比較器ＣＭＰ１の“＋”
入力端子に入力される。即ち、Ｖ₊＝Ｖ_DSA×Ｒ１／（Ｒ１＋Ｒ２）・・・・・（８）が第１比較器ＣＭＰ１の“＋”入力端子に入力されるこ
とになる。負荷側が正常状態の場合は、（Ｒｒ／ｎ）＜
Ｒとなって、Ｖ_＋＜Ｖ_ＤＳＢとなり、主半導体素子ＱＡ
は、オン状態を維持する。ここで、Ｒは負荷抵抗の値で
ある。負荷側が過負荷になると、（Ｒｒ／ｎ）＞Ｒとな
り、更に、Ｖ_＋＞Ｖ_ＤＳＢとなると、３極管特性領域
で、主半導体素子ＱＡがターン・オフする。主半導体素
子ＱＡ及び第１基準半導体素子ＱＢのそれぞれのソース
電位をＶ_ＳＡ、Ｖ_ＳＢとすると、主半導体素子ＱＡがオ
フ後、ソース電位Ｖ_ＳＡ、Ｖ_ＳＢは、ＧＮＤに向かって
低下して行くので、Ｖ_ＤＳＡ，Ｖ_ＤＳＢとも増加する。
ソース電位Ｖ_ＳＡ、Ｖ_ＳＢが、ＧＮＤ電位に至る前に、
Ｖ_＋＜Ｖ_ＤＳＢの条件が成立して、再び主半導体素子Ｑ
Ａがターン・オンする。主半導体素子ＱＡは、オン状態
に遷移した直後は、５極管特性領域（ピンチオフ領域）
にあり、その後３極管特性領域に向かってオン状態を続
けて行き、Ｖ_＋＞Ｖ_ＤＳＢになるとターンオフする。こ
れが、オン／オフ動作の１サイクルである。一旦ターン
オフすると、オフ状態を維持し、逆に、一旦ターンオン
すると、オン状態を維持するのは、負荷回路のインダク
タンスによる。負荷回路のインダクタンスは、電流が変
化するときは、抵抗と等価な働きをする。電流が減少し
ているときは、インダクタンス等価抵抗の符号はマイナ
スとなって、負荷側抵抗を減少させる。一方、電流が増
加するときは、インダクタンス等価抵抗の符号がプラス
となって、負荷側抵抗を増大させる。このために、主半
導体素子ＱＡが、一旦ターンオフすると、オフ状態を維
持し、ターンオンすると、オン状態を維持することにな
る。第１基準半導体素子ＱＢ側は、基準抵抗Ｒｒが負荷
抵抗Ｒよりｎ＝Ｎ１／Ｎ２倍大きいので、インダクタン
ス効果は無視出来るほど小さい。このため、第１基準半
導体素子ＱＢ側は、純抵抗回路として動作すると考えて
良い。

【００４７】なお、第１比較器ＣＭＰ１では、ダイオー
ドＤ１と抵抗Ｒ５でヒステリシスが形成されている。主
半導体素子ＱＡがオフ状態に遷移したとき、駆動回路１
１１のシンクトランジスタによりゲート電位は接地さ
れ、ダイオードＤ１のカソード側電位は、Ｖ_ＳＡ−０．
７Ｖ（ツェナーダイオードＺＤ１の順方向電圧）になる
ので、ダイオードＤ１が導通する。この結果、抵抗Ｒ１
→抵抗Ｒ５→ダイオードＤ１の経路で電流が流れ、第１
比較器ＣＭＰ１の“＋”入力端子の信号レベルＶ _＋は、
駆動回路１１１がオン制御しているときの上述の（８）
式の値より大きくなる。従って、オフ状態に遷移する直
前より小さい、特定のドレイン−ソース間電圧の差Ｖ
_ＤＳＡ−Ｖ_ＤＳＢまで主半導体素子ＱＡはオフ状態を維
持するが、その後、更にＶ_ＤＳＡが大きくなることによ
り、第１比較器ＣＭＰ１の“＋”入力端子の信号レベル
Ｖ_＋が、Ｖ_ＤＳＢより小さくなり、第１比較器ＣＭＰ１
の出力は“Ｌ”レベルから“Ｈ”レベルに変化する。従
って、主半導体素子ＱＡは再びオン状態に遷移させられ
ることとなる。なお、ヒステリシス特性の付け方にはい
ろいろな方法があるが、これはその一例である。

【００４８】主半導体素子ＱＡがオフ状態に遷移すると
きのドレイン−ソース間電圧Ｖ_ＤＳ _Ａをしきい値Ｖ
_{ＤＳＡｔｈ}とすると、次式が成立する。つまり、Ｖ_DSAth−Ｖ_DSB＝Ｒ２／Ｒ１×Ｖ_DSB ・・・・・（９）となる。（９）式は、過電流判定値を示し、３極管特性
領域（オーミック特性領域）及び５極管特性領域（ドレ
イン飽和領域）において成立する。

【００４９】次に、３極管特性（線型特性）領域におけ
る動作について説明する。電源線が正常な状態で、主半
導体素子ＱＡがオン状態に遷移すると、主半導体素子Ｑ
Ａは連続的にオン状態を維持することとなる。このた
め、真のゲート−ソース間電圧Ｖ_ＴＧＳＡ、Ｖ_ＴＧＳＢ
がピンチオフ電圧に達した後は、主半導体素子ＱＡ，第
１基準半導体素子ＱＢ，第２基準半導体素子ＱＣとも３
極管特性領域で動作する。本発明の電源線に用いる半導
体装置においては、第１基準半導体素子ＱＢと主半導体
素子ＱＡのチャネル幅Ｗの比を１：ｎとしてカレントミ
ラー回路を構成しているので、第１基準半導体素子ＱＢ
のオン抵抗Ｒ_{ＤＳ（ＯＮ）Ｂ}は、主半導体素子ＱＡのオ
ン抵抗Ｒ_{ＤＳ（ＯＮ）Ａ}のｎ倍である（Ｒ
_{ＤＳ（ＯＮ）Ｂ}＝ｎ・Ｒ _{ＤＳ（ＯＮ）Ａ}）。一方、第１
基準半導体素子ＱＢのソース電位と第１主半導体素子Ｑ
Ａのソース電位とが等しければ、第１基準半導体素子Ｑ
Ｂのドレイン電流Ｉ_ＤＱＢは、主半導体素子ＱＡのドレ
イン電流Ｉ_ＤＱＡの１／ｎ倍である（Ｉ_Ｄ _ＱＢ＝（１／
ｎ）・Ｉ_ＤＱＡ）。５Ａクラスの半導体素子の代表的な
オン抵抗Ｒ _{ＤＳ（ＯＮ）}を参考にすれば、例えば、主半
導体素子ＱＡのオン抵抗Ｒ_ＤＳ（Ｏ _Ｎ）Ａを、ゲート−
ソース間電圧Ｖ_ＧＳ＝１０Ｖのとき、Ｒ_{ＤＳ（ＯＮ）Ａ}
＝３０ｍΩであると仮定出来る。ｎ＝Ｎ１／Ｎ２＝１０
００とし、電源電圧ＶＢ＝１２Ｖ、基準抵抗Ｒｒ＝２．
４ｋΩとすれば、Ｖ_DSB＝Ｉ_DQB×（ｎ・Ｒ_DS(ON)A）＝５［ｍＡ］×３０［Ω］＝０．１５［Ｖ］・・・・・（１０）Ｖ_DSA＝Ｉ_DQA×３０［ｍΩ］・・・・・（１１）Ｖ_DSA−Ｖ_DSB＝３０［ｍΩ］×（Ｉ_DQA−５［Ａ］）・・・・・（１２）となる。

【００５０】又、負荷に異常が発生して、ドレイン電流
Ｉ_ＤＱＡが増加すると（１２）式の値が大きくなり、過
電流判定値を超えると主半導体素子ＱＡをオフ状態に遷
移させる。この場合、ピンチオフ点を経由して、上記の
５極管特性領域での動作状態を経て、オフ状態へ遷移す
る。そして、図１に示したダイオードＤ１と抵抗Ｒ５と
によるヒステリシスにより、一定時間経過後に、第１比
較器ＣＭＰ１の“＋”入力端子の信号レベルＶ_＋がＶ
_ＤＳＢより小さくなり、第１比較器ＣＭＰ１の出力は
“Ｌ”レベルから“Ｈ”レベルに変化して、主半導体素
子ＱＡを再びオン状態に遷移させることとなる。こうし
て、主半導体素子ＱＡはオン状態及びオフ状態への遷移
を繰り返して、最終的に、過熱遮断回路１２０が動作
し、過熱遮断に至る。なお、過熱遮断に至る前に、電源
線が正常に復帰すれば（間欠的短絡故障の例）、主半導
体素子ＱＡは連続的にオン状態を維持するようになる。

【００５１】図９（ａ）は本発明の電源線に用いる半導
体装置（パワーＩＣ）のドレイン電流Ｉ_Ｄを、図９
（ｂ）は、対応するドレイン−ソース間電圧Ｖ_ＤＳをそ
れぞれ示す。図中、は過負荷の場合、は通常動作の
場合である。過負荷状態が発生している場合（図中）
には、上述のように主半導体素子ＱＡのオン／オフ制御
を繰り返しを行って、ドレイン電流Ｉ_Ｄを大きく変動さ
せ、主半導体素子ＱＡの周期的な発熱作用によって、主
半導体素子ＱＡの過熱遮断を速めている。

【００５２】（実施の形態の変形例）上記のように、上
記の実施の形態によって記載したが、この開示の一部を
成す論述及び図面はこの発明を限定するものであると理
解すべきではない。この開示から当業者には様々な代替
実施の形態、実施例及び運用技術が明らかとなろう。

【００５３】＜第１変形例＞例えば上記の実施の形態に
おいて、図２に示すようなオン／オフ回数積算回路３０
４を図１及び図１１のノードＮ５１，Ｎ５２，Ｎ５３に
接続して、不完全短絡の場合の第１の半導体素子として
の主半導体素子ＱＡの遮断を速めることが出来る。即
ち、主半導体素子（第１の半導体素子）ＱＡのオン／オ
フ制御回数が所定回数に達したときに、オン／オフ回数
積算回路（回数制御手段）３０４により主半導体素子Ｑ
Ａをオフ制御させる動作が可能となる。

【００５４】図２に示すように、このオン／オフ回数積
算回路３０４は、図１に示すノードＮ５３に接続された
抵抗Ｒ１３１，Ｒ１３２、図１のノードＮ５２に接続さ
れたコンデンサＣ１３１、図１１のノードＮ５１に接続
されたダイオードＤ１３２、ＭＯＳトランジスタＱ１３
１、逆流阻止用ダイオードＤ１３１及び抵抗Ｒ１３３を
備えている。

【００５５】過電流制御に入り、主半導体素子（第１の
半導体素子）ＱＡのゲート電位が周期的に“Ｈ”レベル
になる度にコンデンサＣ１３１は抵抗Ｒ１３２及び逆流
阻止用ダイオードＤ１３１を介して充電される。ＭＯＳ
トランジスタＱ１３１のゲート電位は最初はしきい値以
下なのでオフ状態にあるが、コンデンサＣ１３１の充電
に伴ってゲート電位が上昇するとＭＯＳトランジスタＱ
１３１はオン状態に遷移する。ＭＯＳトランジスタＱ１
３１がオン状態に遷移すると、図１１に示した温度セン
サ１２１のアノード側のノードＮ５１が引き下げられる
ので、高温状態と同じ条件となって過熱遮断用ＭＯＳト
ランジスタＱＳがオン状態に遷移して、主半導体素子Ｑ
Ａを遮断する。

【００５６】＜第２変形例＞又、図１のノードＮ５３，
Ｎ６２に図３に示す過熱遮断促進回路１０６を接続し
て、主半導体素子ＱＡの遮断を速めるようにしても良
い。即ち、過不完全短絡の場合には、主半導体素子ＱＡ
のオン／オフ制御を繰り返し行って、主半導体素子ＱＡ
の周期的な発熱作用によって過熱遮断を機能させた場合
には、過熱遮断までの時間が相対的に長くなることが考
えられる。このような場合は過熱遮断促進回路１０６に
よって主半導体素子ＱＡの遮断を速めるようにすれば良
い。

【００５７】図３に示すように過熱遮断促進回路１０６
は、ＭＯＳトランジスタＱ２２１、ダイオードＤ２２
１、抵抗Ｒ２２１〜Ｒ２２３及びコンデンサＣ２２１を
備えて構成されている。過電流制御に入り、主半導体素
子ＱＡのゲート電位が周期的に“Ｈ”レベルになる度に
コンデンサＣ２２１は抵抗Ｒ２２２及び逆流阻止用ダイ
オードＤ２２１を介して充電される。ＭＯＳトランジス
タＱ２２１のゲート電位は最初はしきい値以下なのでオ
フ状態にあるが、コンデンサＣ２２１の充電に伴ってゲ
ート電位が上昇するとＭＯＳトランジスタＱ２２１はオ
ン状態に遷移する。抵抗Ｒ２２１を介してノードＮ６２
に位置する端子ＴＧ（主半導体素子ＱＡの真のゲート）
から接地電位（ＧＮＤ）に電流が流れ、端子ＴＧ（ノー
ドＮ６２）に蓄積される電荷量が減少する。このため、
同じドレイン電流Ｉ_Ｄに対してもドレイン−ソース間電
圧Ｖ_ＤＳＡが大きくなり、主半導体素子ＱＡの電力消費
が増大して過熱遮断が早まることとなる。なお、抵抗Ｒ
２２１が小さいほど過熱遮断は早まる。又、抵抗Ｒ２２
３はコンデンサＣ２２１の放電抵抗であり、Ｒ２２２≪
Ｒ２２３となるように設定するのが望ましい。

【００５８】＜第３変形例＞図４に示す突入電流マスク
回路３０３をノードＮ５２，５３，７１に接続しても良
い。この突入電流マスク回路３０３は、ノードＮ７１に
接続されたＭＯＳトランジスタＱ３１１，Ｑ３１２、ノ
ードＮ５３に接続されたダイオードＤ３１１、ノードＮ
５２に接続された抵抗Ｒ３１３、コンデンサＣ３１１及
び抵抗Ｒ３１１、Ｒ３１２を備えて構成されている。こ
の突入電流マスク回路３０３において、主半導体素子Ｑ
Ａがオン状態に遷移すると、ゲート−ソース間電圧Ｖ
_ＧＳＡがダイオードＤ３１１及び抵抗Ｒ３１２を介して
ＭＯＳトランジスタＱ３１２のゲートに供給され、又同
じくゲート−ソース間電圧Ｖ_ＧＳＡがダイオードＤ３１
１及び抵抗Ｒ３１１を介してＭＯＳトランジスタＱ３１
１のゲートに供給される。ＭＯＳトランジスタＱ３１２
のゲートはコンデンサＣ３１１を介して主半導体素子Ｑ
ＡのソースＳＡ（ノードＮ５２）に接続されており、主
半導体素子ＱＡがオン状態に遷移した直後はコンデンサ
Ｃ３１１が未充電であるため、ＭＯＳトランジスタＱ３
１２のゲート電位が十分に上がらずＭＯＳトランジスタ
Ｑ３１２はオン状態に遷移出来ない。又、ＭＯＳトラン
ジスタＱ３１１はＭＯＳトランジスタＱ３１２がオフ状
態にある間はオン状態にあり、コンパレータＣＭＰ１の
＋端子（ノードＮ７１）に供給される分圧点を主半導体
素子ＱＡのソースＳＡ（ノードＮ５２）に結合させる。
そのため、コンパレータＣＭＰ１の出力は“Ｈ”レベル
に保たれて、大きな突入電流が流れても主半導体素子Ｑ
Ａはオフ状態に遷移しないことになる。

【００５９】時間の経過により、コンデンサＣ３１１は
抵抗Ｒ３１２を介して充電されて行き、ついにはＭＯＳ
トランジスタＱ３１２がオン状態に遷移する。これに伴
ってＭＯＳトランジスタＱ３１１がオフ状態に遷移し、
上記マスク状態が終了して、過電流検出制御が機能する
こととなる。なお抵抗Ｒ３１３は主半導体素子ＱＡがオ
フ状態に遷移した後、コンデンサＣ３１１をリセットす
るための放電抵抗である。Ｒ３１２≪Ｒ３１３となるよ
うに設定してマスク時間に影響しないようにするのが望
ましい。又、マスク時間はＲ３１２×Ｃ３１１の時定数
で決定されるので、１チップ化する場合には外付けのコ
ンデンサＣ３１１の容量値を任意に変更することによ
り、マスク時間の調整が可能となる。

【００６０】本発明の実施の形態に係る電流振動型遮断
機能付きスイッチング・デバイスの負荷１０２をオンさ
せると、安定状態の数倍から数十倍の突入電流が流れ
る。その突入電流が流れる期間は負荷１０２の種類や容
量（大きさ）によって異なり、だいたい３msecから２０
msecである。この突入電流が流れる期間に、実施の形態
で説明したような過電流制御が行われると、負荷１０２
が定常状態に至るまでに時間を要してしまい、ライトの
点灯が遅れるなどの負荷自身の応答が悪くなる場合があ
る。図４に示す突入電流マスク回路３０３を図１の構成
に付加することによってこのような問題を解消すること
が出来る。

【００６１】＜第４変形例＞半導体チップ１１０の周辺
部に設けた第１の外部端子Ｔ_１７及び第２の外部端子Ｔ
_１６には種々の基準抵抗が付加出来る。これらの第１の
外部端子Ｔ_１７及び第２の外部端子Ｔ_１６は、半導体チ
ップ１１０を内蔵（封止）したパッケージのピンとして
存在するので、セラミック、ガラスエポキシ等の絶縁性
基板や絶縁金属基板等を用いたハイブリッドＩＣの形態
で、これらのピンに種々の抵抗を付加することが可能で
ある。

【００６２】図５は第２の外部端子Ｔ_１６に複数の第２
の基準抵抗Ｒｒ２，Ｒｒ３，・・・・・，Ｒｒｎを並列に接
続し、スイッチＳ２，Ｓ３，・・・・・，Ｓｎで切換えるこ
とによりその値を所望の値にする例を示した。なお、こ
れらの複数の第２の基準抵抗Ｒｒ２，Ｒｒ３，・・・・・，
Ｒｒｎをチップ１１０の内部に設け、エキシマレーザ等
を照射し、不要の抵抗をブローにより除外し、所望の値
を実現しても良い。又、第１の外部端子Ｔ_１７に複数の
第２の基準抵抗Ｒｒ２，Ｒｒ３，・・・・・，Ｒｒｎを並列
に接続し、スイッチＳ２，Ｓ３，・・・・・，Ｓｎで切換え
るように構成しても良い。

【００６３】又、図６に示すように、第２の外部端子Ｔ
_１６に（若しくは・及び第１の外部端子Ｔ_１７に）可変
の基準抵抗Ｒｖを接続して、その値を所望の値にしても
良い。

【００６４】図５又は図６に示すような構成において、
第１の基準抵抗Ｒｒ１及び第２の基準抵抗Ｒｒ２，Ｒｒ
３，・・・・・，Ｒｒｎ（若しくはＲｖ）を自在に設定する
ことにより、外部出力端子Ｔ_３に種々の負荷を接続した
場合においても、正常動作の負荷電流が流れたときと同
じドレイン−ソース間電圧Ｖ_ＤＳを第２及び第３の半導
体素子ＱＢ，ＱＣに発生させることが出来る。従って、
この第１の基準抵抗Ｒｒ１及び第２の基準抵抗Ｒｒ２，
Ｒｒ３，・・・・・，Ｒｒｎ（若しくはＲｖ）のそれぞれの
抵抗値の選び方により、過小電流検出、ランプ断線検
出、オープン検出等の種々の測定とその制御が可能にな
る。

【００６５】第１の外部端子Ｔ_１７若しくは／及び第２
の外部端子Ｔ_１６に接続する基準抵抗はオーミックな特
性（線形特性）の抵抗である必要はない。負荷の有する
非線形特性をアナログ的にシミュレートした非線形特性
を基準抵抗として与えれば、ランプの特性等のチェック
等の、より広範な用途に対応した機能を付加出来る。

【００６６】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。従っ
て、本発明の技術的範囲は上記の説明から妥当な特許請
求の範囲に係る発明特定事項によってのみ定められるも
のである。

【００６７】

【発明の効果】本発明のスイッチング回路によれば、従
来のシャント抵抗を不要として、完全短絡による過電流
のみならず、ある程度の短絡抵抗を持つ不完全短絡など
のレアショートが発生した場合の異常電流をも簡単、且
つ正確に検出出来る。

【００６８】又、本発明のスイッチング回路によれば、
第１の基準抵抗若しくは／及び第２の基準抵抗のそれぞ
れの抵抗値の選び方により、過小電流検出、ランプ断線
検出、オープン検出等の種々の測定とその制御が可能に
なる。

【００６９】更に、本発明のスイッチング・デバイスに
よれば、従来のシャント抵抗を不要として装置の熱損失
を抑え、又、完全短絡による過電流のみならず、ある程
度の短絡抵抗を持つ不完全短絡などのレアショートが発
生した場合の異常電流をも簡単、且つ正確に検出出来
る。

【００７０】又、マイコンが不要であるため、特に、主
半導体素子となる半導体スイッチの制御回路部を同一半
導体基板上にモノリシックに集積化した場合は、チップ
面積を縮小出来るとともに、装置コストを大幅に削減す
ることが出来る。

【００７１】更に、本発明のスイッチング・デバイスに
よれば、第１の外部端子、第２の外部端子に接続する第
１の基準抵抗、第２の基準抵抗のそれぞれの抵抗値の選
び方により、過小電流検出、ランプ断線検出、オープン
検出等の種々の測定とその制御が可能になる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る電流振動型遮断機能
付きスイッチング・デバイスの回路構成図である。

【図２】本発明の変形例１に係る電流振動型遮断機能付
きスイッチング・デバイスに用いるオン／オフ回数積算
回路の回路構成図である。

【図３】本発明の変形例２に係る電流振動型遮断機能付
きスイッチング・デバイスに用いる過熱遮断促進回路の
回路構成図である。

【図４】本発明の変形例３に係る電流振動型遮断機能付
きスイッチング・デバイスに用いる突入電流マスク回路
の回路構成図である。

【図５】本発明の変形例４に係る電流振動型遮断機能付
きスイッチング回路の回路構成図である（その１）。

【図６】本発明の変形例４に係る電流振動型遮断機能付
きスイッチング回路の回路構成図である（その２）。

【図７】本発明の実施の形態に係る電流振動型遮断機能
付きスイッチング・デバイスが利用する原理を説明する
説明図であり、オフ状態からオン状態への遷移時のドレ
イン−ソース間電圧の立ち下がり特性の説明図である。

【図８】本発明の実施の形態に係る電流振動型遮断機能
付きスイッチング・デバイスの主半導体素子（第１の半
導体素子）に着目した概念的等価回路図である。

【図９】図９（ａ）は、本発明の実施の形態に係る電流
振動型遮断機能付きスイッチング・デバイスにおける、
主半導体素子（第１の半導体素子）のドレイン電流の過
渡応答特性を、図９（ｂ）は、対応するドレイン−ソー
ス間電圧の過渡応答特性を示す説明図である。

【図１０】従来の半導体スイッチの回路構成図である。

【図１１】過熱遮断回路の回路構成図である。

【符号の説明】

１０１電源１０２負荷１０６過熱遮断促進回路１１０半導体チップ１１１駆動回路（制御手段）１２０過熱遮断回路３０１過電流検出部３０２電流Enable部３０３突入電流マスク回路（禁止手段）３０４オン／オフ回数積算回路（回数制御手段９３０５チャージポンプ部３０６遮断ラッチ回路Ｃ１３１，Ｃ２２１，Ｃ３１１コンデンサＣＭＰ１第１比較器ＣＭＰ４１１第２比較器Ｄ１，Ｄ１３１，Ｄ１３２，Ｄ２２１，Ｄ３１１ダイ
オードＱＡ主半導体素子（第１の半導体素子）ＱＦ温度センサ内蔵トランジスタＱＢＭＯＳトランジスタ（第２の半導体スイッチ）ＱＣＭＯＳトランジスタ（第３の半導体スイッチ）Ｑ１３１，Ｑ２２１，Ｑ３１１，Ｑ３１２ＭＯＳトラ
ンジスタＲＧ内部抵抗Ｒ１，Ｒ２，Ｒ５，Ｒ１３１〜Ｒ１３３，Ｒ２２１〜Ｒ
２２３，Ｒ３１１〜Ｒ３１３，Ｒ３３１，Ｒ４１２，Ｒ
４１３抵抗Ｒｒ１第１の基準抵抗Ｒｒ２，Ｒｒ３，・・・・・，Ｒｒｎ基準抵抗（第２の基
準抵抗）Ｔ_１，Ｔ_２，Ｔ_３，Ｔ_１１〜Ｔ_１８入出力端子ＺＤ１ツェナーダイオード

Claims

【特許請求の範囲】

【請求項１】第１、第２の主電極及び制御電極とを有
する第１の半導体素子と、前記第１の半導体素子の第１の主電極、制御電極にそれ
ぞれ接続した第１の主電極、制御電極と、第２の主電極
とを有する第２の半導体素子と、前記第１の半導体素子の第１の主電極、制御電極にそれ
ぞれ接続した第１の主電極、制御電極と、第２の主電極
とを有する第３の半導体素子と、前記第１及び第２の半導体素子のそれぞれの主電極間電
圧を比較する第１比較器と、前記第１の半導体素子の第２の主電極に第１の入力端子
を接続し、前記第３の半導体素子の第２の主電極に第２
の入力端子を接続した第２比較器と、前記第１比較器の出力に応じて、前記第１乃至第３の半
導体素子のそれぞれの制御電極に制御電圧を供給する制
御電圧供給手段とから少なくともなり、前記第１の半導
体素子に流れる異常電流を検知して、異常電流発生時に
は前記第１の半導体素子をオン／オフ制御して電流振動
を生成し、この電流振動により、前記第１の半導体素子
の導通状態を遮断することを特徴とするスイッチング回
路。
【請求項２】前記第１の半導体素子の第２の主電極に
接続した負荷、前記第２の半導体素子の第２の主電極に
接続した第１の基準抵抗、前記第３の半導体素子の第２
の主電極に接続した第２の基準抵抗を更に具備すること
を特徴とする請求項１記載のスイッチング回路。
【請求項３】前記第２の基準抵抗は可変抵抗であるこ
とを特徴とする請求項２記載のスイッチング回路。
【請求項４】前記第２の基準抵抗は非線形特性の抵抗
であることを特徴とする請求項２記載のスイッチング回
路。
【請求項５】外部入力端子に接続した第１の主電極、
外部出力端子に接続した第２の主電極及び制御電極とを
有する第１の半導体素子と、前記第１の半導体素子の第１の主電極、制御電極にそれ
ぞれ接続した第１の主電極、制御電極と、第１の外部端
子に接続した第２の主電極とを有する第２の半導体素子
と、前記第１の半導体素子の第１の主電極、制御電極にそれ
ぞれ接続した第１の主電極、制御電極と、第２の外部端
子に接続した第２の主電極とを有する第３の半導体素子
と、前記第１及び第２の半導体素子のそれぞれの主電極間電
圧を比較する第１比較器と、前記第１の半導体素子の第２の主電極に第１の入力端子
を接続し、前記第３の半導体素子の第２の主電極に第２
の入力端子を接続した第２比較器と、前記第１比較器の出力に応じて、前記第１乃至第３の半
導体素子のそれぞれの制御電極に制御電圧を供給する制
御電圧供給手段とから少なくともなり、前記外部出力端
子に接続される負荷に流れる異常電流を検知して、異常
電流発生時には前記第１の半導体素子をオン／オフ制御
して電流振動を生成し、この電流振動により、前記外部
入力端子・外部出力端子間の導通状態を遮断することを
特徴とするスイッチング・デバイス。
【請求項６】前記第１乃至第３の半導体素子、前記第
１比較器及び制御電圧供給手段が同一半導体基板上に集
積化されていることを特徴とする請求項５記載のスイッ
チング・デバイス。