JP2000299630A

JP2000299630A - 半導体装置

Info

Publication number: JP2000299630A
Application number: JP2000035995A
Authority: JP
Inventors: Shunzo Oshima; 俊藏大島
Original assignee: Yazaki Corp
Current assignee: Yazaki Corp
Priority date: 1999-02-14
Filing date: 2000-02-14
Publication date: 2000-10-24
Anticipated expiration: 2020-02-14
Also published as: JP3660186B2

Abstract

(57)【要約】【課題】シャント抵抗が不要で、不完全短絡発生時の
異常電流に対し高速応答が可能な高電圧条件対応の半導
体装置を提供する。【解決手段】第１及び第２の半導体素子ＱＡ，ＱＢ
と、この第１及び第２の半導体素子ＱＡ，ＱＢの電圧を
比較する比較器ＣＭＰ１と、比較器ＣＭＰ１の出力に応
じて、第１の半導体素子ＱＡ及び第２の半導体素子ＱＢ
の制御電極にそれぞれ制御電圧を供給する駆動回路１１
１と、第１の入力端子と低位電源端子Ｎ_Ｌ間に抵抗Ｒ２
８を介して接続された第１のダイオードＤ２１と、第２
の入力端子と低位電源端子Ｎ_Ｌ間に接続された第２のダ
イオードＤ２２とから少なくとも構成されている。そし
て、異常電流発生時には第１の半導体素子ＱＡをオン／
オフ制御して電流振動を生成し、この電流振動により、
外部入力端子Ｔ_１と第１の外部出力端子Ｔ_３間の導通状
態を遮断する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に係
り、特に高電圧電源供給制御装置に好適な半導体装置に
関する。

【０００２】

【従来の技術】従来の電源供給制御装置に用いる半導体
装置（電力用半導体装置）としては、例えば図５に示す
ようなものがある。図５に示す電源供給制御装置は、自
動車においてバッテリからの電源を選択的に各負荷に供
給して、負荷への電力供給を主半導体素子ＱＡにより制
御する装置である。主半導体素子ＱＡは、温度センサ内
蔵トランジスタＱＡである。出力電圧ＶＢを供給する電
源１０１に主半導体素子ＱＡＱＡのドレイン端子Ｄが接
続され、主半導体素子ＱＡのソース端子ＳＡには負荷１
０２が接続されている。ここで、負荷１０２としては、
自動車のヘッドライト、テールライト、ワイパーモータ
ー、パワウインドモーターなど、自動車で使用される負
荷が該当する。

【０００３】図５に示す電源供給装置は過電流検出・保
護機能を備えている。主半導体素子ＱＡには、端子Ｔ_Ｓ
を介して負荷１０２が接続されている。更に、この主半
導体素子ＱＡに並列に基準半導体素子（基準ＭＯＳトラ
ンジスタ）ＱＢが接続され、基準半導体素子ＱＢには、
端子Ｔ_Ｒを介して抵抗Ｒｒが接続されている。図５に示
す回路構成においては、負荷電流が主半導体素子ＱＡを
流れることにより発生する主半導体素子ＱＡのドレイン
〜ソース間電圧と、抵抗Ｒｒによって決まる基準半導体
素子ＱＢのドレイン〜ソース間電圧を比較器ＣＭＰ１で
比較することにより、あらかじめ設定された過電流判定
値を超える過電流が流れたかどうかを常時チェックして
いる。そして、過電流が流れた場合は、駆動回路１１１
を制御して主半導体素子ＱＡ、基準半導体素子ＱＢをオ
ン／オフ動作させ、オン／オフ動作が一定時間継続する
と主半導体素子ＱＡを遮断する。これにより、過電流に
よる配線及び半導体デバイスの焼損を防止する構造にな
っている。

【０００４】図５に示される電源供給装置について以下
に詳細に説明する。主半導体素子ＱＡ及び基準半導体素
子ＱＢは同一特性、構造を持つｎＭＯＳトランジスタか
らなるユニット素子をそれぞれ複数個並列接続して構成
されている。主半導体素子ＱＡ及び基準半導体素子ＱＢ
のユニット素子の個数をそれぞれＮ１、Ｎ２とするとＮ
１≫Ｎ２となるように構成する。この例ではＮ１：Ｎ２
＝１０００：１とする。主半導体素子ＱＡのドレイン電
極Ｄ及び基準半導体素子ＱＢのドレイン電極ＤＢは互い
に接続され、ゲート電極も互いに接続されている。基準
半導体素子ＱＢのソースＳＢと接地電位ＧＮＤ間には、
端子Ｔ_Ｒを介して、抵抗Ｒｒが接続されている。抵抗Ｒ
ｒの代わりに定電流回路、又は定電流回路と抵抗を並列
接続した回路が接続されることもあるが、図５では抵抗
Ｒｒが接続された例について説明する。

【０００５】図５の点線で囲った範囲の回路は、通常同
一半導体チップ１１０上に集積され、パワーＩＣとし
て、モノリシックに集積化されている。半導体チップ１
１０の外部に、一端を抵抗Ｒ１０に接続し他端を接地電
位ＧＮＤに接続したスイッチＳＷ１があり、抵抗Ｒ１０
の他端は電源ＶＢに接続されている。抵抗Ｒ１０とスイ
ッチＳＷ１の接続点の電位が、端子Ｔ_Ｇを介して、半導
体チップ１１０の内部の駆動回路１１１に加えられ、Ｓ
Ｗ１がオンすると駆動回路１１１は主半導体素子ＱＡ及
び基準半導体素子ＱＢのゲートに図示されていないチャ
ージポンプ回路で昇圧された電圧ＶＰを印加して、主半
導体素子ＱＡ及び基準半導体素子ＱＢをオンさせる。例
えば、電源電圧をＶＢとするとＶＰ＝ＶＢ＋１０Ｖであ
る。

【０００６】主半導体素子ＱＡ、基準半導体素子ＱＢを
構成するＭＯＳトランジスタのユニット素子１個当たり
のオン抵抗をＲ_ｆｅｔとし、主半導体素子ＱＡ、基準半
導体素子ＱＢのオン抵抗をそれぞれＲ_ｏｎＡ、Ｒ_ｏｎＢ
とすると主半導体素子ＱＡ及び基準半導体素子ＱＢが完
全にオンしている場合、即ちオーミック領域では、Ｒ_ｏｎＡ＝Ｒ_ｆｅｔ／Ｎ１ …（１）Ｒ_ｏｎＢ＝Ｒ_ｆｅｔ／Ｎ２…（２）Ｒ_ｏｎＡ＝Ｒ_ｏｎＢ（Ｎ２／Ｎ１）＝Ｒ_ｏｎＢ／１０００…（３）となる。主半導体素子ＱＡのオン抵抗Ｒ_ｏｎＡは通常３
０［ｍΩ］位である。このとき、基準半導体素子ＱＢの
オン抵抗Ｒ_ｏｎＢ＝３０［Ω］となる。

【０００７】基準抵抗Ｒｒ＝２．４［ｋΩ］とする。主
半導体素子ＱＡ及び基準半導体素子ＱＢのドレイン電流
をそれぞれＩ_ＤＡ及びＩ_ＤＢとし、電源電圧ＶＢ＝１２
［Ｖ］とすると、となる。主半導体素子ＱＡ及び基準半導体素子ＱＢのド
レイン〜ソース間電圧をそれぞれＶ_ＤＳＡ及びＶ_ＤＳＢ
とすると、Ｖ_ＤＳＢ＝Ｒ_ｏｎＢ×Ｉ_ＤＢ＝３０［Ω］×５［ｍＡ］＝０．１５［Ｖ］…（５）Ｖ_ＤＳＡ＝Ｒ_ｏｎＡ×Ｉ_ＤＡ＝３０［ｍΩ］×Ｉ_ＤＡ…（６）Ｖ_ＤＳＡ−Ｖ_ＤＳＢ＝３０［ｍΩ］（Ｉ_ＤＡ−５［Ａ］） …（７）となる。Ｉ_ＤＡ＝５［Ａ］のときＶ_ＤＳＢ＝Ｖ_ＤＳＡと
なり、Ｉ_ＤＡ＜５［Ａ］ではＶ_ＤＳＡ＜Ｖ_ＤＳＢとな
り、Ｉ_ＤＡ＞５［Ａ］ではＶ_ＤＳＡ＞Ｖ_ＤＳＢとなる。

【０００８】電源電圧ＶＢを基準にして比較器ＣＭＰ１
の（＋）及び（−）入力端子電圧を考える。ＣＭＰ１の
（−）入力端子には基準半導体素子ＱＢのドレイン〜ソ
ース間電圧Ｖ_ＤＳＢが加えられる。一方、ＣＭＰ１の
（＋）入力端子には主半導体素子ＱＡのドレイン〜ソー
ス間電圧を抵抗Ｒ１とＲ２で分圧した電圧が加えられ
る。即ち抵抗Ｒ１の電圧降下をＶＲ１とすると、Ｖ_Ｒ１＝Ｖ_ＤＳＡ×（Ｒ１／（Ｒ１＋Ｒ２）） …（８）で決定される電圧Ｖ_Ｒ１がＣＭＰ１の（＋）入力端子に
加えられる。Ｖ_Ｒ１＝Ｖ _ＤＳＢとなるＶ_ＤＳＡをＶ
_{ＤＳＡｔｈ}とすると、Ｖ_ＤＳＢ＝Ｖ_{ＤＳＡｔｈ}×（Ｒ１／（Ｒ１＋Ｒ２）） …（９）Ｖ_{ＤＳＡｔｈ}−Ｖ_ＤＳＢ＝（Ｒ２／Ｒ１）×Ｖ_ＤＳＢ…（１０）となる。この例では（１）式より、Ｉ_ＤＡ＝５［Ａ］の
ときにＶ_ＤＳＡ＝Ｖ_ＤＳ _Ｂとなり、（８）式よりＶ
_ＤＳＡ＞Ｖ_Ｒ１となるから、この状態ではＶ_Ｒ１＜Ｖ
_ＤＳＢとなる。

【０００９】Ｖ_Ｒ１＜Ｖ_ＤＳＢのときＣＭＰ１の出力は
“Ｈ”となり駆動回路１１１内のソーストランジスタＱ
５がオンし、シンクトランジスタＱ６がオフして主半導
体素子ＱＡ及び基準半導体素子ＱＢのゲートにはチャー
ジポンプ電圧ＶＰが印加され、主半導体素子ＱＡ及び基
準半導体素子ＱＢはオンする。

【００１０】Ｖ_ＤＳＡがＶ_ＤＳＢより大きくなり、（１
０）式で示されるＶ_{ＤＳＡｔｈ}より大きくなるとＶ_Ｒ１
＞Ｖ_ＤＳＢとなる。このとき、Ｉ_ＤＡは５［Ａ］より大
きくなっているので、いわゆる過電流の状態にある。Ｃ
ＭＰ１の出力は“Ｌ”となり、駆動回路１１１内のソー
ストランジスタＱ５はオフし、シンクトランジスタＱ６
がオンして主半導体素子ＱＡ及び基準半導体素子ＱＢの
ゲート回路が接地されるので、主半導体素子ＱＡ及び基
準半導体素子ＱＢはオフ動作に入る。オフ動作に入ると
Ｖ_ＤＳＡ及びＶ_ＤＳＢは増大し、Ｉ_ＤＡ及びＩ_ＤＢは減
少する。そのためＶ_ＤＳＡとＶ_ＤＳＢの差が少なくな
り、一方、（１０）式から判るように、Ｖ _ＤＳＢが大き
くなるにつれて、Ｖ_{ＤＳＡｔｈ}−Ｖ_ＤＳＢはどんどん大
きくなる。従って、Ｖ_ＤＳＡ及びＶ_ＤＳＢが大きくなる
につれて、Ｖ_Ｒ１＜Ｖ_ＤＳＢが再度成立し、ＣＭＰ１の
出力は“Ｈ”となり、主半導体素子ＱＡ及び基準半導体
素子ＱＢはオンする。即ち、過電流の状態では主半導体
素子ＱＡ及び基準半導体素子ＱＢはオン／オフ動作を行
うことになる。オン／オフ動作が継続すると素子に内蔵
した温度センサによる過熱遮断機能により主半導体素子
ＱＡを遮断する。或いは、オン／オフ継続時間をタイマ
ーで計測することにより、主半導体素子ＱＡを遮断す
る。このようにして図５に示す電力供給装置は主半導体
素子ＱＡを流れる負荷電流が所定値以下であれば、オン
動作を継続して負荷に電力を供給し、所定値を超える過
電流が流れると一定時間後に主半導体素子ＱＡを遮断し
て過電流による配線及び電力供給装置自身の焼損を防止
している。

【００１１】

【発明が解決しようとする課題】しかしながら、従来の
電源供給装置にあっては、電流検出を行うために、主半
導体素子ＱＡのソース電位と基準半導体素子ＱＢのソー
ス電位を比較器ＣＭＰ１で比較している。比較器ＣＭＰ
１の（＋）及び（−）入力端子には、主半導体素子ＱＡ
及び基準半導体素子ＱＢのソース電位が入力されるが、
主半導体素子ＱＡ及び基準半導体素子ＱＢのソース電位
は電源電圧ＶＢの範囲で変化する。主半導体素子ＱＡの
ソース電位については負荷電流が流れる配線のインダク
タンスにより電源電圧範囲ＶＢを超えて変化することも
起こり得る。従って、ＣＭＰ１及びこのＣＭＰ１の
（＋）、（−）入力端子は、電源電圧ＶＢ以上の耐圧を
有するものでなければならない。一方、自動車の電源系
は現状では１２Ｖ系が主体で、その場合には電源電圧Ｖ
Ｂの最大値は１８Ｖ程度を考えていれば良い。しかし、
最近では負荷電流による電力損失を低減するため、電源
電圧の昇圧が検討され、４２Ｖ系の電源が具体的に検討
され初めている。この場合には、主半導体素子ＱＡ及び
基準半導体素子ＱＢとその駆動回路は４２Ｖ電源系に必
要な耐圧まで耐圧を向上させねばならない。

【００１２】このとき従来の方式では比較器ＣＭＰ１に
ついても同様に耐圧アップが必要となる。比較器ＣＭＰ
１等の制御回路はＣＭＯＳプロセス又はＢｉＣＭＯＳプ
ロセスで製造されるが、素子構造の高耐圧化や、これに
伴うプロセスの改善が必要となる。高耐圧化の手法は、
同じ耐圧を有する素子の数を増やす方法や、ゲート絶縁
膜の厚さを厚くする、ガードリングやフィールドプレー
トを形成する等により、素子そのものの耐圧を向上させ
る等の手法がある。しかし、素子の数を増やす方法で
は、チップ面積の増大、プロセス工程の複雑化等が必要
となり、部品コストの増大をもたらす。高耐圧化のため
に、ゲート絶縁膜の厚さを厚くすれば、素子の変換コン
ダクタンスｇ_ｍ等の性能（電気的特性）は低下する。又
高耐圧の環境下で素子を使用することは、素子の信頼性
低下の要因にもなる。

【００１３】電源電圧が高電圧化されても、制御回路は
従来の耐圧の素子を使用することが出来れば、部品コス
トの増大を防ぐことが出来、又素子の信頼性確保の面か
らも好ましいことである。

【００１４】本発明の目的は、上記従来の問題点や事情
を解決することにあり、電源電圧が従来の１２Ｖ系か
ら、例えば４２Ｖ系のような高電圧電源系に移行した場
合でも、第１及び第２の半導体素子の半導体素子の第２
の主電極間の電位を比較する比較器として、従来の１２
Ｖ系の素子を使用することが可能な半導体装置を提供す
ることである。

【００１５】本発明の他の目的は、制御回路に用いてい
る比較器の高耐圧化を不要とし、高耐圧化に伴うコスト
アップを回避することが出来る半導体装置を提供するこ
とである。

【００１６】本発明の更に他の目的は、制御回路に用い
ている比較器の高電圧環境下での使用を避けることによ
る信頼性の向上が可能になる半導体装置を提供すること
である。

【００１７】

【課題を解決するための手段】本発明の第１の特徴は、
直流電源に接続した第１の主電極、負荷に接続した第２
の主電極及び制御電極とを有する第１の半導体素子と、
第１の半導体素子の第１の主電極に接続した第１の主電
極、基準回路に接続した第２の主電極及び第１の半導体
素子の制御電極に接続した制御電極とを有する第２の半
導体素子と、高位電源端子と低位電源端子とを具備し、
第１の半導体素子の第２の主電極に第１の入力端子を接
続し、第２の半導体素子の第２の主電極に第２の入力端
子を接続した比較器と、この比較器の出力に応じて、第
１及び第２の半導体素子の制御電極にそれぞれ制御電圧
を供給する駆動回路と、第１の入力端子と低位電源端子
間に接続した第１のダイオードと、第２の入力端子と低
位電源端子間に抵抗を介して接続した第２のダイオード
とから少なくともなる半導体装置であることである。そ
して、基準回路で決まる所定電流値を上回る過電流が第
１の半導体素子を流れたときは、第１の半導体素子をオ
ン／オフ制御して電流振動を生成し、この電流振動によ
り、第１の半導体素子の導通状態を遮断する。ここで、
「基準回路」とは、基準抵抗の他に、定電流源、抵抗と
定電流源との並列回路等の種々の回路が含まれる。そし
て、高位電源端子は系の電源電圧に保持され、高位電源
端子と低位電源端子との間の電圧は系の電源電圧より小
さい電圧に保持されている。又、第１及び第２の半導体
素子としては、ＭＯＳ電界効果トランジスタ（ＦＥ
Ｔ）、ＭＯＳ静電誘導トランジスタ（ＳＩＴ）等のＭＯ
Ｓトランジスタ、絶縁ゲート型バイポーラトランジスタ
（ＩＧＢＴ）等の絶縁ゲート型パワーデバイスが使用可
能である。或いはエミッタ・スイッチド・サイリスタ
（ＥＳＴ）等の種々のＭＯＳ複合型デバイスでもかまわ
ない。これらの半導体素子はｎチャネル型でもｐチャネ
ル型でもかまわない。又「第１の主電極」とは、ＩＧＢ
Ｔにおいてはエミッタ電極又はコレクタ電極のいずれか
一方、ＭＯＳトランジスタ等の絶縁ゲート型トランジス
タにおいてはソース電極又はドレイン電極のいずれか一
方を意味する。「第２の主電極」とは、ＩＧＢＴにおい
ては上記第１の主電極とはならないエミッタ電極又はコ
レクタ電極のいずれか一方、絶縁ゲート型トランジスタ
においては上記第１の主電極とはならないソース電極又
はドレイン電極のいずれか一方を意味する。即ち、第１
の主電極が、エミッタ電極であれば、第２の主電極はコ
レクタ電極であり、第１の主電極がソース電極であれ
ば、第２の主電極はドレイン電極である。又、「制御電
極」とはＩＧＢＴ及び絶縁ゲート型トランジスタのゲー
ト電極を意味することは勿論である。

【００１８】特に、比較器の第１の入力端子と低位電源
端子間に第１のダイオードを、第２の入力端子と低位電
源端子間に第２のダイオードを接続することにより、こ
れらのダイオードの順方向降下電圧により、比較器の入
力電圧をクランプすることが出来る。更に、比較器の高
位電源端子と低位電源端子間にツェナーダイオード等の
定電圧ダイオードを接続すれば、比較器を高電圧から保
護出来る。又、直流電源と高位電源端子間に第３の半導
体素子を接続することが好ましい。又、特に、第２の半
導体素子の電流容量が第１及び第２の半導体素子の電流
容量よりも小さくなるように、それぞれの半導体素子を
構成するユニット素子数の比を決定すれば良い。このよ
うなユニット素子数の選択を行って、パワーＩＣの平面
パターンのレイアウトを設定することにより、第２の半
導体素子の回路構成を小型化出来、更に半導体チップの
面積を縮小出来るとともに、高電圧条件対応の半導体装
置の製造コストを大幅に削減出来る。

【００１９】

【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には同一又は類似の符号を付してい
る。

【００２０】本発明の実施の形態に係る高電圧用電流振
動型遮断機能付き半導体装置は、図１に示すように、外
部入力端子Ｔ_１に接続された第１の主電極ＤＡ、第１の
外部出力端子Ｔ_３に接続された第２の主電極ＳＡ及び制
御電極ＧＡとを有する第１の半導体素子ＱＡと、外部入
力端子Ｔ_１に接続された第１の主電極ＤＢと、第２の外
部出力端子Ｔ_３に接続した第２の主電極ＳＢ及び第１の
半導体素子ＱＡの制御電極ＧＡに接続した制御電極ＧＢ
とを有する第２の半導体素子ＱＢと、第２の半導体素子
ＱＢの第２の主電極ＳＢと第２の外部出力端子Ｔ_３を経
由して接続された基準回路としての基準抵抗Ｒｒと、高
位電源端子Ｎ_Ｈと低位電源端子Ｎ_Ｌとを具備し、第１の
半導体素子ＱＡの第２の主電極に第１の入力端子を接続
し、第２の半導体素子ＱＢの第２の主電極に第２の入力
端子を接続した比較器ＣＭＰ１と、比較器ＣＭＰ１の出
力に応じて、第１の半導体素子ＱＡ及び第２の半導体素
子ＱＢの制御電極ＧＡ，ＧＢにそれぞれ制御電圧を供給
する駆動回路１１１と、第１の入力端子と低位電源端子
Ｎ_Ｌ間に接続された第１のダイオードＤ２１と、第２の
入力端子と低位電源端子Ｎ_Ｌ間に抵抗Ｒ２８を介して接
続された第２のダイオードＤ２２とから少なくとも構成
されている。そして、第１の外部出力端子Ｔ _３に接続さ
れる負荷１０２に流れる電流が、基準回路（基準抵抗）
Ｒｒで決まる所定の電流値を上回ったときには、第１の
半導体素子ＱＡをオン／オフ制御して電流振動を生成
し、この電流振動により、外部入力端子Ｔ_１と第１の外
部出力端子Ｔ_３間の導通状態を遮断する。

【００２１】なお、この例では、「基準回路」として基
準抵抗Ｒｒを用いたが、基準抵抗Ｒｒの他に、定電流源
（定電流回路）、或いは抵抗と定電流回路との並列回路
等を使用することが可能である。基準回路として基準抵
抗Ｒｒを用いる場合は、基準抵抗Ｒを電流容量比ｎ（こ
の例ではｎ＝１０００）で割った値、即ちＲｒ／ｎ＝Ｒ
ｒ／１０００と負荷抵抗の大小関係を比較して、負荷抵
抗がＲｒ／ｎより小さくなったら、第１の半導体素子Ｑ
Ａをオン／オフ動作させる。一方、基準回路として定電
流源Ｉ_ｒｅｆを用いる場合は、Ｉ_ｒｅｆを電流容量比倍
した電流値、即ちｎ×Ｉ_ｒｅｆ＝１０００×Ｉ_ｒｅｆと
負荷電流の大小関係を比較して、ｎ×Ｉ _ｒｅｆより負荷
電流が大きくなったら、第１の半導体素子ＱＡをオン／
オフ動作させる。基準回路として抵抗と定電流源との並
列回路で構成した場合は、抵抗基準と電流基準の合成さ
れた特性となる。これらの基準回路は、負荷側の異常状
態を何により判定するかで使い分けるのが好ましい。

【００２２】図２に示すように、第１の半導体素子ＱＡ
のゲート電極ＧＡとソース電極_ＳＡとの間には、加熱遮
断回路１２０を接続することが好ましい（なお、電流振
動の振動の回数を計測する方式を採用すれば、加熱遮断
回路１２０による感熱遮断機能は必須ではない。）。図
２に示す加熱遮断回路１２０は、第１の半導体素子ＱＡ
のゲート電極ＧＡに接続された過熱遮断用ＭＯＳトラン
ジスタＱＳと、この過熱遮断用ＭＯＳトランジスタＱＳ
のゲート電極に信号を入力するラッチ回路１２２と、ラ
ッチ回路１２２の状態を制御する温度センサ１２１等か
ら構成されている。つまり、半導体チップ１１０の表面
温度が規定以上の温度まで上昇したことが温度センサ１
２１によって検出された場合には、温度センサ１２１か
らの検出情報により、ラッチ回路１２２の状態が遷移
し、この状態がラッチ回路１２２に保持される。この結
果、過熱遮断用ＭＯＳトランジスタＱＳがオン動作とな
り、第１の半導体素子ＱＡのゲート電極ＧＡとソース電
極ＳＡ間を短絡し、第１の半導体素子ＱＡを強制的にオ
フ制御する。

【００２３】ここで、温度センサ１２１はポリシリコン
等で構成した４個のダイオードが直列接続されてなり、
温度センサ１２１は第１の半導体素子ＱＡの近傍に集積
化されている。第１の半導体素子ＱＡの接合温度が上昇
するにつれて、半導体チップの表面温度が上昇し、温度
センサ１２１の４個のダイオードの順方向降下電圧が次
第に低下する。そして、４個のダイオードの順方向降下
電圧の総和が、ｎＭＯＳトランジスタＱ５１のゲート電
位が“Ｌ”レベルとされる電位まで下がると、ｎＭＯＳ
トランジスタＱ５１がオン状態からターンオフする。こ
れにより、ｎＭＯＳトランジスタＱ５４のゲート電位
が、第１の半導体素子ＱＡのゲート制御端子Ｇの電位に
プルアップされ、ｎＭＯＳトランジスタＱ５４がターン
オンする。このため、ｎＭＯＳトランジスタＱ５３がタ
ーンオフし、ｎＭＯＳトランジスタＱ５２がオフ状態か
らターンオンして、ラッチ回路１２２に“１”がラッチ
されることとなる。このとき、ラッチ回路１２２の出力
が“Ｈ”レベルとなって、過熱遮断用素子ＱＳがオフ状
態からターンオンする。この結果、第１の半導体素子Ｑ
Ａの真のゲートＴＧと第２主電極（ソース電極）ＳＡ間
が短絡されて、第１の半導体素子ＱＡがオン状態からタ
ーンオフして、過熱遮断されることとなる。

【００２４】本発明の高電圧条件に用いる半導体装置
は、図１に示すように、第１の半導体素子ＱＡとこの第
１の半導体素子の制御回路とを同一基板上に集積化した
半導体集積回路（パワーＩＣ）である。制御回路は、第
１の半導体素子ＱＡに接続された負荷１０２中を流れる
電流を検知して、異常電流発生時には第１の半導体素子
ＱＡとをオン／オフ制御して電流振動を生成し、この電
流振動により、第１の半導体素子ＱＡを遮断する機能を
有する。パワーＩＣを構成する基板として、セラミッ
ク、ガラスエポキシ等の絶縁性基板や絶縁金属基板等を
用い、ハイブリッドＩＣの形態でも良い。しかし、より
好ましくは、同一半導体基板（同一チップ）上にモノリ
シックに集積化した「モノリシックパワーＩＣ」とすべ
きである。

【００２５】第１の半導体素子ＱＡとしては、例えば、
ＤＭＯＳ構造、ＶＭＯＳ構造、或いはＵＭＯＳ構造のパ
ワーＭＯＳトランジスタやこれらと類似な構造のＭＯＳ
ＳＩＴが使用可能である。又、ＥＳＴ、ＭＯＳ制御サイ
リスタ（ＭＣＴ）等のＭＯＳ複合型デバイスでも良い。
更に、ＩＧＢＴ等の他の絶縁ゲート型パワーデバイスが
使用可能である。更に、常にゲートを逆バイアスで使う
のであれば、接合型ＭＯＳトランジスタ、接合型ＳＩＴ
や静電誘導サイリスタ（ＳＩサイリスタ）等も使用可能
である。この高電圧用パワーＩＣに用いる第１の半導体
素子ＱＡはｎチャネル型でもｐチャネル型でもかまわな
い。即ち、本発明の半導体装置は、ｎチャネル型及びｐ
チャネル型の両方が存在する。以下の説明においては、
ｎチャネル型の半導体装置をハイサイド（High-Side)素
子として用いた場合について説明する。

【００２６】この第１の半導体素子ＱＡは、例えば、複
数個のユニット素子（単位セル）が並列接続されたマル
チ・チャネル構造のパワーデバイスを採用すれば良い。
そして、この第１の半導体素子ＱＡに並列接続されるよ
うに、第２の半導体素子ＱＢが、第１の半導体素子ＱＡ
に隣接する位置に配置されている。この第２の半導体素
子ＱＢには、加熱遮断回路１２０は必須ではない。第２
の半導体素子ＱＢが、第１の半導体素子ＱＡと同一プロ
セスで、隣接位置に配置されているので、温度ドリフト
やロット間の不均一性の影響による互いの電気的特性の
バラツキを除去（削減）できる。第２の半導体素子ＱＢ
の電流容量が第１の半導体素子ＱＡの電流容量よりも小
さくなるように、第２の半導体素子ＱＢを構成する並列
接続のユニット素子数を調整している。例えば、第２の
半導体素子ＱＢのユニット素子数１に対して、第１の半
導体素子ＱＡのユニット素子数を１０００となるように
構成することにより、第２の半導体素子ＱＢと第１の半
導体素子ＱＡのチャネル幅Ｗの比を１：１０００として
いる。又、温度センサ１２１は、第２の半導体素子ＱＢ
及び第１の半導体素子ＱＡの上部に形成された層間絶縁
膜の上部に堆積されたポリシリコン薄膜等で構成した複
数個のダイオードが直列接続により構成され、温度セン
サ１２１を第１の半導体素子ＱＡのチャネル領域の近傍
の位置に集積化している。

【００２７】図１に基づいて本発明の半導体装置の動作
を説明する。半導体チップ１１０の外部にある作動スイ
ッチＳＷ１をオンすると外部入力端子Ｔ２を経由してオ
ン信号が駆動回路１１１に入力され、図示されていない
チャージポンプ回路で昇圧された電圧ＶＰが抵抗Ｒ８，
Ｒ７を経由して第１及び第２の半導体素子ＱＡ，ＱＢの
ゲートＴＧに加えられ、第１の半導体素子ＱＡ及び第２
の半導体素子ＱＢはオンする。電圧ＶＰの値は、例えば
電源電圧をＶＢとするとＶＢ＋１０Ｖである。

【００２８】第１の半導体素子ＱＡ，第２の半導体素子
ＱＢを構成するＭＯＳトランジスタユニット素子１個当
たりのオン抵抗をＲ_ｆｅｔとし、第１の半導体素子Ｑ
Ａ，第２の半導体素子ＱＢのオン抵抗をそれぞれＲ
_ｏｎＡ，Ｒ_ｏｎＢとすると第１の半導体素子ＱＡ及び第
２の半導体素子ＱＢが完全にオンしている場合、即ちオ
ーミック領域では、上述した（１）式から（３）式が成
立する。Ｒ_ｏｎＡは通常３０[ｍΩ]位である。このとき
Ｒ_ｏｎＢ＝３０[Ω]となる。ここで、Ｒｒ＝８．４[ｋ
Ω]とする。第１の半導体素子ＱＡ及び第２の半導体素
子ＱＢのドレイン電流をそれぞれＩ_ＤＡ及びＩ_ＤＢと
し、電源電圧ＶＢ＝４２[Ｖ]とすると、となる。第１の半導体素子ＱＡ及び第２の半導体素子Ｑ
Ｂのドレイン〜ソース間電圧をそれぞれＶ_ＤＳＡ及びＶ
_ＤＳＢとすると、前述した（５）式〜（７）式が成立す
る。

【００２９】Ｉ_ＤＡ＝５［Ａ］のときＶ_ＤＳＢ＝Ｖ
_ＤＳＡとなり、Ｉ_ＤＡ＜５［Ａ］ではＶ_Ｄ _ＳＡ＜Ｖ
_ＤＳＢとなり、Ｉ_ＤＡ＞５［Ａ］ではＶ_ＤＳＡ＞Ｖ
_ＤＳＢとなる。

【００３０】スイッチＳＷ１がオンするとｐｎｐトラン
ジスタＱ１１がオンし、比較器ＣＭＰ１の高位電源端子
Ｎ_Ｈに電源電圧が印加される。比較器ＣＭＰ１の低位電
源端子Ｎ_Ｌは抵抗Ｒ２７を介して接地され、Ｎ_ＨとＮ_Ｌ
の間はツェナーダイオードＺＤ２が接続されているの
で、ＺＤ２のツェナー電圧を１２［Ｖ］とするとＣＭＰ
１の高位電源端子と低位電源端子間の電圧は１２［Ｖ］
となり、電源電圧ＶＢ＝４２［Ｖ］より小さい電圧に保
持されることになる。ＣＭＰ１の低位電源端子Ｎ _Ｌの電
位Ｖ_ＮＬは、に保たれる。

【００３１】第１の半導体素子ＱＡのドレイン電流Ｉ
_ＤＡが５［Ａ］以下のとき、Ｖ_ＤＳＡ＜Ｖ_ＤＳＢとなる
ため比較器ＣＭＰ１の出力は“Ｈ”となり、ｐｎｐトラ
ンジスタＱ１２はオフして、駆動回路１１１は第１の半
導体素子ＱＡ及び第２の半導体素子ＱＢをオンし続け
る。一方、第１の半導体素子ＱＡのドレイン電流Ｉ_ＤＡ
が５［Ａ］を超えるとＶ_ＤＳＡ＞Ｖ_ＤＳＢとなるため比
較器ＣＭＰ１の出力“Ｌ”となり、ｐｎｐトランジスタ
Ｑ１２がオンする。このため、駆動回路１１１のソース
トランジスタＱ５がオフし、シンクトランジスタＱ６が
オンして第１の半導体素子ＱＡ、第２の半導体素子ＱＢ
のゲートは抵抗Ｒ７、Ｒ８を介して接地される。このた
め、第１の半導体素子ＱＡ、第２の半導体素子ＱＢはオ
フ動作に入る。即ち、５［Ａ］が電源電圧ＶＢ＝４２
［Ｖ］のときの過電流判定値となる。このときの負荷抵
抗は４２［Ｖ］／５［Ａ］＝８．４［Ω］で、これはｎ
×Ｒｒ＝１０００×８．４［ｍΩ］に等しい。即ち、
８．４［Ω］が過負荷判定値となり、負荷抵抗が８．４
［Ω］以下になると第１の半導体素子ＱＡ、第２の半導
体素子ＱＢはオフ動作に入る。過負荷判定値８．４
［Ω］は電源電圧ＶＢに関わらず一定である。これは基
準回路として抵抗を用いているからであり、基準回路と
して定電流回路を用いれば、過電流判定値は電源電圧Ｖ
Ｂに関わらず一定になる。

【００３２】第１の半導体素子ＱＡ、第２の半導体素子
ＱＢがオフ動作に入ると第１の半導体素子ＱＡ、第２の
半導体素子ＱＢのドイン〜ソース間電圧Ｖ_ＤＳＡ、Ｖ
_ＤＳＢは増大する。第１の半導体素子ＱＡ、第２の半導
体素子ＱＢのソース電位をＶ_Ｓ _Ａ、Ｖ_ＳＢとするとＶ
_ＳＡ、Ｖ_ＳＢは接地電位ＧＮＤに向かって低下して行
く。駆動回路１１１のシンクトランジスタＱ６がオンす
るため第１の半導体素子ＱＡのソース→抵抗Ｒ８１→抵
抗Ｒ２６→ダイオードＤ１→抵抗Ｒ８→シンクトランジ
スタＱ６→ＧＮＤの経路で電流が流れ、ＣＭＰ１の
（＋）入力端子電位を低下させるヒステリシス効果が発
生し、ＣＭＰ１の出力は安定して “Ｌ”を維持する。
ＣＭＰ１の入力端子電位もＶ_ＳＡ、Ｖ_ＳＢの低下に伴
って低下して行くが、ＣＭＰ１（＋）入力端子電位はＣ
ＭＰ１低位電源端子の電位Ｖ_ＮＬとダイオードＤ２１に
よりクランプされ、Ｖ_ＮＬ−０．７［Ｖ］（Ｄ２１の順
方向電圧降下）以下には下がらない。Ｖ_ＮＬ＝ＶＢ−１
２．３［Ｖ］だから、ＣＭＰ１（＋）入力端子電位はＶ
Ｂ−１３［Ｖ］以下には下がらない。一方、ＣＭＰ１の
（−）入力端子もダイオードＤ２２によりクランプされ
るが、抵抗Ｒ２８を介してクランプされるため、ＣＭＰ
１の（−）入力端子電圧はＲ２８の電圧降下分だけ、
（＋）入力端子電位より低い電位にクランプされる。即
ち（−）入力端子のクランプ電位はＶＢ−１３［Ｖ］−
（Ｒ２８電圧降下分）となる。このためＶ_ＳＡ、Ｖ _ＳＢ
の電位が低下してクランプ電圧がＣＭＰ１に入力される
ようになるとＣＭＰ１の出力は負荷側の状態に関わら
ず、“Ｈ”となり、駆動回路１１１は再び第１の半導体
素子ＱＡ、第２の半導体素子ＱＢをオンさせる。
Ｖ_ＳＡ、Ｖ_ＳＢがクランプ電圧を下回ると制御回路及び
ＭＯＳトランジスタの遅れ時間後に第１の半導体素子Ｑ
Ａ、第２の半導体素子ＱＢはオンし、Ｖ_ＳＡ、Ｖ_ＳＢが
クランプ電圧を上回ると制御回路及びＭＯＳトランジス
タの遅れ時間後に第１の半導体素子ＱＡ、第２の半導体
素子ＱＢはオフするため、オン／オフ動作を続けること
になる。オン／オフ動作が一定時間継続すると第１の半
導体素子ＱＡの過熱遮断により、又はタイマー処理によ
り第１の半導体素子ＱＡ及び第２の半導体素子ＱＢを遮
断する。

【００３３】（他の実施の形態）上記の実施の形態によ
る開示の一部を成す論述及び図面はこの発明を限定する
ものであると理解すべきではない。この開示から当業者
には様々な代替実施の形態、実施例及び運用技術が明ら
かとなろう。

【００３４】例えば、図１はｎチャネルのハイサイドの
回路を示したが、図３に示すようなｐチャネルのハイサ
イドの回路も、ｐチャネル・第１の半導体素子ＱＡ
（ｐ）を用いれば、ほぼ同様な回路構成で実現可能であ
る。

【００３５】又、一定の場合は、図４に示すように図１
に示したツェナーダイオードＺＤ２を省略した構成でも
良い。

【００３６】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。従っ
て、本発明の技術的範囲は上記の説明から妥当な特許請
求の範囲に係る発明特定事項によってのみ定められるも
のである。

【００３７】

【発明の効果】本発明の半導体装置によれば、電源電圧
が従来の１２Ｖ系から、例えば４２Ｖ系のような高電圧
電源系に移行した場合でも、第１及び第２の半導体素子
の半導体素子の第２の主電極間の電位を比較する比較器
として、従来の１２Ｖ系の素子を使用することが可能と
なる。これにより、比較器の高耐圧化が不要となり、高
耐圧化に伴うコストアップを回避することが出来る。

【００３８】更に、本発明の半導体装置によれば、比較
器の高電圧環境下での使用を避けることによる信頼性の
向上が可能になる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る高電圧用の半導体装
置の回路構成図である（ｎチャネルの場合）。

【図２】本発明の実施の形態に係る半導体装置に集積化
する加熱遮断回路の回路構成図である。

【図３】本発明の他の実施の形態に係る高電圧用の半導
体装置の回路構成図である（ｐチャネルの場合）。

【図４】本発明の更に他の実施の形態に係る高電圧用の
半導体装置の回路構成図である（ｐチャネルの場合）。

【図５】従来の電源供給制御装置の回路構成図である。

【符号の説明】

１０１低電圧電源１０２負荷１１０、１１８，１２１，１２２半導体チップ１１１駆動回路１２０加熱遮断回路１９１高電圧電源ＣＭＰ１比較器Ｄ１，Ｄ２１，Ｄ２２ダイオードＱＡ第１の半導体素子ＱＢ第２の半導体素子Ｑ７１，Ｑ７２，Ｑ１３１，Ｑ２２１，Ｑ３１１，Ｑ３
１２ＭＯＳトランジスタＲＧゲート抵抗Ｒ１，Ｒ２，Ｒ５，Ｒ７，Ｒ８，Ｒ１０，Ｒ２１，Ｒ２
２，Ｒ８１，Ｒ８２抵抗Ｒｒ基準抵抗Ｔ_１，Ｔ_２，Ｔ_３，Ｔ_４入出力端子ＺＤ１，ＺＤ２ツェナーダイオード

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０３Ｋ 17/04 Ｈ０１Ｌ 27/08 １０２Ｊ 17/10

Claims

【特許請求の範囲】

【請求項１】直流電源に接続した第１の主電極、負荷
に接続した第２の主電極及び制御電極とを有する第１の
半導体素子と、前記第１の半導体素子の第１の主電極に接続した第１の
主電極、基準回路に接続した第２の主電極及び前記第１
の半導体素子の制御電極に接続した制御電極とを有する
第２の半導体素子と、高位電源端子と低位電源端子とを具備し、前記高位電源
端子は系の電源電圧に保持され、前記高位電源端子と前
記低位電源端子との間の電圧は系の電源電圧より小さい
電圧に保持され、前記第１の半導体素子の第２の主電極
に第１の入力端子を接続し、前記第２の半導体素子の第
２の主電極に第２の入力端子を接続した比較器と、前記比較器の出力に応じて、前記第１及び第２の半導体
素子の制御電極にそれぞれ制御電圧を供給する駆動回路
と、前記第１の入力端子と前記低位電源端子間に接続した第
１のダイオードと、前記第２の入力端子と前記低位電源端子間に抵抗を介し
て接続した第２のダイオードとから少なくともなり、前
記基準回路で決まる所定電流値を上回る過電流が前記第
１の半導体素子を流れたときは、前記第１の半導体素子
をオン／オフ制御して電流振動を生成し、この電流振動
により、前記第１の半導体素子の導通状態を遮断するこ
とを特徴とする半導体装置。
【請求項２】前記第１の半導体素子はＮ１個のユニット
素子から構成され、前記第２の半導体素子は、Ｎ２個の
前記のユニット素子から構成され、Ｎ１≫Ｎ２であるこ
とを特徴とする請求項１記載の半導体装置。
【請求項３】前記高位電源端子と前記低位電源端子間に
定電圧ダイオードを接続したことを特徴とする請求項１
又は２記載の半導体装置。
【請求項４】前記直流電源と前記高位電源端子間に第３
の半導体素子を接続したことを特徴とする請求項１乃至
３のいずれか１項記載の半導体装置。
【請求項５】前記第１及び第２の半導体素子、前記比較
器、前記駆動回路及び前記第１及び第２のダイオードが
同一半導体基板上に集積化されていることを特徴とする
請求項１乃至４のいずれか１項記載の半導体装置。