JP2000305917A

JP2000305917A - マルチプロセッサシステム

Info

Publication number: JP2000305917A
Application number: JP11110640A
Authority: JP
Inventors: Hidekazu Sato; 秀和佐藤; Hideto Yabuta; 秀人薮田; Kazuhiko Safuku; 和彦佐復
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-04-19
Filing date: 1999-04-19
Publication date: 2000-11-02

Abstract

(57)【要約】【課題】マルチプロセッサシステムに関し、簡単な構
成で、時系列な処理と非時系列な処理とを能率良く適正
に処理可能なことを課題とする。【解決手段】複数のプロセッサと複数の周辺回路部と
がバスＳＢを介して接続すると共に、複数の周辺回路部
からの割込要求を複数のプロセッサが分担処理するマル
チプロセッサシステムにおいて、マスタａと１又は２以
上の非マスタｂ，ｃとで特定される複数のプロセッサａ
〜ｃと、割込要求ＩＲＱの発生と共にマスタ（＝１）又
は不特定（＝０）を表すプロセッサ指示情報ＲＩＤを出
力する複数の周辺回路部１〜ｎと、各周辺回路部からの
割込要求をそのプロセッサ指示情報に従ってマスタａ又
は１又は２以上の不特定ａ〜ｃのプロセッサに割り振る
割振制御部４０とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマルチプロセッサシ
ステムに関し、更に詳しくは複数のプロセッサと複数の
周辺回路部とが共通のバスを介して接続すると共に、複
数の周辺回路部からの割込要求（処理要求）を複数のプ
ロセッサが分担処理するマルチプロセッサシステムに関
する。

【０００２】この種のシステムでは、複数の周辺回路部
からの各割込要求を複数のプロセッサが負荷分散制御の
下で効率良く分担処理すると共に、割込要求（処理の種
類）によっては、これを時系列に順序正しく処理するこ
とが必要な場合がある。

【０００３】

【従来の技術】例えばデータ伝送システム等における集
中監視部では、多数の主信号回路部で不定期に発生する
イベント（監視データの変化等）を収集すると共に、こ
れらをマルチプロセッサ部で高速・並列に解析処理し、
保守監視卓等へ通知することが行われる。

【０００４】従来は、マルチプロセッサ部に設けたラウ
ンドロビン方式等による優先調停制御により、空いてい
るプロセッサが割込要求（イベント処理）を巡回優先的
に受け付け、こうして各プロセッサ負荷の均等化と処理
の高速化が図られていた。

【０００５】

【発明が解決しようとする課題】しかし、イベントの解
析内容の複雑さ又はイベントを受け取るプロセッサの負
荷状態によっては、マルチプロセッサ部に入力されるイ
ベント順と、その処理結果の出力順とが逆転する場合
（所謂「先入れ後出し現象」）が生じ得る。

【０００６】例えば、ある被監視装置から「障害発
生」が通知され、そのすぐ後に「障害復旧」が通知さ
れた場合に、もし上記「障害発生」を高負荷状態のプ
ロセッサａが処理し、かつ上記「障害復旧」を低負荷
状態のプロセッサｂが処理したとすると、プロセッサｂ
がプロセッサａよりも先に処理完了し、結果をこの順で
保守監視卓へ通知する。これを保守監視卓側から見る
と、「障害復旧」→「障害発生」の順で状態が報告され
ることになり、保守者はシステム状態を誤認識してしま
う。

【０００７】なお、この点については、処理要求データ
に重みづけ（優先順位）やタイムスタンプを付加する等
の方法も考えられるが、割込時やその処理結果に重みづ
けやタイムスタンプの内容を反映させる制御が複雑なも
のとなってしまう。

【０００８】本発明は上記従来技術の問題点に鑑みなさ
れたもので、その目的とする所は、簡単な構成で、時系
列な処理と非時系列な処理とを能率良く適正に処理可能
なマルチプロセッサシステムを提供することにある。

【０００９】

【課題を解決するための手段】上記の課題は例えば図１
の構成により解決される。即ち、本発明（１）のマルチ
プロセッサシステムは、複数のプロセッサと複数の周辺
回路部とがバスＳＢを介して接続すると共に、複数の周
辺回路部からの割込要求を複数のプロセッサが分担処理
するマルチプロセッサシステムにおいて、マスタと１又
は２以上の非マスタとで特定される複数のプロセッサａ
〜ｃと、割込要求の発生と共にマスタ（＝１）又は不特
定（＝０）を表すプロセッサ指示情報ＲＩＤを出力する
複数の周辺回路部１〜ｎと、各周辺回路部からの割込要
求をそのプロセッサ指示情報に従ってマスタａ又は１又
は２以上の不特定のプロセッサａ〜ｃに割り振る割振制
御部４０とを備えるものである。

【００１０】本発明（１）においては、各周辺回路部１
〜ｎは割込要求ＩＲＱ１〜ｎの発生と共にマスタ又は不
特定を表すプロセッサ指示情報ＲＩＤ１〜ｎ（例えばＲ
ＩＤ１〜ｎ＝１／０）を出力する構成により、時系列な
処理を要求される処理はマスタプロセッサａで時系列に
処理させ、また時系列な処理を要求されない処理は空い
ている何れか不特定のプロセッサａ〜ｃで迅速に処理さ
せることが容易に指定可能となる。又は、特殊処理が必
要な処理Ａはマスタプロセッサａに処理させ、他の一般
的な処理は空いている何れか不特定のプロセッサａ〜ｃ
に処理させることが容易に指定可能となる。

【００１１】また、割振制御部４０は各周辺回路部１〜
ｎからの割込要求ＩＲＱ１〜ｎをそのプロセッサ指示情
報ＲＩＤ１〜ｎに従ってマスタａ又は空いている１又は
２以上の不特定のプロセッサａ〜ｃに割り振る構成によ
り、プロセッサａ〜ｃの負荷分散が能率良く行われる。

【００１２】また本発明（２）のマルチプロセッサシス
テムは、複数のプロセッサと複数の周辺回路部とがバス
を介して接続すると共に、複数の周辺回路部からの割込
要求を複数のプロセッサが分担処理するマルチプロセッ
サシステムにおいて、固有の識別ＩＤ（例えばＩＤ＝ａ
〜ｃ）により特定される複数のプロセッサａ〜ｃと、割
込要求の発生と共に固有の識別ＩＤ（＝ａ〜ｃ）又は不
特定（＝０）を表すプロセッサ指示情報ＲＩＤを出力す
る複数の周辺回路部１〜ｎと、各周辺回路部からの割込
要求をそのプロセッサ指示情報に従って固有の識別ＩＤ
ａ〜ｃ又は１又は２以上の不特定のプロセッサａ〜ｃに
割り振る割振制御部４０とを備えるものである。

【００１３】本発明（２）においては、各周辺回路部は
割込要求の発生と共に固有の識別ＩＤ＝ａ（又はｂ，
ｃ）又は不特定（＝０）を表すプロセッサ指示情報ＲＩ
Ｄを出力する構成により、時系列な処理を要求される処
理は所望のプロセッサａ（又はｂ，ｃ）で夫々時系列に
処理させ、また時系列な処理を要求されない処理は空い
ている何れか不特定のプロセッサａ〜ｃで迅速に処理さ
せることが容易に指定可能となる。又は、特定の種類の
処理Ａはプロセッサａに処理させ、他の特定の種類の処
理Ｂはプロセッサｂに処理させ、更に他の種類の処理Ｃ
はプロセッサｃに処理させることが容易に指定可能とな
る。

【００１４】また、割振制御部４０は各周辺回路部から
の割込要求をそのプロセッサ指示情報ＲＩＤに従って固
有の識別ＩＤａ（又はｂ，ｃ）又は空いている１又は２
以上の不特定のプロセッサａ〜ｃに割り振る構成によ
り、プロセッサａ〜ｃの負荷分散が能率良く行われる。

【００１５】好ましくは、本発明（３）においては、上
記本発明（１）又は（２）において、複数の周辺回路部
１〜ｎと割振制御部４０との間に介在し、複数の周辺回
路部からの競合する２以上の割込要求ＩＲＱを調停して
割振制御部への入力を時系列に受け付ける受付アービタ
２１を備える。

【００１６】従って、各周辺回路部１〜ｎで任意タイミ
ングに発生する各割込要求を能率良く処理できる。な
お、この調停には、特定の優先順位又はラウンドロビン
方式等による優先調停や、スキャニング又はポーリング
等による調停が含まれる。

【００１７】また好ましくは、本発明（４）において
は、上記本発明（１）〜（３）において、複数のプロセ
ッサａ〜ｃからの競合する２以上の割込受付要求ＡＲＱ
を調停して何れか一つのプロセッサに受付許可ＡＡＫを
発行する許可アービタ１１を備える。

【００１８】従って、割振制御部４０により２以上の不
特定のプロセッサａ〜ｃに同時に割り振られた各割込要
求を調停により（好ましくは負荷分散制御の下で）何れ
か一つのプロセッサに能率良く割り付けられる。なお、
この調停には、特定の優先順位又はラウンドロビン方式
等による優先調停や、スキャニング又はポーリング等に
よる調停が含まれる。

【００１９】また好ましくは、本発明（５）において
は、上記本発明（１）において、外部設定又は複数のプ
ロセッサの自律的な調停動作によりマスタプロセッサを
決定する。従って、外部より所望のプロセッサをマスタ
プロセッサに設定できる。又は、マルチプロセッサシス
テムへの電源投入時又はリセット（再開）時等には、自
律的な調停動作に関与できる様な常に正常な（障害の無
い）プロセッサが自動的にマスタプロセッサに決定され
る。

【００２０】また好ましくは、本発明（６）において
は、上記本発明（１）において、割振制御部４０は、マ
スタプロセッサが異常であることにより、該マスタプロ
セッサヘの割込要求を所定の非マスタプロセッサに振り
替える。従って、マスタプロセッサの障害時にも当該割
込要求を有効に処理できる。

【００２１】また好ましくは、本発明（７）において
は、上記本発明（２）において、割振制御部は、特定の
プロセッサが異常であることにより、該特定のプロセッ
サヘの割込要求を他の所定のプロセッサに振り替える。
従って、指定したプロセッサの障害時にも当該割込要求
を有効に処理できる。

【００２２】

【発明の実施の形態】以下、添付図面に従って本発明に
好適なる複数の実施の形態を詳細に説明する。なお、全
図を通して同一符号は同一又は相当部分を示すものとす
る。

【００２３】図２は第１の実施の形態によるマルチプロ
セッサシステムの構成を示す図で、各周辺回路部からの
割込要求をそのプロセッサ指示情報ＲＩＤに従ってマス
タ又は不特定のプロセッサに割り振る場合を示してい
る。

【００２４】図において、１０はマルチプロセッサ部、
ＰＲａ〜ＰＲｃはマルチプロセッサ部を構成するプロセ
ッサ、ＳＢはシステムバス（Ｓバス）、１１はプロセッ
サＰＲａ〜ＰＲｃからの割込受付要求ＡＲＱを優先調停
して何れか一つのプロセッサに受付許可ＡＡＫを発行す
る許可アービタ（ＩＡＢＴ）、１２はプロセッサＰＲａ
〜ＰＲｃからのバス使用権要求ＢＲＱを優先調停して何
れか一つのプロセッサにバス権許可ＢＡＫを発行するバ
スアービタ（ＢＡＢＴ）、１３は許可アービタ１１とバ
スアービタ１２を統合したシステムバスアービタ（ＳＡ
ＢＴ）、２０はマルチプロセッサ部１０に処理を依頼す
る周辺回路部、ＳＰＲ１〜ＳＰＲｎは周辺回路部を構成
する処理部であって、例えばデータ伝送信号ＳＳ１〜Ｓ
Ｓｎの主信号処理を夫々に行う主信号処理部、２１はＳ
ＰＲ１〜ＳＰＲｎからの各処理（割込）要求を例えばラ
ウンドロビン方式により優先調停して後述の割振制御部
４０への入力を時系列に受け付ける受付アービタ（ＰＲ
Ｕ）、３０はシステムの共通メモリ（ＭＥＭｏ）、４０
はＳＰＲ１〜ＳＰＲｎからの割込要求をそのプロセッサ
指示情報ＲＩＤに従ってマスタ又は非マスタのプロセッ
サＰＲａ〜ＰＲｃへの割込要求に変換する割込デコーダ
（ＩＤＥＣ）である。なお、この割込デコーダ４０は図
１の割振制御部４０に相当する。

【００２５】プロセッサＰＲａにおいて、ＣＰＵａはホ
ストバスＨＢａを介してＲＡＭ，ＲＯＭ，ＥＥＰＲＯＭ
等からなる主メモリＭＥＭａと接続しており、該ＣＰＵ
ａはホストバスＨＢａを介して主メモリＭＥＭａを直接
にアクセスできる。またホストバスＨＢａはホスト−シ
ステムバスブリッジＨＳＢａを介してＳバスに接続して
おり、ＣＰＵａはＨＳＢａを介してＳバス（即ち、主信
号処理部ＳＰＲ１〜ＳＰＲｎ，ＭＥＭｏ等）を直接的に
アクセスできる。

【００２６】例えば、ＣＰＵａがＭＥＭｏのアドレス空
間にアクセスすると、ホスト−システムバスブリッジＨ
ＳＢａは、外部アドレスであることを検知し、バス権要
求ＢＲＱａ＝１を出力する。これを受けたバスアービタ
１２は、必要なら他のバス権要求との間で例えばラウン
ドロビン方式による調停を行うと共に、ＢＲＱａ＝１を
受け付ける時は、バス許可ＢＡＫａ＝１を返送する。こ
れにより、ＣＰＵａはＳバスに接続し、ＭＥＭｏを直接
的にアクセスできる。同様にして、ＣＰＵａはＩ／Ｏコ
ンマンド等を使用して主信号処理部ＳＰＲ１〜ＳＰＲｎ
を直接的にアクセスできる。プロセッサＰＲｂ，ＰＲｃ
についても同様である。また、ＣＰＵａ〜ＣＰＵｃはＭ
ＥＭｏに対するメッセージのリード／ライトを介して相
互にコミュニケーション可能である。

【００２７】主信号処理部ＳＰＲ１は、通常のハードウ
ェア構成により実現されていても良いが、この例では内
部に主信号ＳＳ１を処理するためのＣＰＵ（不図示）等
を備える。いずれにしてもこの様な主信号処理部ＳＰＲ
１の内部でイベント（監視データの変化等）が発生する
と、該主信号処理部ＳＰＲ１は、割込要求ＩＲＱ１＝１
を出力すると共に、この割込要求が時系列（シーケンシ
ャル）に処理されるべきものであるか否かに応じて、プ
ロセッサ指示情報ＲＩＤ１＝１（マスタ）又はＲＩＤ１
＝０（不特定）を決定する。主信号処理部ＳＰＲ２〜Ｓ
ＰＲｎについても同様である。

【００２８】一方、マルチプロセッサ部１０において、
いずれがマスタプロセッサとなるかは、予め外部より設
定しても良いが、この例ではＰＲａ〜ＰＲｃの自律的な
調停動作により自動的に決定される。即ち、本システム
に電源投入され、又は本システムがリセット（再開）さ
れると、ＣＰＵａ〜ＣＰＵｃは略一斉にバス権要求ＢＲ
Ｑａ〜ＢＲＱｃ＝１とする。そして、最初にバス権を獲
得した例えばＣＰＵａはＭＥＭｏ（ＲＡＭ）の特定番地
のデータを読み出すと共に、そこに他のＣＰＵの識別Ｉ
Ｄが書き込まれていない時は、自己の識別ＩＤ＝ａを書
き込み、こうして自己がマスタＣＰＵであることを宣言
する。一方、２番目以降にバス権を獲得した他のＣＰＵ
ｂ，ＣＰＵｃはＭＥＭｏの特定番地に他のＣＰＵの識別
ＩＤ＝ａが書き込まれていることにより、自己がマスタ
ＣＰＵでないことを認識する。この場合に、ＣＰＵａは
プロセッサの状態識別子としてＰＩＤａ＝１（マスタ）
を出力し、他のＣＰＵｂ，ＣＰＵｃは共にＰＩＤｂ＝Ｐ
ＩＤｃ＝０（非マスタ）を出力する。

【００２９】係る構成により、まず主信号処理部ＳＰＲ
１がプロセッサ指示ＲＩＤ１＝１（マスタ）の指定で割
込要求ＩＲＱ１を発生した場合の動作を具体的に説明す
る。即ち、主信号処理部ＳＰＲ１は内部でイベントが発
生すると割込要求ＩＲＱ１＝１を出力する。これを受け
た受付アービタ２１は、必要なら他の割込要求との間で
優先調停を行うと共に、ＩＲＱ１＝１を受け付ける時
は、割込要求イネーブルＲＱＥ１＝１を返送する。主信
号処理部ＳＰＲ１はＲＱＥ１＝１を受けたことによりプ
ロセッサ指示ＲＩＤ１＝１（マスタ）を出力し、該信号
は１ビットからなる指示バスＩＢに加えられる。一方、
受付アービタ２１はＲＱＥ１＝１と同じタイミングにゲ
ート信号ＲＱＥ／＝１を出力する。

【００３０】割込デコーダ４０では、上記ＳＰＲ１から
のプロセッサ指定ＩＢ＝１（マスタ）、かつＣＰＵａの
プロセッサ状態ＰＩＤａ＝１（マスタ）であることによ
り、ＲＱＥ／＝１のタイミングでは、アンドゲート回路
Ａ２のみが付勢され、割込要求信号ＩＲＱａ＝１とな
る。即ち、この割込要求はマスタＣＰＵａのみに割り付
けられる。

【００３１】マスタＣＰＵａはＩＲＱａ＝１を受けたこ
とにより許可アービタ１１に受付許可要求ＡＲＱａ＝１
を出力する。これを受けた許可アービタ１１は、必要な
ら他の受付許可要求との間で調停を行うと共に、ＡＲＱ
ａ＝１を受け付ける時は、受付許可ＡＡＫａ＝１を返送
する。また許可アービタ１１はＡＡＫａ＝１と同じタイ
ミングにＳバス要求の指示信号ＡＡＫ／（＝ＢＲＱａに
相当）を出力し、これはバスアービタ１２により優先的
に受け付けられる。これによりバスアービタ１２は一時
的にバス許可ＢＡＫａ＝１を出力し、これによりマスタ
ＣＰＵａとＳバスとが接続される。ＣＰＵａは受付許可
ＡＡＫａ＝１でかつバス許可ＢＡＫａ＝１を受けたこと
により、割込許可ＩＡＫａ＝１を出力する。割込許可Ｉ
ＡＫａ＝１は１ビットからなる許可バスＡＢを介して主
信号処理部ＳＰＲ１〜ＳＰＲｎに送られる。

【００３２】一方、主信号処理部ＳＰＲ１では割込要求
イネーブルＲＱＥ１＝１でかつ割込許可ＩＡＫ１＝１を
受けたことにより、アドレス／データ端子Ａ／Ｄ１に割
込ベクタ情報を出力し、この割込ベクタ情報には主信号
処理部ＳＰＲ１（即ち、処理要求元）の識別ＩＤ，割込
処理の種別情報等が含まれる。

【００３３】一方、マスタＣＰＵａではＳバスを介して
ＳＰＲ１からの割込ベクタ情報を取得し、次のクロック
タイミングで割込許可ＩＡＫａ＝０（消勢）とする。一
方、主信号処理部ＳＰＲ１では上記割込許可ＩＡＫａ＝
１を受けたことにより、前記クロックタイミングで割込
要求ＩＲＱ１＝０とする。これにより受付アービタ２１
は割込要求イネーブルＲＱＥ１＝０とし、これによりア
ドレス／データ端子Ａ／Ｄ１の出力が消勢される。

【００３４】以後は、マスタＣＰＵａは主信号処理部Ｓ
ＰＲ１の指定割込ベクタにジャンプし、対応する割込処
理を実行する。その際には、必要なら処理要求元の主信
号処理部ＳＰＲ１にＳバスを介して接続し、処理データ
や処理結果データのやり取りを行う。また最終的な処理
結果データは、共通メモリ３０にも書き込まれ、このデ
ータは不図示のシステム監視モニタにより収集処理され
る。

【００３５】なお、このマスタＣＰＵａが前回の割込処
理を実行中の場合は、例えばＣＰＵａが内部で発行した
割込ディセーブルコマンドの実行により、ＣＰＵａは新
たな割込要求を受け付けない。この場合のＣＰＵａに対
して新たに割り振られた、例えば主信号処理部ＳＰＲ１
からの新たな割込要求ＩＲＱａ＝１は、ＣＰＵａの入口
で無視され、よって受付許可要求ＡＲＱａ＝０のままで
ある。

【００３６】一方、この場合の受付アービタ２１では、
割込要求イネーブルＲＱＥ１＝１にしたにも係わらず、
所定数のクロックサイクルを経過しても主信号処理部Ｓ
ＰＲ１の割込要求ＩＲＱ１＝０とならないことにより、
割込要求イネーブルＲＱＥ１を強制的に「０」とする。
その結果、この場合の主信号処理部ＳＰＲ１は割込要求
ＩＲＱ１＝１としたままで処理待機となり、次回に割込
要求イネーブルＲＱＥ１＝１となるのを待つことにな
る。こうして、主信号処理部ＳＰＲ１で発生する時系列
な割込要求はマスタＣＰＵａにより時系列に処理される
ことになる。一方、受付アービタ２１のサービスは速や
かに他のＳＰＲの調停に移る。

【００３７】次に、主信号処理部ＳＰＲ２がプロセッサ
指示ＲＩＤ２＝０（不特定）の指定で割込要求ＩＲＱ２
を発生した場合の動作を具体的に説明する。即ち、主信
号処理部ＳＰＲ２において、イベントが発生すると割込
要求ＩＲＱ２＝１を出力する。これを受けた受付アービ
タ２１は、必要なら他の割込要求との間で調停を行うと
共に、ＩＲＱ２＝１を受け付ける時は、割込要求イネー
ブルＲＱＥ２＝１を返送する。主信号処理部ＳＰＲ２は
ＲＱＥ２＝１を受けたことによりプロセッサ指示ＲＩＤ
２＝０（不特定）を出力し、該信号は指定バスＩＢに加
えられる。一方、受付アービタ２１はＲＱＥ２＝１と同
じタイミングにゲート信号ＲＱＥ／＝１を出力する。

【００３８】割込デコーダ４０では、ＩＢ＝０によりイ
ンバータ回路Ｉ１の出力＝１となり、信号ＲＱＥ／＝１
のタイミングではＡＮＤゲート回路Ａ１，Ａ３，Ａ５が
一斉に付勢され、これにより割込要求ＩＲＱａ〜ＩＲＱ
ｃ＝１となる。即ち、不特定のプロセッサ指示による割
込要求は割込デコーダ４０によりマスタＣＰＵａをも含
めた全ＣＰＵａ〜ＣＰＵｃに割り振られる。

【００３９】ＣＰＵａ〜ＣＰＵｃでは、夫々ＩＲＱａ〜
ＩＲＱｃ＝１を受けたことにより許可アービタ１１に受
付許可要求ＡＲＱａ〜ＡＲＱｃ＝１を出力する。なお、
上記の如くマスタＣＰＵａが主信号処理部ＳＰＲ１の割
込処理を実行中の場合はＡＲＱａ＝１を出力しない。こ
うしてマスタＣＰＵａへの処理集中が回避される。一
方、許可アービタ１１は、受付許可要求ＡＲＱａ〜ＡＲ
Ｑｃ＝１の間でラウンドロビン方式等による優先調停を
行うと共に、例えば受付許可要求ＡＲＱｂ＝１を受け付
ける時は、受付許可ＡＡＫｂ＝１を返送する。因みに、
ラウンドロビン方式の下では、前回受付許可ＡＡＫａ＝
１を与えられたＣＰＵａの優先順位が最下位となり、今
回はＣＰＵｂに優先的に受付許可ＡＡＫｂ＝１が与えら
れる。こうして不特定のＣＰＵａ〜ＣＰＵｃ間における
負荷分散の均等化が図られる。

【００４０】また許可アービタ１１は、受付許可ＡＡＫ
ｂ＝１と同じタイミングにＳバス要求の指示信号ＡＡＫ
／（＝ＢＲＱｂに相当）を出力し、これはバスアービタ
１２により優先的に受け付けられる。これによりバス許
可ＢＡＫｂ＝１となり、ＣＰＵｂはＳバスに接続され
る。そして、ＣＰＵｂは割込許可ＩＡＫｂ＝１を出力す
ると共に、上記同様にしてＳバスを介して主信号処理部
ＳＰＲ２からの割込ベクタ情報（即ち、割込要求元ＳＰ
Ｒ２の識別ＩＤ，処理種別の情報等）を取得する。こう
して、主信号処理部ＳＰＲ２によるプロセッサ指示ＲＩ
Ｄ２＝０（不特定）を伴う割込要求ＩＲＱ２＝１は、上
記した様な所定の負荷分散制御の下で、空いている何れ
かのＣＰＵａ，ＣＰＵｂ又はＣＰＵｃにより迅速に処理
される。

【００４１】図３は実施の形態による割込処理のタイミ
ングチャートで、上記マスタＣＰＵａが割込処理を受け
付ける場合のタイミングの例を示している。図におい
て、主信号処理部ＳＰＲ１の割込要求ＩＲＱ１＝１に対
する割込要求イネーブルＲＱＥ１＝１は、この例ではた
またま最小時間ＭＩＮ（１クロック周期）で発生してい
る。割込要求ＩＲＱａ＝１に対する割込許可ＡＡＫａ＝
１も同様である。なお、一般に、不特定指示の割込要求
では通常空き状態のＣＰＵに優先順位があるので、ＩＲ
Ｑａ＝１に対するＡＡＫａ＝１も最小時間ＭＩＮで発生
する場合が多い。また信号ＡＡＫ／（ＡＡＫａ＝１に相
当）＝１に対するバス許可ＢＡＫａ＝１はバスアービタ
１２における優先的処理により常に最小時間ＭＩＮで発
生する。こうして、主信号処理部ＳＰＲ１からの割込要
求ＩＲＱ１＝１は、割込要求イネーブルＲＱＥ１＝１の
発行後、通常は４クロック程度で受け付けられる。そこ
で、この時間を超える様な時は、受付アービタ２１は、
他の主信号処理部ＳＰＲからの処理要求を優先割振させ
るために、例え割込要求ＩＲＱ１＝１であっても、当該
ＳＰＲ１への割振サービスを一旦停止する。即ち、割込
要求イネーブルＲＱＥ１＝０とする。

【００４２】図４は第２の実施の形態によるマルチプロ
セッサシステムの構成を示す図で、例えばマスタＣＰＵ
ａが故障した場合に他のＣＰＵにマスタを自動的に振り
替える場合を示している。図において、５０は例えばマ
スタＣＰＵａが障害時等に他のＣＰＵｂ又はＣＰＵｃを
仮のマスタとしてシステムに提供するプロセッサ選択部
（ＰＳＥＬ）である。その他の構成については上記図２
で述べたものと同様で良い。

【００４３】但し、この場合のＣＰＵａは内部に異常検
出部（ウォッチドグタイマ等）を備えており、ＣＰＵａ
の動作が異常（無限ループに入る等）であると、マルフ
ァンクションＭＦＣａ＝１を出力する。他のＣＰＵｂ，
ＣＰＵｃについても同様である。今、マスタＣＰＵａに
ついてＭＦＣａ＝１になると、ＡＮＤゲート回路Ａ１１
の入力が消勢され、このためにＡＮＤゲート回路Ａ２の
入力も消勢される。従って、上記主信号処理部ＳＰＲ１
からのプロセッサ指示ＲＩＤ１＝１（マスタ）の割込要
求はマスタＣＰＵａには届かない。

【００４４】一方、プロセッサ選択部５０内では、ＣＰ
Ｕａの状態ＰＩＤａ＝１（マスタ）によりＯＲゲート回
路Ｏ１の出力＝１となっており、これとプロセッサ異常
ＭＦＣａ＝１とによりＡＮＤゲート回路Ａ１２の出力＝
１となる。これがＯＲゲート回路Ｏ２に入力され、これ
によりＯＲゲート回路Ｏ２の出力＝１となる。今、ＣＰ
Ｕｂが正常であるとすると、プロセッサ異常ＭＦＣｂ＝
０であるから、これによりＡＮＤゲート回路Ａ１３の入
力が付勢される。また上記ＯＲゲート回路Ｏ２の出力＝
１によりＡＮＤゲート回路Ａ１３の出力＝１となり、こ
うして上記主信号処理部ＳＰＲ１からのプロセッサ指示
ＲＩＤ１＝１（マスタ）を伴う割込要求はＡＮＤゲート
回路Ａ４を介して代替マスタＣＰＵｂに届くことにな
る。

【００４５】即ち、この場合のＳＰＲ１からのマスタ指
定の割込要求は代替マスタＣＰＵｂにより時系列に処理
されることになる。ＳＰＲ１では時系列な処理要求が時
系列に処理されれば、実際上はどのＣＰＵがマスタであ
っても構わない。一方、代替マスタＣＰＵｂはＳバスを
介して処理要求元がＳＰＲ１であることを知れるから、
ＳＰＲ１からの割込要求を適正に処理できる。こうし
て、マスタＣＰＵａが障害となると、ＣＰＵｂが代替マ
スタとなり、また更に代替マスタＣＰＵｂが障害になる
と、上記同様のアルゴリズムによりＣＰＵｃが代替マス
タとなる。なお、この例ではＡＮＤゲート回路Ａ１６の
出力がＯＲゲート回路Ｏ１の入力に帰還されており、こ
れにより、どのＣＰＵがマスタとなった場合でも他のＣ
ＰＵが代替マストとなれる。

【００４６】なお、上記第２の実施の形態では、マスタ
ＣＰＵａが障害であることによりプロセッサ選択部５０
の制御に従って他のＣＰＵｂを自動的に代替マスタとし
たがこれに限らない。例えば、マスタＣＰＵａが障害で
あることを契機として、ＣＰＵｂ，ＣＰＵｃ間（但し、
この場合のＣＰＵａは障害のために調停に加われない）
で再度上記した自律的なマスタ抽出調停を行い、ＣＰＵ
ｂ又はＣＰＵｃが本来のマスタとなっても良い。

【００４７】図５は第３の実施の形態によるマルチプロ
セッサシステムの構成を示す図で、周辺回路部ＳＰＲ１
〜ｎからの割込要求をそのプロセッサ指示情報ＲＩＤ
（＝０〜３）に従って固有の識別ＩＤ＝１（又は２，
３）に各対応するプロセッサａ〜ｃ又は不特定（＝０）
のプロセッサａ〜ｃに割り振る場合を示している。図に
おいて、４０は第３の実施の形態による割込デコーダ
（ＩＤＥＣ）であり、その他の構成については上記図２
で述べたものと同様で良い。

【００４８】主信号処理部ＳＰＲ１は割込要求ＩＲＱ１
＝１を出力すると共に、当該処理を不特定のプロセッサ
ａ〜ｃに依頼したい場合はＲＩＤ１＝「０」、特定のプ
ロセッサａ，ｂ又はｃに依頼したい場合はＲＩＤ１＝
「１」，「２」又は「３」を出力する。

【００４９】割込デコーダ４０において、デコーダＤＥ
ＣはバスＩＢ上のデータ「０」〜「３」をデコードして
各対応する出力端子０〜３を付勢する。従って、プロセ
ッサ指示ＲＩＤ１＝「０」（不特定）の時は、ＡＮＤゲ
ート回路Ａ１，Ａ３，Ａ５が一斉に付勢され、許可アー
ビタ１１で何れか一つの割込要求が受け付けられる。ま
たプロセッサ指示ＲＩＤ１＝「１」（プロセッサａ指
定）の時は、ＡＮＤゲート回路Ａ２のみが付勢され、最
終的にプロセッサａにより受け付けられる。プロセッサ
指示ＲＩＤ１＝「２」／「３」（プロセッサｂ／ｃ指
定）の場合も同様である。

【００５０】図６は第４の実施の形態によるマルチプロ
セッサシステムの構成を示す図で、例えば指定したＣＰ
Ｕａが故障した場合に他の例えばＣＰＵｂに指定先を自
動的に振り替える場合を示している。図において、５０
は第４の実施の形態によるプロセッサ選択部（ＰＳＥ
Ｌ）である。その他の構成については上記図５で述べた
ものと同様で良い。

【００５１】図において、今、主信号処理部ＳＰＲ１が
割込要求ＩＲＱ１＝１と共に、プロセッサ指示ＲＩＤ１
＝「０」（不特定）を出力したとすると、該要求はＡＮ
Ｄゲート回路Ａ１，Ａ３，Ａ５に振り分けられ、ＲＱＥ
／＝１のタイミングにＩＲＱａ〜ＩＲＱｃ＝１となる。
この場合は、もしＣＰＵａが異常であっても、該割込要
求は最終的にＣＰＵｂ又はＣＰＵｃにより受け付けられ
る。

【００５２】次に主信号処理部ＳＰＲ１が割込要求ＩＲ
Ｑ１＝１と共に、プロセッサ指示ＲＩＤ１＝「１」（プ
ロセッサａ指定）を出力したとすると、デコーダＤＥＣ
の出力端子１＝１によりＯＲゲート回路Ｏ１が付勢さ
れ、その出力＝１となる。この状態で、もしＣＰＵａが
正常であると、プロセッサ異常ＭＦＣａ＝０によりＡＮ
Ｄゲート回路Ａ１１が満足され、該割込要求はＡＮＤゲ
ート回路Ａ２を介して指定のＣＰＵａに割り付けられ
る。

【００５３】しかし、この場合に、もし指定されたＣＰ
Ｕａが障害であると、ＭＦＣａ＝１によりＡＮＤゲート
回路Ａ１１の入力が消勢され、このためにＡＮＤゲート
回路Ａ２の入力も消勢される。従って、主信号処理部Ｓ
ＰＲ１からのプロセッサａ指定の割込要求はＣＰＵａに
は届かない。

【００５４】一方、プロセッサ選択部５０の内部では、
上記デコーダＤＥＣの出力端子１＝１によりＯＲゲート
回路Ｏ１の出力＝１であり、かつこれとプロセッサ異常
ＭＦＣａ＝１とによりＡＮＤゲート回路Ａ１２の出力＝
１となり、これがＯＲゲート回路Ｏ２に入力されて、Ｏ
Ｒゲート回路Ｏ２の出力＝１となる。

【００５５】そして、今、ＣＰＵｂが正常であるとする
と、プロセッサ異常ＭＦＣｂ＝０であるから、これによ
りＡＮＤゲート回路Ａ１３の入力が付勢される。また上
記ＯＲゲート回路Ｏ２の出力＝１によりＡＮＤゲート回
路Ａ１３の出力＝１となり、こうして、主信号処理部Ｓ
ＰＲ１からのプロセッサａ指定を伴う割込要求は、ＡＮ
Ｄゲート回路Ａ４を介して代替プロセッサＣＰＵｂに割
り付けられる。他の指定ＣＰＵが障害の場合も同様に考
えられる。

【００５６】なお、上記第２／第４の実施の形態では、
マスタ／指定のＣＰＵａが障害であることにより、該マ
スタ／指定の割込処理を他の所定のＣＰＵｂに振り分け
たがこれに限らない。例えばこの割込要求を不特定のＣ
ＰＵａ〜ＣＰＵｃに振り分ける様に構成しても良い。

【００５７】また、上記各実施の形態では具体的数値例
を伴って説明をしたが、本発明がこれらの数値例に限定
されないことは言うまでも無い。

【００５８】また、上記各実施の形態では受付アービタ
２１がラウンドロビン方式による優先調停を行う場合を
述べたが、これに限らない。例えば、主信号処理部ＳＰ
Ｒ１〜ｎからの割込要求ＩＲＱ１〜ｎを巡回的にスキャ
ン（又はポーリング）して割込要求イネーブルＲＥＱＥ
１〜ｎを返送する様な方式を採用しても良い。なお、こ
の事は許可アービタ１１についても同様である。

【００５９】また、上記各実施の形態では割込デコーダ
４０及びプロセッサ選択部５０の部分をハードウェア構
成により実現したが、この部分をＣＰＵ等を使用したプ
ログラム制御によるソフトウェア構成により実現しても
良いことは明らかである。

【００６０】また、上記本発明に好適なる複数の実施の
形態を述べたが、本発明思想を逸脱しない範囲内で各部
の構成、制御、及びこれらの組合せの様々な変更が行え
ることは言うまでも無い。

【００６１】

【発明の効果】以上述べた如く本発明によれば、簡単な
構成で、好ましくはプロセッサの障害有／無によらず、
時系列な処理と非時系列な処理とを夫々能率良く適正に
処理できるので、マルチプロセッサシステムの処理能力
向上及び信頼性向上に寄与する所が極めて大きい。

【図面の簡単な説明】

【図１】本発明の原理を説明する図である。

【図２】第１の実施の形態によるマルチプロセッサシス
テムの構成を示す図である。

【図３】実施の形態による割込処理のタイミングチャー
トである。

【図４】第２の実施の形態によるマルチプロセッサシス
テムの構成を示す図である。

【図５】第３の実施の形態によるマルチプロセッサシス
テムの構成を示す図である。

【図６】第４の実施の形態によるマルチプロセッサシス
テムの構成を示す図である。

【符号の説明】

１０マルチプロセッサ部１１許可アービタ（ＩＡＢＴ）１２バスアービタ（ＢＡＢＴ）１３システムバスアービタ（ＳＡＢＴ）２０周辺回路部２１受付アービタ（ＰＲＵ）３０共通メモリ（ＭＥＭｏ）４０割込デコーダ（ＩＤＥＣ）５０プロセッサ選択部（ＰＳＥＬ）ＰＲａ〜ＰＲｃプロセッサＳＢシステムバス（Ｓバス）ＳＰＲ１〜ＳＰＲｎ主信号処理部

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐復和彦神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5B045 AA00 FF03 FF06 FF11 GG02 JJ13 5B061 BA01 BA02 BB04 BC03 BC08 GG11 5B083 AA08 BB03 CC04 CD01 CE01 DD09 EE02

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサと複数の周辺回路部と
がバスを介して接続すると共に、複数の周辺回路部から
の割込要求を複数のプロセッサが分担処理するマルチプ
ロセッサシステムにおいて、マスタと１又は２以上の非マスタとで特定される複数の
プロセッサと、割込要求の発生と共にマスタ又は不特定を表すプロセッ
サ指示情報を出力する複数の周辺回路部と、各周辺回路部からの割込要求をそのプロセッサ指示情報
に従ってマスタ又は１又は２以上の不特定のプロセッサ
に割り振る割振制御部とを備えることを特徴とするマル
チプロセッサシステム。
【請求項２】複数のプロセッサと複数の周辺回路部と
がバスを介して接続すると共に、複数の周辺回路部から
の割込要求を複数のプロセッサが分担処理するマルチプ
ロセッサシステムにおいて、固有の識別ＩＤにより特定される複数のプロセッサと、割込要求の発生と共に固有の識別ＩＤ又は不特定を表す
プロセッサ指示情報を出力する複数の周辺回路部と、各周辺回路部からの割込要求をそのプロセッサ指示情報
に従って固有の識別ＩＤ又は１又は２以上の不特定のプ
ロセッサに割り振る割振制御部とを備えることを特徴と
するマルチプロセッサシステム。
【請求項３】複数の周辺回路部と割振制御部との間に
介在し、複数の周辺回路部からの競合する２以上の割込
要求を調停して割振制御部への入力を時系列に受け付け
る受付アービタを備えることを特徴とする請求項１又は
２に記載のマルチプロセッサシステム。
【請求項４】複数のプロセッサからの競合する２以上
の割込受付要求を調停して何れか一つのプロセッサに受
付許可を発行する許可アービタを備えることを特徴とす
る請求項１乃至３の何れか一つに記載のマルチプロセッ
サシステム。
【請求項５】外部設定又は複数のプロセッサの自律的
な調停動作によりマスタプロセッサを決定することを特
徴とする請求項１に記載のマルチプロセッサシステム。
【請求項６】割振制御部は、マスタプロセッサが異常
であることにより、該マスタプロセッサヘの割込要求を
所定の非マスタプロセッサに振り替えることを特徴とす
る請求項１に記載のマルチプロセッサシステム。
【請求項７】割振制御部は、特定のプロセッサが異常
であることにより、該特定のプロセッサヘの割込要求を
他の所定のプロセッサに振り替えることを特徴とする請
求項２に記載のマルチプロセッサシステム。