JP2000312187A - オーデオサンプリング速度変換方法およびそれに使用する多速度デジタルフィルタ - Google Patents

Abstract

(57)【要約】 【課題】 計算およびメモリ要求の両方において、従来
の多段ＳＲＣフィルタ装置よりも効率的である、多段Ｓ
ＲＣフィルタを提供する。 【解決手段】 第１の速度で与えられた入力サンプリン
グデータ流にサンプリング速度変換（ＳＲＣ）フィルタ
を与え、第１の速度と異なる第２の速度の出力データ流
を生成する方法。入力サンプリングデータ流は、第１の
低次補間フィルタルーチン４２で操作され、第１の中間
データ流を生成する。第１の中間データ流は、実質的に
少ない演算でフィルタ係数を計算する第１の簡略化補間
フィルタルーチン４４、４６で操作され、第２の中間デ
ータ流を生成する。第２の中間データ流は、第１のデシ
メイティングフィルタルーチン４８で操作され、出力デ
ータ流を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、オーデオサンプリ
ング速度変換システムに係り、さらに詳細には、多段サ
ンプリング速度変換フィルタに関する。

【従来の技術】歴史的および技術的理由から、オーデオ
デジタル信号サンプリング速度に関しては多くの工業的
な基準が存在している。良く知られた例として、民生用
ＣＤプレーヤの４４．１ｋＨｚやプロ用デジタルオーデ
オ装置の４８ｋＨｚがある。これは、次に、あるサンプ
リング速度のデジタルデータ流を、異なるサンプリング
速度のデジタルデータ流に変換するためのサンプリング
速度変換（ＳＲＣ）システムを生み出した。しかし、現
在のＳＲＣシステムは高価である。このことが、様々な
ソース信号に適用する入手可能なデジタルオーデオ製品
の設計に、一層厳しい制約を課している。ＳＲＣシステ
ムの早期の実施は、ハイブリッドデジタル／アナログ領
域において行われている。必要とされるものが、デジタ
ル／アナログ（Ｄ／Ａ）変換器とその後のアナログ／デ
ジタル（Ａ／Ｄ）変換器だけであるので、それらは比較
的単純であった。Ｄ／Ａ変換器は入力サンプリング速度
で動作するが、Ａ／Ｄ変換器は出力サンプリング速度に
よって制御される。出力サンプリング速度が比較的低い
場合には、それらの間にアナログエイリアス除去フィル
タが設けられる。これらの３つの構成部品は高価であ
り、最小信号デグラデ−ションに対して設計される場合
には、大量の電力を消費する。デジタル領域においてサ
ンプリング速度変換（ＳＲＣ）を実行することは、１０
年以上の間研究／開発の題材であった。１９８１年３月
発行のアイ・イー・イー・イー会報第６９巻第３００頁
から第３３１頁のR.E.CrochiereおよびL.R.Rabiner著
「デジタル信号の補間およびデシメーション-個別検
討」の記事は、この技術分野における早期の研究結果か
ら基礎的な見識を理解するために優れた文献である。音
声、オーデオおよびビデオなどのデジタル信号処理は、
より高度な信号品質、豊富な特徴およびデジタル信号処
理費用の継続的な低下によって、伝統的なアナログ方法
以上にますます主要になっているので、実時間、全デジ
タルＳＲＣシステムは、さらに一層重要になってきてい
る。

【０００２】

【発明が解決しようとする課題】図１は、補間器（エク
スパンダ）１２、高品質低域通過デジタルフィルタ１
４、およびデシメータ１６の３個の基本構築ブロックか
ら成る代表的な全デジタルＳＲＣシステム１０を示して
いる。エクスパンダ１２は、ある速度、例えばＦ_{s in}、
である入力サンプル流を取り込み、この例ではＲで示さ
れた、入力速度の整数倍であるより高い速度にあるデジ
タルサンプル流をデジタル的に生成する。従って、エク
スパンダ１２の出力は、Ｆ_{s out}＝ＲＦ_{s in}の速度にあ
るデジタルサンプル流である。デシメータは、その逆の
動作を行う。従って、デシメータ１６は、ある速度、例
えばＸ＝ＲＦ_{s in}、である入力サンプル流を取り込み、
この例ではＳで示された、入力速度の整数除算係数によ
って除算されたより低速度のデジタルサンプル流をデジ
タル的に生成する。このことは、デシメーションとして
参照され、または、もう一つの方法としてダウンサンプ
リングとして参照される。従って、デシメータ１６の出
力は、Ｘ／Ｓ＝Ｆ_{s out}＝（Ｒ／Ｓ）Ｆ_{s in}の速度にあ
るデジタルサンプル流である。デシメーションが続くエ
クスパンションを実行する理由は、入力サンプリング速
度および出力サンプリング速度が、互いの単純整数倍で
有り得ないということである。デシメーション係数Ｓに
ついての補間係数Ｒの比は、ＳＲＣ比Ｒ／Ｓである。こ
こでＲおよびＳは正の整数である。Ｒ＞Ｓに対して、Ｓ
ＲＣシステムは、ＳＲＣ−ＵＰモードで動作すると言わ
れる。一方、ＳＲＣ−ＤＯＷＮモードはＲ＜Ｓを意味す
る。高品質ＳＲＣを得るために、ＲおよびＳは、大きな
値に選択される。しかし、ＲおよびＳの値が高いと、非
常に高次のデジタルフィルタ、普通は有限インパルス応
答（ＦＩＲ）デジタルフィルタが必要である。従って、
ＳおよびＲが増大するに従って、一層大量の係数メモリ
が要求される。例えば、４８ｋＨｚのサンプリング速度
では、Δｆ＝４ｋＨｚの遷移帯域、通過域リップル＝１
０^-3および阻止域エラー＝１０^-5を持つ等リップルプロ
トタイプＦＩＲフィルタは、およそ１２８の次数を有す
る。図１の低域通過フィルタの次数は、補間フィルタに
対して１２８Ｒである（Ｒは１０００以上までの補間係
数である）。

【０００３】何万という次数を持つ等リップルＦＩＲフ
ィルタを設計することは、実際問題として極めて困難で
あるばかりか不可能でさえある。事実、専用集積回路
（ＡＳＩＣ）またはテキサスインスツルメンツＴＭＳ３
２０シリーズＤＳＰチップなどのプログラム可能なデジ
タル信号プロセッサ（ＤＳＰ）のいずれかに実装され
る、現存のオーデオＳＲＣシステムにおいて遭遇する主
な困難さは、大型のメモリと非常な計算の複雑さである
と考えられる。例えば、１９９９年４月発行のＩＥＥＥ
の雑誌「固体回路（Solid−state Circuit）」第２９巻
第４８１頁から第４８８頁にあるR.AdamsおよびT.Kwan
著の「デジタルオーデオ用ステレオ非同期デジタルサン
プリング速度変換器（A stereo asynchronous digital
sample-rateconverter for digital audio）」に記載さ
れているＡＳＩＣは、使用されるほぼ１，０００万フィ
ルタ係数のほんの僅かを記憶するために、何十キロバイ
トものメモリを必要とする。さらに、何千組みの必要な
多相フィルタ係数を実時間で発生するために実行され
る、フィルタ係数の補間は、ハードウエアの乗算器と累
算器によって与えられるかなり大きな計算電力を消費す
る。プログラム可能なＤＳＰチップを採用する場合に
も、同様に困難な状況に遭遇する。例えば、１９９１年
にトロント市で開催された「音響、音声および信号処理
（Acoust，Speech and Signal Processing）」に関する
国際会議議事録の第３６１３頁から第３６１６頁にある
S.Park他著の「有限精度エラー解析を持つ実時間デジタ
ルサンプリング速度変換器の新規構造（A novel struct
ure for real-time digital sample-rate converters w
ithfinite precision error analysis）」の記事を参照
されたい。これらのＳＲＣシステムにおいては、フィル
タ係数だけに数キロバイトのメモリが採用されている。
おまけに、高品質オーデオの１チャンネルのおよそ１０
ＭＩＰｓの計算の複雑さがある。

【０００４】従って、非常に高い次数のＦＩＲフィルタ
を設計するため、窓技術、例えばカイザー窓を用いる試
みがなされた。必要な係数を実時間で計算する際に補間
技術を用いることによって、図１に示されたシステム１
０等の単一段ＳＲＣフィルタシステムは、実際に近づ
き、ハードウエア実装例も報告されている。その例が、
例えば、米国特許第４，７８０，８９２号、第４，５６
４，９１８号、第４，８２５，３９８号および第４，７
４８，５７８号に見出される。しかし、これらの実施例
も、消費者が許容できるオーデオ製品に利用できる所望
の効率を得るには不十分である。高次フィルタの使用を
さける別の試みでは、ラグランジュ多項式またはＢスプ
ライン関数などの特別な関数を利用する。例えば、前者
に対しては、１９８４年６月発行のＩＥＥＥの雑誌「音
響、音声および信号処理（Acoust，Speech and Signal
Processing）」第ＡＳＳＰ−３２巻第５７７頁から第５
９１頁にあるT.O.Ramstad著の「任意サンプリング周波
数間のデジタル変換方法（Digital methodsfor convers
ion between arbitrary sampling frequencies）」、ま
た後者に対しては、１９９１年にトロント市で開催され
た「音響、音声および信号処理（Acoust，Speech and S
ignal Processing）」に関する国際会議議事録の第３６
０９頁から第３６１２頁にあるS.Cucch他著の「高品質
用途用任意サンプリング周波数変換装置のＤＳＰ実装(D
SP implementation of arbitrary sampling frequency
conversion for high quality sound application)」を
参照されたい。計算の複雑さの点で、多段デシメーショ
ンすなわち補間フィルタが、単一段フィルタよりも一般
的に効率的であることが知られている。同じ結論が、単
一段バージョンに対する多段フィルタのメモリ要求につ
いても言える。従って、ＳＲＣフィルタ係数の幾つかを
記憶するために従来技術において要求されたメモリより
もはるかに少ないメモリを採用している多段構造を取る
ことが望ましい。また、フィルタ係数の残りを実時間で
効率的に計算するための装置を一緒に採用することが望
ましい。従って、本発明の目的は、計算およびメモリ要
求の両方において、従来の多段ＳＲＣフィルタ装置より
も効率的である、多段ＳＲＣフィルタを提供することに
ある。本発明のさらに他の目的は、リソースのバランス
を考慮した多段ＳＲＣを提供することにある。

【０００５】

【課題を解決するための手段】本発明によれば、第１の
速度で与えられた入力サンプリングデータ流にサンプリ
ング速度変換（ＳＲＣ）フィルタを与え、第１の速度と
異なる第２の速度の出力データ流を生成する方法が与え
られる。入力サンプリングデータ流は、第１の低次補間
フィルタルーチン４２で操作される。その結果、第１の
中間データ流が生成される。第１の中間データ流は、実
質的に少ない演算でフィルタ係数を計算する第１の簡略
化補間フィルタルーチン４４、４６で操作される。その
結果、第２の中間データ流が生成される。第２の中間デ
ータ流は、第１のデシメイティングフィルタルーチン４
８で操作される。その結果、出力データ流が生成され
る。本発明の装置は、極めて少ないメモリ要求、単純な
設計および実施手順、および計算複雑さの適切性など、
優れた特性を示す。新たな装置のフィルタ装置は、１０
０ｄＢ信号対ノイズ比（ＳＮＲ）レベルを容易に得るこ
とができる。本発明の固有の簡潔性は、ＡＳＩＣまたは
プログラム可能なＤＳＰチップのいずれかを用いること
によって、ハードウエア実装を一層容易にするとともに
これまでよりも率直な方法である。本発明のこれらの、
さらに他の特徴は、添付図面と一緒に行われる、以下の
発明の詳細な説明から当業者にとって明らかであろう。

【０００６】

【発明の実施の形態】図２に示された４段ＳＲＣフィル
タ構造２０は、本発明の好適な実施例のブロック図であ
る。その構造は、容易な設計手順、低減メモリ／計算ニ
ーズ、および簡潔なシステム制御フロー間の優れたバラ
ンスを示す（すなわち、ＳＲＣフィルタに求められるこ
れら３つの要求をバランス効率良く達成できる）。ＳＲ
Ｃフィルタ構造２０は、ステージ１エクスパンダ／フィ
ルタ２２、ステージ２エクスパンダ／フィルタ２４、ス
テージ３エクスパンダ／フィルタ２６およびステージ４
デシメータ２８から構成されている。ステージ４デシメ
ータは、簡単なＳ係数の従来形デシメータである。従っ
て、以下、次の点に焦点を当てて検討する。すなわち、
ステージ１、ステージ２およびステージ３の最初の３個
のフィルタの実施例を効率的に設計するために、本発明
の原理をいかにして最も良く適用するかということと、
最適な性能を得るためにそれらをいかに設計するかとい
う点に焦点が当てられる。この点に関する初期事項とし
て、ＦＩＲフィルタのみが利用される。これは、それら
のフィルタが多速度処理における効率的な多相装置およ
び線形位相応答を与えるからである。しかし、所望する
場合には、有限インパルス応答（ＩＩＲ）デジタルフィ
ルタを使用することもできる。さらに、ここに詳細に開
示された本発明の好適な実施例では、３個のエクスパン
ダ／フィルタ段を利用しているが、これは単に好ましい
ということであり、必ずしも必要とされるわけではな
い。本発明の原理の適用においては、代替案として、そ
のようなステージ（段）が２個、または３個より多いも
のを使用しても良く、それらも本願の特許請求の範囲に
よって定義される本発明の範囲内に含まれる。

【０００７】さて、本発明の好適な実施例に戻る。ステ
ージ１のエクスパンダ／フィルタ２２は、係数Ｒ₁の補
間を実行する。Ｒ₁の値は、相対的に小さなものであ
り、ステージ１エクスパンダ／フィルタ２２の遷移帯域
幅は、理想的に大きな値を有する。この理由は、ステー
ジ１エクスパンダ／フィルタ２２において高い出力サン
プリング速度を引き起こす大きな値のＲ₁は、望ましく
ないステージ１フィルタの超高次数を比例的にもたらす
極めて狭い遷移帯域を導くということである。ステージ
１フィルタの次数は、１００から８００の間に維持され
ることが望ましい。小さな値のＲ₁に関して、ステージ
２エクスパンダ／フィルタ２４における出力サンプリン
グ速度は、相対的に高い。しかし、たとえ、出力サンプ
リング速度が前段よりもステージ２エクスパンダ／フィ
ルタ２４においてかなり高いものであっても、ステージ
２エクスパンダ／フィルタ２４の遷移帯域は、ステージ
１のものよりも緩和され得る。これは、大多数の仮想
域、好ましくは少なくとも半分の仮想域がすでにステー
ジ１エクスパンダ／フィルタ２２によって除去されてい
るからである。しかし、それが一層大きなサンプリング
速度Ｒ₁Ｒ₂Ｆ_{s in}で動作していると仮定すると、ステー
ジ３エクスパンダ／フィルタ２６を簡単化することが好
ましいので、Ｒ₂の選択は任意ではない。従って、Ｒ₂の
選択は、ステージ３エクスパンダ／フィルタ２６がいか
に設計されるかによって決められる。

【０００８】ステージ３エクスパンダ／フィルタ２６の
設計観点は、本発明の好適な実施例の設計において重要
な役割を占める。主要な観点は、ステージ３エクスパン
ダ／フィルタ２６が比較的簡単なフィルタであるという
ことである。簡単なフィルタは、数少ないフィルタ係数
を有し、最も単純な非ゼロフィルタ係数が簡単なフィル
タ係数である。さらに、ステージ３エクスパンダ／フィ
ルタ２６は、カスケード接続されている。一般的な設計
事項として、僅かな係数に基づくフィルタは、たとえ単
に２倍であっても、それがカスケード接続されている場
合には無難に実行できる。ステージ３エクスパンダ／フ
ィルタ２６の潜在的な原理について説明する。ステージ
３エクスパンダ／フィルタ２６を、次式（１）によって
表わされるγオール１係数フィルタのカスケードである
とする。

【数１】 簡単化のため、式（１）においては正規化係数が削除さ
れている。ステージ３において式（１）によって記述さ
れたフィルタを用いて、ＳＲＣ設計時にこれまで存在し
ていた重大な障害、すなわち、フィルタ係数の膨大な記
憶要求を実質的に取除くことができる。以下に示される
ように、Ｈ₃（ｚ）の係数は、γが小さい、例えばγ＝
２または３であるとき、非常に簡単な式に基づいて評価
され得る。Ｈ₃（ｚ）の振幅応答は、次式（２）のよう
に容易に評価される。

【数２】

【０００９】Ｈ₃（ｚ）の機能は、ステージ３の入力サ
ンプル間に、ゼロ値サンプルをパディング（すなわち、
挿入する）ことによって導出される仮想域を取除くこと
にある。さらに、ＤＣとフィルタ周波数応答がその最初
のヌル（null）値に達する周波数ω₀＝２π／Ｒ₃との間
のＨ₃（ｚ）の単調特性は、ちょうど２つのデジタル周
波数点における式（２）の評価によってそのフィルタ性
能を判定可能にさせる。第１の点は、ω₁＝２πｆ_P／Ｒ
Ｆ_{s in}であり、ｆ_Pは基本域信号の最大周波数を示し、
Ｒ＝Ｒ₁Ｒ₂Ｒ₃はＳＲＣシステム全体の補間係数であ
る。ω₁において、

【数３】 この式は、ステージ３エクスパンダ／フィルタ２６の通
過域における最大ドループを与える。従って、ω₂＝ω₀
−π／Ｒは、ステージ３フィルタの第１阻止域のエッジ
周波数を表わし、ω₂での対応周波数応答は、

【数４】 上述の式から明白な以下の有効な情報に留意すべきであ
る。

【００１０】・Ｒ₁Ｒ₂の値が増加すると、通過域と阻止
域の両方においてステージ３のフィルタ性能が大幅に改
善される。換言すると、Ｒ₁Ｒ₂が増加するに従って、第
１の仮想域は基本域からかなり離れて配置される。・実
際に多くのＳＲＣ応用においてそうであるように大きな
値のＲ₃に対しては、ω₁およびω₂での周波数応答は、
漸近的にＲ₃と独立になる。ω₁およびω₂の両方でフィ
ルタ性能を定量的に試験するため、表１で幾つかの有用
なケースが、Ｒ₃＝２５６（２⁸）、ｆ_P＝２０ｋＨｚお
よびＦ_{s in}＝４８ｋＨｚのパラメータに関して評価さ
れ、そこに示されている。

【表１】

【００１１】γ＝３の値は、最適にバランスが取れた選
択であり、好適であると考えられる。フィルタ係数はか
なり少ないが、γ＝１の値がほとんどの適用において適
切なフィルタ性能を与えないことは、表１の検査から明
らかである。γ＝２に関しては、Ｈ₃（ｚ）の係数が、
さらに極めて単純な状態にある。

【数５】 フィルタ係数（Ｒ₃＋１<ｎ>２Ｒ₃−１）の他の半分（Ｒ
₃−１）は、対称から得られる。このフィルタは良好な
フィルタ性能を与えるが、オーデオ信号のデジタル処理
に対しては１００ｄＢを越える阻止域リジェクションが
度々望まれている。このことは、Ｒ₁Ｒ₂の値が少なくと
も２５６であることを要求する。前述の理由からＲ₁＝
２を使用することが好ましいことが思い起こされる。Ｒ
₁が２であるように選択される場合、Ｒ₁Ｒ₂の値を少な
くとも２５６として維持するために、Ｒ₂は１２８また
はそれより大きくなければならない。従って、ステージ
２エクスパンダ／フィルタ２４の出力におけるサンプリ
ング速度は、最低でも２５６Ｆ_{s in}に達する。それは、
Ｆ_{s in}＝４４．１ＫＨｚまたはそれより高いとき、１０
ＭＨｚ以上である。また、Ｒ₂＝１２８に対して、ステ
ージ２エクスパンダ／フィルタ２４のオーダーは、高フ
ィルタ性能を維持するために、１０００以上までかなり
増加する。１０００の次数は、望ましくない大量のメモ
リが必要とされることを意味する。ステージ２フィルタ
の次数は１００から１２００の間に維持されることが望
ましい。

【００１２】γ＝３に関しては、たとえＲ₁Ｒ₂が適度の
値であっても高品質フィルタが容易に得られる。図３
は、第１の仮想域をリジェクションする第１阻止域３２
を含んでいる周波数範囲内のフィルタ周波数応答３０を
示している。図３において、横軸は、周波数をヘルツで
示し、縦軸は、応答振幅をｄＢで示している。第１の阻
止域３２、等価的には仮想域は、１５１２ｋＨｚに始ま
り、１５６０ｋＨｚで終わり、１５３６ｋＨｚで第１の
ヌル（null）を持つ。γ＝３のときのフィルタ係数は、
次式によって評価される。

【数６】 Ｒ₃は偶数番号であると仮定されたこと、および対称係
数の半分だけが式（６）に記述されていることに留意さ
れたい。奇数整数のＲ₃が選択される場合には、式
（６）の最終加算インデックスが（３Ｒ₃−１）／２に
単純に変更される。これらの係数を得るための評価手順
は、極めて率直に実時間計算を可能にさせる。従って、
Ｈ₃（ｚ）の各組の多相成分は、全部で３個の整数掛算
と幾つかの加算／シフトを必要とする、せいぜい３個の
整数からなる。Ｈ₃（ｚ）の最大の係数は、１６ビット
レジスタだけを必要とする１６ビット精度を単に要求す
る、Ｒ ₃＝２⁸に対して３Ｒ₃Ｒ₃／４＝３ｘ２¹⁴によって
与えられる。

【００１３】γ＝３とすると、オーデオＳＲＣ適用に対
して、Ｒ₂は８または１６に選択される。以下の設計例
においては、Ｒ₂＝１６であり、Ｒ₃＝２５６である。厳
格な通過域性能が要求される場合には、ステージ３エク
スパンダ／フィルタ２６によって導かれる通過域内のド
ループがかなり補償されるように、基本域を予め歪ませ
るための数個のタップを持つ簡単なフィルタが採用され
る。個定係数を持つフィルタは、プログラム可能な係数
を持つフィルタよりも一層効率的に実装され得ること
が、良く知られている。これは特にＡＳＩＣにフィルタ
を実装するときに言える。従って、Ｈ₃（ｚ）を実装す
るとき、係数はＲ₃の値によって決定され、実時間で計
算されるので、設計は、特定の実施例において生ずるだ
ろうすべての可能な組みのフィルタ係数を受け入れるの
に充分である必要がある。いずれにしても、Ｒ₃を１０
０から１０，０００の間に維持することが望ましい。Ｒ
₂の値を選択した時、ステージ２エクスパンダ／フィル
タ２４は一定係数で容易に作成され得る。これらの一定
係数は、さらに、正準符号付き数字（ＣＳＤ）形態によ
って表わされ、普通の掛算ではなく加算／シフト動作を
用いることによって計算を極めて簡単化させる。プログ
ラム可能なＤＳＰチップを使用することによっても、一
定係数は、時間変化係数よりも取扱いが容易である。

【００１４】本発明の好適な実施例を実施するとき、ス
テージ１フィルタの設計に特段の注意を払うべきであ
る。この観点において、これまでＳＲＣ−ＵＰとＳＲＣ
−ＤＯＷＮモード間の考察を明らかにしてこなかったこ
とに留意されるべきである。このことについてここで論
ずる。ＵＰおよびＤＯＷＮモードの両方を取扱うことが
できる効率的なステージ１フィルタを設計する際の注意
事項は、ここに開示された本発明のＳＲＣ設計方法論に
よって達成される高効率を求めるとき、重要な設計的考
察事項になってくる。ＵＰモードが含まれるとき、設計
上の幾つかの問題にぶつかる。それらについて以下に説
明する。ステージ１の機能は、第１の補間器によって引
き起こされる仮想域を簡単に消去する。従って、ステー
ジ１エクスパンダ／フィルタ２２は、一定係数を有し得
る。しかし、ＤＯＷＮモデルにおいてはステージ１エク
スパンダ／フィルタ２２は、仮想域を取除くほかに、入
力信号の高周波成分を除去する必要がある。

【００１５】ここでは、この問題を解決するために、２
つの方法の形で本発明の２つの実施例について説明す
る。第１の方法においては、それぞれが特定のＤＯＷＮ
モードに適している幾つかのステージ１フィルタが設け
られる。これらのプリセットフィルタからの選択は、記
憶されたフィルタ係数の正しい初期メモリアドレスを指
すインデックスを供給することによって、容易になされ
る。所望する場合には、これらの予め計算された係数組
は、パーソナルコンピュータ等のホストシステムに記憶
され、そのメモリをＡＳＩＣすなわちＤＳＰチップに貯
える。第２の方法は、主要な組のフィルタ係数に基づい
てフィルタ係数を発生し、さらにフィルタの設計事項に
適合する、Ｈ₃（ｚ）に類似な、実時間計算スキームを
要求する。この計算手順は、ＳＲＣ比が変更されるとき
に一度だけ実行されることが必要であり、新たなＳＲＣ
比が求められるまで続けられる。それにも関わらず、こ
れら２つの方法の第１の方法は、好適であると考えら
れ、その方法は以下の設計例において利用される。上述
の設計ガイドラインに基づいて、４４．１ｋＨｚと４８
ｋＨｚ間でサンプリング速度を変換するために採用され
得るフィルタの設計について考察する。

【００１６】Ａ．ステージ１フィルタ １２６の次数を有するステージ１フィルタは、適切なフ
ィルタ性能を与え、許容できる量のメモリおよび計算の
複雑さを要求する。ＵＰモード、すなわち４４．１ｋＨ
ｚから４８ｋＨｚへの変換ケースにおいては、１２６次
ＦＩＲフィルタが１００ｄＢ以上の阻止域リジェクショ
ンを与え、２０ｋＨｚ通過域信号まで維持する。また、
２０ｋＨｚから２４ｋＨｚまでの遷移帯域おいてかなり
多くの擬似エラーが許容される場合には、半帯域ＦＩＲ
フィルタを採用することも可能である。半帯域ＦＩＲフ
ィルタにおいては、２個のサブフィルタの一方は遅延素
子である。従って、同一のフィルタ次数を持つ通常のＦ
ＩＲフィルタと比較して、半帯域ＦＩＲフィルタは、ほ
ぼ５０％少ない計算および係数メモリを必要とする。フ
ィルタ係数の計算、対象をさらに低減することが使用さ
れる。実際、同等の次数を選択することによって、半帯
域ＦＩＲフィルタは対称係数を持つ多相成分を有する。
しかし、ＤＯＷＮモードにおいては、１００ｄＢ阻止域
リジェクション要求が加わる場合、１２６次ＦＩＲフィ
ルタは、およそ１８．５ｋＨｚの通過域を維持できるだ
けである。本発明の一実施例のマトラブ（Matlab）シミ
ュレーションおいて使用されるステージ１フィルタの実
際のフィルタ係数が、表６の付録Ａに示されている。設
計者は、特定のアプリケーション制約および／または性
能目標に適応させるために、別の係数の選択を希望する
かもしれない。さらに、フィルタ係数の最適量は設計者
によって考慮され得る。すべてのそのような変形は、こ
の技術分野で通常の知識を有する者の範囲内のものであ
る。

【００１７】Ｂ．ステージ２フィルタ ステージ２エクスパンダ／フィルタ２４だけは、ＳＲＣ
モードと独立している、一定係数を持つべきである。上
述のように構成されたステージ１エクスパンダ／フィル
タ２２のフィルタ性能と一致させるため、１４３番オー
ダーＦＩＲフィルタが使用されるべきである。オーダー
番号１４３は、すべての多相成分が同じ数の係数を有す
る、すなわち、Ｒ₂＝１６のとき９、という利点を与え
る。多相成分はもはや対称係数を有しないが、多相成分
の半分は、その多相成分の他方の半分における対応部分
とミラー対称である係数を有する。そのような特性は、
係数メモリを節約するために利用される。本発明の一実
施例のマトラブ（Matlab）シミュレーションおいて使用
されるステージ１フィルタの実際のフィルタ係数が、表
７の付録Ｂに示されている。設計者は、特定の応用制約
および／または性能目標に適応させるために、別の係数
の選択を希望するかもしれない。さらに、フィルタ係数
の最適量は設計者によって考慮され得る。すべてのその
ような変形は、この技術分野で通常の知識を有する者の
範囲内のものである。この点に関して、設計者は、メモ
リ要求の半分に加えて、別に計算の半分のみを必要とす
る半分のゼロフィルタ係数を有する幾つかの半帯域ＦＩ
Ｒフィルタのカスケードを、ステージ２フィルタ用に考
慮することを希望するかもしれない。しかし、幾つかの
半帯域ＦＩＲフィルタのカスケードを使用することの欠
点は、以下の項目で説明される一層複雑な索引スキーム
を必要とすることにあることを、設計者は留意すべきで
ある。

【００１８】Ｃ．ステージ３フィルタ このフィルタは、前の項目で既に詳細に説明された。し
かし、Ｒ₃を実時間で選択することによって、このフィ
ルタを完全プログラム可能制御にさせることが好まし
い。大きな値のＲ₃は、フィルタリング計算により高い
ダイナミックレンジを必要とさせることを思い出してほ
しい。このフィルタのインパルス応答は、非常に滑らか
であるので、それらの係数を圧縮することが可能であ
る。例えば、区分的線形化が使用され得る。しかし、そ
れらの係数は既に容易に計算されており、かつフィルタ
リング動作は、いかなる所定の出力サンプルの計算にお
いても近傍の係数を使用しないので、大幅な節約が圧縮
によりもたらされるか明らかではないが、その実施の強
調が完全開示のために示唆される。

【００１９】Ｄ．実装アーキテクチャ 新しいＳＲＣフィルタの好適な実装のさらに詳細な図
が、図４に示されている。ＳＲＣフィルタ４０は、３個
のエクスパンダ／フィルタ段４２、４４、４６、および
デシメータ段４８を含む。ステージ１エクスパンダ／フ
ィルタ４２は、Ｒ ₁＝２に対応する２個の多相サブフィ
ルタ５０、５２を含む。それぞれのサブフィルタは、Ｆ
_{S in}のサンプリング速度で与えられる入力ｘ（ｎ）を受
信する。多相サブフィルタ５０、５２の出力は、スイッ
チ５４によって示されるように２Ｆ _{S in}の速度で選択さ
れ、入力ｘ₁（ｎ）としてその速度でステージ２エクス
パンダ／フィルタ４４に与えられる。ステージ２エクス
パンダ／フィルタ４４は、Ｒ₂＝１６に対応する１６個
の多相サブフィルタ６０、６２、６４．．．６６を含
む。それぞれのサブフィルタは、入力ｘ₁（ｎ）を受信
する。多相サブフィルタ６０、６２、６４．．．６６の
出力は、スイッチ６８によって示されるように３２Ｆ_S
inの速度で連続的かつ周期的に選択され、入力ｑ（ｎ）
としてその速度でステージ３エクスパンダ／フィルタ４
６に与えられる。ステージ３エクスパンダ／フィルタ４
６は、Ｒ₃個の多相サブフィルタ７０、７２、７
４．．．７６を含む。それぞれのサブフィルタは、入力
ｑ（ｎ）を受信する。多相サブフィルタ７０、７２、７
４．．．７６の出力は、スイッチ７８によって示される
ように３２Ｒ₃Ｆ_{S in}の速度で連続的かつ周期的に選択
され、入力としてその速度でステージ４デシメータ４８
に与えられる。デシメータ４８の出力は、ＳＲＣフィル
タ４０の出力ｙ（ｎ）である。

【００２０】実際には、要求されるサンプリング速度で
サンプルを出力するのに関連しない冗長な計算を避ける
ために、ステージ４係数Ｓデシメーティングは、３個の
前の段に合併される必要がある。これは、ここの好適な
実施例においては、新規な索引（インデキシング）技術
によって成し遂げられる。ＳＲＣフィルタ係数用の結果
として得られるメモリサイズは、たったの１３６語であ
り、それは前に引用されたR.AdamsおよびT.Kwan著の文
献およびS.Park他著の文献に記述された従来のＳＲＣシ
ステムに比較して振幅低減の度合いよりも大きい。他
方、掛算数は出力サンプル毎に９７であり、高品質ＳＲ
Ｃシステムに対して適切な量である。さて、４８ｋＨｚ
の速度で与えられるサンプルを４４．１ｋＨｚの速度に
変換するＳＲＣ手順について、そのような手順を実施す
るマトラブリストに関連して詳細に説明する。この手順
は、前に暗に示した新規なインデキシング方式を含む。
記憶および処理の主たる効率増大は、そのような新規な
インデキシング方式によって、好適な実施例において得
られる。このインデキシングは、出力サンプルから逆に
動作させることによって、最も良く理解される。図５
は、現在の出力サンプルを決定する際のステップを示し
ているフローチャートである。従って、第１ステップ８
０は、ステージ３出力サンプルが現在のＳＲＣ出力サン
プルであることを判定することにある。第２ステップ８
２は、ステージ２出力サンプルが適当なステージ３出力
サンプルを形成するために使用されることを判定するこ
とにある。第３ステップ８４は、必要なステージ３出力
サンプルを形成するためにステージ２出力サンプルに加
えられるステージ３フィルタの係数を判定し、それらの
係数を計算することにある。第４ステップ８６は、必要
なステージ２出力サンプルを形成するために必要とされ
るステージ１出力サンプルを判定することにある。第５
ステップ８８は、必要なステージ２出力サンプルを形成
するために必要とされるステージ２フィルタ係数を判定
し、その後記憶装置からこれらの係数を取込むことにあ
る。第６ステップ９０は、必要なステージ１出力サンプ
ルを形成するために必要とされる入力サンプルを判定す
ることにある。第７ステップ９２は、必要なステージ１
出力サンプルを形成するために必要とされるステージ１
フィルタ係数を判定し、その後記憶装置からこれらの係
数を取込むことにある。第８ステップ９４は、ステージ
１、ステージ２その後ステージ３に対する必要なフィル
タリング動作を実行することにある。第９ステップ９６
は、サンプルを出力し、第１ステップ８０に戻ることで
ある。

【００２１】図５に関連して、一般的に上述されたプロ
セスについてさらに詳細に説明する。最初に、図６は、
（４８ｋＨｚから４４．１ｋＨｚへ変換するケースであ
る）Ｒ₃＝１４７、Ｓ＝５１２０であるケースに対し
て、図４のＳＲＣフィルタ４０に基づいた、ＳＲＣフィ
ルタ１４０を示している概略ブロック図である。入力サ
ンプリング速度Ｆ_{S in}は、以下この文書では記述の簡単
化のため、Ｆ_Sとして参照される。従って、ステージ１
エクスパンダ／フィルタ１４２の出力は、２Ｆ_Sの速度
で与えられる。ステージ２エクスパンダ／フィルタ１４
４の出力は、３２Ｆ_Sの速度で与えられる。ステージ３
エクスパンダ／フィルタ１４６の出力は、１４７^*３２
Ｆ_Sの速度で与えられる。デシメーションは、スイッチ
１４８によって示されるように、１６０^*３２Ｆ_Sの速度
でステージ３エクスパンダ／フィルタ１４６の出力から
出力サンプルを選択することによって実行される。結果
として得られる出力ｙ（ｎ）は、〔１４７／１６０〕Ｆ
_Sの速度で与えられるサンプル流である。１４７^*３２＝
４７０４個のサンプルから、

【外１】 のサンプルのみが出力サンプルとして実際に与えられる
ので、ステージ３エクスパンダ／フィルタ１４６から出
力される多くのサンプルが切り捨てられる。好適な実施
例は、この利点を有し、出力サンプルとして実際に与え
られるこれらのサンプルを計算するだけである。これを
成し遂げるために幾つかの付加的な計算が行われる。し
かし、サンプル計算の低減は、４０００を超える因数に
よっているので、この付加的な計算は、メモリおよび処
理要求を大幅に低減させる。

【００２２】図７は、図５に関連して前に説明されたよ
うに、各段を逆行する選択プロセスを理解することを助
けるために、詳細に拡大された図６のＳＲＣフィルタ１
４０のブロック図である。図７の機能を実施する際、必
要な計算のみが実行されるように如何にＳＲＣシステム
をインデックスするかを示すため、図８も参照される。
インデキシング方式が使用されていなかった場合には、
３２^*１４７^*Ｆ_Sでのデータ流は、ダウンサンプリング
またはデシメーションのステップの前に見られること
に、最初に留意されたい。しかし、本発明の好適な実施
例おいて与えられたダウンサンプリングステップは、３
２^*１６０個のこれらすべてのサンプルから１つだけを
取り出す。図８を参照する。ダウンサンプリング前に、
ステージ３の出力を、３２Ｆ_Sの速度で入力してくる１
４７個のサンプルのベクトル１５０、１５２、．．．、
１５４、１５６であると考える。ステージ３１４６には
１４７個の多相フィルタがあるのでこれは真である。ダ
ウンサンプリングを実行するため、どの時間ステップ
で、どの出力が現実に出力になるかを判定する。そのよ
うな判定後、参照した実施例の方法は、言ってみれば、
逆方向に動作し、様々な段においてどのサンプルがどの
フィルタ係数で使用されなければならないかを見出し、
この出力を計算する。

【００２３】表２は、１６０^*３２によってダウンサン
プリングされている１４７^*３２^*Ｆ_SＨｚデータ流があ
る場合に、どのサンプルが使用されるかを示している。

【表２】 このデータは、どの時間ステップで、どのフィルタ出力
が所望のサンプルを与えるかを判定することによって与
えられる。例えば、４番目の出力サンプルは、ダウンサ
ンプリング前のサンプル３^*３２^*１６０＋１である。こ
れは、時間ステップ１０５におけるフィルタ７３の出力
である。ステージ２の出力は３２Ｆｓで稼動しているの
で、１０５番目の時間ステップで発生しているステージ
２の出力は、まさにその１０５番目のサンプルである。
以下の表３は、必要とされる出力サンプル、それらの出
力に対応するステージ２サンプル、および最終出力を計
算する際に含まれるステージ３フィルタ、を計算するた
めに使用される一般式を示す。

【００２４】

【表３】 以下の表４は、ダウンサンプルされたデータ流を発生す
るために必要なステージ１サンプルおよびステージ２フ
ィルタを示す。

【表４】 以下のマトラブ（Matlab）符号は、４８ｋＨｚから４
４．１ｋＨｚへ変換の特定のケースを示す。効率的なイ
ンデキシング方式は、ステージ２および３にのみ適用さ
れるが、同様にステージ１にも容易に拡張可能である。
そして、このマトラブ符号は、４８ｋＨｚから４４．１
ｋＨｚへ変換のケースのみ示しているが、この項目の教
示することは、いかなる変換速度に対するインデキシン
グ方式に対しても容易に拡張され得る。

【００２５】マトラブリスト ％４８ｋＨｚ入力、４４．１ｋＨｚ出力を仮定 ％１チャンネル−多チャンネルはレプリカ機能ｓｒｃだ
けである。 ％ステージ１は効率的インデキシングを実施しない。 ％ゼロパッド ｓｓ＝ｚｅｒｏｓ（１，２^*ｍａｘ（ｓｉｚｅ（ｉ
ｎ）））； ｓｓ＝（１：２：終了）＝入力； ％（“ｉｎ”は、１で開始し、２スキップし、終了まで
続ける） ％ステージ１フィルタを持つフィルタ ｓｓ＝２^*フィルタ（Ｈ１＿Ｂ，Ｈ１＿Ａ，ｓｓ）； ％（Ｈ１＿ＢおよびＨ１＿Ａベクトルは記憶装置から読
み出される） ％ステージ２に対して、多相フィルタを作成、すなわ
ち、ＦＩＲ係数を発生 ％非多相ステージ２フィルタから ｉ＝１：１６において、 Ｈ２（ｉ，：）＝１６^*Ｈ２（ｉ：１６：終了）； 終了 ％ステージ２およびステージ３に対して計算 ｉ＝１：fix（１４７^*numpts／１６０）−９に対し ％最初の９個の入力サンプルは切り捨てられるので、９
を引算 ％初期化を簡単化すること ％ステージ３インデキシング Ｏ＝（ｉ−１）^*１６０^*３２＋１； Ｔ２＝ceil（Ｏ／１４７）； Ｆ２＝Ｏ−（Ｔ２−１）^*１４７ ％ステージ３係数 ％関数呼び；下記の関数“Ａ”に行く Ｃ＝coef（Ｆ２）； ％必要なステージ２データを計算 ｊ＝１：３に対して ％ステージ２インデキシング ｍ＝ｎ＋j−１； Ｔ１＝ceil（ｍ／１６）； Ｆ１＝ｍ−（Ｔ１−１）^*１６ Ｔ１＝Ｔ１＋９； ％９を加算することでインデックスがファイル始まりを
越えないことを保証する。 ％これは最初の９個の入力サンプルを切り捨てることと
等価である。 ％ステージ２フィルタを実行、すなわち、ステージ１出
力とコンボリューション vec（ｊ）＝１４７^*Ｂ２（Ｆ１，：）^*ｓｓ（Ｔ１：−
１：Ｔ１−８）’； 終了 ステージ３フィルタを実行 in（ｉ）＝Ｃ^*vec’； 終了 out（１：fix（１４７^*numpts／１６０）−９）＝ in（１：fix（１４７^*numpts／１６０）−９）； ％ステージ３フィルタ係数を計算 ％関数“Ａ”： 関数Ｃ＝coef（ｍ） Ｃ＝zeros（１，３）； ％（上記テキストから）式（６）を計算 ｉ＝１：３に対して ｎ＝（ｉ−１）^*１４７＋ｍ； ｎ＞＝１＆ｎ＜１４７の場合、 Ｃ（ｉ）＝ｎ^*（ｎ＋１）／２； さもなければ、ｎ＞＝１４７＆ｎ＜２^*１４７の場合、 Ｃ（ｉ）＝１４７^*（１４７＋１）／２＋（ｎ−１４
７）^*（２^*１４７−１−ｎ）； さもなければ、ｎ＞＝２^*１４７＆ｎ＜３^*１４７−１の
場合、 Ｃ（ｉ）＝（３^*１４７−ｎ−１）^*（３^*１４７−ｎ）
／２； 終了 終了 ％コンボリューション実行の準備 Ｃ＝fliplr（Ｃ）／３１７６５２３；

【００２６】ＶＩ．埋め込みＳＲＣ関数を持つΣ−Δオ
ーバーサンプリングアナログ／デジタルおよびデジタル
／アナログ変換器 さらに別の実施変形例について説明する。すなわち、図
２のＳＲＣシステム２０のステージ１エクスパンダ／フ
ィルタ２２およびステージ２エクスパンダ／フィルタ２
４の代わりに、Σ−ΔオーバーサンプリングＤ／Ａコン
バータにおける補間フィルタの使用について説明する。
この方法では、ＳＲＣ関数が容易にΣ−Δオーバーサン
プリングＤ／Ａコンバータ内に含ませられる。しかし、
通常のＳＲＣフィルタは出力値をオーバーサンプルしな
かったが、Σ−ΔオーバーサンプリングＤ／Ａコンバー
タは、オーバーサンプルされた信号をデジタル変調器に
供給することを要求することに留意されたい。従って、
Σ−ΔＤ／Ａ補間フィルタを本発明の原理に従って構成
されたＳＲＣに単純に加えないことが重要である。これ
は、例えば、そのようなケースでは、図２のステージ３
エクスパンダ／フィルタ２６が、多くの出力サンプルを
発生させる必要があるためである。そのような組み合わ
せを成し遂げるための発明原理について説明する。最初
に、そのナイキストサンプリング速度の８倍のサンプリ
ング速度でサンプリングされた出力を発生する、変形Ｓ
ＲＣフィルタを採用することが有利である。これは、Σ
−ΔオーバーサンプリングＤ／Ａコンバータにおける公
知の補間フィルタ技術を利用する。すなわち、サンプリ
ング速度を、例えば原サンプリング速度の１２８倍のよ
り高いレベルまでブーストするサンプルホールド回路を
伴う低域通過フィルタを用いて、信号を８倍のサンプリ
ング速度にアップサンプリングすることである。

【００２７】そのような埋め込みＳＲＣフィルタを実施
することは、かなり計算の複雑さを増す。計算の複雑さ
を低減するために、２つの任意の実施が採用される。デ
ジタル変調器によって、高周波整形ノイズが導かれるた
め、Σ−ΔオーバーサンプリングＤ／Ａコンバータにお
ける補間フィルタ性能は、通常のＳＲＣフィルタの性能
より低い場合がある。従って、８０ｄＢ阻止域リジェク
ションを持つフィルタが採用される。その結果、Ｒ₂＝
８の選択に対して、Ｈ₃（Ｚ）の性能が適切なものより
高い。図９は、Σ−Δ変調器に続くデシメーションフィ
ルタ１６２の図である。変調器１６０は、代表的には第
１サンプリング速度Ｆ_S1の６４倍から３８４倍のオーバ
ーサンプリング速度であるＦ_mod＝３．０７２ＭＨｚの
速度で動作する。第４次ＳＩＮＣフィルタ１６４が、変
調器出力信号を１６Ｆ_S1の速度にダウンサンプリングす
るために採用される。その後、ＳＩＮＣフィルタ１６４
出力におけるサンプリング速度を最終サンプリング速度
Ｆ_S2の１６倍の速度に変換するため、Ｎ＝γ（Ｓ−１）
の次数を持つ、図２のステージ３エクスパンダ／フィル
タ２６などの単一フィルタ１６６が使用される。この単
一フィルタ１６６は、Ｒ／（Ｓ＝１６０）の比で、ＳＲ
Ｃ関数を実行する。そのフィルタのオーダーは、補間係
数Ｒではなくデシメーション係数Ｓに基づいていること
を指摘されるべきである。変調の理由は、そのような条
件が上述の他の実施例においては要求されないが、ここ
ではエイリアス除去要求があるという事実に存在する。
しかし、この実施例においては、Ｒは、３個の起こり得
る値１４４、１４７および１６０のみを有するように最
適化されている。Ｒ＝１６０のとき、バイパス機能が生
ずることを留意されたい。最終段１６８は、１６：１デ
シメータである。すべての起こり得るＳＲＣケースが、
表５に要約されている。表５の検査から、広範囲の頻繁
に使用されるオーデオサンプリング速度は、このやり方
を用いて変換され得る。

【００２８】

【表５】 その設計例は、９０ｄＢ以上の縦型ＳＮＲが、図９のデ
シメーション／ＳＲＣフィルタを使用して容易に得られ
ることを示している。４個の代表的な半帯域ＦＩＲフィ
ルタは、ちょうど普通のΣ−ΔオーバーサンプリングＡ
／Ｄ変換器において採用されるフィルタのように、Ｍ₂
＝１６のデシメーションを実行する。

【００２９】図９の‘ステージ３’フィルタＨ₃（ｚ）
１６６を実施する、コンパクトなフィルタ手順を以下に
説明する。 //‘ステージ３’フィルタ計算プログラム //ＳＲＣ比は、Ｒ／Ｓ：Ｒは補間であり、Ｓはデシメー
ション比。 //Ｌ＝γ（Ｓ−１）＋１は、‘ステージ３’フィルタの
インパルス応答長。 //Ｍ＝Floor（Ｌ／Ｒ）は、各出力に対して計算された
項の最大数。 //ＩＮＰＵＴは遅延入力値のアレイ //ＩＮＰＵＴ[０]は、最も最近の入力 //ＲＥＳＡＭＰＬＥＲ＿ＩＮＤＥＸレジスタは、出力が
計算され、同時に入力シーケンスとフィルタインパルス
応答間のコンボリューションオフセットを与えるときの
トラックを維持する。 //フィルタ係数は、（５）または（６）に基づいて評価
される。Ｒ₃はＳ＝１６０と置換される。 １）初期化 ＲＥＳＡＭＰＬＥＲ＿ＩＮＤＥＸ＝Ｒ； ＩＮＰＵＴ［all］＝０； ２）常に実行｛ 新しい入力を待つ； ＲＥＳＡＭＰＬＥＲ＿ＩＮＤＥＸ＝ＲＥＳＡＭＰＬＥＲ＿ＩＮＤＥＸ−Ｒ； While ＲＥＳＡＭＰＬＥＲ＿ＩＮＤＥＸ＜Ｒ do｛ ＳＵＭ＝０； ＣＯＥＦＦＩＣＩＥＮＴ＿ＩＮＤＥＸ＝ＲＥＳＡＭＰＬＥＲ＿ＩＮＤＥＸ＋１ ； For ＤＡＴＡ＿ＩＮＤＥＸ＝０ to Ｍ−１ do｛ ＳＵＭ＝ＳＵＭ＋ＩＮＰＵＴ［ＤＡＴＡ＿ＩＮＤＥＸ］ ＦＩＬＴ（ＣＯＥＦＦＩＣＩＥＮＴ＿ＩＮＤＥＸ）； ＣＯＥＦＦＩＣＩＥＮＴ＿ＩＮＤＥＸ＝ＣＯＥＦＦＩＣＩＥＮＴ＿ＩＮＤＥ Ｘ＋Ｒ； もし ＣＯＥＦＦＩＣＩＥＮＴ＿ＩＮＤＥＸ＞Ｌ ならば内部ループを出る； ｝ ｙ（ｎ）＝ＳＵＭ；// y(n) は出力 ＲＥＳＡＭＰＬＥＲ＿ＩＮＤＥＸ=ＲＥＳＡＭＰＬＥＲ＿ＩＮＤＥＸ＋Ｓ；｝ ｝

【００３０】本発明およびその利点について詳細に説明
してきたが、特許請求の範囲によって定義されるよう
に、本発明の精神および範囲から逸脱することなく、様
々な変更、置換および変形がなされ得ることを理解され
るべきである。

【００３１】以上の説明に関して、さらに以下の項を開
示する。 （１）第１の速度で与えられた入力サンプリングデータ
流にサンプリング速度変換（ＳＲＣ）フィルタを与え、
第１の速度と異なる第２の速度の出力データ流を生成す
る方法であって、入力サンプリングデータ流を、第１の
低次補間フィルタルーチンで操作し、第１の中間データ
流を生成する段階と、第１の中間データ流を、実質的に
少ない演算でフィルタ係数を計算する第１の簡略化補間
フィルタルーチンで操作し、第２の中間データ流を生成
する段階と、第２の中間データ流を、第１のデシメイテ
ィングフィルタルーチンで操作し、出力データ流を生成
する段階、から成ることを特徴とする方法。 （２）第１項に記載の方法において、さらに、上記第１
の中間データ流を、第２の低オーダー補間フィルタルー
チンで操作し、第３の中間データ流を生成する段階を含
み、上記第１の中間データ流を第１の簡略化補間フィル
タルーチンで操作する段階が、上記第１の中間データ流
ではなく、上記第３のデータ流を操作することによって
実行されることを特徴とする方法。 （３）第１項に記載の方法において、さらに、上記出力
データ流が基礎としている中間データを発生しないとこ
ろの命令を実行しないように、上記ルーチンの命令を実
行する際に、最適化インデキシング手順を加えることを
特徴とする方法。 （４）第２項に記載の方法において、上記第１の低次補
間フィルタルーチンで操作する段間が、１００から８０
０の間の次数を持つＦＩＲデジタル補間フィルタで補間
することによって実行され、しかも、上記操作段階が、
上記第１速度のＲ ₁倍の速度で上記第１の中間データ流
を与え、Ｒ₁は６より小さい整数であることを特徴とす
る方法。 （５）第２項に記載の方法において、上記第２の低次補
間フィルタルーチンで操作する段間が、１００から１２
００の間の次数を持つＦＩＲデジタル補間フィルタで補
間することによって実行され、しかも、上記操作段階
が、上記第１速度のＲ₂倍の速度で上記第２の中間デー
タ流を与え、Ｒ₂は１０から３６の間の整数であること
を特徴とする方法。

【００３２】（６）第１項に記載の方法において、上記
第１の簡略化補間フィルタルーチンで操作する段間が、
カスケード接続の関係にあるｒ個のフィルタを有するカ
スケード接続されたＦＩＲデジタル補間フィルタで補間
することによって実行され、それらのＦＩＲデジタル補
間フィルタは、Ｒ₃−１の次数を持つ、すべて同一であ
る係数を有し、ｒは１から５の間の整数であり、しか
も、上記操作段階は、上記第１速度のＲ₃倍の速度で上
記第２の中間データ流を与え、Ｒ₃は１００から１０，
０００の間の整数であることを特徴とする方法。 （７）第２項に記載の方法において、上記第１の簡略化
補間フィルタルーチンで操作する段間が、カスケード接
続の関係にあるｒ個のフィルタを有するカスケード接続
されたＦＩＲデジタル補間フィルタで補間することによ
って実行され、それらのＦＩＲデジタル補間フィルタ
は、Ｒ₃−１の次数を持つ、すべて同一である係数を有
し、ｒは１から５の間の整数であり、しかも、上記操作
段階は、上記第１速度のＲ₃倍の速度で上記第２の中間
データ流を与え、Ｒ₃は１００から１０，０００の間の
整数であることを特徴とする方法。 （８）第６項に記載の方法において、上記第１の簡略化
補間フィルタルーチンで操作する段間が、上記第２の中
間データ流を下記の遷移関数によってＦＩＲフィルタに
与えることを特徴とする方法。

【数７】 （９）第７項に記載の方法において、上記第１の簡略化
補間フィルタルーチンで操作する段間が、上記第２の中
間データ流を下記の遷移関数によってＦＩＲフィルタに
与えることを特徴とする方法。

【数８】

【００３３】（１０）第１の速度で与えられた入力サン
プリングデータ流にサンプリング速度変換（ＳＲＣ）フ
ィルタを与え、上記第１速度のＲ／Ｓ倍の最終速度の出
力データ流を生成する方法であって、上記Σ−Δ変調器
フィルタルーチンで上記入力サンプリングデータ流を操
作し、上記第１速度の６４から３８４倍のオーバーサン
プリング速度で第１の中間データ流を生成する段階と、
第１の中間データ流を、第４オーダーを有するＳＩＮＣ
フィルタルーチンで操作し、上記第１速度の１６倍の速
度にダウンサンプリングされた第２の中間データ流を生
成する段階と、上記第２の中間データ流を、実質的に少
ない演算数を有する簡略化補間フィルタルーチンで操作
し、カスケード接続の関係にあるｒ個のフィルタを有す
るカスケード接続されたＦＩＲデジタル補間フィルタを
与えることによって、それらの係数を計算し、それらの
ＦＩＲデジタル補間フィルタは、ｒ（Ｒ−１）のオーダ
ーを持つ、すべて同一である係数を有し、ｒは１から５
の間の整数であり、しかも、上記操作段階は、上記最終
速度の１６倍の速度で第３の中間データ流を与え、第３
の中間データ流を、デシメイティングフィルタルーチン
で操作し、上記出力データ流を生成する段階、から成る
ことを特徴とする方法。 （１１）第７項に記載の方法において、さらに、上記出
力データ流が基礎としている中間データを発生しないと
ころの命令を実行しないように、上記ルーチンの命令を
実行する際に、最適化インデキシング手順を加えること
を特徴とする方法。

【００３４】（１２）ＳＲＣ入力を受信し、ＳＲＣ出力
を出力するサンプリング速度変換（ＳＲＣ）フィルタで
あって、上記ＳＲＣ入力を受信する第１の低次補間フィ
ルタと、上記第１フィルタの出力を受信し、上記第１フ
ィルタよりも実質的に高次数を有し、かつそれらの係数
を計算するため実質的に少ない演算数を有する、第２の
補間フィルタと、上記第２フィルタの出力を受信する第
３のデシメイティングフィルタ、から構成されているこ
とを特徴とするフィルタ。 （１３）第１２項に記載のサンプリング速度変換（ＳＲ
Ｃ）フィルタにおいて、さらに、上記第１フィルタの出
力を受信する、上記第１フィルタと上記第２フィルタの
中間に配置された第４の低次補間フィルタを備え、上記
第２フィルタが上記第１フィルタの出力ではなく、上記
第４フィルタの出力を受信することを特徴とするフィル
タ。 （１４）第１２項に記載のサンプリング速度変換（ＳＲ
Ｃ）フィルタにおいて、さらに、上記ＳＲＣフィルタの
出力を決定するために必要なサブセットの操作を自動的
に決定し、かつ上記フィルタを実装する際に含まれる計
算回数が低減されるように、上記サブセットのみを実行
させるための手段を備えていることを特徴とするフィル
タ。 （１５）ＳＲＣ入力を受信し、ＳＲＣ出力を出力するサ
ンプリング速度変換（ＳＲＣ）フィルタであって、上記
ＳＲＣ入力を受信する第１の低次補間フィルタと、上記
第１補間フィルタの出力を受信する、上記第１補間フィ
ルタとカスケード接続されている第２の低次補間フィル
タと、上記第１補間フィルタおよび上記第２補間フィル
タよりも実質的に高次数を有し、かつそれらの係数を計
算するため実質的に少ない演算数を有する、第３の補間
フィルタと、上記第３補間フィルタの出力を受信する第
１のデシメイティングフィルタ、から構成され、上記Ｓ
ＲＣフィルタの出力を決定するために必要なサブセット
の操作を自動的に判定する最適化インデキシング手順
が、上記フィルタを実装する際に含まれる計算を低減す
るために使用されることを特徴とするフィルタ。 （１６）第１５項に記載のサンプリング速度変換（ＳＲ
Ｃ）フィルタにおいて、上記第３の補間フィルタが正規
化係数を含んでいないことを特徴とするフィルタ。

【００３５】（１７）第１の速度で与えられた入力サン
プリングデータ流にサンプリング速度変換（ＳＲＣ）フ
ィルタを与え、第１の速度と異なる第２の速度の出力デ
ータ流を生成する方法。入力サンプリングデータ流は、
第１の低次補間フィルタルーチン４２で操作され、第１
の中間データ流を生成する。第１の中間データ流は、実
質的に少ない演算でフィルタ係数を計算する第１の簡略
化補間フィルタルーチン４４、４６で操作され、第２の
中間データ流を生成する。第２の中間データ流は、第１
のデシメイティングフィルタルーチン４８で操作され、
出力データ流を生成する。

【００３６】

【表６】

【００３７】

【表７】

【図面の簡単な説明】

【図１】代表的な全デジタルＳＲＣシステムを示してい
るブロック図である。

【図２】本発明の好適な実施例を示しているブロック図
である。

【図３】ｒ＝３である、ステージ３フィルタの周波数応
答を示しているグラフである。

【図４】本発明の好適な実施例のさらに詳細な図であ
る。

【図５】本発明の好適な実施例において使用される割付
の一般的方法を示しているフローチャートである。

【図６】本発明の好適な実施例において使用される割付
を説明するための簡単化モデルのブロック図である。

【図７】本発明の好適な実施例において使用される割付
を説明するためのさらに詳細なモデルのブロック図であ
る。

【図８】データ出力流を一連のベクトルとして表してい
る概略図である。

【図９】Σ−Δ変調器を利用するＳＲＣフィルタの図で
ある。

【符号の説明】

１０ ＳＲＣシステム １２ エクスパンダ １４ 低域通過フィルタ １６ デシメータ ２０ ＳＲＣフィルタ構造 ２２ ステージ１エクスパンダ／フィルタ ２４ ステージ２エクスパンダ／フィルタ ２６ ステージ３エクスパンダ／フィルタ ２８ ステージ４デシメータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェームズ アール、ホックスチャイルド アメリカ合衆国 テキサス、プラノ、 マ リポーサ サークル 2617

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１の速度で与えられた入力サンプリン
   グデータ流にサンプリング速度変換（ＳＲＣ）フィルタ
   を与え、第１の速度と異なる第２の速度の出力データ流
   を生成する方法であって、 入力サンプリングデータ流を、第１の低次補間フィルタ
   ルーチン４２で操作し、第１の中間データ流を生成する
   段階と、 第１の中間データ流を、実質的に少ない演算でフィルタ
   係数を計算する第１の簡略化補間フィルタルーチン４
   ４、４６で操作し、第２の中間データ流を生成する段階
   と、 第２の中間データ流を、第１のデシメイティングフィル
   タルーチン４８で操作し、出力データ流を生成する段
   階、から成ることを特徴とする方法。
2. 【請求項２】 第１の速度で与えられた入力サンプリン
   グデータ流にサンプリング速度変換（ＳＲＣ）フィルタ
   を与え、上記第１速度のＲ／Ｓ倍の最終速度の出力デー
   タ流を生成する方法であって、 上記Σ−Δ変調器フィルタルーチンで上記入力サンプリ
   ングデータ流を操作し、上記第１速度の６４から３８４
   倍のオーバーサンプリング速度で第１の中間データ流を
   生成する段階と、 第１の中間データ流を、第４オーダーを有するＳＩＮＣ
   フィルタルーチンで操作し、上記第１速度の１６倍の速
   度にダウンサンプリングされた第２の中間データ流を生
   成する段階と、 上記第２の中間データ流を、実質的に少ない演算数を有
   する簡略化補間フィルタルーチンで操作し、カスケード
   接続の関係にあるγ個のフィルタを有するカスケード接
   続されたＦＩＲデジタル補間フィルタを与えることによ
   って、それらの係数を計算し、それらのＦＩＲデジタル
   補間フィルタは、γ（Ｒ−１）のオーダーを持つ、すべ
   て同一である係数を有し、γは１から５の間の整数であ
   り、しかも、上記操作段階は、上記最終速度の１６倍の
   速度で第３の中間データ流を与え、 第３の中間データ流を、デシメイティングフィルタルー
   チンで操作し、上記出力データ流を生成する段階、から
   成ることを特徴とする方法。
3. 【請求項３】 ＳＲＣ入力を受信し、ＳＲＣ出力を出力
   するサンプリング速度変換（ＳＲＣ）フィルタであっ
   て、 上記ＳＲＣ入力を受信する第１の低オーダー補間フィル
   タと、 上記第１フィルタの出力を受信し、上記第１フィルタよ
   りも実質的に高オーダーを有し、かつそれらの係数を計
   算するため実質的に少ない演算数を有する、第２の補間
   フィルタと、 上記第２フィルタの出力を受信する第３のデシメイティ
   ングフィルタ、から構成されていることを特徴とするフ
   ィルタ。
4. 【請求項４】 ＳＲＣ入力を受信し、ＳＲＣ出力を出力
   するサンプリング速度変換（ＳＲＣ）フィルタであっ
   て、 上記ＳＲＣ入力を受信する第１の低オーダー補間フィル
   タと、 上記第１補間フィルタの出力を受信する、上記第１補間
   フィルタとカスケード接続されている第２の低オーダー
   補間フィルタと、 上記第１補間フィルタおよび上記第２補間フィルタより
   も実質的に高オーダーを有し、かつそれらの係数を計算
   するため実質的に少ない演算数を有する、第３の補間フ
   ィルタと、 上記第３補間フィルタの出力を受信する第１のデシメイ
   ティングフィルタ、から構成され、 上記ＳＲＣフィルタの出力を決定するために必要なサブ
   セットの演算を自動的に判定する最適化インデキシング
   手順が、上記フィルタを実装する際に含まれる計算を低
   減するために使用されることを特徴とするフィルタ。