JP2000323582A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2000323582A JP2000323582A JP11133677A JP13367799A JP2000323582A JP 2000323582 A JP2000323582 A JP 2000323582A JP 11133677 A JP11133677 A JP 11133677A JP 13367799 A JP13367799 A JP 13367799A JP 2000323582 A JP2000323582 A JP 2000323582A
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Abstract
(57)【要約】
【課題】 チャージアップによるゲート絶縁膜のダメー
ジを防止できて、高性能化および高信頼度化ができる半
導体装置およびその製造方法を提供する。 【解決手段】 ＭＯＳＦＥＴのゲート電極４の電気入力
部と電気的に接続されている配線層９と半導体基板（基
板）１における半導体領域との間にｐｎ接合を有するダ
イオードが設置されているものである。
ジを防止できて、高性能化および高信頼度化ができる半
導体装置およびその製造方法を提供する。 【解決手段】 ＭＯＳＦＥＴのゲート電極４の電気入力
部と電気的に接続されている配線層９と半導体基板（基
板）１における半導体領域との間にｐｎ接合を有するダ
イオードが設置されているものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、チャージアップによるゲー
ト絶縁膜のダメージを防止できて、高性能化および高信
頼度化ができる半導体装置およびその製造方法に関する
ものである。
その製造方法に関し、特に、チャージアップによるゲー
ト絶縁膜のダメージを防止できて、高性能化および高信
頼度化ができる半導体装置およびその製造方法に関する
ものである。
【０００２】
【従来の技術】ところで、本発明者は、半導体装置の製
造方法について検討した。以下は、本発明者によって検
討された技術であり、その概要は次のとおりである。
造方法について検討した。以下は、本発明者によって検
討された技術であり、その概要は次のとおりである。
【０００３】すなわち、ＭＯＳＦＥＴ（Metal Oxide Se
miconductor Field Effect Transistor ）またはＣＭＯ
ＳＦＥＴ（Complementary Metal Oxide Semiconductor
Field Effect Transistor ）を有する半導体装置の製造
方法において、半導体基板の上に、ゲート絶縁膜を介在
してゲート電極を形成した後、それをマスクとして使用
して、不純物としての例えばリン（Ｐ）を半導体基板に
イオン注入し、ソース／ドレインとしてのｎ型拡散層か
らなる半導体領域を形成している。
miconductor Field Effect Transistor ）またはＣＭＯ
ＳＦＥＴ（Complementary Metal Oxide Semiconductor
Field Effect Transistor ）を有する半導体装置の製造
方法において、半導体基板の上に、ゲート絶縁膜を介在
してゲート電極を形成した後、それをマスクとして使用
して、不純物としての例えばリン（Ｐ）を半導体基板に
イオン注入し、ソース／ドレインとしてのｎ型拡散層か
らなる半導体領域を形成している。
【０００４】その後、層間絶縁膜と配線層とを形成する
工程を複数回行って、多層配線層が形成されている。
工程を複数回行って、多層配線層が形成されている。
【０００５】また、現在のＭＯＳＦＥＴまたはＣＭＯＳ
ＦＥＴを有する半導体装置の製造工程において、プラズ
マ処理が種々の製造工程に使用されている。
ＦＥＴを有する半導体装置の製造工程において、プラズ
マ処理が種々の製造工程に使用されている。
【０００６】なお、前述したＭＯＳＦＥＴを備えている
半導体集積回路装置の製造方法に関する文献としては、
例えば１９９０年１２月１５日、啓学出版株式会社発行
のＷ・マリ著「図説超ＬＳＩ工学」ｐ２１６〜ｐ２２３
に記載されているものがある。
半導体集積回路装置の製造方法に関する文献としては、
例えば１９９０年１２月１５日、啓学出版株式会社発行
のＷ・マリ著「図説超ＬＳＩ工学」ｐ２１６〜ｐ２２３
に記載されているものがある。
【０００７】
【発明が解決しようとする課題】ところが、前述したプ
ラズマ処理の種々の製造工程が使用されている半導体装
置の製造工程において、プラズマ処理の際に、ゲート電
極と電気的に接続されている配線層がチャージを収集
し、ゲート酸化膜などからなるゲート絶縁膜と半導体基
板などからなる基板との間に大きな電圧がかかる（アン
テナ効果と称されている）という問題点が発生してい
る。
ラズマ処理の種々の製造工程が使用されている半導体装
置の製造工程において、プラズマ処理の際に、ゲート電
極と電気的に接続されている配線層がチャージを収集
し、ゲート酸化膜などからなるゲート絶縁膜と半導体基
板などからなる基板との間に大きな電圧がかかる（アン
テナ効果と称されている）という問題点が発生してい
る。
【０００８】この場合、ゲート酸化膜などからなるゲー
ト絶縁膜の薄膜化や配線層の多層化が行われている半導
体装置において、アンテナ効果が益々増大するので、チ
ャージアップにより、ゲート絶縁膜のダメージが多く発
生していることが、本発明者によって、明らかになっ
た。
ト絶縁膜の薄膜化や配線層の多層化が行われている半導
体装置において、アンテナ効果が益々増大するので、チ
ャージアップにより、ゲート絶縁膜のダメージが多く発
生していることが、本発明者によって、明らかになっ
た。
【０００９】本発明の目的は、チャージアップによるゲ
ート絶縁膜のダメージを防止できて、高性能化および高
信頼度化ができる半導体装置およびその製造方法を提供
することにある。
ート絶縁膜のダメージを防止できて、高性能化および高
信頼度化ができる半導体装置およびその製造方法を提供
することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】すなわち、（１）本発明の半導体装置は、
ＭＯＳＦＥＴのゲート電極の電気入力部と電気的に接続
されている配線層と基板における半導体領域との間にｐ
ｎ接合を有するダイオードが設置されているものであ
る。
ＭＯＳＦＥＴのゲート電極の電気入力部と電気的に接続
されている配線層と基板における半導体領域との間にｐ
ｎ接合を有するダイオードが設置されているものであ
る。
【００１３】（２）本発明の半導体装置の製造方法は、
基板における半導体領域の表面にゲート絶縁膜を介在し
てゲート電極を形成する工程と同時の工程を使用して、
素子分離用絶縁膜の表面にゲート電極の電気入力部と電
気的に接続される配線層をゲート電極と同一の材料と同
時の工程を使用して形成する工程と、ゲート電極を含む
マスクを使用して、イオン注入法を使用して、ソース／
ドレインとしての半導体領域を形成する工程と同時の工
程を使用して、素子分離用絶縁膜の表面に形成されてい
る配線層の近傍の基板における半導体領域にｐｎ接合を
有するダイオードの半導体領域を形成する工程とを有す
るものである。
基板における半導体領域の表面にゲート絶縁膜を介在し
てゲート電極を形成する工程と同時の工程を使用して、
素子分離用絶縁膜の表面にゲート電極の電気入力部と電
気的に接続される配線層をゲート電極と同一の材料と同
時の工程を使用して形成する工程と、ゲート電極を含む
マスクを使用して、イオン注入法を使用して、ソース／
ドレインとしての半導体領域を形成する工程と同時の工
程を使用して、素子分離用絶縁膜の表面に形成されてい
る配線層の近傍の基板における半導体領域にｐｎ接合を
有するダイオードの半導体領域を形成する工程とを有す
るものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１５】（実施の形態１）図１〜図６は、本発明の
実施の形態１である半導体装置の製造工程を示す概略断
面図である。図１〜図６において、左側の概略断面図
は、ＭＯＳＦＥＴが形成される領域の概略断面図であ
り、右側の概略断面図は、ＭＯＳＦＥＴのゲート電極の
電気入力部と電気的に接続される配線層とその配線層と
電気的に接続されるダイオード（ｐｎ接合を有するダイ
オード）が形成される領域の概略断面図である。同図を
用いて、本実施の形態１の半導体装置およびその製造方
法を説明する。
実施の形態１である半導体装置の製造工程を示す概略断
面図である。図１〜図６において、左側の概略断面図
は、ＭＯＳＦＥＴが形成される領域の概略断面図であ
り、右側の概略断面図は、ＭＯＳＦＥＴのゲート電極の
電気入力部と電気的に接続される配線層とその配線層と
電気的に接続されるダイオード（ｐｎ接合を有するダイ
オード）が形成される領域の概略断面図である。同図を
用いて、本実施の形態１の半導体装置およびその製造方
法を説明する。
【００１６】まず、例えばｐ型の単結晶シリコンからな
る半導体基板（基板）１を用意し、その半導体基板１の
表面の選択的な領域に、酸化シリコン膜などからなる素
子分離用絶縁膜２を形成する（図１）。
る半導体基板（基板）１を用意し、その半導体基板１の
表面の選択的な領域に、酸化シリコン膜などからなる素
子分離用絶縁膜２を形成する（図１）。
【００１７】次に、半導体基板１の表面に、酸化シリコ
ン膜からなるゲート絶縁膜３を形成した後、半導体基板
１の上に、ＣＶＤ（Chemical Vapor Deposition ）法を
使用して、不純物として例えばリンが含まれている導電
性の多結晶シリコン膜（ゲート電極としての導電性の多
結晶シリコン層）を形成した後、リソグラフィ技術と選
択エッチング技術とを使用して、導電性の多結晶シリコ
ン層からなるゲート電極４ならびにゲート絶縁膜３のパ
ターンを形成する（図２）。
ン膜からなるゲート絶縁膜３を形成した後、半導体基板
１の上に、ＣＶＤ（Chemical Vapor Deposition ）法を
使用して、不純物として例えばリンが含まれている導電
性の多結晶シリコン膜（ゲート電極としての導電性の多
結晶シリコン層）を形成した後、リソグラフィ技術と選
択エッチング技術とを使用して、導電性の多結晶シリコ
ン層からなるゲート電極４ならびにゲート絶縁膜３のパ
ターンを形成する（図２）。
【００１８】この場合、設計仕様に応じて、ゲート絶縁
膜３としての酸化シリコン膜の製造工程として、半導体
基板１の表面を熱処理化してゲート絶縁膜３としての酸
化シリコン膜を形成する製造工程を使用した態様とする
ことができる。また、設計仕様に応じて、ゲート電極４
の製造工程として、導電性の多結晶シリコン層と金属層
とからなるゲート電極などの種々の導電性層からなるゲ
ート電極の製造工程を使用した態様とすることができ
る。
膜３としての酸化シリコン膜の製造工程として、半導体
基板１の表面を熱処理化してゲート絶縁膜３としての酸
化シリコン膜を形成する製造工程を使用した態様とする
ことができる。また、設計仕様に応じて、ゲート電極４
の製造工程として、導電性の多結晶シリコン層と金属層
とからなるゲート電極などの種々の導電性層からなるゲ
ート電極の製造工程を使用した態様とすることができ
る。
【００１９】その後、半導体基板１の上に、ＣＶＤ法を
使用して、厚膜の酸化シリコン膜を堆積し、ゲート電極
４の側壁に側壁酸化シリコン膜を備えている酸化シリコ
ン膜を形成した後、リソグラフィ技術と選択エッチング
技術とを使用して、酸化シリコン膜の表層部を取り除い
て、ゲート電極４の側壁に、サイドウォールスペーサ５
を形成する（図２）。
使用して、厚膜の酸化シリコン膜を堆積し、ゲート電極
４の側壁に側壁酸化シリコン膜を備えている酸化シリコ
ン膜を形成した後、リソグラフィ技術と選択エッチング
技術とを使用して、酸化シリコン膜の表層部を取り除い
て、ゲート電極４の側壁に、サイドウォールスペーサ５
を形成する（図２）。
【００２０】次に、ゲート電極４とサイドウォールスペ
ーサ５とをマスクとして、イオン注入法を使用して、半
導体基板１に、ソース／ドレインとしてのｎ型の半導体
領域（半導体領域）６を形成する工程を行うと共に、そ
の工程と同時の工程を使用して、ｐｎ接合を有するダイ
オードを形成する領域の半導体基板１に、ｐｎ接合を有
するダイオードにおけるｎ型の半導体領域（半導体領
域）６ａを形成する工程を行う（図３）。
ーサ５とをマスクとして、イオン注入法を使用して、半
導体基板１に、ソース／ドレインとしてのｎ型の半導体
領域（半導体領域）６を形成する工程を行うと共に、そ
の工程と同時の工程を使用して、ｐｎ接合を有するダイ
オードを形成する領域の半導体基板１に、ｐｎ接合を有
するダイオードにおけるｎ型の半導体領域（半導体領
域）６ａを形成する工程を行う（図３）。
【００２１】この場合、イオン注入法を使用して、半導
体基板１に、例えばリンなどからなるｎ型不純物をイオ
ン打ち込みした後、熱拡散処理を行ってソース／ドレイ
ンとしてのｎ型の半導体領域６とｐｎ接合を有するダイ
オードにおけるｎ型の半導体領域６ａを形成している。
また、ダイオードは、ｎ型の半導体領域６ａとその下部
の半導体基板（ｐ型の半導体領域）１とから形成されて
いるｐｎ接合を有するダイオードとされている。
体基板１に、例えばリンなどからなるｎ型不純物をイオ
ン打ち込みした後、熱拡散処理を行ってソース／ドレイ
ンとしてのｎ型の半導体領域６とｐｎ接合を有するダイ
オードにおけるｎ型の半導体領域６ａを形成している。
また、ダイオードは、ｎ型の半導体領域６ａとその下部
の半導体基板（ｐ型の半導体領域）１とから形成されて
いるｐｎ接合を有するダイオードとされている。
【００２２】その後、半導体基板１の上に、ＣＶＤ法を
使用して、例えば酸化シリコン膜などからなる絶縁膜７
を形成し、その後、例えばＣＭＰ（Chemical Mechanica
l Polishing 、化学機械研磨）法などの研磨技術を使用
して、表層部の絶縁膜７を取り除いて、絶縁膜７の表面
を平坦化する（図４）。
使用して、例えば酸化シリコン膜などからなる絶縁膜７
を形成し、その後、例えばＣＭＰ（Chemical Mechanica
l Polishing 、化学機械研磨）法などの研磨技術を使用
して、表層部の絶縁膜７を取り除いて、絶縁膜７の表面
を平坦化する（図４）。
【００２３】次に、リソグラフィ技術と選択エッチング
技術とを使用して、絶縁膜７の選択的な領域にスルーホ
ール（接続孔）を形成した後、そのスルーホールに、選
択ＣＶＤ法を使用して、例えばタングステンを埋め込ん
で、プラグ８を形成する（図５）。
技術とを使用して、絶縁膜７の選択的な領域にスルーホ
ール（接続孔）を形成した後、そのスルーホールに、選
択ＣＶＤ法を使用して、例えばタングステンを埋め込ん
で、プラグ８を形成する（図５）。
【００２４】この場合、本実施の形態のプラグ８の材料
として、高融点金属（タングステン、チタン、タンタル
など）または高融点金属が含まれている合金（ＴｉＷ、
ＴｉＮなどの合金）あるいはアルミニウムまたは銅を適
用する態様とされていることにより、低抵抗などからな
る高性能のプラグ８としても良い。
として、高融点金属（タングステン、チタン、タンタル
など）または高融点金属が含まれている合金（ＴｉＷ、
ＴｉＮなどの合金）あるいはアルミニウムまたは銅を適
用する態様とされていることにより、低抵抗などからな
る高性能のプラグ８としても良い。
【００２５】その後、半導体基板１の上に、ＣＶＤ法を
使用して、例えばタングステン層からなる配線層９を形
成した後、リソグラフィ技術と選択エッチング技術とを
使用して、パターン化された配線層９を形成する（図
６）。
使用して、例えばタングステン層からなる配線層９を形
成した後、リソグラフィ技術と選択エッチング技術とを
使用して、パターン化された配線層９を形成する（図
６）。
【００２６】この場合、本実施の形態の配線層９の材料
として、高融点金属または高融点金属が含まれている合
金あるいは高融点金属シリサイドを適用する態様とされ
ていることにより、低抵抗などからなる高性能の配線層
９とされている。
として、高融点金属または高融点金属が含まれている合
金あるいは高融点金属シリサイドを適用する態様とされ
ていることにより、低抵抗などからなる高性能の配線層
９とされている。
【００２７】また、図６における右側の概略断面図に示
しているように、ＭＯＳＦＥＴのゲート電極４の電気入
力部と電気的に接続されている配線層９とダイオード
（ｐｎ接合を有するダイオード）とがプラグ８によって
（を用いて）電気的に接続されている態様とすることが
できる。
しているように、ＭＯＳＦＥＴのゲート電極４の電気入
力部と電気的に接続されている配線層９とダイオード
（ｐｎ接合を有するダイオード）とがプラグ８によって
（を用いて）電気的に接続されている態様とすることが
できる。
【００２８】次に、層間絶縁膜と配線層との製造工程を
使用して、半導体基板１の上に、必要に応じて層間絶縁
膜と配線層とを積層させた後、パシベーション膜を形成
することにより、半導体装置の製造工程を終了する。
使用して、半導体基板１の上に、必要に応じて層間絶縁
膜と配線層とを積層させた後、パシベーション膜を形成
することにより、半導体装置の製造工程を終了する。
【００２９】前述した本実施の形態１の半導体装置によ
れば、ＭＯＳＦＥＴのゲート電極４の電気入力部と電気
的に接続されている配線層９と半導体基板（基板）１に
おける半導体領域との間にｐｎ接合を有するダイオード
が設置されていることにより、ゲート電極４の電気入力
部と電気的に接続されている配線層（入力端子と電気的
に接続されている配線層）９がゲート電極４の電気出力
部と電気的に接続されている配線層（出力端子と電気的
に接続されている配線層）と結線されるまでの間、入力
端子に結線された配線層９がチャージを収集するが、入
力端子に結線されている配線層９に蓄積する電荷がｐｎ
接合を有するダイオードを介して半導体基板（基板）１
に逃げることができるので、チャージアップが防止でき
る。
れば、ＭＯＳＦＥＴのゲート電極４の電気入力部と電気
的に接続されている配線層９と半導体基板（基板）１に
おける半導体領域との間にｐｎ接合を有するダイオード
が設置されていることにより、ゲート電極４の電気入力
部と電気的に接続されている配線層（入力端子と電気的
に接続されている配線層）９がゲート電極４の電気出力
部と電気的に接続されている配線層（出力端子と電気的
に接続されている配線層）と結線されるまでの間、入力
端子に結線された配線層９がチャージを収集するが、入
力端子に結線されている配線層９に蓄積する電荷がｐｎ
接合を有するダイオードを介して半導体基板（基板）１
に逃げることができるので、チャージアップが防止でき
る。
【００３０】また、本実施の形態１の半導体装置によれ
ば、ｐｎ接合を有するダイオードとＭＯＳＦＥＴのゲー
ト電極４との電気的な接続を下層の配線層９を使用して
行っていることにより、結線されるまでのアンテナ効果
を低減化することができる。
ば、ｐｎ接合を有するダイオードとＭＯＳＦＥＴのゲー
ト電極４との電気的な接続を下層の配線層９を使用して
行っていることにより、結線されるまでのアンテナ効果
を低減化することができる。
【００３１】したがって、本実施の形態１の半導体装置
によれば、ＭＯＳＦＥＴのゲート電極４の下部のゲート
絶縁膜３に過大な電圧がかからなくなることができるの
で、ゲート絶縁膜３にダメージが入らなくなり、高性能
でしかも高信頼度のＭＯＳＦＥＴを有する半導体装置と
することができる。
によれば、ＭＯＳＦＥＴのゲート電極４の下部のゲート
絶縁膜３に過大な電圧がかからなくなることができるの
で、ゲート絶縁膜３にダメージが入らなくなり、高性能
でしかも高信頼度のＭＯＳＦＥＴを有する半導体装置と
することができる。
【００３２】本実施の形態１の半導体装置によれば、ｐ
ｎ接合を有するダイオードと電気的に接続されているプ
ラグ８の材料として、高融点金属（タングステン、チタ
ン、タンタルなど）または高融点金属が含まれている合
金（ＴｉＷ、ＴｉＮなどの合金）あるいはアルミニウム
または銅を使用していることにより、低抵抗などからな
る高性能のプラグ８とすることができる。また、ｐｎ接
合を有するダイオードと電気的に接続されている配線層
９の材料として、高融点金属または高融点金属が含まれ
ている合金あるいは高融点金属シリサイドを適用する態
様とされていることにより、低抵抗などからなる高性能
の配線層９とすることができる。その結果、本実施の形
態１の半導体装置によれば、高性能でしかも高信頼度の
半導体装置とすることができる。
ｎ接合を有するダイオードと電気的に接続されているプ
ラグ８の材料として、高融点金属（タングステン、チタ
ン、タンタルなど）または高融点金属が含まれている合
金（ＴｉＷ、ＴｉＮなどの合金）あるいはアルミニウム
または銅を使用していることにより、低抵抗などからな
る高性能のプラグ８とすることができる。また、ｐｎ接
合を有するダイオードと電気的に接続されている配線層
９の材料として、高融点金属または高融点金属が含まれ
ている合金あるいは高融点金属シリサイドを適用する態
様とされていることにより、低抵抗などからなる高性能
の配線層９とすることができる。その結果、本実施の形
態１の半導体装置によれば、高性能でしかも高信頼度の
半導体装置とすることができる。
【００３３】本実施の形態１の半導体装置の製造方法に
よれば、ＭＯＳＦＥＴのソース／ドレインとしてのｎ型
の半導体領域（半導体領域）６を形成する工程と同時の
工程を使用して、ｐｎ接合を有するダイオードにおける
ｎ型の半導体領域（半導体領域）６ａを形成する工程を
行っており、ＭＯＳＦＥＴのプラグ８を形成する工程と
同時の工程を使用して、ｐｎ接合を有するダイオードに
おけるプラグ８を形成する工程を行っていることによ
り、ＭＯＳＦＥＴのゲート電極４の電気入力部と電気的
に接続されている配線層９と半導体基板（基板）１にお
ける半導体領域との間に設置されているｐｎ接合を有す
るダイオードを簡単な製造プロセスによって製造するこ
とができるので、高い製造歩留りをもって高性能でしか
も高信頼度の半導体装置を製造することができる。
よれば、ＭＯＳＦＥＴのソース／ドレインとしてのｎ型
の半導体領域（半導体領域）６を形成する工程と同時の
工程を使用して、ｐｎ接合を有するダイオードにおける
ｎ型の半導体領域（半導体領域）６ａを形成する工程を
行っており、ＭＯＳＦＥＴのプラグ８を形成する工程と
同時の工程を使用して、ｐｎ接合を有するダイオードに
おけるプラグ８を形成する工程を行っていることによ
り、ＭＯＳＦＥＴのゲート電極４の電気入力部と電気的
に接続されている配線層９と半導体基板（基板）１にお
ける半導体領域との間に設置されているｐｎ接合を有す
るダイオードを簡単な製造プロセスによって製造するこ
とができるので、高い製造歩留りをもって高性能でしか
も高信頼度の半導体装置を製造することができる。
【００３４】なお、本実施の形態の半導体装置をインバ
ータに適用した例を図２５（ａ）に、ゲートアレーのベ
ーシックセルに適用した例を図２５（ｂ）に各々示す。
図示するように、ゲート電極４の引き出し部分４ａに近
接して、ダイオードを構成する半導体領域６ａを形成す
る。半導体領域６ａはＰウエルに形成されるときはＮ型
であり、Ｎウエルに形成されるときはＰ型の導電型であ
る。そして、ゲート電極４と半導体領域６ａとは、プラ
グ８を介して配線層９により接続される。なお、図２５
（ｂ）ではプラグ８と配線層９の図示を省略している。
ータに適用した例を図２５（ａ）に、ゲートアレーのベ
ーシックセルに適用した例を図２５（ｂ）に各々示す。
図示するように、ゲート電極４の引き出し部分４ａに近
接して、ダイオードを構成する半導体領域６ａを形成す
る。半導体領域６ａはＰウエルに形成されるときはＮ型
であり、Ｎウエルに形成されるときはＰ型の導電型であ
る。そして、ゲート電極４と半導体領域６ａとは、プラ
グ８を介して配線層９により接続される。なお、図２５
（ｂ）ではプラグ８と配線層９の図示を省略している。
【００３５】また、本実施の形態のダイオードは半導体
装置が、ＣＢＩＣ（Ｃｅｌｌ Ｂａｓｅｄ Ｉｎｄｅｇ
ｒａｔｅｄ Ｃｕｒａｉｆ）に適用される場合は、入力
端子に接続することができる。この概念を示したのが、
図２６（ａ）および（ｂ）である。図２６（ａ）はチッ
プ内の各セルが接続される概念を示したものであり、図
２６（ｂ）は各セルにおける各入力端子（１〜Ｎ）に本
実施の形態のダイオードＤが適用された様子を示す。
装置が、ＣＢＩＣ（Ｃｅｌｌ Ｂａｓｅｄ Ｉｎｄｅｇ
ｒａｔｅｄ Ｃｕｒａｉｆ）に適用される場合は、入力
端子に接続することができる。この概念を示したのが、
図２６（ａ）および（ｂ）である。図２６（ａ）はチッ
プ内の各セルが接続される概念を示したものであり、図
２６（ｂ）は各セルにおける各入力端子（１〜Ｎ）に本
実施の形態のダイオードＤが適用された様子を示す。
【００３６】（実施の形態２）図７〜図１２は、本発明
の実施の形態２である半導体装置の製造工程を示す概略
断面図である。図７〜図１２において、左側の概略断面
図は、ＭＯＳＦＥＴが形成される領域の概略断面図であ
り、右側の概略断面図は、ＭＯＳＦＥＴのゲート電極の
電気入力部と電気的に接続される配線層とその配線層と
電気的に接続されるダイオード（ｐｎ接合を有するダイ
オード）が形成される領域の概略断面図である。同図を
用いて、本実施の形態２の半導体装置およびその製造方
法を説明する。
の実施の形態２である半導体装置の製造工程を示す概略
断面図である。図７〜図１２において、左側の概略断面
図は、ＭＯＳＦＥＴが形成される領域の概略断面図であ
り、右側の概略断面図は、ＭＯＳＦＥＴのゲート電極の
電気入力部と電気的に接続される配線層とその配線層と
電気的に接続されるダイオード（ｐｎ接合を有するダイ
オード）が形成される領域の概略断面図である。同図を
用いて、本実施の形態２の半導体装置およびその製造方
法を説明する。
【００３７】まず、例えばｐ型の単結晶シリコンからな
る半導体基板（基板）１を用意し、その半導体基板１の
表面の選択的な領域に、酸化シリコン膜などからなる素
子分離用絶縁膜２を形成する（図７）。
る半導体基板（基板）１を用意し、その半導体基板１の
表面の選択的な領域に、酸化シリコン膜などからなる素
子分離用絶縁膜２を形成する（図７）。
【００３８】次に、ｐｎ接合を有するダイオードを形成
する領域の半導体基板１以外の半導体領域にフォトレジ
スト膜などからなるマスク（イオン注入時におけるマス
ク）を形成した後、イオン注入法を使用して、ｐｎ接合
を有するダイオードを形成する領域の半導体基板１に、
ｐｎ接合を有するダイオードにおけるｎ型の半導体領域
（半導体領域）１０を形成する工程を行う（図８）。
する領域の半導体基板１以外の半導体領域にフォトレジ
スト膜などからなるマスク（イオン注入時におけるマス
ク）を形成した後、イオン注入法を使用して、ｐｎ接合
を有するダイオードを形成する領域の半導体基板１に、
ｐｎ接合を有するダイオードにおけるｎ型の半導体領域
（半導体領域）１０を形成する工程を行う（図８）。
【００３９】この場合、イオン注入法を使用して、半導
体基板１に、例えばリンなどからなるｎ型不純物をイオ
ン打ち込みした後、熱拡散処理を行ってｐｎ接合を有す
るダイオードにおけるｎ型の半導体領域１０を形成して
いる。また、ダイオードは、ｎ型の半導体領域１０とそ
の下部の半導体基板（ｐ型の半導体領域）１とから形成
されているｐｎ接合を有するダイオードとされている。
体基板１に、例えばリンなどからなるｎ型不純物をイオ
ン打ち込みした後、熱拡散処理を行ってｐｎ接合を有す
るダイオードにおけるｎ型の半導体領域１０を形成して
いる。また、ダイオードは、ｎ型の半導体領域１０とそ
の下部の半導体基板（ｐ型の半導体領域）１とから形成
されているｐｎ接合を有するダイオードとされている。
【００４０】次に、半導体基板１の表面に、酸化シリコ
ン膜からなるゲート絶縁膜３を形成した後、半導体基板
１の上に、ＣＶＤ法を使用して、不純物として例えばリ
ンが含まれている導電性の多結晶シリコン膜（ゲート電
極としての導電性の多結晶シリコン層とゲート電極と電
気的に接続されている配線層としての導電性の多結晶シ
リコン層）を形成した後、リソグラフィ技術と選択エッ
チング技術とを使用して、導電性の多結晶シリコン層か
らなるゲート電極４およびゲート電極４と電気的に接続
されている配線層４ａならびにゲート絶縁膜３のパター
ンを形成する（図９）。
ン膜からなるゲート絶縁膜３を形成した後、半導体基板
１の上に、ＣＶＤ法を使用して、不純物として例えばリ
ンが含まれている導電性の多結晶シリコン膜（ゲート電
極としての導電性の多結晶シリコン層とゲート電極と電
気的に接続されている配線層としての導電性の多結晶シ
リコン層）を形成した後、リソグラフィ技術と選択エッ
チング技術とを使用して、導電性の多結晶シリコン層か
らなるゲート電極４およびゲート電極４と電気的に接続
されている配線層４ａならびにゲート絶縁膜３のパター
ンを形成する（図９）。
【００４１】この場合、設計仕様に応じて、ゲート絶縁
膜３としての酸化シリコン膜の製造工程として、半導体
基板１の表面を熱処理化してゲート絶縁膜３としての酸
化シリコン膜を形成する製造工程を使用した態様とする
ことができる。また、設計仕様に応じて、ゲート電極４
および配線層４ａの製造工程として、導電性の多結晶シ
リコン層と金属層とからなるゲート電極４および配線層
４ａなどの種々の導電性層からなるゲート電極４および
配線層４ａの製造工程を使用した態様とすることができ
る。さらに、図９における右側の概略断面図に示してい
るように、ＭＯＳＦＥＴのゲート電極４の電気入力部と
電気的に接続されている配線層４ａの下部に、ダイオー
ド（ｐｎ接合を有するダイオード）が直接的に電気的に
接続されている態様とすることができる。
膜３としての酸化シリコン膜の製造工程として、半導体
基板１の表面を熱処理化してゲート絶縁膜３としての酸
化シリコン膜を形成する製造工程を使用した態様とする
ことができる。また、設計仕様に応じて、ゲート電極４
および配線層４ａの製造工程として、導電性の多結晶シ
リコン層と金属層とからなるゲート電極４および配線層
４ａなどの種々の導電性層からなるゲート電極４および
配線層４ａの製造工程を使用した態様とすることができ
る。さらに、図９における右側の概略断面図に示してい
るように、ＭＯＳＦＥＴのゲート電極４の電気入力部と
電気的に接続されている配線層４ａの下部に、ダイオー
ド（ｐｎ接合を有するダイオード）が直接的に電気的に
接続されている態様とすることができる。
【００４２】その後、半導体基板１の上に、ＣＶＤ法を
使用して、厚膜の酸化シリコン膜を堆積し、ゲート電極
４の側壁に側壁酸化シリコン膜を備えている酸化シリコ
ン膜を形成した後、リソグラフィ技術と選択エッチング
技術とを使用して、酸化シリコン膜の表層部を取り除い
て、ゲート電極４の側壁に、サイドウォールスペーサ５
を形成する（図１０）。
使用して、厚膜の酸化シリコン膜を堆積し、ゲート電極
４の側壁に側壁酸化シリコン膜を備えている酸化シリコ
ン膜を形成した後、リソグラフィ技術と選択エッチング
技術とを使用して、酸化シリコン膜の表層部を取り除い
て、ゲート電極４の側壁に、サイドウォールスペーサ５
を形成する（図１０）。
【００４３】次に、ゲート電極４とサイドウォールスペ
ーサ５とをマスクとして、イオン注入法を使用して、半
導体基板１に、ソース／ドレインとしてのｎ型の半導体
領域（半導体領域）６を形成する工程を行う（図１
１）。
ーサ５とをマスクとして、イオン注入法を使用して、半
導体基板１に、ソース／ドレインとしてのｎ型の半導体
領域（半導体領域）６を形成する工程を行う（図１
１）。
【００４４】この場合、イオン注入法を使用して、半導
体基板１に、例えばリンなどからなるｎ型不純物をイオ
ン打ち込みした後、熱拡散処理を行ってソース／ドレイ
ンとしてのｎ型の半導体領域６を形成している。
体基板１に、例えばリンなどからなるｎ型不純物をイオ
ン打ち込みした後、熱拡散処理を行ってソース／ドレイ
ンとしてのｎ型の半導体領域６を形成している。
【００４５】その後、半導体基板１の上に、ＣＶＤ法を
使用して、例えば酸化シリコン膜などからなる絶縁膜７
を形成し、その後、例えばＣＭＰ法などの研磨技術を使
用して、表層部の絶縁膜７を取り除いて、絶縁膜７の表
面を平坦化する（図１１）。
使用して、例えば酸化シリコン膜などからなる絶縁膜７
を形成し、その後、例えばＣＭＰ法などの研磨技術を使
用して、表層部の絶縁膜７を取り除いて、絶縁膜７の表
面を平坦化する（図１１）。
【００４６】次に、リソグラフィ技術と選択エッチング
技術とを使用して、絶縁膜７の選択的な領域にスルーホ
ールを形成した後、そのスルーホールに、選択ＣＶＤ法
を使用して、例えばタングステンを埋め込んで、プラグ
８を形成する（図１１）。
技術とを使用して、絶縁膜７の選択的な領域にスルーホ
ールを形成した後、そのスルーホールに、選択ＣＶＤ法
を使用して、例えばタングステンを埋め込んで、プラグ
８を形成する（図１１）。
【００４７】その後、半導体基板１の上に、ＣＶＤ法を
使用して、例えばタングステン層からなる配線層９を形
成した後、リソグラフィ技術と選択エッチング技術とを
使用して、パターン化された配線層９を形成する（図１
２）。
使用して、例えばタングステン層からなる配線層９を形
成した後、リソグラフィ技術と選択エッチング技術とを
使用して、パターン化された配線層９を形成する（図１
２）。
【００４８】次に、層間絶縁膜と配線層との製造工程を
使用して、半導体基板１の上に、必要に応じて層間絶縁
膜と配線層とを積層させた後、パシベーション膜を形成
することにより、半導体装置の製造工程を終了する。
使用して、半導体基板１の上に、必要に応じて層間絶縁
膜と配線層とを積層させた後、パシベーション膜を形成
することにより、半導体装置の製造工程を終了する。
【００４９】前述した本実施の形態２の半導体装置によ
れば、ＭＯＳＦＥＴのゲート電極４の電気入力部と電気
的に接続されている配線層４ａと半導体基板（基板）１
における半導体領域との間にｐｎ接合を有するダイオー
ドが設置されていることにより、前述した実施の形態１
の半導体装置の効果と同様な効果を得ることができるの
で、ゲート絶縁膜３にダメージが入らなくなり、高性能
でしかも高信頼度のＭＯＳＦＥＴを有する半導体装置と
することができる。
れば、ＭＯＳＦＥＴのゲート電極４の電気入力部と電気
的に接続されている配線層４ａと半導体基板（基板）１
における半導体領域との間にｐｎ接合を有するダイオー
ドが設置されていることにより、前述した実施の形態１
の半導体装置の効果と同様な効果を得ることができるの
で、ゲート絶縁膜３にダメージが入らなくなり、高性能
でしかも高信頼度のＭＯＳＦＥＴを有する半導体装置と
することができる。
【００５０】本実施の形態２の半導体装置によれば、Ｍ
ＯＳＦＥＴのゲート電極４と、そのゲート電極４の電気
入力部と電気的に接続されている配線層４ａとが同一の
材料であり、同一の製造工程を用いて形成されており、
ＭＯＳＦＥＴのゲート電極４の電気入力部と電気的に接
続されている配線層４ａとその配線層４ａの下部にｐｎ
接合を有するダイオードが配置されていることにより、
高性能でしかも高信頼度のＭＯＳＦＥＴを有する半導体
装置とすることができる。
ＯＳＦＥＴのゲート電極４と、そのゲート電極４の電気
入力部と電気的に接続されている配線層４ａとが同一の
材料であり、同一の製造工程を用いて形成されており、
ＭＯＳＦＥＴのゲート電極４の電気入力部と電気的に接
続されている配線層４ａとその配線層４ａの下部にｐｎ
接合を有するダイオードが配置されていることにより、
高性能でしかも高信頼度のＭＯＳＦＥＴを有する半導体
装置とすることができる。
【００５１】本実施の形態２の半導体装置の製造方法に
よれば、ｐｎ接合を有するダイオードを形成する領域の
半導体基板（基板）１に、ｐｎ接合を有するダイオード
におけるｎ型の半導体領域（半導体領域）１０を形成す
る工程を行って、ｎ型の半導体領域１０とその下部の半
導体基板（ｐ型の半導体領域）１とからなるｐｎ接合を
有するダイオードを形成した後に、半導体基板（基板）
１の上に、ゲート電極４およびゲート電極４と電気的に
接続されている配線層４ａを形成していることにより、
ＭＯＳＦＥＴのゲート電極４の電気入力部と電気的に接
続されている配線層４ａとその配線層４ａの下部にｐｎ
接合を有するダイオードを製造することができる。
よれば、ｐｎ接合を有するダイオードを形成する領域の
半導体基板（基板）１に、ｐｎ接合を有するダイオード
におけるｎ型の半導体領域（半導体領域）１０を形成す
る工程を行って、ｎ型の半導体領域１０とその下部の半
導体基板（ｐ型の半導体領域）１とからなるｐｎ接合を
有するダイオードを形成した後に、半導体基板（基板）
１の上に、ゲート電極４およびゲート電極４と電気的に
接続されている配線層４ａを形成していることにより、
ＭＯＳＦＥＴのゲート電極４の電気入力部と電気的に接
続されている配線層４ａとその配線層４ａの下部にｐｎ
接合を有するダイオードを製造することができる。
【００５２】したがって、本実施の形態２の半導体装置
の製造方法によれば、多数のＭＯＳＦＥＴに対応して形
成されるｐｎ接合を有するダイオードの領域が多数あっ
ても、半導体装置の面積を大きくする必要がないことに
より、多数の各々のＭＯＳＦＥＴに対応してｐｎ接合を
有するダイオードを設置しても、高集積度の半導体装置
を製造することができる。
の製造方法によれば、多数のＭＯＳＦＥＴに対応して形
成されるｐｎ接合を有するダイオードの領域が多数あっ
ても、半導体装置の面積を大きくする必要がないことに
より、多数の各々のＭＯＳＦＥＴに対応してｐｎ接合を
有するダイオードを設置しても、高集積度の半導体装置
を製造することができる。
【００５３】又、ゲート電極４（配線層４ａ）とダイオ
ードとを上層の第１層配線等により接続する必要がな
く、プロセス簡略化、デバイス面積の縮小に寄与でき
る。
ードとを上層の第１層配線等により接続する必要がな
く、プロセス簡略化、デバイス面積の縮小に寄与でき
る。
【００５４】なお、本実施の形態では、ダイオードを構
成するｎ型の半導体領域１０をイオン注入法により予め
形成した後にゲート電極４（配線層４ａ）を形成してい
るがゲート電極４（配線層４ａ）が高濃度のｎ型不純物
がドープされた多結晶シリコンで構成される場合には、
配線層４ａからの自然的な熱拡散により半導体領域１０
を形成できる。この場合、工程を簡略化することができ
る。
成するｎ型の半導体領域１０をイオン注入法により予め
形成した後にゲート電極４（配線層４ａ）を形成してい
るがゲート電極４（配線層４ａ）が高濃度のｎ型不純物
がドープされた多結晶シリコンで構成される場合には、
配線層４ａからの自然的な熱拡散により半導体領域１０
を形成できる。この場合、工程を簡略化することができ
る。
【００５５】なお、本実施の形態のダイオードが適用さ
れた場合の平面レイアウトの一例を図２７に示す。ゲー
ト電極４の引き出し部分（パッド部）を配線層４ａと
し、その直下にダイオードを構成する半導体領域１０を
形成できる。
れた場合の平面レイアウトの一例を図２７に示す。ゲー
ト電極４の引き出し部分（パッド部）を配線層４ａと
し、その直下にダイオードを構成する半導体領域１０を
形成できる。
【００５６】（実施の形態３）図１３〜図１８は、本発
明の実施の形態３である半導体装置の製造工程を示す概
略断面図である。図１３〜図１８において、左側の概略
断面図は、ＭＯＳＦＥＴが形成される領域の概略断面図
であり、右側の概略断面図は、ＭＯＳＦＥＴのゲート電
極の電気入力部と電気的に接続される配線層とその配線
層と電気的に接続されるダイオード（ｐｎ接合を有する
ダイオード）が形成される領域の概略断面図である。同
図を用いて、本実施の形態３の半導体装置およびその製
造方法を説明する。
明の実施の形態３である半導体装置の製造工程を示す概
略断面図である。図１３〜図１８において、左側の概略
断面図は、ＭＯＳＦＥＴが形成される領域の概略断面図
であり、右側の概略断面図は、ＭＯＳＦＥＴのゲート電
極の電気入力部と電気的に接続される配線層とその配線
層と電気的に接続されるダイオード（ｐｎ接合を有する
ダイオード）が形成される領域の概略断面図である。同
図を用いて、本実施の形態３の半導体装置およびその製
造方法を説明する。
【００５７】まず、例えばｐ型の単結晶シリコンからな
る半導体基板（基板）１を用意し、その半導体基板１の
表面の選択的な領域に、酸化シリコン膜などからなる素
子分離用絶縁膜２を形成する（図１３）。
る半導体基板（基板）１を用意し、その半導体基板１の
表面の選択的な領域に、酸化シリコン膜などからなる素
子分離用絶縁膜２を形成する（図１３）。
【００５８】次に、半導体基板１の表面に、酸化シリコ
ン膜からなるゲート絶縁膜３を形成した後、半導体基板
１の上に、ＣＶＤ法を使用して、不純物として例えばリ
ンが含まれている導電性の多結晶シリコン膜（ゲート電
極としての導電性の多結晶シリコン層とゲート電極と電
気的に接続されている配線層としての導電性の多結晶シ
リコン層）を形成した後、リソグラフィ技術と選択エッ
チング技術とを使用して、導電性の多結晶シリコン層か
らなるゲート電極４およびゲート電極４と電気的に接続
されている配線層４ａならびにゲート絶縁膜３のパター
ンを形成する（図１４）。
ン膜からなるゲート絶縁膜３を形成した後、半導体基板
１の上に、ＣＶＤ法を使用して、不純物として例えばリ
ンが含まれている導電性の多結晶シリコン膜（ゲート電
極としての導電性の多結晶シリコン層とゲート電極と電
気的に接続されている配線層としての導電性の多結晶シ
リコン層）を形成した後、リソグラフィ技術と選択エッ
チング技術とを使用して、導電性の多結晶シリコン層か
らなるゲート電極４およびゲート電極４と電気的に接続
されている配線層４ａならびにゲート絶縁膜３のパター
ンを形成する（図１４）。
【００５９】この場合、設計仕様に応じて、ゲート絶縁
膜３としての酸化シリコン膜の製造工程として、半導体
基板１の表面を熱処理化してゲート絶縁膜３としての酸
化シリコン膜を形成する製造工程を使用した態様とする
ことができる。また、設計仕様に応じて、ゲート電極４
および配線層４ａの製造工程として、導電性の多結晶シ
リコン層と金属層とからなるゲート電極４および配線層
４ａなどの種々の導電性層からなるゲート電極４および
配線層４ａの製造工程を使用した態様とすることができ
る。さらに、図１４における右側の概略断面図に示して
いるように、ＭＯＳＦＥＴのゲート電極４の電気入力部
と電気的に接続されている配線層４ａの左側の側壁は、
ダイオード（ｐｎ接合を有するダイオード）が形成され
る領域の半導体基板１の表面部に形成されている素子分
離用絶縁膜２の側壁の上の領域に設置される態様とされ
ている。
膜３としての酸化シリコン膜の製造工程として、半導体
基板１の表面を熱処理化してゲート絶縁膜３としての酸
化シリコン膜を形成する製造工程を使用した態様とする
ことができる。また、設計仕様に応じて、ゲート電極４
および配線層４ａの製造工程として、導電性の多結晶シ
リコン層と金属層とからなるゲート電極４および配線層
４ａなどの種々の導電性層からなるゲート電極４および
配線層４ａの製造工程を使用した態様とすることができ
る。さらに、図１４における右側の概略断面図に示して
いるように、ＭＯＳＦＥＴのゲート電極４の電気入力部
と電気的に接続されている配線層４ａの左側の側壁は、
ダイオード（ｐｎ接合を有するダイオード）が形成され
る領域の半導体基板１の表面部に形成されている素子分
離用絶縁膜２の側壁の上の領域に設置される態様とされ
ている。
【００６０】その後、半導体基板１の上に、ＣＶＤ法を
使用して、厚膜の酸化シリコン膜を堆積し、ゲート電極
４の側壁などに側壁酸化シリコン膜を備えている酸化シ
リコン膜を形成した後、リソグラフィ技術と選択エッチ
ング技術とを使用して、酸化シリコン膜の表層部を取り
除いて、ゲート電極４の側壁に、サイドウォールスペー
サ５を形成すると共に配線層４ａの右側の側壁にもサイ
ドウォールスペーサ５を形成する（図１４）。
使用して、厚膜の酸化シリコン膜を堆積し、ゲート電極
４の側壁などに側壁酸化シリコン膜を備えている酸化シ
リコン膜を形成した後、リソグラフィ技術と選択エッチ
ング技術とを使用して、酸化シリコン膜の表層部を取り
除いて、ゲート電極４の側壁に、サイドウォールスペー
サ５を形成すると共に配線層４ａの右側の側壁にもサイ
ドウォールスペーサ５を形成する（図１４）。
【００６１】次に、ゲート電極４とサイドウォールスペ
ーサ５とをマスクとして、イオン注入法を使用して、半
導体基板１に、ソース／ドレインとしてのｎ型の半導体
領域（半導体領域）６を形成する工程を行うと共に、そ
の工程と同時の工程を使用して、ｐｎ接合を有するダイ
オードを形成する領域の半導体基板１に、ｐｎ接合を有
するダイオードにおけるｎ型の半導体領域（半導体領
域）６ａを形成する工程を行う（図１５）。
ーサ５とをマスクとして、イオン注入法を使用して、半
導体基板１に、ソース／ドレインとしてのｎ型の半導体
領域（半導体領域）６を形成する工程を行うと共に、そ
の工程と同時の工程を使用して、ｐｎ接合を有するダイ
オードを形成する領域の半導体基板１に、ｐｎ接合を有
するダイオードにおけるｎ型の半導体領域（半導体領
域）６ａを形成する工程を行う（図１５）。
【００６２】この場合、イオン注入法を使用して、半導
体基板１に、例えばリンなどからなるｎ型不純物をイオ
ン打ち込みした後、熱拡散処理を行ってソース／ドレイ
ンとしてのｎ型の半導体領域６とｐｎ接合を有するダイ
オードにおけるｎ型の半導体領域６ａを形成している。
また、ダイオードは、ｎ型の半導体領域６ａとその下部
の半導体基板（ｐ型の半導体領域）１とから形成されて
いるｐｎ接合を有するダイオードとされている。
体基板１に、例えばリンなどからなるｎ型不純物をイオ
ン打ち込みした後、熱拡散処理を行ってソース／ドレイ
ンとしてのｎ型の半導体領域６とｐｎ接合を有するダイ
オードにおけるｎ型の半導体領域６ａを形成している。
また、ダイオードは、ｎ型の半導体領域６ａとその下部
の半導体基板（ｐ型の半導体領域）１とから形成されて
いるｐｎ接合を有するダイオードとされている。
【００６３】その後、半導体基板１の上に、ＣＶＤ法を
使用して、例えばタングステン層からなる配線層１１を
形成した後、リソグラフィ技術と選択エッチング技術と
を使用して、パターン化された配線層１１を形成する
（図１６）。
使用して、例えばタングステン層からなる配線層１１を
形成した後、リソグラフィ技術と選択エッチング技術と
を使用して、パターン化された配線層１１を形成する
（図１６）。
【００６４】この場合、本実施の形態の配線層（ダイオ
ードの表面と配線層４ａの側壁および表面とが電気的に
接続されている配線層）１１の材料として、高融点金属
（タングステン、チタン、タンタルなど）または高融点
金属が含まれている合金（ＴｉＷ、ＴｉＮなどの合金）
あるいは高融点金属シリサイドを適用する態様とされて
いることにより、低抵抗などからなる高性能の配線層１
１とされている。
ードの表面と配線層４ａの側壁および表面とが電気的に
接続されている配線層）１１の材料として、高融点金属
（タングステン、チタン、タンタルなど）または高融点
金属が含まれている合金（ＴｉＷ、ＴｉＮなどの合金）
あるいは高融点金属シリサイドを適用する態様とされて
いることにより、低抵抗などからなる高性能の配線層１
１とされている。
【００６５】また、図１６における右側の概略断面図に
示しているように、配線層１１は、ＭＯＳＦＥＴのゲー
ト電極４の電気入力部と電気的に接続されている配線層
４ａとｐｎ接合を有するダイオードのｎ型の半導体領域
（半導体領域）４ａとを電気的に接続するための配線層
であることにより、ＭＯＳＦＥＴのゲート電極４の電気
入力部と電気的に接続されている配線層４ａとダイオー
ド（ｐｎ接合を有するダイオード）とが配線層１１を用
いて電気的に接続されている態様とすることができる。
示しているように、配線層１１は、ＭＯＳＦＥＴのゲー
ト電極４の電気入力部と電気的に接続されている配線層
４ａとｐｎ接合を有するダイオードのｎ型の半導体領域
（半導体領域）４ａとを電気的に接続するための配線層
であることにより、ＭＯＳＦＥＴのゲート電極４の電気
入力部と電気的に接続されている配線層４ａとダイオー
ド（ｐｎ接合を有するダイオード）とが配線層１１を用
いて電気的に接続されている態様とすることができる。
【００６６】次に、半導体基板１の上に、ＣＶＤ法を使
用して、例えば酸化シリコン膜などからなる絶縁膜７を
形成し、その後、例えばＣＭＰ法などの研磨技術を使用
して、表層部の絶縁膜７を取り除いて、絶縁膜７の表面
を平坦化する（図１７）。
用して、例えば酸化シリコン膜などからなる絶縁膜７を
形成し、その後、例えばＣＭＰ法などの研磨技術を使用
して、表層部の絶縁膜７を取り除いて、絶縁膜７の表面
を平坦化する（図１７）。
【００６７】その後、リソグラフィ技術と選択エッチン
グ技術とを使用して、絶縁膜７の選択的な領域にスルー
ホールを形成した後、そのスルーホールに、選択ＣＶＤ
法を使用して、例えばタングステンを埋め込んで、プラ
グ８を形成する（図１７）。
グ技術とを使用して、絶縁膜７の選択的な領域にスルー
ホールを形成した後、そのスルーホールに、選択ＣＶＤ
法を使用して、例えばタングステンを埋め込んで、プラ
グ８を形成する（図１７）。
【００６８】その後、半導体基板１の上に、ＣＶＤ法を
使用して、例えばタングステン層からなる配線層９を形
成した後、リソグラフィ技術と選択エッチング技術とを
使用して、パターン化された配線層９を形成する（図１
８）。
使用して、例えばタングステン層からなる配線層９を形
成した後、リソグラフィ技術と選択エッチング技術とを
使用して、パターン化された配線層９を形成する（図１
８）。
【００６９】次に、層間絶縁膜と配線層との製造工程を
使用して、半導体基板１の上に、必要に応じて層間絶縁
膜と配線層とを積層させた後、パシベーション膜を形成
することにより、半導体装置の製造工程を終了する。
使用して、半導体基板１の上に、必要に応じて層間絶縁
膜と配線層とを積層させた後、パシベーション膜を形成
することにより、半導体装置の製造工程を終了する。
【００７０】前述した本実施の形態３の半導体装置によ
れば、ＭＯＳＦＥＴのゲート電極４の電気入力部と電気
的に接続されている配線層４ａと半導体基板（基板）１
における半導体領域との間にｐｎ接合を有するダイオー
ドが設置されていることにより、前述した実施の形態１
の半導体装置の効果と同様な効果を得ることができるの
で、ゲート絶縁膜３にダメージが入らなくなり、高性能
でしかも高信頼度のＭＯＳＦＥＴを有する半導体装置と
することができる。
れば、ＭＯＳＦＥＴのゲート電極４の電気入力部と電気
的に接続されている配線層４ａと半導体基板（基板）１
における半導体領域との間にｐｎ接合を有するダイオー
ドが設置されていることにより、前述した実施の形態１
の半導体装置の効果と同様な効果を得ることができるの
で、ゲート絶縁膜３にダメージが入らなくなり、高性能
でしかも高信頼度のＭＯＳＦＥＴを有する半導体装置と
することができる。
【００７１】本実施の形態３の半導体装置によれば、Ｍ
ＯＳＦＥＴのゲート電極４と、そのゲート電極４の電気
入力部と電気的に接続されている配線層４ａとが同一の
材料であり、同一の製造工程を用いて形成されており、
ＭＯＳＦＥＴのゲート電極４の電気入力部と電気的に接
続されている配線層４ａとその配線層４ａの近接の領域
にｐｎ接合を有するダイオードが配置されていることに
より、高性能でしかも高信頼度のＭＯＳＦＥＴを有する
半導体装置とすることができる。
ＯＳＦＥＴのゲート電極４と、そのゲート電極４の電気
入力部と電気的に接続されている配線層４ａとが同一の
材料であり、同一の製造工程を用いて形成されており、
ＭＯＳＦＥＴのゲート電極４の電気入力部と電気的に接
続されている配線層４ａとその配線層４ａの近接の領域
にｐｎ接合を有するダイオードが配置されていることに
より、高性能でしかも高信頼度のＭＯＳＦＥＴを有する
半導体装置とすることができる。
【００７２】本実施の形態３の半導体装置の製造方法に
よれば、ＭＯＳＦＥＴのソース／ドレインとしてのｎ型
の半導体領域（半導体領域）６を形成する工程と同時の
工程を使用して、ｐｎ接合を有するダイオードにおける
ｎ型の半導体領域（半導体領域）６ａを形成する工程を
行っており、ＭＯＳＦＥＴのゲート電極４と、そのゲー
ト電極４の電気入力部と電気的に接続されている配線層
４ａとが同一の材料であり、同一の製造工程を用いて形
成されていることにより、ＭＯＳＦＥＴのゲート電極４
の電気入力部と電気的に接続されている配線層４ａと半
導体基板（基板）１における半導体領域との間に設置さ
れているｐｎ接合を有するダイオードを簡単な製造プロ
セスによって製造することができるので、高い製造歩留
りをもって高性能でしかも高信頼度の半導体装置を製造
することができる。
よれば、ＭＯＳＦＥＴのソース／ドレインとしてのｎ型
の半導体領域（半導体領域）６を形成する工程と同時の
工程を使用して、ｐｎ接合を有するダイオードにおける
ｎ型の半導体領域（半導体領域）６ａを形成する工程を
行っており、ＭＯＳＦＥＴのゲート電極４と、そのゲー
ト電極４の電気入力部と電気的に接続されている配線層
４ａとが同一の材料であり、同一の製造工程を用いて形
成されていることにより、ＭＯＳＦＥＴのゲート電極４
の電気入力部と電気的に接続されている配線層４ａと半
導体基板（基板）１における半導体領域との間に設置さ
れているｐｎ接合を有するダイオードを簡単な製造プロ
セスによって製造することができるので、高い製造歩留
りをもって高性能でしかも高信頼度の半導体装置を製造
することができる。
【００７３】又、本実施の形態によれば、実施の形態２
と同様に第１層配線等を介して配線層４ａとダイオード
とを接続する必要がない。これにより、素子面積を縮小
して高集積化を図れる。
と同様に第１層配線等を介して配線層４ａとダイオード
とを接続する必要がない。これにより、素子面積を縮小
して高集積化を図れる。
【００７４】なお、図２８に本実施の形態の平面レイア
ウトの一例を示す。ゲート電極４と一体に形成される配
線層４ａと、半導体領域６ａ（配線層１１の下部に形成
されている）とが配線層１１を介して接続されている。
ウトの一例を示す。ゲート電極４と一体に形成される配
線層４ａと、半導体領域６ａ（配線層１１の下部に形成
されている）とが配線層１１を介して接続されている。
【００７５】（実施の形態４）図１９〜図２４は、本発
明の実施の形態４である半導体装置の製造工程を示す概
略断面図である。図１９〜図２４において、左側の概略
断面図は、ＭＯＳＦＥＴが形成される領域の概略断面図
であり、右側の概略断面図は、ＭＯＳＦＥＴのゲート電
極の電気入力部と電気的に接続される配線層とその配線
層と電気的に接続されるダイオード（ｐｎ接合を有する
ダイオード）が形成される領域の概略断面図である。同
図を用いて、本実施の形態４の半導体装置およびその製
造方法を説明する。
明の実施の形態４である半導体装置の製造工程を示す概
略断面図である。図１９〜図２４において、左側の概略
断面図は、ＭＯＳＦＥＴが形成される領域の概略断面図
であり、右側の概略断面図は、ＭＯＳＦＥＴのゲート電
極の電気入力部と電気的に接続される配線層とその配線
層と電気的に接続されるダイオード（ｐｎ接合を有する
ダイオード）が形成される領域の概略断面図である。同
図を用いて、本実施の形態４の半導体装置およびその製
造方法を説明する。
【００７６】まず、例えばｐ型の単結晶シリコンからな
る半導体基板（基板）１を用意し、その半導体基板１の
表面の選択的な領域に、酸化シリコン膜などからなる素
子分離用絶縁膜２を形成する（図１９）。
る半導体基板（基板）１を用意し、その半導体基板１の
表面の選択的な領域に、酸化シリコン膜などからなる素
子分離用絶縁膜２を形成する（図１９）。
【００７７】次に、半導体基板１の表面に、酸化シリコ
ン膜からなるゲート絶縁膜３を形成した後、半導体基板
１の上に、ＣＶＤ法を使用して、不純物として例えばリ
ンが含まれている導電性の多結晶シリコン膜（ゲート電
極としての導電性の多結晶シリコン層とゲート電極と電
気的に接続されている配線層としての導電性の多結晶シ
リコン層）を形成した後、リソグラフィ技術と選択エッ
チング技術とを使用して、導電性の多結晶シリコン層か
らなるゲート電極４およびゲート電極４と電気的に接続
されている配線層４ａならびにゲート絶縁膜３のパター
ンを形成する（図２０）。
ン膜からなるゲート絶縁膜３を形成した後、半導体基板
１の上に、ＣＶＤ法を使用して、不純物として例えばリ
ンが含まれている導電性の多結晶シリコン膜（ゲート電
極としての導電性の多結晶シリコン層とゲート電極と電
気的に接続されている配線層としての導電性の多結晶シ
リコン層）を形成した後、リソグラフィ技術と選択エッ
チング技術とを使用して、導電性の多結晶シリコン層か
らなるゲート電極４およびゲート電極４と電気的に接続
されている配線層４ａならびにゲート絶縁膜３のパター
ンを形成する（図２０）。
【００７８】この場合、設計仕様に応じて、ゲート絶縁
膜３としての酸化シリコン膜の製造工程として、半導体
基板１の表面を熱処理化してゲート絶縁膜３としての酸
化シリコン膜を形成する製造工程を使用した態様とする
ことができる。また、設計仕様に応じて、ゲート電極４
および配線層４ａの製造工程として、導電性の多結晶シ
リコン層と金属層とからなるゲート電極４および配線層
４ａなどの種々の導電性層からなるゲート電極４および
配線層４ａの製造工程を使用した態様とすることができ
る。さらに、図２０における右側の概略断面図に示して
いるように、ＭＯＳＦＥＴのゲート電極４の電気入力部
と電気的に接続されている配線層４ａの左側の側壁は、
ダイオード（ｐｎ接合を有するダイオード）が形成され
る領域の半導体基板１の表面部に形成されている素子分
離用絶縁膜２の側壁近傍の上の領域に設置される態様と
されている。
膜３としての酸化シリコン膜の製造工程として、半導体
基板１の表面を熱処理化してゲート絶縁膜３としての酸
化シリコン膜を形成する製造工程を使用した態様とする
ことができる。また、設計仕様に応じて、ゲート電極４
および配線層４ａの製造工程として、導電性の多結晶シ
リコン層と金属層とからなるゲート電極４および配線層
４ａなどの種々の導電性層からなるゲート電極４および
配線層４ａの製造工程を使用した態様とすることができ
る。さらに、図２０における右側の概略断面図に示して
いるように、ＭＯＳＦＥＴのゲート電極４の電気入力部
と電気的に接続されている配線層４ａの左側の側壁は、
ダイオード（ｐｎ接合を有するダイオード）が形成され
る領域の半導体基板１の表面部に形成されている素子分
離用絶縁膜２の側壁近傍の上の領域に設置される態様と
されている。
【００７９】その後、半導体基板１の上に、ＣＶＤ法を
使用して、厚膜の酸化シリコン膜を堆積し、ゲート電極
４の側壁などに側壁酸化シリコン膜を備えている酸化シ
リコン膜を形成した後、リソグラフィ技術と選択エッチ
ング技術とを使用して、酸化シリコン膜の表層部を取り
除いて、ゲート電極４の側壁に、サイドウォールスペー
サ５を形成すると共に配線層４ａの側壁にもサイドウォ
ールスペーサ５を形成する（図２０）。
使用して、厚膜の酸化シリコン膜を堆積し、ゲート電極
４の側壁などに側壁酸化シリコン膜を備えている酸化シ
リコン膜を形成した後、リソグラフィ技術と選択エッチ
ング技術とを使用して、酸化シリコン膜の表層部を取り
除いて、ゲート電極４の側壁に、サイドウォールスペー
サ５を形成すると共に配線層４ａの側壁にもサイドウォ
ールスペーサ５を形成する（図２０）。
【００８０】次に、ゲート電極４とサイドウォールスペ
ーサ５とをマスクとして、イオン注入法を使用して、半
導体基板１に、ソース／ドレインとしてのｎ型の半導体
領域（半導体領域）６を形成する工程を行うと共に、そ
の工程と同時の工程を使用して、ｐｎ接合を有するダイ
オードを形成する領域の半導体基板１に、ｐｎ接合を有
するダイオードにおけるｎ型の半導体領域（半導体領
域）６ａを形成する工程を行う（図２１）。
ーサ５とをマスクとして、イオン注入法を使用して、半
導体基板１に、ソース／ドレインとしてのｎ型の半導体
領域（半導体領域）６を形成する工程を行うと共に、そ
の工程と同時の工程を使用して、ｐｎ接合を有するダイ
オードを形成する領域の半導体基板１に、ｐｎ接合を有
するダイオードにおけるｎ型の半導体領域（半導体領
域）６ａを形成する工程を行う（図２１）。
【００８１】この場合、イオン注入法を使用して、半導
体基板１に、例えばリンなどからなるｎ型不純物をイオ
ン打ち込みした後、熱拡散処理を行ってソース／ドレイ
ンとしてのｎ型の半導体領域６とｐｎ接合を有するダイ
オードにおけるｎ型の半導体領域６ａを形成している。
また、ダイオードは、ｎ型の半導体領域６ａとその下部
の半導体基板（ｐ型の半導体領域）１とから形成されて
いるｐｎ接合を有するダイオードとされている。
体基板１に、例えばリンなどからなるｎ型不純物をイオ
ン打ち込みした後、熱拡散処理を行ってソース／ドレイ
ンとしてのｎ型の半導体領域６とｐｎ接合を有するダイ
オードにおけるｎ型の半導体領域６ａを形成している。
また、ダイオードは、ｎ型の半導体領域６ａとその下部
の半導体基板（ｐ型の半導体領域）１とから形成されて
いるｐｎ接合を有するダイオードとされている。
【００８２】次に、半導体基板１の上に、ＣＶＤ法を使
用して、例えば酸化シリコン膜などからなる絶縁膜１２
を形成し、その後、例えばＣＭＰ法などの研磨技術を使
用して、表層部の絶縁膜１２を取り除いて、絶縁膜１２
の表面を平坦化する（図２２）。
用して、例えば酸化シリコン膜などからなる絶縁膜１２
を形成し、その後、例えばＣＭＰ法などの研磨技術を使
用して、表層部の絶縁膜１２を取り除いて、絶縁膜１２
の表面を平坦化する（図２２）。
【００８３】その後、リソグラフィ技術と選択エッチン
グ技術とを使用して、ｐｎ接合を有するダイオードおよ
びその近傍の配線層４ａを含む領域の上の絶縁膜１２の
領域にスルーホールを形成した後、そのスルーホール
に、選択ＣＶＤ法を使用して、例えばタングステンを埋
め込んで、プラグ１３を形成する（図２２）。
グ技術とを使用して、ｐｎ接合を有するダイオードおよ
びその近傍の配線層４ａを含む領域の上の絶縁膜１２の
領域にスルーホールを形成した後、そのスルーホール
に、選択ＣＶＤ法を使用して、例えばタングステンを埋
め込んで、プラグ１３を形成する（図２２）。
【００８４】この場合、本実施の形態のプラグ１３の材
料として、高融点金属（タングステン、チタン、タンタ
ルなど）または高融点金属が含まれている合金（Ｔｉ
Ｗ、ＴｉＮなどの合金）あるいはアルミニウムまたは銅
を適用する態様とされていることにより、低抵抗などか
らなる高性能のプラグ１３とされている。
料として、高融点金属（タングステン、チタン、タンタ
ルなど）または高融点金属が含まれている合金（Ｔｉ
Ｗ、ＴｉＮなどの合金）あるいはアルミニウムまたは銅
を適用する態様とされていることにより、低抵抗などか
らなる高性能のプラグ１３とされている。
【００８５】また、図２２における右側の概略断面図に
示しているように、プラグ１３は、ＭＯＳＦＥＴのゲー
ト電極４の電気入力部と電気的に接続されている配線層
４ａとｐｎ接合を有するダイオードのｎ型の半導体領域
（半導体領域）６ａとを電気的に接続するためのプラグ
であることにより、ＭＯＳＦＥＴのゲート電極４の電気
入力部と電気的に接続されている配線層４ａとダイオー
ド（ｐｎ接合を有するダイオード）とがプラグ１３によ
って（を用いて）電気的に接続されている態様とするこ
とができる。
示しているように、プラグ１３は、ＭＯＳＦＥＴのゲー
ト電極４の電気入力部と電気的に接続されている配線層
４ａとｐｎ接合を有するダイオードのｎ型の半導体領域
（半導体領域）６ａとを電気的に接続するためのプラグ
であることにより、ＭＯＳＦＥＴのゲート電極４の電気
入力部と電気的に接続されている配線層４ａとダイオー
ド（ｐｎ接合を有するダイオード）とがプラグ１３によ
って（を用いて）電気的に接続されている態様とするこ
とができる。
【００８６】次に、半導体基板１の上に、ＣＶＤ法を使
用して、例えば酸化シリコン膜などからなる絶縁膜１４
を形成する（図２３）。
用して、例えば酸化シリコン膜などからなる絶縁膜１４
を形成する（図２３）。
【００８７】その後、リソグラフィ技術と選択エッチン
グ技術とを使用して、絶縁膜１２，１４の選択的な領域
にスルーホールを形成した後、そのスルーホールに、選
択ＣＶＤ法を使用して、例えばタングステンを埋め込ん
で、プラグ８を形成する（図２３）。
グ技術とを使用して、絶縁膜１２，１４の選択的な領域
にスルーホールを形成した後、そのスルーホールに、選
択ＣＶＤ法を使用して、例えばタングステンを埋め込ん
で、プラグ８を形成する（図２３）。
【００８８】その後、半導体基板１の上に、ＣＶＤ法を
使用して、例えばタングステン層からなる配線層９を形
成した後、リソグラフィ技術と選択エッチング技術とを
使用して、パターン化された配線層９を形成する（図２
４）。
使用して、例えばタングステン層からなる配線層９を形
成した後、リソグラフィ技術と選択エッチング技術とを
使用して、パターン化された配線層９を形成する（図２
４）。
【００８９】次に、層間絶縁膜と配線層との製造工程を
使用して、半導体基板１の上に、必要に応じて層間絶縁
膜と配線層とを積層させた後、パシベーション膜を形成
することにより、半導体装置の製造工程を終了する。
使用して、半導体基板１の上に、必要に応じて層間絶縁
膜と配線層とを積層させた後、パシベーション膜を形成
することにより、半導体装置の製造工程を終了する。
【００９０】前述した本実施の形態４の半導体装置によ
れば、ＭＯＳＦＥＴのゲート電極４の電気入力部と電気
的に接続されている配線層４ａと半導体基板（基板）１
における半導体領域との間にｐｎ接合を有するダイオー
ドが設置されていることにより、前述した実施の形態１
の半導体装置の効果と同様な効果を得ることができるの
で、ゲート絶縁膜３にダメージが入らなくなり、高性能
でしかも高信頼度のＭＯＳＦＥＴを有する半導体装置と
することができる。
れば、ＭＯＳＦＥＴのゲート電極４の電気入力部と電気
的に接続されている配線層４ａと半導体基板（基板）１
における半導体領域との間にｐｎ接合を有するダイオー
ドが設置されていることにより、前述した実施の形態１
の半導体装置の効果と同様な効果を得ることができるの
で、ゲート絶縁膜３にダメージが入らなくなり、高性能
でしかも高信頼度のＭＯＳＦＥＴを有する半導体装置と
することができる。
【００９１】本実施の形態４の半導体装置によれば、Ｍ
ＯＳＦＥＴのゲート電極４と、そのゲート電極４の電気
入力部と電気的に接続されている配線層４ａとが同一の
材料であり、同一の製造工程を用いて形成されており、
ＭＯＳＦＥＴのゲート電極４の電気入力部と電気的に接
続されている配線層４ａとその配線層４ａの近接の領域
にｐｎ接合を有するダイオードが配置されていることに
より、高性能でしかも高信頼度のＭＯＳＦＥＴを有する
半導体装置とすることができる。
ＯＳＦＥＴのゲート電極４と、そのゲート電極４の電気
入力部と電気的に接続されている配線層４ａとが同一の
材料であり、同一の製造工程を用いて形成されており、
ＭＯＳＦＥＴのゲート電極４の電気入力部と電気的に接
続されている配線層４ａとその配線層４ａの近接の領域
にｐｎ接合を有するダイオードが配置されていることに
より、高性能でしかも高信頼度のＭＯＳＦＥＴを有する
半導体装置とすることができる。
【００９２】本実施の形態４の半導体装置の製造方法に
よれば、ＭＯＳＦＥＴのソース／ドレインとしてのｎ型
の半導体領域（半導体領域）６を形成する工程と同時の
工程を使用して、ｐｎ接合を有するダイオードにおける
ｎ型の半導体領域（半導体領域）６ａを形成する工程を
行っており、ＭＯＳＦＥＴのゲート電極４と、そのゲー
ト電極４の電気入力部と電気的に接続されている配線層
４ａとが同一の材料であり、同一の製造工程を用いて形
成されていることにより、ＭＯＳＦＥＴのゲート電極４
の電気入力部と電気的に接続されている配線層４ａと半
導体基板（基板）１における半導体領域との間に設置さ
れているｐｎ接合を有するダイオードを簡単な製造プロ
セスによって製造することができるので、高い製造歩留
りをもって高性能でしかも高信頼度の半導体装置を製造
することができる。
よれば、ＭＯＳＦＥＴのソース／ドレインとしてのｎ型
の半導体領域（半導体領域）６を形成する工程と同時の
工程を使用して、ｐｎ接合を有するダイオードにおける
ｎ型の半導体領域（半導体領域）６ａを形成する工程を
行っており、ＭＯＳＦＥＴのゲート電極４と、そのゲー
ト電極４の電気入力部と電気的に接続されている配線層
４ａとが同一の材料であり、同一の製造工程を用いて形
成されていることにより、ＭＯＳＦＥＴのゲート電極４
の電気入力部と電気的に接続されている配線層４ａと半
導体基板（基板）１における半導体領域との間に設置さ
れているｐｎ接合を有するダイオードを簡単な製造プロ
セスによって製造することができるので、高い製造歩留
りをもって高性能でしかも高信頼度の半導体装置を製造
することができる。
【００９３】又、本実施の形態によれば、プラグ１３を
用いて配線層４ａと半導体領域６ａとを接続するため、
第１層配線等を介する必要がなく、素子面積を低減する
ことが可能となる。しかも、実施の形態３のようにロー
カル配線的な配線層１１を形成する工程が必要でなく、
工程を簡略化することができる。
用いて配線層４ａと半導体領域６ａとを接続するため、
第１層配線等を介する必要がなく、素子面積を低減する
ことが可能となる。しかも、実施の形態３のようにロー
カル配線的な配線層１１を形成する工程が必要でなく、
工程を簡略化することができる。
【００９４】なお、図２９に本実施の形態４の平面レイ
アウトの一例を示す。ダイオードを構成する半導体領域
６ａと、ゲート電極４と一体形成される配線層４ａとの
上部にプラグ１３が両部材にまたがるように形成されて
おり、このプラグ１３を介して、半導体領域６ａと配線
層４ａとが接続されている。
アウトの一例を示す。ダイオードを構成する半導体領域
６ａと、ゲート電極４と一体形成される配線層４ａとの
上部にプラグ１３が両部材にまたがるように形成されて
おり、このプラグ１３を介して、半導体領域６ａと配線
層４ａとが接続されている。
【００９５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００９６】例えば、本発明の半導体装置およびその製
造方法は、半導体素子を形成している基板を、半導体基
板以外に、ＳＯＩ（Silicon on Insulator）基板に変更
することができ、ｎチャネルＭＯＳＦＥＴまたはｐチャ
ネルＭＯＳＦＥＴあるいはｎチャネルＭＯＳＦＥＴとｐ
チャネルＭＯＳＦＥＴとを備えているＣＭＯＳＦＥＴを
有する半導体装置およびその製造方法に適用できる。
造方法は、半導体素子を形成している基板を、半導体基
板以外に、ＳＯＩ（Silicon on Insulator）基板に変更
することができ、ｎチャネルＭＯＳＦＥＴまたはｐチャ
ネルＭＯＳＦＥＴあるいはｎチャネルＭＯＳＦＥＴとｐ
チャネルＭＯＳＦＥＴとを備えているＣＭＯＳＦＥＴを
有する半導体装置およびその製造方法に適用できる。
【００９７】また、本発明は、ＭＯＳＦＥＴ、ＣＭＯＳ
ＦＥＴおよびバイポーラトランジスタなどの種々の半導
体素子を組み合わせた態様の半導体集積回路装置および
その製造方法とすることができる。
ＦＥＴおよびバイポーラトランジスタなどの種々の半導
体素子を組み合わせた態様の半導体集積回路装置および
その製造方法とすることができる。
【００９８】さらに、本発明は、ＭＯＳＦＥＴ、ＣＭＯ
ＳＦＥＴ、ＢｉＣＭＯＳＦＥＴなどを構成要素とするＤ
ＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ
（Static Random Access Memory ）などのメモリ系、あ
るいはロジック系などを有する種々の半導体集積回路装
置およびその製造方法に適用できる。
ＳＦＥＴ、ＢｉＣＭＯＳＦＥＴなどを構成要素とするＤ
ＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ
（Static Random Access Memory ）などのメモリ系、あ
るいはロジック系などを有する種々の半導体集積回路装
置およびその製造方法に適用できる。
【００９９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１００】（１）．本発明の半導体装置によれば、Ｍ
ＯＳＦＥＴのゲート電極の電気入力部と電気的に接続さ
れている配線層と半導体基板（基板）における半導体領
域との間にｐｎ接合を有するダイオードが設置されてい
ることにより、ゲート電極の電気入力部と電気的に接続
されている配線層（入力端子と電気的に接続されている
配線層）がゲート電極の電気出力部と電気的に接続され
ている配線層（出力端子と電気的に接続されている配線
層）と結線されるまでの間、入力端子に結線された配線
層がチャージを収集するが、入力端子に結線されている
配線層に蓄積する電荷がｐｎ接合を有するダイオードを
介して半導体基板（基板）に逃げることができるので、
チャージアップが防止できる。
ＯＳＦＥＴのゲート電極の電気入力部と電気的に接続さ
れている配線層と半導体基板（基板）における半導体領
域との間にｐｎ接合を有するダイオードが設置されてい
ることにより、ゲート電極の電気入力部と電気的に接続
されている配線層（入力端子と電気的に接続されている
配線層）がゲート電極の電気出力部と電気的に接続され
ている配線層（出力端子と電気的に接続されている配線
層）と結線されるまでの間、入力端子に結線された配線
層がチャージを収集するが、入力端子に結線されている
配線層に蓄積する電荷がｐｎ接合を有するダイオードを
介して半導体基板（基板）に逃げることができるので、
チャージアップが防止できる。
【０１０１】また、本発明の半導体装置によれば、ｐｎ
接合を有するダイオードとＭＯＳＦＥＴのゲート電極と
の電気的な接続を下層の配線層を使用して行っているこ
とにより、結線されるまでのアンテナ効果を低減化する
ことができる。
接合を有するダイオードとＭＯＳＦＥＴのゲート電極と
の電気的な接続を下層の配線層を使用して行っているこ
とにより、結線されるまでのアンテナ効果を低減化する
ことができる。
【０１０２】したがって、本発明の半導体装置によれ
ば、ＭＯＳＦＥＴのゲート電極の下部のゲート絶縁膜に
過大な電圧がかからなくなることができるので、ゲート
絶縁膜にダメージが入らなくなり、高性能でしかも高信
頼度のＭＯＳＦＥＴを有する半導体装置とすることがで
きる。
ば、ＭＯＳＦＥＴのゲート電極の下部のゲート絶縁膜に
過大な電圧がかからなくなることができるので、ゲート
絶縁膜にダメージが入らなくなり、高性能でしかも高信
頼度のＭＯＳＦＥＴを有する半導体装置とすることがで
きる。
【０１０３】（２）．本発明の半導体装置によれば、ｐ
ｎ接合を有するダイオードと電気的に接続されているプ
ラグの材料として、高融点金属（タングステン、チタ
ン、タンタルなど）または高融点金属が含まれている合
金（ＴｉＷ、ＴｉＮなどの合金）あるいはアルミニウム
または銅を使用していることにより、低抵抗などからな
る高性能のプラグとすることができる。また、ｐｎ接合
を有するダイオードと電気的に接続されている配線層の
材料として、高融点金属または高融点金属が含まれてい
る合金あるいは高融点金属シリサイドを適用する態様と
されていることにより、低抵抗などからなる高性能の配
線層とすることができる。その結果、本発明の半導体装
置によれば、高性能でしかも高信頼度の半導体装置とす
ることができる。
ｎ接合を有するダイオードと電気的に接続されているプ
ラグの材料として、高融点金属（タングステン、チタ
ン、タンタルなど）または高融点金属が含まれている合
金（ＴｉＷ、ＴｉＮなどの合金）あるいはアルミニウム
または銅を使用していることにより、低抵抗などからな
る高性能のプラグとすることができる。また、ｐｎ接合
を有するダイオードと電気的に接続されている配線層の
材料として、高融点金属または高融点金属が含まれてい
る合金あるいは高融点金属シリサイドを適用する態様と
されていることにより、低抵抗などからなる高性能の配
線層とすることができる。その結果、本発明の半導体装
置によれば、高性能でしかも高信頼度の半導体装置とす
ることができる。
【０１０４】（３）．本発明の半導体装置によれば、Ｍ
ＯＳＦＥＴのゲート電極と、そのゲート電極の電気入力
部と電気的に接続されている配線層とが同一の材料であ
り、同一の製造工程を用いて形成されており、ＭＯＳＦ
ＥＴのゲート電極の電気入力部と電気的に接続されてい
る配線層とその配線層の下部または配線層近傍の領域に
にｐｎ接合を有するダイオードが配置されていることに
より、高性能でしかも高信頼度のＭＯＳＦＥＴを有する
半導体装置とすることができる。
ＯＳＦＥＴのゲート電極と、そのゲート電極の電気入力
部と電気的に接続されている配線層とが同一の材料であ
り、同一の製造工程を用いて形成されており、ＭＯＳＦ
ＥＴのゲート電極の電気入力部と電気的に接続されてい
る配線層とその配線層の下部または配線層近傍の領域に
にｐｎ接合を有するダイオードが配置されていることに
より、高性能でしかも高信頼度のＭＯＳＦＥＴを有する
半導体装置とすることができる。
【０１０５】（４）．本発明の半導体装置の製造方法に
よれば、ＭＯＳＦＥＴのソース／ドレインとしてのｎ型
の半導体領域（半導体領域）を形成する工程と同時の工
程を使用して、ｐｎ接合を有するダイオードにおけるｎ
型の半導体領域（半導体領域）を形成する工程を行って
おり、ＭＯＳＦＥＴのプラグを形成する工程と同時の工
程を使用して、ｐｎ接合を有するダイオードにおけるプ
ラグを形成する工程を行っていることにより、ＭＯＳＦ
ＥＴのゲート電極の電気入力部と電気的に接続されてい
る配線層と半導体基板（基板）における半導体領域との
間に設置されているｐｎ接合を有するダイオードを簡単
な製造プロセスによって製造することができるので、高
い製造歩留りをもって高性能でしかも高信頼度の半導体
装置を製造することができる。
よれば、ＭＯＳＦＥＴのソース／ドレインとしてのｎ型
の半導体領域（半導体領域）を形成する工程と同時の工
程を使用して、ｐｎ接合を有するダイオードにおけるｎ
型の半導体領域（半導体領域）を形成する工程を行って
おり、ＭＯＳＦＥＴのプラグを形成する工程と同時の工
程を使用して、ｐｎ接合を有するダイオードにおけるプ
ラグを形成する工程を行っていることにより、ＭＯＳＦ
ＥＴのゲート電極の電気入力部と電気的に接続されてい
る配線層と半導体基板（基板）における半導体領域との
間に設置されているｐｎ接合を有するダイオードを簡単
な製造プロセスによって製造することができるので、高
い製造歩留りをもって高性能でしかも高信頼度の半導体
装置を製造することができる。
【０１０６】（５）．本発明の半導体装置の製造方法に
よれば、ｐｎ接合を有するダイオードを形成する領域の
半導体基板（基板）に、ｐｎ接合を有するダイオードに
おけるｎ型の半導体領域（半導体領域）を形成する工程
を行って、ｎ型の半導体領域とその下部の半導体基板
（ｐ型の半導体領域）とからなるｐｎ接合を有するダイ
オードを形成した後に、半導体基板（基板）の上に、ゲ
ート電極およびゲート電極と電気的に接続されている配
線層を形成していることにより、ＭＯＳＦＥＴのゲート
電極の電気入力部と電気的に接続されている配線層とそ
の配線層の下部にｐｎ接合を有するダイオードを製造す
ることができる。
よれば、ｐｎ接合を有するダイオードを形成する領域の
半導体基板（基板）に、ｐｎ接合を有するダイオードに
おけるｎ型の半導体領域（半導体領域）を形成する工程
を行って、ｎ型の半導体領域とその下部の半導体基板
（ｐ型の半導体領域）とからなるｐｎ接合を有するダイ
オードを形成した後に、半導体基板（基板）の上に、ゲ
ート電極およびゲート電極と電気的に接続されている配
線層を形成していることにより、ＭＯＳＦＥＴのゲート
電極の電気入力部と電気的に接続されている配線層とそ
の配線層の下部にｐｎ接合を有するダイオードを製造す
ることができる。
【０１０７】したがって、本発明の半導体装置の製造方
法によれば、多数のＭＯＳＦＥＴに対応して形成される
ｐｎ接合を有するダイオードの領域が多数あっても、半
導体装置の面積を大きくする必要がないことにより、多
数の各々のＭＯＳＦＥＴに対応してｐｎ接合を有するダ
イオードを設置しても、高集積度の半導体装置を製造す
ることができる。
法によれば、多数のＭＯＳＦＥＴに対応して形成される
ｐｎ接合を有するダイオードの領域が多数あっても、半
導体装置の面積を大きくする必要がないことにより、多
数の各々のＭＯＳＦＥＴに対応してｐｎ接合を有するダ
イオードを設置しても、高集積度の半導体装置を製造す
ることができる。
【０１０８】（６）．本発明の半導体装置の製造方法に
よれば、ＭＯＳＦＥＴのソース／ドレインとしてのｎ型
の半導体領域（半導体領域）を形成する工程と同時の工
程を使用して、ｐｎ接合を有するダイオードにおけるｎ
型の半導体領域（半導体領域）を形成する工程を行って
おり、ＭＯＳＦＥＴのゲート電極と、そのゲート電極の
電気入力部と電気的に接続されている配線層とが同一の
材料であり、同一の製造工程を用いて形成されているこ
とにより、ＭＯＳＦＥＴのゲート電極の電気入力部と電
気的に接続されている配線層と半導体基板（基板）にお
ける半導体領域との間に設置されているｐｎ接合を有す
るダイオードを簡単な製造プロセスによって製造するこ
とができるので、高い製造歩留りをもって高性能でしか
も高信頼度の半導体装置を製造することができる。
よれば、ＭＯＳＦＥＴのソース／ドレインとしてのｎ型
の半導体領域（半導体領域）を形成する工程と同時の工
程を使用して、ｐｎ接合を有するダイオードにおけるｎ
型の半導体領域（半導体領域）を形成する工程を行って
おり、ＭＯＳＦＥＴのゲート電極と、そのゲート電極の
電気入力部と電気的に接続されている配線層とが同一の
材料であり、同一の製造工程を用いて形成されているこ
とにより、ＭＯＳＦＥＴのゲート電極の電気入力部と電
気的に接続されている配線層と半導体基板（基板）にお
ける半導体領域との間に設置されているｐｎ接合を有す
るダイオードを簡単な製造プロセスによって製造するこ
とができるので、高い製造歩留りをもって高性能でしか
も高信頼度の半導体装置を製造することができる。
【図１】本発明の実施の形態１である半導体装置の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図２】本発明の実施の形態１である半導体装置の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図３】本発明の実施の形態１である半導体装置の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図４】本発明の実施の形態１である半導体装置の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図５】本発明の実施の形態１である半導体装置の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図６】本発明の実施の形態１である半導体装置の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図７】本発明の実施の形態２である半導体装置の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図８】本発明の実施の形態２である半導体装置の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図９】本発明の実施の形態２である半導体装置の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図１０】本発明の実施の形態２である半導体装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図１１】本発明の実施の形態２である半導体装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図１２】本発明の実施の形態２である半導体装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図１３】本発明の実施の形態３である半導体装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図１４】本発明の実施の形態３である半導体装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図１５】本発明の実施の形態３である半導体装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図１６】本発明の実施の形態３である半導体装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図１７】本発明の実施の形態３である半導体装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図１８】本発明の実施の形態３である半導体装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図１９】本発明の実施の形態４である半導体装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図２０】本発明の実施の形態４である半導体装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図２１】本発明の実施の形態４である半導体装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図２２】本発明の実施の形態４である半導体装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図２３】本発明の実施の形態４である半導体装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図２４】本発明の実施の形態４である半導体装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図２５】（ａ）および（ｂ）は、実施の形態１の半導
体装置のレイアウトの一例を示した平面図である。
体装置のレイアウトの一例を示した平面図である。
【図２６】（ａ）および（ｂ）は、実施の形態１の半導
体装置の一例を示した平面概念図である。
体装置の一例を示した平面概念図である。
【図２７】実施の形態２の半導体装置のレイアウトの一
例を示した平面図である。
例を示した平面図である。
【図２８】実施の形態３の半導体装置のレイアウトの一
例を示した平面図である。
例を示した平面図である。
【図２９】実施の形態４の半導体装置のレイアウトの一
例を示した平面図である。
例を示した平面図である。
１ 半導体基板（基板） ２ 素子分離用絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ４ａ 配線層 ５ サイドウォールスペーサ ６ ソース／ドレインとしてのｎ型の半導体領域（半導
体領域） ６ａ ｐｎ接合を有するダイオードにおけるｎ型の半導
体領域（半導体領域） ７ 絶縁膜 ８ プラグ ９ 配線層 １０ ｐｎ接合を有するダイオードにおけるｎ型の半導
体領域（半導体領域） １１ 配線層 １２ 絶縁膜 １３ プラグ １４ 絶縁膜
体領域） ６ａ ｐｎ接合を有するダイオードにおけるｎ型の半導
体領域（半導体領域） ７ 絶縁膜 ８ プラグ ９ 配線層 １０ ｐｎ接合を有するダイオードにおけるｎ型の半導
体領域（半導体領域） １１ 配線層 １２ 絶縁膜 １３ プラグ １４ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） // Ｈ０１Ｌ 21/329 (72)発明者 一瀬 勝彦 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F038 AV06 BH04 BH13 BH15 CA02 CD05 CD18 EZ01 EZ20 5F040 DA19 DB03 DB06 DC01 EC01 EC07 EF14 EJ03 EJ04 EJ07 FA05 FB04 5F048 AA02 AA07 AB01 AB02 AC03 AC10 BA01 BA16 BB06 BE03 BF01 BF02 BF04 BF06 BF07 BF11 BF15 BF16 CC06 CC18 CC19 DA25 DB04 DB09
Claims (9)
- 【請求項１】 ＭＯＳＦＥＴのゲート電極の電気入力部
と電気的に接続されている配線層と基板における半導体
領域との間にｐｎ接合を有するダイオードが設置されて
いることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置であって、前
記配線層と前記ダイオードとが、前記ダイオードの表面
に形成されているプラグによって電気的に接続されてい
ることを特徴としている半導体装置。 - 【請求項３】 請求項１記載の半導体装置であって、前
記配線層は、前記ゲート電極と同一の材料からなり、前
記ゲート電極と同一の製造工程をもって形成されている
配線層であり、前記ダイオードは、前記配線層の下部に
設置されており、前記ダイオードの表面と前記配線層の
裏面とが電気的に接続されていることを特徴としている
半導体装置。 - 【請求項４】 請求項１記載の半導体装置であって、前
記配線層は、前記ゲート電極と同一の材料からなり、前
記ゲート電極と同一の製造工程をもって形成されている
配線層であり、前記ダイオードは、前記配線層の近似に
設置されており、前記ダイオードの表面と前記配線層の
側壁および表面とが配線層を用いて電気的に接続されて
いることを特徴としている半導体装置。 - 【請求項５】 請求項１記載の半導体装置であって、前
記配線層は、前記ゲート電極と同一の材料からなり、前
記ゲート電極と同一の製造工程をもって形成されている
配線層であり、前記ダイオードは、前記配線層の近似に
設置されており、前記ダイオードの表面と前記配線層の
表面とがプラグを用いて電気的に接続されていることを
特徴としている半導体装置。 - 【請求項６】 請求項２〜５のいずれか１項に記載の半
導体装置であって、前記プラグの材料は、高融点金属ま
たは高融点金属が含まれている合金あるいはアルミニウ
ムまたは銅であり、前記ダイオードの表面と前記配線層
の側壁および表面とが電気的に接続されている配線層の
材料は、高融点金属または高融点金属が含まれている合
金あるいは高融点金属シリサイドであることを特徴とし
ている半導体装置。 - 【請求項７】 請求項１〜６のいずれか１項に記載の半
導体装置であって、前記半導体装置は、ｎチャネルＭＯ
ＳＦＥＴまたはｐチャネルＭＯＳＦＥＴあるいはｎチャ
ネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとを備えて
いるＣＭＯＳＦＥＴを有することを特徴とする半導体装
置。 - 【請求項８】 基板における半導体領域の表面にゲート
絶縁膜を介在してゲート電極を形成する工程と同時の工
程を使用して、素子分離用絶縁膜の表面に前記ゲート電
極の電気入力部と電気的に接続される配線層を前記ゲー
ト電極と同一の材料と同時の工程を使用して形成する工
程と、 前記ゲート電極を含むマスクを使用して、イオン注入法
を使用して、ソース／ドレインとしての半導体領域を形
成する工程と同時の工程を使用して、前記素子分離用絶
縁膜の表面に形成されている前記配線層の近傍の基板に
おける半導体領域にｐｎ接合を有するダイオードの半導
体領域を形成する工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項９】 基板における半導体領域に、ｐｎ接合を
有するダイオードを形成する工程を行った後に、前記基
板における半導体領域に、ＭＯＳＦＥＴを形成する工程
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11133677A JP2000323582A (ja) | 1999-05-14 | 1999-05-14 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11133677A JP2000323582A (ja) | 1999-05-14 | 1999-05-14 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000323582A true JP2000323582A (ja) | 2000-11-24 |
Family
ID=15110313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11133677A Pending JP2000323582A (ja) | 1999-05-14 | 1999-05-14 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000323582A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6441397B2 (en) * | 2000-04-05 | 2002-08-27 | Matsushita Electronics Corporation | Evaluation of semiconductor chargeup damage and apparatus therefor |
| US6683351B2 (en) | 2001-09-27 | 2004-01-27 | Renesas Technology Corp. | Semiconductor device having structures that can avoid deterioration caused by the manufacturing processing |
| JP2006202993A (ja) * | 2005-01-20 | 2006-08-03 | Hamamatsu Photonics Kk | 固体撮像装置、その製造方法及び電荷蓄積防止構造 |
| US7190011B2 (en) | 2004-03-31 | 2007-03-13 | Nec Electronics Corporation | Semiconductor device and method for manufacturing same |
| CN1320622C (zh) * | 2001-11-06 | 2007-06-06 | 皇家菲利浦电子有限公司 | 半导体元件及系统、晶片、晶片的用途及其测量方法 |
| JP2015207642A (ja) * | 2014-04-18 | 2015-11-19 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
-
1999
- 1999-05-14 JP JP11133677A patent/JP2000323582A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6441397B2 (en) * | 2000-04-05 | 2002-08-27 | Matsushita Electronics Corporation | Evaluation of semiconductor chargeup damage and apparatus therefor |
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| JP2006202993A (ja) * | 2005-01-20 | 2006-08-03 | Hamamatsu Photonics Kk | 固体撮像装置、その製造方法及び電荷蓄積防止構造 |
| JP2015207642A (ja) * | 2014-04-18 | 2015-11-19 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
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