JPH0831457B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH0831457B2 JP5268807A JP26880793A JPH0831457B2 JP H0831457 B2 JPH0831457 B2 JP H0831457B2 JP 5268807 A JP5268807 A JP 5268807A JP 26880793 A JP26880793 A JP 26880793A JP H0831457 B2 JPH0831457 B2 JP H0831457B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、半導体装置及
びこれの製造方法に関し、より具体的にはウエハ構造上
の半導体デバイスの相互接続に関する。
【０００２】
【従来の技術】局部相互接続技術を使用することによっ
て、ＣＭＯＳ ＳＲＡＭセルサイズを２５％縮小するこ
とが、Ｏ．Ｋｕｄｏｈらの“Ａ ｎｅｗ ｆｕｌｌ Ｃ
ＭＯＳＳＲＡＭ ｃｅｌｌ ｓｔｒｕｃｔｕｒｅ”ＩＥ
ＤＭ，１９８４年，６７〜７０頁に示され、一方、０．
４μｍデザインルールによる６４Ｍｂ ＭＯＳ ＤＲＡ
Ｍが、Ｍ．Ｓａｋａｏらの“Ａ ｃａｐａｃｉｔｏｒ
ｏｖｅｒ ｂｉｔ ｌｉｎｅ ｃｅｌｌ ｗｉｔｈ ａ
ｈｅｍｉｓｐｈｅｒｉｃａｌ ｇｒａｉｎｓｔｏｒａ
ｇｅ ｎｏｄｅ ｆｏｒ ６４Ｍｂ ＤＲＡＭ”ＩＥＤ
Ｍ，１９９１年，６５５〜６５８頁に報告されている。
しかしながら、過去の経験から、このような局部相互接
続技術が実施されるときに提示される多くの問題があっ
た。
【０００３】例えば、デバイスが高密度でパッキングさ
れるかまたは粗いトポグラフィを含むとき、局部相互接
続を設けることは、特に難しい。幾つかの例を示す。
（１）ＦＥＴのソース／ドレイン領域のような、相互接
続材料と活性デバイス材料との間の小さいエッチング選
択性は、不必要な導電性サイドウオール除去するために
オーバエッチングが行われるとき、デバイスへ極度のエ
ッチングダメージを生じる。（２）パターニングへの良
好な制御を得るために使用され、また実在するトポグラ
フィの故に、有効配線長が意図するものより長いという
理由で、全配線抵抗が満足できない。（３）局部配線
は、実在するトポグラフィを悪化する。（４）例えば、
局部相互接続とポリシリコンゲートとの間の最小許容距
離のような、さらなるスケーリングは、基本ルールによ
り制限される。
【０００４】米国特許第５，０１０，３８６号明細書に
は、絶縁体分離垂直ＣＭＯＳ構造が開示されている。ト
ランジスタ・デバイス層は、埋め込み酸化物層の上下に
設けられている。従って、ＣＭＯＳインバータは、トラ
ンジスタスタックをトレンチエッチングし、所望のトラ
ンジスタを接続することにより形成される。米国特許第
５，０１０，３８６号明細書に開示の構造の欠点は、所
望の構造の形成が、下側デバイスの追加的高温処理を含
む多数の処理工程を必要とすることである。更に、デバ
イス間の相互接続の位置決めと精度は、トレンチ充填材
料の公差に依存する。
【０００５】米国特許第４，８２９，０１８号明細書で
は、ウエハボンディングされたエピタキシャル多層集積
回路が開示されている。エピタキシャル層内の回路デバ
イスは、エピタキシャル層間に導電性バイアを形成する
ことにより相互接続される。このような相互接続は非平
坦であり、複雑なリソグラフィ工程を必要とする。これ
は、製造可能性にあまり適さないので、望ましくない。
【０００６】それ故、所望の相互接続を与えながら、サ
イドウオール形成を除去する追加のトポグラフィがな
く、デバイス領域へダメージのない相互接続を提供する
ことが望まれる。基板上の所望のデバイスを相互接続す
る簡単な方法を提供することが更に望まれている。
【０００７】
【発明が解決しようとする課題】本発明の目的は、前述
した従来の問題を克服することにある。
【０００８】本発明の他の目的は、デバイス領域の集積
を維持し、導電性相互接続サイドウオール形成を除去し
た半導体装置及びこれの製造方法を提供することにあ
る。
【０００９】本発明の他の目的は、改良されたパッキン
グ密度を実現することである。
【００１０】
【課題を解決するための手段】本発明に従う半導体装置
の製造方法は、 （ａ）第１半導体基板の一方の面のうち、該一方の面と
平行に延びる導電性相互接続層を形成する部分以外に第
１絶縁層を形成する工程と、 （ｂ）上記第１半導体基板の一方の面のうちの上記部分
に、上記一方の面と平行に延びる導電性相互接続層を上
記第１絶縁層の厚さよりも薄い厚さで形成する工程と、 （ｃ）上記導電性相互接続層の上面に、第２半導体基板
の酸化物層と接着できる材料のキャップ層を上記第１絶
縁層の上面の高さにまで形成する工程と、 （ｄ）上記第１半導体基板の第１絶縁層及びキャップ層
を、上記第２半導体基板の酸化物層に接着する工程と、 （ｅ）上記導電性相互接続層の上記上面と反対側の面の
うちこれの一端に近い面に重なる上記第１半導体基板内
に一つの半導体デバイスの動作領域を上記一端に近い面
に接続して形成し、そして上記導電性相互接続層の上記
上面と反対側の面のうちこれの他端に近い面に重なる上
記第１半導体基板内に他の半導体デバイスの動作領域を
上記他端に近い面に接続して形成する工程とを含む。そ
して、上記一つの半導体デバイスの動作領域及び上記他
の半導体デバイスの動作領域は、上記第１半導体基板の
一方の面と反対側の他方の面から上記第１半導体基板内
に形成されることを特徴とする。そして、上記導電性相
互接続層は、高融点金属シリサイドであることを特徴と
する。そして、上記高融点金属シリサイドは、シリコン
リッチ・タングステンシリサイドであることを特徴とす
る。そして、上記工程（ｃ）は、上記導電性相互接続層
の上面に、ポリシリコン層を上記導電性相互接続層及び
上記第１絶縁層の上に形成し、該第１絶縁層の上面に達
するまで上記ポリシリコン層を除去することを特徴とす
る。そして、上記工程（ｄ）及び（ｅ）の間に、上記半
導体デバイスの動作領域の深さに対応する厚さを残すよ
うに、上記一方の面と反対側の面から上記第１半導体基
板の厚さを減少する工程と、上記一つの半導体デバイス
及び上記他方の半導体デバイスを分離する第２絶縁層を
上記導電性相互接続層のうち上記一端に近い面及び上記
他端に近い面の間の面に接して形成する工程とを含むこ
とを特徴とする。上記工程（ｃ）は、ポリシリコン層を
上記導電性相互接続層及び上記第１絶縁層の上に形成
し、該第１絶縁層の上面に達するまで上記ポリシリコン
層を除去することを特徴とする。
【００１１】本発明に従う半導体装置の製造方法は、 （ａ）第１半導体基板の一方の面に導電性相互接続層を
形成し、そして該導電性相互接続層の上面に第２半導体
基板の酸化物層と接着できる材料のキャップ層を形成す
る工程と、 （ｂ）上記第１半導体基板の一方の面と平行に延びる相
互接続パターンを残すように、上記キャップ層及び上記
導電性相互接続層を上記第１半導体基板の一方の面を露
出するまで選択的に除去する工程と、 （ｃ）上記第１半導体基板の露出された一方の面及び上
記キャップ層の上に第１絶縁層を形成し、そして該第１
絶縁層の上面が上記キャップ層の上面と同一面になるま
で除去する工程と、 （ｄ）上記第１半導体基板の第１絶縁層及びキャップ層
を、上記第２半導体基板の酸化物層に接着する工程と、 （ｅ）上記導電性相互接続層の上記上面と反対側の面の
うちこれの一端に近い面に重なる上記第１半導体基板内
に一つの半導体デバイスの動作領域を上記一端に近い面
に接続して形成し、そして上記導電性相互接続層の上記
上面と反対側の面のうちこれの他端に近い面に重なる上
記第１半導体基板内に他の半導体デバイスの動作領域を
上記他端に近い面に接続して形成する工程とを含む。そ
して、上記一つの半導体デバイスの動作領域及び上記他
の半導体デバイスの動作領域は、上記第１半導体基板の
一方の面と反対側の他方の面から上記第１半導体基板内
に形成されることを特徴とする。そして、上記工程
（ｄ）及び（ｅ）の間に、上記半導体デバイスの動作領
域の深さに対応する厚さを残すように、上記一方の面と
反対側の面から上記第１半導体基板の厚さを減少する工
程と、上記一つの半導体デバイス及び上記他方の半導体
デバイスを分離する第２絶縁層を上記導電性相互接続層
のうち上記一端に近い面及び上記他端に近い面の間の面
に接して形成する工程とを含むことを特徴とする。
【００１２】本発明に従う半導体装置の製造方法は、 （ａ）第１半導体基板の一方の面に導電性相互接続層を
形成する工程と、 （ｂ）上記第１半導体基板の一方の面と平行に延びる相
互接続パターンを残すように、上記導電性相互接続層を
上記第１半導体基板の一方の面を露出するまで選択的に
除去する工程と、 （ｃ）上記第１半導体基板の露出された一方の面及び上
記導電性相互接続層の上面に第１絶縁層を形成し、そし
て該第１絶縁層の上面が上記導電性相互接続層の上面と
同一面になるまで除去する工程と、 （ｄ）上記第１半導体基板の第１絶縁層及び導電性相互
接続層を、第２半導体基板の酸化物層に接着する工程
と、 （ｅ）上記導電性相互接続層の上記上面と反対側の面の
うちこれの一端に近い面に重なる上記第１半導体基板内
に一つの半導体デバイスの動作領域を上記一端に近い面
に接続して形成し、そして上記導電性相互接続層の上記
上面と反対側の面のうちこれの他端に近い面に重なる上
記第１半導体基板内に他の半導体デバイスの動作領域を
上記他端に近い面に接続して形成する工程とを含む。そ
して、上記一つの半導体デバイスの動作領域及び上記他
の半導体デバイスの動作領域は、上記第１半導体基板の
一方の面と反対側の他方の面から上記第１半導体基板内
に形成されることを特徴とする。そして、上記工程
（ｄ）及び（ｅ）の間に、上記半導体デバイスの動作領
域の深さに対応する厚さを残すように、上記一方の面と
反対側の面から上記第１半導体基板の厚さを減少する工
程と、上記一つの半導体デバイス及び上記他方の半導体
デバイスを分離する第２絶縁層を上記導電性相互接続層
のうち上記一端に近い面及び上記他端に近い面の間の面
に接して形成する工程とを含むことを特徴とする。
【００１３】本発明に従う半導体装置は、 （ａ）第１半導体基板と、 （ｂ）該第１半導体基板の下面に設けられ、そして所定
の相互接続パターンで上記下面と平行に延びる導電性相
互接続層と、 （ｃ）該導電性相互接続層の下面に設けられ、第２半導
体基板の酸化物層と接着できる材料のキャップ層と、 （ｄ）上記第１半導体基板の下面のうち上記導電性相互
接続層及び上記キャップ層が設けられていない部分に設
けられ、上記導電性相互接続層及び上記キャップ層の厚
さと同じ厚さを有する第１絶縁層と、 （ｅ）上記第１半導体基板の上記キャップ層及び上記第
１絶縁層に接着された上記酸化物層を有する上記第２半
導体基板と、 （ｆ）上記導電性相互接続層の上面のうちこれの一端に
近い面に重なる上記第１半導体基板内に、該一端に近い
面に接続して設けられた動作領域を有する一つの半導体
デバイスと、 （ｇ）上記導電性相互接続層の上面のうちこれの他端に
近い面に重なる上記第１半導体基板内に、該他端に近い
面に接続して設けられた動作領域を有する他の半導体デ
バイスとを有する。そして、上記導電性相互接続層は、
高融点金属シリサイドであることを特徴とする。そし
て、上記高融点金属シリサイドは、シリコンリッチ・タ
ングステンシリサイドであることを特徴とする。そし
て、上記キャップ層は、ポリシリコンであることを特徴
とする。
【００１４】
【実施例】本発明の好適な実施例は、図１〜図８を参照
して最も理解できる。これら図では、同じ番号が同じま
たは対応する部分に使用されている。
【００１５】図１は、所定の相互接続パターンによる相
互接続を有する半導体デバイスの形成に適した半導体ウ
エハ構造１０を製造する第１実施例の初期処理工程を示
す断面図である。第１の半導体基板すなわち第１導電型
の基板２０が設けられる。例えば、ウエハ２０は、ｐ型
シリコン基板で構成される。第１のウエハ２０の上面
に、第１絶縁層が形成され、この第１絶縁層のＲＩＥエ
ッチング（反応性イオンエッチング）によりパターン化
される。第１絶縁層のエッチングは第１のウエハ２０で
停止し、第１絶縁層即ち絶縁性パッド２２を与える。絶
縁性パッド２２は、それらの間に絶縁ウインドウ２３の
領域（すなわち、導電性相互接続層２４が形成される領
域）を定める。絶縁ウインドウ２３は、以下の説明で更
に理解できるように、所定の相互接続パターンに従って
パターン化される。好ましくは、第１絶縁層は、第１の
基板の上面に成長した熱酸化物層で構成する。熱酸化物
層は、ＲＩＥエッチングによりパターン化される。熱酸
化物層のエッチングは、ｐ型シリコン基板で停止して、
絶縁性パッド２２を形成する。その後に導電性相互接続
層２４が、前述の絶縁ウインドウ２３を充填するよう
に、第１の半導体基板２０の表面と絶縁性パッド２２上
に全面付着される。導電性相互接続層２４は、絶縁ウイ
ンドウ２３内のみに導電性相互接続層２４を残すよう
に、例えば、化学機械研磨により平坦化される。そし
て、導電性相互接続層２４の上面が絶縁性パッド２２の
上面よりも下になるようにリセスエッチングされる。即
ち、図１に示すように、導電性相互接続層２４の上面が
絶縁性パッド２２の上面よりも低くなるように薄い厚さ
までエッチングされる。化学機械研磨は、技術的に周知
なので、ここでは述べない。導電性相互接続層２４は、
高融点金属シリサイド、好ましくは、シリコンリッチ・
タングステンシリサイド（ＷＳｉX）で構成できる。高
融点金属シリサイドは、望ましくない高シート抵抗を有
するドープポリシリコンのような、他の種類の金属より
好ましい。高融点金属シリサイドは、低抵抗であり、ま
た劣化することなく高温を維持する。
【００１６】図２を参照すると、ポリシリコン層２６
は、好ましくはアンドープで、導電性相互接続層２４上
のリセス即ち窪んだ領域を充填するために、絶縁性パッ
ド２２と導電性相互接続層２４の上面上に堆積される。
その後にポリシリコン層２６は、このポリシリコン層２
６を例えば化学機械研磨することによって平坦化され、
研磨は酸化物分離層表面で停止して、キャップ層即ちポ
リシリコンパッド２８を形成する。それ故、ポリシリコ
ンパッド２８は導電性相互接続層２４上にあり、絶縁ウ
インドウ２３内に設けられる（図３）。ポリシリコンパ
ッド２８は、キャップ層として機能し、（ｉ）基板１０
を高温下で処理している間に、導電性相互接続層２４が
プロセス中の汚染物により汚染されるのを防止し、（i
i）第２の半導体基板またはウエハの酸化物層とのボン
ディングをするために使用する。ポリシリコンは、酸化
されたウエハ即ち第２半導体基板へボンディングするこ
とが容易にできる、自然酸化物を形成する。構造１０
は、後述するウエハボンディングの際に高温処理され
る。更に、ポリシリコンパッド２８は、後続の処理の間
導電性相互接続層２４の劣化を防止するのを助ける。ポ
リシリコンパッド２８を、アンドープポリシリコンで構
成するとして説明してきたが、パッド２８は、同様にｎ
型ポリシリコンで構成できる。次に、図４と図５に示す
ように、第１のウエハ即ち第１半導体基板２０を反転
し、第２のウエハ即ち第２半導体基板３０にボンディン
グ即ち接着する。ウエハボンディングは技術的に周知で
あり、ここでは簡単に説明する。第２のウエハ３０は、
望ましくは、上部に酸化物層３２を有するシリコンウエ
ハで構成する。第１のウエハ２０は、これの絶縁性パッ
ド２２とポリシリコンパッド２８が酸化物層３２に密着
するように、第２のウエハと接触して置かれる。図５に
示すように、ウエハ２０と３０は、第１ウエハの絶縁性
パッド２２とポリシリコンパッド２８が第２ウエハの酸
化物層３２にボンディングするまで、所定の期間熱処理
される。
【００１７】図６を参照すると、更に、第１のウエハ２
０は、所望の厚さを得るために研磨，ラッピング，ウエ
ットエッチング，化学機械研磨の一般的なシーケンスに
より処理される。特に、Ｍ．Ｋｏｊｉｍａらの“Ｈｉｇ
ｈ Ｓｐｅｅｄ Ｅｐｉ Ｂａｓｅ Ｔｒａｎｓｉｓｔ
ｏｒ ｏｎ Ｂｏｎｄｅｄ ＳＯＩ”，ＩＥＥＥ，１９
９１年，ＢＣＴＭ ９９，６３〜６６頁に記述された、
薄化技術（ｔｈｉｎｎｉｎｇ）を使用して、ウエハ２０
は所望の厚さに薄くされる。即ち、半導体デバイスの動
作領域の深さに対応する厚さを残すようにウエハ２０の
厚さが減少される。ウエハ２０の所望の厚さは、特定の
デバイスの要件にあった厚さとすることができる。例え
ば、ＦＥＴデバイスに対し１０００オングストロームま
たはバイポーラ・デバイスに対し１μｍである。所望の
厚さにウエハ２０を薄くした後、図７に示すように、周
知の技術を用いてフィールド酸化物層即ち第２絶縁層を
成長し、いずれ形成されるであろう隣接するデバイス間
の第２絶縁層即ち絶縁パッド３４を形成する。例えば、
フィールド酸化物３４の底部の領域３６は、埋め込み型
の導電性相互接続層２４の中央部に接触する。
【００１８】その後、一般的な半導体ＰＦＥＴとＮＦＥ
Ｔデバイスは、所定の相互接続パターンにより形成でき
る。すなわち、所望の半導体デバイスは、第１の基板２
０内に形成され、所望の半導体デバイスのうちの選択さ
れたデバイス間の相互接続パターン（例えば、ゲート／
ソース接続、ゲート／ドレイン接続、またはソース／ド
レイン接続）は予め決められている。それ故、導電性相
互接続層２４は、半導体デバイスのうちの所望のデバイ
ス間の平坦化されそして第１ウエハ２０の表面に平行に
延びる導電性相互接続層を与える。
【００１９】半導体ＰＦＥＴとＮＦＥＴデバイスの製造
は、技術的に周知であり、それ故ここでは簡単に説明す
る。プロセスは、ゲート酸化物層３８を形成し、続いて
構造１０の表面上にゲートポリシリコン層を付着する工
程を含む。次に、ゲートポリシリコン層は、ゲート酸化
物３８上のゲートポリシリコン４０の領域を決めるため
にエッチングされる。軽度ドープソース／ドレイン打ち
込みを行い、続いて全面付着とエッチバック技術を使用
してサイドウオール・スペーサを形成する。その後、サ
イドウオール・スペーサを、自己整合プロセスで使用し
て、所望の重度ドープソース／ドレイン打ち込み領域を
与える。一例として、ＰＭＯＳデバイスを形成する領域
４４に露出されたシリコン内へのｐ型イオン打ち込みに
際し、第１の領域４０は遮蔽されてこの領域４０へのイ
オン打ち込みを阻止することができる。同様に、ＮＭＯ
Ｓデバイスを形成する領域４０に露出されたシリコンへ
のｎ型イオン打ち込みに際し、領域４４は遮蔽されてこ
の領域４４へのイオン打ち込みを阻止することができ
る。図８に示すように、ＰＭＯＳデバイスの動作領域で
あるソース又はドレイン領域４６の下側の面は、導電性
相互接続層５０の一端に近い上面（即ち、導電性相互接
続層５０の面のうち、キャップ層２８に接続する面と反
対側の面のうちの一端に近い面）に接続され、そして、
ＮＭＯＳデバイスの動作領域であるソース又はドレイン
領域４８の下側の面は、導電性相互接続層５０の他端に
近い上面（即ち、導電性相互接続層５０の面のうち、キ
ャップ層２８に接続する面と反対側の面のうちのこれの
他端に近い面）に接続され、その結果、一つの半導体デ
バイスの一つの動作領域４６の下側の面は、導電性相互
接続層５０を介して他の半導体デバイスの一つの動作領
域４８の下側の面に接続される。局部的な導電性相互接
続層５０は、半導体デバイスと共に同一半導体基板内に
形成されて、この半導体デバイスの下側に重なるように
形成されており、所望の絶縁性パッド２２間に設けられ
た導電性相互接続層２４で構成される。この局部的な導
電性相互接続層５０が、半導体デバイスと重なり合うよ
うに形成されるので、集積回路密度と回路性能を増大さ
せることができる。更に、本発明によりデバイスの相互
接続構造を予め製造しておくことは、単純なプロセスと
減少した製造コストを与える。
【００２０】本発明によれば、所望のデバイスのゲート
ポリシリコンを、同じデバイスのまたは他のデバイスの
ソースまたはドレインに接続することができる。これ
は、ゲートポリシリコン堆積と形成中に行うことができ
る。ゲートポリシリコン４０の堆積前に、図９に示すよ
うに、選択的ＲＩＥエッチングを行って、ゲートポリシ
リコン層４０に接続すべき所望の導電性相互接続層５２
を露出するために、絶縁性パッド３４内の所望の位置に
バイアを開ける。次のゲートポリシリコンの付着とエッ
チング時に、ゲートポリシリコンは導電体すなわち導電
性相互接続層５２に接続されるようにエッチングされ
る。本発明の追加の利点は、ゲートポリシリコンを形成
するためのポリシリコンの堆積中に、ゲート，ソース，
ドレイン間の所望の接続を、ソース／ドレイン打ち込み
前に全て１工程で作れることである。
【００２１】本発明の第２実施例では、ウエハ構造とそ
の製造方法は、次に述べるように製造工程の順序を入れ
替えるという相違点を除いて、図１乃至図９を参照して
前述した好適な実施例とほぼ同様である。絶縁性パッド
２２（これは、図１に関して説明したように、シリコン
の第１半導体基板の上面に成長した熱酸化物層である）
の形成前に、導電性相互接続パッド２４（これは、図１
に関して説明したように、高融点金属シリサイド、好ま
しくはシリコンリッチ・タングステンシリサイドであ
る）とキャップ層２８（これは、図２に関して説明した
ように、ポリシリコンである）が、所定の相互接続パタ
ーンに従って第１の基板２０の上面上に形成される。こ
れは、導電性材料を第１基板上に全面付着することと、
これに続く、ポリシリコン層を全面付着することと、所
定の相互接続パターンに従ってこれら２つの層をＲＩＥ
エッチングして、導電性相互接続パッド２４とキャップ
層２８を形成することにより行うことができる。その
後、第１絶縁層（これは、上述のように熱酸化物層であ
る）が、導電性相互接続層２４とキャップ層２８上に全
面付着され、図３に示すようなキャップ層の上面と同一
の高さの絶縁性パッド２２を形成するため、適切な技術
により平坦化される。そしてこの後に、図４乃至図８の
処理工程を行う。
【００２２】本発明の第３の実施例では、ウエハ構造と
その製造方法は、次に述べるように製造工程の順序を入
れ替えそしてキャップ層を形成しないという相違点を除
いて、図１乃至図９を参照して前述した好適な実施例と
ほぼ同じである。絶縁性パッド２２（熱酸化物層）の形
成前に、導電性相互接続パッド２４（高融点金属シリサ
イド、好ましくはシリコンリッチ・タングステンシリサ
イド）は、所定の相互接続パターンに従って第１の半導
体基板２０の上面上に形成される。これは、導電性材料
層を全面付着することと、所定の相互接続パターンに従
ってＲＩＥエッチングを行って導電性相互接続パッド２
４を形成することにより行うことができる。次に第１絶
縁層（熱酸化物層）が全面付着され、導電性相互接続層
２４相互間のスペースを充填し、さらにこの層２４の上
面を被覆する。その後に、第１絶縁層は、パッド２４の
上面まで化学機械研磨により平坦化され、絶縁性パッド
２２とキャップ層２８を形成する。この実施例では、絶
縁性パッド２２とキャップ層２８は、同じ材料で構成さ
れ、同時に作られ、それ故製造は簡単になる（図３参
照）。そして、この後に図４乃至図８の工程を行う。
【００２３】図１０には、本発明による埋め込み相互接
続構造を有する差動増幅器の平面図が示されている。図
１１は同じレイアウトを示すが、従来の縦方向の相互接
続体とこれの上端をデバイスの上側から接続する金属相
互接続とを有している。本発明の相互接続体は、従来の
方法により得られるレイアウトよりも約４０％も減少し
ているのが明確に理解される。電源５４とグランド５６
配線を与える“セミグローバル”配線パターンは、本発
明の相互接続構造により与えることができる。図３参
照。
【００２４】
【発明の効果】本発明によれば、従来の相互接続構造に
対する改良である、半導体デバイスの動作領域の下側に
直接接続する平坦化され水平方向に延びる局部相互接続
構造とその製造方法が提供される。既に述べた利点に加
えて、本発明の平坦化相互接続構造は、バックエンドオ
ブライン（ＢＥＯＬ）製造プロセスを簡単化する。デバ
イスを製造する前に相互接続構造を製造する結果、デバ
イス領域にダメージは生じず、また望ましくない導電性
サイドウオールも除去される。
【図面の簡単な説明】
【図１】本発明の好適な実施例による埋め込み層相互接
続の製造工程を示す図である。
【図２】本発明の好適な実施例による埋め込み層相互接
続の製造工程を示す図である。
【図３】本発明の好適な実施例による埋め込み層相互接
続の製造工程を示す図である。
【図４】本発明の好適な実施例による埋め込み層相互接
続の製造工程を示す図である。
【図５】本発明の好適な実施例による埋め込み層相互接
続の製造工程を示す図である。
【図６】本発明の好適な実施例による埋め込み層相互接
続の製造工程を示す図である。
【図７】本発明の好適な実施例による埋め込み層相互接
続の製造工程を示す図である。
【図８】本発明の好適な実施例による埋め込み層相互接
続の製造工程を示す図である。
【図９】本発明の好適な実施例による埋め込み層相互接
続へのバイア接続を示す図である。
【図１０】本発明による埋め込み層相互接続を有する半
導体ウエハ構造の平面図である。
【図１１】従来技術による相互接続構造を有する半導体
ウエハ構造の平面図である。
【符号の説明】
１０ ウエハ構造 ２０ 第１半導体基板 ２２ 絶縁性パッド ２３ 絶縁ウインドウ ２４ 導電性相互接続層 ２６ ポリシリコン層 ２８ ポリシリコンパッド ３０ 第２の半導体基板 ３２ 酸化物層 ３４ フィールド酸化層 ３６，４４ 領域 ４０ 第１の領域 ４６，４８ ソース又はドレイン領域 ５０ 局部相互接続層 ５２ 相互接続層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｅ (72)発明者 ルイス・ルー−チェン・スー アメリカ合衆国 ニューヨーク州 フィッ シュキル クロスバイ コート ７ (72)発明者 ラジヴ・ブイ・ジョシ アメリカ合衆国 ニューヨーク州 ヨーク タウン ハイツ パインブルック コート 1418 (72)発明者 ジョセフ・エフ・シェパード アメリカ合衆国 ニューヨーク州 ホープ ウエル ジャンクション カントリー ク ラブ ロード 36 (56)参考文献 特開 昭62−208669（ＪＰ，Ａ) 特公 平２−3301（ＪＰ，Ｂ２)

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】（ａ）第１半導体基板の一方の面のうち、
    該一方の面と平行に延びる導電性相互接続層を形成する
    部分以外に第１絶縁層を形成する工程と、 （ｂ）上記第１半導体基板の一方の面のうちの上記部分
    に、上記一方の面と平行に延びる導電性相互接続層を上
    記第１絶縁層の厚さよりも薄い厚さで形成する工程と、 （ｃ）上記導電性相互接続層の上面に、第２半導体基板
    の酸化物層と接着できる材料のキャップ層を上記第１絶
    縁層の上面の高さにまで形成する工程と、 （ｄ）上記第１半導体基板の第１絶縁層及びキャップ層
    を、上記第２半導体基板の酸化物層に接着する工程と、 （ｅ）上記導電性相互接続層の上記上面と反対側の面の
    うちこれの一端に近い面に重なる上記第１半導体基板内
    に一つの半導体デバイスの動作領域を上記一端に近い面
    に接続して形成し、そして上記導電性相互接続層の上記
    上面と反対側の面のうちこれの他端に近い面に重なる上
    記第１半導体基板内に他の半導体デバイスの動作領域を
    上記他端に近い面に接続して形成する工程とを含む半導
    体装置の製造方法。
  2. 【請求項２】上記一つの半導体デバイスの動作領域及び
    上記他の半導体デバイスの動作領域は、上記第１半導体
    基板の一方の面と反対側の他方の面から上記第１半導体
    基板内に形成されることを特徴とする請求項１記載の半
    導体装置の製造方法。
  3. 【請求項３】上記導電性相互接続層は、高融点金属シリ
    サイドであることを特徴とする請求項１又は２記載の半
    導体装置の製造方法。
  4. 【請求項４】上記高融点金属シリサイドは、シリコンリ
    ッチ・タングステンシリサイドであることを特徴とする
    請求項３記載の半導体装置の製造方法。
  5. 【請求項５】上記工程（ｃ）は、上記導電性相互接続層
    の上面に、ポリシリコン層を上記導電性相互接続層及び
    上記第１絶縁層の上に形成し、該第１絶縁層の上面に達
    するまで上記ポリシリコン層を除去することを特徴とす
    る請求項１記載の半導体装置の製造方法。
  6. 【請求項６】上記工程（ｄ）及び（ｅ）の間に、上記半
    導体デバイスの動作領域の深さに対応する厚さを残すよ
    うに、上記一方の面と反対側の面から上記第１半導体基
    板の厚さを減少する工程と、上記一つの半導体デバイス
    及び上記他方の半導体デバイスを分離する第２絶縁層を
    上記導電性相互接続層のうち上記一端に近い面及び上記
    他端に近い面の間の面に接して形成する工程とを含むこ
    とを特徴とする請求項１又は２記載の半導体装置の製造
    方法。
  7. 【請求項７】上記導電性相互接続層は、高融点金属シリ
    サイドであることを特徴とする請求項６記載の半導体装
    置の製造方法。
  8. 【請求項８】上記高融点金属シリサイドは、シリコンリ
    ッチ・タングステンシリサイドであることを特徴とする
    請求項７記載の半導体装置の製造方法。
  9. 【請求項９】上記工程（ｃ）は、ポリシリコン層を上記
    導電性相互接続層及び上記第１絶縁層の上に形成し、該
    第１絶縁層の上面に達するまで上記ポリシリコン層を除
    去することを特徴とする請求項６記載の半導体装置の製
    造方法。
  10. 【請求項１０】（ａ）第１半導体基板の一方の面に導電
    性相互接続層を形成し、そして該導電性相互接続層の上
    面に第２半導体基板の酸化物層と接着できる材料のキャ
    ップ層を形成する工程と、 （ｂ）上記第１半導体基板の一方の面と平行に延びる相
    互接続パターンを残すように、上記キャップ層及び上記
    導電性相互接続層を上記第１半導体基板の一方の面を露
    出するまで選択的に除去する工程と、 （ｃ）上記第１半導体基板の露出された一方の面及び上
    記キャップ層の上に第１絶縁層を形成し、そして該第１
    絶縁層の上面が上記キャップ層の上面と同一面になるま
    で除去する工程と、 （ｄ）上記第１半導体基板の第１絶縁層及びキャップ層
    を、上記第２半導体基板の酸化物層に接着する工程と、 （ｅ）上記導電性相互接続層の上記上面と反対側の面の
    うちこれの一端に近い面に重なる上記第１半導体基板内
    に一つの半導体デバイスの動作領域を上記一端に近い面
    に接続して形成し、そして上記導電性相互接続層の上記
    上面と反対側の面のうちこれの他端に近い面に重なる上
    記第１半導体基板内に他の半導体デバイスの動作領域を
    上記他端に近い面に接続して形成する工程とを含む半導
    体装置の製造方法。
  11. 【請求項１１】上記一つの半導体デバイスの動作領域及
    び上記他の半導体デバイスの動作領域は、上記第１半導
    体基板の一方の面と反対側の他方の面から上記第１半導
    体基板内に形成されることを特徴とする請求項１０記載
    の半導体装置の製造方法。
  12. 【請求項１２】上記工程（ｄ）及び（ｅ）の間に、上記
    半導体デバイスの動作領域の深さに対応する厚さを残す
    ように、上記一方の面と反対側の面から上記第１半導体
    基板の厚さを減少する工程と、上記一つの半導体デバイ
    ス及び上記他方の半導体デバイスを分離する第２絶縁層
    を上記導電性相互接続層のうち上記一端に近い面及び上
    記他端に近い面の間の面に接して形成する工程とを含む
    ことを特徴とする請求項１０又は１１記載の半導体装置
    の製造方法。
  13. 【請求項１３】（ａ）第１半導体基板の一方の面に導電
    性相互接続層を形成する工程と、 （ｂ）上記第１半導体基板の一方の面と平行に延びる相
    互接続パターンを残すように、上記導電性相互接続層を
    上記第１半導体基板の一方の面を露出するまで選択的に
    除去する工程と、 （ｃ）上記第１半導体基板の露出された一方の面及び上
    記導電性相互接続層の上面に第１絶縁層を形成し、そし
    て該第１絶縁層の上面が上記導電性相互接続層の上面と
    同一面になるまで除去する工程と、 （ｄ）上記第１半導体基板の第１絶縁層及び導電性相互
    接続層を、第２半導体基板の酸化物層に接着する工程
    と、 （ｅ）上記導電性相互接続層の上記上面と反対側の面の
    うちこれの一端に近い面に重なる上記第１半導体基板内
    に一つの半導体デバイスの動作領域を上記一端に近い面
    に接続して形成し、そして上記導電性相互接続層の上記
    上面と反対側の面のうちこれの他端に近い面に重なる上
    記第１半導体基板内に他の半導体デバイスの動作領域を
    上記他端に近い面に接続して形成する工程とを含む半導
    体装置の製造方法。
  14. 【請求項１４】上記一つの半導体デバイスの動作領域及
    び上記他の半導体デバイスの動作領域は、上記第１半導
    体基板の一方の面と反対側の他方の面から上記第１半導
    体基板内に形成されることを特徴とする請求項１３記載
    の半導体装置の製造方法。
  15. 【請求項１５】上記工程（ｄ）及び（ｅ）の間に、上記
    半導体デバイスの動作領域の深さに対応する厚さを残す
    ように、上記一方の面と反対側の面から上記第１半導体
    基板の厚さを減少する工程と、上記一つの半導体デバイ
    ス及び上記他方の半導体デバイスを分離する第２絶縁層
    を上記導電性相互接続層のうち上記一端に近い面及び上
    記他端に近い面の間の面に接して形成する工程とを含む
    ことを特徴とする請求項１３又は１４記載の半導体装置
    の製造方法。
  16. 【請求項１６】（ａ）第１半導体基板と、 （ｂ）該第１半導体基板の下面に設けられ、そして所定
    の相互接続パターンで上記下面と平行に延びる導電性相
    互接続層と、 （ｃ）該導電性相互接続層の下面に設けられ、第２半導
    体基板の酸化物層と接着できる材料のキャップ層と、 （ｄ）上記第１半導体基板の下面のうち上記導電性相互
    接続層及び上記キャップ層が設けられていない部分に設
    けられ、上記導電性相互接続層及び上記キャップ層の厚
    さと同じ厚さを有する第１絶縁層と、 （ｅ）上記第１半導体基板の上記キャップ層及び上記第
    １絶縁層に接着された上記酸化物層を有する上記第２半
    導体基板と、 （ｆ）上記導電性相互接続層の上面のうちこれの一端に
    近い面に重なる上記第１半導体基板内に、該一端に近い
    面に接続して設けられた動作領域を有する一つの半導体
    デバイスと、 （ｇ）上記導電性相互接続層の上面のうちこれの他端に
    近い面に重なる上記第１半導体基板内に、該他端に近い
    面に接続して設けられた動作領域を有する他の半導体デ
    バイスとを有する半導体装置。
  17. 【請求項１７】上記導電性相互接続層は、高融点金属シ
    リサイドであることを特徴とする請求項１６記載の半導
    体装置。
  18. 【請求項１８】上記高融点金属シリサイドは、シリコン
    リッチ・タングステンシリサイドであることを特徴とす
    る請求項１７記載の半導体装置。
  19. 【請求項１９】上記キャップ層は、ポリシリコンである
    ことを特徴とする請求項１８記載の半導体装置。
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