JP2000323672A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明は、複数の記憶素子が配置される記憶
素子領域を備えた半導体集積回路に関し、製造コストを
増大することなく、電源線に十分な電流を供給すること
を目的とする。 【解決手段】 複数の記憶素子MCが配置される記憶素子
領域５と、記憶素子領域５上に形成可能な積層された複
数の金属配線層M1、M2、．．．を備え、記憶素子領域５
上には、最も記憶素子領域５側に位置する金属配線層M1
を使用して電源線６が形成されていることを特徴とす
る。
素子領域を備えた半導体集積回路に関し、製造コストを
増大することなく、電源線に十分な電流を供給すること
を目的とする。 【解決手段】 複数の記憶素子MCが配置される記憶素子
領域５と、記憶素子領域５上に形成可能な積層された複
数の金属配線層M1、M2、．．．を備え、記憶素子領域５
上には、最も記憶素子領域５側に位置する金属配線層M1
を使用して電源線６が形成されていることを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係り、特に、複数の記憶素子が配置される記憶素子領域
を備えた半導体集積回路に関する。
係り、特に、複数の記憶素子が配置される記憶素子領域
を備えた半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路を構成する素子は、半導
体製造技術の発達により微細化の一途をたどっている。
半導体集積回路は、素子の微細化により同じチップサイ
ズであれば高集積化が可能になり、同じ集積度であれば
チップサイズの低減が可能になる。例えば、半導体メモ
リでは、素子の微細化により、記憶容量のより大きい製
品が開発され、あるいは、記憶容量が同一でチップサイ
ズを低減した製品が開発されている。
体製造技術の発達により微細化の一途をたどっている。
半導体集積回路は、素子の微細化により同じチップサイ
ズであれば高集積化が可能になり、同じ集積度であれば
チップサイズの低減が可能になる。例えば、半導体メモ
リでは、素子の微細化により、記憶容量のより大きい製
品が開発され、あるいは、記憶容量が同一でチップサイ
ズを低減した製品が開発されている。
【０００３】近時、DRAM等の半導体メモリでは、大容量
化とともに高性能化の要求が強くなってきている。この
ため、例えば、素子の微細化によりチップサイズを低減
する際に、所定の回路を高速化し、アクセス時間を向上
することが行われている。回路を高速化する場合、その
回路に供給される電流量を増大することが必要である。
電流量を増大した際に、電圧降下を少なくし、かつ電流
密度を規格内にするために、その回路に接続されている
電源線の幅を大きくし、配線抵抗を下げる必要がある。
ところが、個々の素子は微細化されるため、元の電源線
の幅を単純に広げただけでは、レイアウトサイズが電源
線に依存して大きくなってしまう。すなわち、素子の配
置されない無駄な領域ができてしまい、チップサイズの
低減効率が低下する。
化とともに高性能化の要求が強くなってきている。この
ため、例えば、素子の微細化によりチップサイズを低減
する際に、所定の回路を高速化し、アクセス時間を向上
することが行われている。回路を高速化する場合、その
回路に供給される電流量を増大することが必要である。
電流量を増大した際に、電圧降下を少なくし、かつ電流
密度を規格内にするために、その回路に接続されている
電源線の幅を大きくし、配線抵抗を下げる必要がある。
ところが、個々の素子は微細化されるため、元の電源線
の幅を単純に広げただけでは、レイアウトサイズが電源
線に依存して大きくなってしまう。すなわち、素子の配
置されない無駄な領域ができてしまい、チップサイズの
低減効率が低下する。
【０００４】従来、このような問題を解決するため、配
線層の空いている領域を使用して、電源線を網目状に形
成し、配線抵抗を下げ、所定の電流量を確保する工夫が
されている。なお、回路に供給される電流量を増大する
ためには、その回路の電源電圧を高くすることでも可能
である。ところが、その回路専用の電源電圧が必要にな
る場合には、電圧の異なる複数の電源線をチップ内に配
線しなくてはならず、各電源線の配線幅が細くなってし
まう。このため、電圧降下が大きくなり、あるいは電流
密度が規格を満足しないおそれがある。
線層の空いている領域を使用して、電源線を網目状に形
成し、配線抵抗を下げ、所定の電流量を確保する工夫が
されている。なお、回路に供給される電流量を増大する
ためには、その回路の電源電圧を高くすることでも可能
である。ところが、その回路専用の電源電圧が必要にな
る場合には、電圧の異なる複数の電源線をチップ内に配
線しなくてはならず、各電源線の配線幅が細くなってし
まう。このため、電圧降下が大きくなり、あるいは電流
密度が規格を満足しないおそれがある。
【０００５】図５は、電源線を網目状に構成したDRAMの
メモリコア部の一部を示している。このDRAMの半導体製
造プロセスは、配線層として、半導体基板に近い順に第
１ポリサイド配線層、第２ポリサイド配線層、第１金属
配線層（図の１点鎖線）、および第２金属配線層（図の
破線）を備えている。メモリコア部１には、四角状のメ
モリセルアレイ２が配置されている。メモリセルアレイ
２は、縦横に配置される複数のメモリセルMCから構成さ
れている。メモリセルアレイ２の周囲には、複数のセン
スアンプを有するセンスアンプ列３と、複数の副ワード
デコーダを有する副ワードデコーダ列４とが、それぞれ
横方向と縦方向に沿って配置されている。
メモリコア部の一部を示している。このDRAMの半導体製
造プロセスは、配線層として、半導体基板に近い順に第
１ポリサイド配線層、第２ポリサイド配線層、第１金属
配線層（図の１点鎖線）、および第２金属配線層（図の
破線）を備えている。メモリコア部１には、四角状のメ
モリセルアレイ２が配置されている。メモリセルアレイ
２は、縦横に配置される複数のメモリセルMCから構成さ
れている。メモリセルアレイ２の周囲には、複数のセン
スアンプを有するセンスアンプ列３と、複数の副ワード
デコーダを有する副ワードデコーダ列４とが、それぞれ
横方向と縦方向に沿って配置されている。
【０００６】メモリセルアレイ２および副ワードデコー
ダ列４には、横方向に沿って複数の主ワード線MWLが、
第１金属配線層を使用して形成されている。各センスア
ンプ列３には、横方向に沿って、内部電源線VIIおよび
接地線VSSが、第１金属配線層を使用して形成されてい
る。ここで、内部電源線VIIおよび接地線VSSは、電源線
の一種である。副ワードデコーダ列４およびメモリセル
アレイ２には、縦方向に沿って内部電源線VIIおよび接
地線VSSが、第２金属配線層を使用して形成されてい
る。第１金属配線層で形成された内部電源線VIIは、メ
モリセルアレイ２の外側に位置するスルーホールTHを介
して、第２金属配線層で形成された内部電源線VIIに接
続されている。同様に、第１金属配線層で形成された接
地線VSSは、メモリセルアレイ２の外側に位置するスル
ーホールTHを介して、第２金属配線層で形成された接地
線VSSに接続されている。このようにして、内部電源線V
IIおよび接地線VSSが、網目状に形成されている。
ダ列４には、横方向に沿って複数の主ワード線MWLが、
第１金属配線層を使用して形成されている。各センスア
ンプ列３には、横方向に沿って、内部電源線VIIおよび
接地線VSSが、第１金属配線層を使用して形成されてい
る。ここで、内部電源線VIIおよび接地線VSSは、電源線
の一種である。副ワードデコーダ列４およびメモリセル
アレイ２には、縦方向に沿って内部電源線VIIおよび接
地線VSSが、第２金属配線層を使用して形成されてい
る。第１金属配線層で形成された内部電源線VIIは、メ
モリセルアレイ２の外側に位置するスルーホールTHを介
して、第２金属配線層で形成された内部電源線VIIに接
続されている。同様に、第１金属配線層で形成された接
地線VSSは、メモリセルアレイ２の外側に位置するスル
ーホールTHを介して、第２金属配線層で形成された接地
線VSSに接続されている。このようにして、内部電源線V
IIおよび接地線VSSが、網目状に形成されている。
【０００７】このDRAMでは、ワード線は、階層化されて
おり、主ワード線MWLと副ワード線SWLとを有している。
副ワード線SWLは、第１ポリサイド配線層を使用して主
ワード線MWLに沿って形成されており、１本の主ワード
線MWLに対して４本が配線されている。副ワード線SWL
は、副ワードデコーダ４からメモリセルアレイ２に向け
て配線されている。また、メモリセルアレイ２には、主
ワード線MWLに直交して、複数のビット線BLが、第２ポ
リサイド配線層を使用して配線されている。
おり、主ワード線MWLと副ワード線SWLとを有している。
副ワード線SWLは、第１ポリサイド配線層を使用して主
ワード線MWLに沿って形成されており、１本の主ワード
線MWLに対して４本が配線されている。副ワード線SWL
は、副ワードデコーダ４からメモリセルアレイ２に向け
て配線されている。また、メモリセルアレイ２には、主
ワード線MWLに直交して、複数のビット線BLが、第２ポ
リサイド配線層を使用して配線されている。
【０００８】なお、従来、４メガ〜１６メガビットDRAM
等では、各ワード線は、第１ポリサイド配線層と第１金
属配線層とを使用し、上下に並列して構成されていた。
しかし、素子の微細化により、第１金属配線層のワード
線を、第１ポリサイド配線層のワード線と同じ間隔で形
成することが困難になってきた。具体的には、耐エレク
トロマイグレーション特性を満足する配線幅を確保し
て、且つ配線間距離を空けることが困難になってきた。
このため、上述したように、ワード線を、主ワード線MW
Lと副ワード線SWLとに階層化し、メモリセル上には、第
１ポリサイド配線で形成された副ワード線SWLのみが形
成されるようになってきた。
等では、各ワード線は、第１ポリサイド配線層と第１金
属配線層とを使用し、上下に並列して構成されていた。
しかし、素子の微細化により、第１金属配線層のワード
線を、第１ポリサイド配線層のワード線と同じ間隔で形
成することが困難になってきた。具体的には、耐エレク
トロマイグレーション特性を満足する配線幅を確保し
て、且つ配線間距離を空けることが困難になってきた。
このため、上述したように、ワード線を、主ワード線MW
Lと副ワード線SWLとに階層化し、メモリセル上には、第
１ポリサイド配線で形成された副ワード線SWLのみが形
成されるようになってきた。
【０００９】
【発明が解決しようとする課題】ところで、近時、チッ
プサイズをさらに低減するために、センスアンプの数を
減らして、１本のビット線BLに多くのメモリセルMCを接
続することが行われている。同様に、副ワードデコーダ
４の数を減らして、１本の副ワード線SWLに多くのメモ
リセルMCを接続することが行われている。副ワードデコ
ーダ、センスアンプは、メモリセルMCに次いでチップ内
に数多く配置される回路である。このため、これ等回路
の占める面積を減らすことよるチップサイズの低減効果
は大きい。
プサイズをさらに低減するために、センスアンプの数を
減らして、１本のビット線BLに多くのメモリセルMCを接
続することが行われている。同様に、副ワードデコーダ
４の数を減らして、１本の副ワード線SWLに多くのメモ
リセルMCを接続することが行われている。副ワードデコ
ーダ、センスアンプは、メモリセルMCに次いでチップ内
に数多く配置される回路である。このため、これ等回路
の占める面積を減らすことよるチップサイズの低減効果
は大きい。
【００１０】しかしながら、センスアンプ列３あるいは
副ワードデコーダ列４を小さくすることで、メモリコア
部１に配線される内部電源線VII、接地線VSS等の電源線
の配線幅が狭くなる傾向にある。この結果、図５に示し
た内部電源線VII、接地線VSSを網目状に構成した場合に
も、必要な電流量を確保できないという問題が生じてき
た。
副ワードデコーダ列４を小さくすることで、メモリコア
部１に配線される内部電源線VII、接地線VSS等の電源線
の配線幅が狭くなる傾向にある。この結果、図５に示し
た内部電源線VII、接地線VSSを網目状に構成した場合に
も、必要な電流量を確保できないという問題が生じてき
た。
【００１１】電源線の電流量を確保するためには、金属
配線層を厚くし、シート抵抗を下げることでも可能であ
る。しかし、金属配線層を厚くした場合には、チップの
断面方向の段差が大きくなり、歩留を下げる要因にな
る。なお、金属配線層を厚くすることで配線間容量が増
加するので、ＣＲ時定数として逆効果になる（配線遅延
が増大する）こともある。
配線層を厚くし、シート抵抗を下げることでも可能であ
る。しかし、金属配線層を厚くした場合には、チップの
断面方向の段差が大きくなり、歩留を下げる要因にな
る。なお、金属配線層を厚くすることで配線間容量が増
加するので、ＣＲ時定数として逆効果になる（配線遅延
が増大する）こともある。
【００１２】また、電流量を確保するためには、金属配
線層を２層構造から３層構造にすることでも可能であ
る。しかし、金属配線層を２層構造から３層構造にした
場合には、製造工程が増え、製造コストが大幅に増大
し、歩留が低下する。本発明は、かかる従来の問題点を
解決するためになされたもので、製造コストを増大する
ことなく、電源線に十分な電流を供給することができる
半導体集積回路を提供することを目的とする。
線層を２層構造から３層構造にすることでも可能であ
る。しかし、金属配線層を２層構造から３層構造にした
場合には、製造工程が増え、製造コストが大幅に増大
し、歩留が低下する。本発明は、かかる従来の問題点を
解決するためになされたもので、製造コストを増大する
ことなく、電源線に十分な電流を供給することができる
半導体集積回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】図１は、請求項１ないし
請求項５の発明の基本原理を示すブロック図である。請
求項１の半導体集積回路では、複数の記憶素子MCが配置
される記憶素子領域５上に、最も記憶素子領域５側に位
置する金属配線層M1を使用して電源線６が形成されてい
る。記憶素子領域５上に、上層の金属配線層M2だけでな
く、金属配線層M1を使用して電源線６が配線されるた
め、電源線６の配線抵抗が下がり、電源線６に十分な電
流を供給することが可能になる。したがって、電源線６
を介して電流が供給される回路を高速動作することが可
能になる。特に、記憶素子領域５の周辺に配置される回
路の高速化に有効である。
請求項５の発明の基本原理を示すブロック図である。請
求項１の半導体集積回路では、複数の記憶素子MCが配置
される記憶素子領域５上に、最も記憶素子領域５側に位
置する金属配線層M1を使用して電源線６が形成されてい
る。記憶素子領域５上に、上層の金属配線層M2だけでな
く、金属配線層M1を使用して電源線６が配線されるた
め、電源線６の配線抵抗が下がり、電源線６に十分な電
流を供給することが可能になる。したがって、電源線６
を介して電流が供給される回路を高速動作することが可
能になる。特に、記憶素子領域５の周辺に配置される回
路の高速化に有効である。
【００１４】請求項２の半導体集積回路では、金属配線
層M1を使用して形成された電源線６は、金属配線層M1よ
り上層の金属配線層M2を使用して形成された電源線６
に、記憶素子領域５上で接続されている。このため、従
来に比べ電源線６の網目構造をさらに高密度にすること
が可能になる。請求項３の半導体集積回路では、記憶素
子領域５上に電源線６とは別種の配線７が、電源線６と
同一の金属配線層M1を使用して複数本形成されている。
電源線６は、これ等別種の配線７の間に形成されてい
る。このため、別種の配線７の間の空いている領域に電
源線６を配線することで、チップサイズを増大すること
なく、新たに電源線６を確保することが可能になる。こ
の結果、製造コストの増大が防止される。
層M1を使用して形成された電源線６は、金属配線層M1よ
り上層の金属配線層M2を使用して形成された電源線６
に、記憶素子領域５上で接続されている。このため、従
来に比べ電源線６の網目構造をさらに高密度にすること
が可能になる。請求項３の半導体集積回路では、記憶素
子領域５上に電源線６とは別種の配線７が、電源線６と
同一の金属配線層M1を使用して複数本形成されている。
電源線６は、これ等別種の配線７の間に形成されてい
る。このため、別種の配線７の間の空いている領域に電
源線６を配線することで、チップサイズを増大すること
なく、新たに電源線６を確保することが可能になる。こ
の結果、製造コストの増大が防止される。
【００１５】請求項４の半導体集積回路では、記憶素子
領域５上に、金属配線層M1を使用して複数本の電源線６
が形成されている。このため、電源線６の配線抵抗をさ
らに低減することが可能になる。請求項５の半導体集積
回路では、記憶素子領域５上において、互いに隣接する
別種の配線７は、配線間隔を変化させて形成されてい
る。電源線６は、別種の配線７の配線間隔の広い領域Ａ
に形成されている。配線間隔の広い領域Ａに電源線６が
形成されるため、電源線６の配線幅を広くすることが可
能になり、配線抵抗がより低くなる。また、電源線６と
別種の配線７との配線間隔に余裕ができ、製造工程中ま
たはチップの動作中における短絡不良の不良率が低減さ
れる。
領域５上に、金属配線層M1を使用して複数本の電源線６
が形成されている。このため、電源線６の配線抵抗をさ
らに低減することが可能になる。請求項５の半導体集積
回路では、記憶素子領域５上において、互いに隣接する
別種の配線７は、配線間隔を変化させて形成されてい
る。電源線６は、別種の配線７の配線間隔の広い領域Ａ
に形成されている。配線間隔の広い領域Ａに電源線６が
形成されるため、電源線６の配線幅を広くすることが可
能になり、配線抵抗がより低くなる。また、電源線６と
別種の配線７との配線間隔に余裕ができ、製造工程中ま
たはチップの動作中における短絡不良の不良率が低減さ
れる。
【００１６】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図２は、本発明の半導体集積回路の一
実施形態の全体構成を示している。この実施形態は、請
求項１ないし請求項５に対応する。この実施形態の半導
体集積回路は、シリコン基板上にDRAM１１として形成さ
れている。このDRAM１１は、例えば、同一の記憶容量を
有する前世代のDRAMのチップサイズを低減するために開
発されたものである。このDRAM１１に採用された半導体
製造プロセスは、後述する図３および図４に示すよう
に、第１ポリサイド配線層P1、第２ポリサイド配線層P
2、第１金属配線層M1、および第２金属配線層M2の４つ
の積層された配線層を備えている。
用いて説明する。図２は、本発明の半導体集積回路の一
実施形態の全体構成を示している。この実施形態は、請
求項１ないし請求項５に対応する。この実施形態の半導
体集積回路は、シリコン基板上にDRAM１１として形成さ
れている。このDRAM１１は、例えば、同一の記憶容量を
有する前世代のDRAMのチップサイズを低減するために開
発されたものである。このDRAM１１に採用された半導体
製造プロセスは、後述する図３および図４に示すよう
に、第１ポリサイド配線層P1、第２ポリサイド配線層P
2、第１金属配線層M1、および第２金属配線層M2の４つ
の積層された配線層を備えている。
【００１７】第１および第２ポリサイド配線層P1、P2
は、多結晶Si上に耐熱性金属珪化物を被着した２層膜で
構成されている。第１ポリサイド配線層P1は、ゲート電
極に使用される最も基板に近い配線層である。第２ポリ
サイド配線層P2は、第１ポリサイド配線層P1の上側に配
置される配線層である。第１および第２金属配線層M1、
M2は、AlSi合金を上下からTiNで挟んだ３層膜で構成さ
れている。第１および第２金属配線層M1、M2は、第２ポ
リサイド配線層P2の上側に順次配置される配線層であ
る。第１金属配線層M1は、最もシリコン基板側に位置す
る金属配線層である。第２金属配線層M2は、第１金属配
線層M1の上層に位置する金属配線層である。第１および
第２金属配線層M1、M2は、第１および第２ポリサイド配
線層P1、P2に比べ抵抗が低い。このため、一般に、電流
を多く流す配線には、第１および第２金属配線層M1、M2
が多く使用されている。
は、多結晶Si上に耐熱性金属珪化物を被着した２層膜で
構成されている。第１ポリサイド配線層P1は、ゲート電
極に使用される最も基板に近い配線層である。第２ポリ
サイド配線層P2は、第１ポリサイド配線層P1の上側に配
置される配線層である。第１および第２金属配線層M1、
M2は、AlSi合金を上下からTiNで挟んだ３層膜で構成さ
れている。第１および第２金属配線層M1、M2は、第２ポ
リサイド配線層P2の上側に順次配置される配線層であ
る。第１金属配線層M1は、最もシリコン基板側に位置す
る金属配線層である。第２金属配線層M2は、第１金属配
線層M1の上層に位置する金属配線層である。第１および
第２金属配線層M1、M2は、第１および第２ポリサイド配
線層P1、P2に比べ抵抗が低い。このため、一般に、電流
を多く流す配線には、第１および第２金属配線層M1、M2
が多く使用されている。
【００１８】図２に示すように、DRAM１１は、４つのメ
モリコア部１３を有している。各メモリコア部１３の間
には、周辺回路部１５が十字状に形成されている。周辺
回路部１５には、図示しないパッド、入出力バッファ、
制御回路等が配置されている。メモリコア部１３には、
四角状のメモリセルアレイ１７が複数配置されている。
メモリセルアレイ１７は、縦横に配置される複数のメモ
リセルMCから構成されている。メモリセルアレイ１７
は、記憶素子領域に対応し、メモリセルMCは記憶素子に
対応する。メモリセルアレイ１７の上下には、複数のセ
ンスアンプを有するセンスアンプ列１９が横方向に沿っ
て配置されている。メモリセルアレイ１７の左右には、
複数の副ワードデコーダを有する副ワードデコーダ列２
１が縦方向に沿って配置されている。
モリコア部１３を有している。各メモリコア部１３の間
には、周辺回路部１５が十字状に形成されている。周辺
回路部１５には、図示しないパッド、入出力バッファ、
制御回路等が配置されている。メモリコア部１３には、
四角状のメモリセルアレイ１７が複数配置されている。
メモリセルアレイ１７は、縦横に配置される複数のメモ
リセルMCから構成されている。メモリセルアレイ１７
は、記憶素子領域に対応し、メモリセルMCは記憶素子に
対応する。メモリセルアレイ１７の上下には、複数のセ
ンスアンプを有するセンスアンプ列１９が横方向に沿っ
て配置されている。メモリセルアレイ１７の左右には、
複数の副ワードデコーダを有する副ワードデコーダ列２
１が縦方向に沿って配置されている。
【００１９】メモリコア部１３の下側（または上側）に
位置する周辺回路部１５側には、入出力データを増幅す
る複数のセカンドアンプを有するセカンドアンプ列２３
が横方向に沿って配置されている。メモリコア部１３の
左側（または右側）に位置する周辺回路部１５側には、
複数の主ワードデコーダを有する主ワードデコーダ列２
５が縦方向に沿って配置されている。メモリコア部１３
の上側（または下側）に位置するチップの外周側には、
複数の列デコーダを有する列デコーダ列２７が横方向に
沿って配置されている。
位置する周辺回路部１５側には、入出力データを増幅す
る複数のセカンドアンプを有するセカンドアンプ列２３
が横方向に沿って配置されている。メモリコア部１３の
左側（または右側）に位置する周辺回路部１５側には、
複数の主ワードデコーダを有する主ワードデコーダ列２
５が縦方向に沿って配置されている。メモリコア部１３
の上側（または下側）に位置するチップの外周側には、
複数の列デコーダを有する列デコーダ列２７が横方向に
沿って配置されている。
【００２０】図３は、メモリコア部１３における第１金
属配線層M1および第２金属配線層M2を使用した配線の概
要を示している。この実施形態では、第１金属配線層M1
は、図の横方向に沿って形成される配線（図の１点鎖
線）に使用され、第２金属配線層M2は、図の縦方向に沿
って形成される配線（図の破線）に使用されている。メ
モリセルアレイ１７および副ワードデコーダ列２１に
は、横方向に沿って複数の主ワード線MWLが、第１金属
配線層M1を使用して形成されている。主ワード線MWL
は、請求項３の別種の配線に対応する。隣接する２本の
主ワード線MWLは、メモリセルアレイ１７の両側で、互
いに離れる方向または互いに近接する方向に階段状に折
り曲げられている。そして、メモリセルアレイ１７上に
は、隣接する主ワード線MWLの配線間隔が広い領域Ａが
形成されている。
属配線層M1および第２金属配線層M2を使用した配線の概
要を示している。この実施形態では、第１金属配線層M1
は、図の横方向に沿って形成される配線（図の１点鎖
線）に使用され、第２金属配線層M2は、図の縦方向に沿
って形成される配線（図の破線）に使用されている。メ
モリセルアレイ１７および副ワードデコーダ列２１に
は、横方向に沿って複数の主ワード線MWLが、第１金属
配線層M1を使用して形成されている。主ワード線MWL
は、請求項３の別種の配線に対応する。隣接する２本の
主ワード線MWLは、メモリセルアレイ１７の両側で、互
いに離れる方向または互いに近接する方向に階段状に折
り曲げられている。そして、メモリセルアレイ１７上に
は、隣接する主ワード線MWLの配線間隔が広い領域Ａが
形成されている。
【００２１】各領域Ａには、接地線VSSが、第１金属配
線層M1を使用して主ワード線MWLと平行に形成されてい
る。これ等接地線VSSは、主ワード線MWLの間隔が広いメ
モリセルアレイ１７の中央寄りでは、配線幅を広くして
形成されている。また、センスアンプ列１９には、横方
向に沿って内部電源線VIIおよび接地線VSSが、第１金属
配線層M1を使用して形成されている。ここで、内部電源
線VIIおよび接地線VSSは、電源線の一種である。この実
施形態では、メモリコア部１３内に配線された内部電源
線VIIおよび接地線VSSは、主にセンスアンプを駆動する
ための電源として使用されている。
線層M1を使用して主ワード線MWLと平行に形成されてい
る。これ等接地線VSSは、主ワード線MWLの間隔が広いメ
モリセルアレイ１７の中央寄りでは、配線幅を広くして
形成されている。また、センスアンプ列１９には、横方
向に沿って内部電源線VIIおよび接地線VSSが、第１金属
配線層M1を使用して形成されている。ここで、内部電源
線VIIおよび接地線VSSは、電源線の一種である。この実
施形態では、メモリコア部１３内に配線された内部電源
線VIIおよび接地線VSSは、主にセンスアンプを駆動する
ための電源として使用されている。
【００２２】メモリセルアレイ１７およびセンスアンプ
列１９には、縦方向に沿って内部電源線VIIおよび接地
線VSSが、第２金属配線層M2を使用して形成されてい
る。第１金属配線層M1を使用してメモリセルアレイ１７
上に形成された接地線VSSは、メモリセルアレイ１７内
に位置するスルーホールTHを介して、第２金属配線層M2
で形成された接地線VSSに接続されている。第１金属配
線層M1で形成された接地線VSSのうち配線幅の広い部分
は、２つのスルーホールTHを介して、第２金属配線層M2
で形成された接地線VSSに接続されている。第１金属配
線層M1を使用してセンスアンプ列１９に形成された内部
電源線VIIは、メモリセルアレイ２の外側に位置するス
ルーホールTHを介して、第２金属配線層M2で形成された
内部電源線VIIに接続されている。同様に、第１金属配
線層M1を使用してセンスアンプ列１９に形成された接地
線VSSは、メモリセルアレイ２の外側に位置するスルー
ホールTHを介して、第２金属配線層で形成された接地線
VSSに接続されている。
列１９には、縦方向に沿って内部電源線VIIおよび接地
線VSSが、第２金属配線層M2を使用して形成されてい
る。第１金属配線層M1を使用してメモリセルアレイ１７
上に形成された接地線VSSは、メモリセルアレイ１７内
に位置するスルーホールTHを介して、第２金属配線層M2
で形成された接地線VSSに接続されている。第１金属配
線層M1で形成された接地線VSSのうち配線幅の広い部分
は、２つのスルーホールTHを介して、第２金属配線層M2
で形成された接地線VSSに接続されている。第１金属配
線層M1を使用してセンスアンプ列１９に形成された内部
電源線VIIは、メモリセルアレイ２の外側に位置するス
ルーホールTHを介して、第２金属配線層M2で形成された
内部電源線VIIに接続されている。同様に、第１金属配
線層M1を使用してセンスアンプ列１９に形成された接地
線VSSは、メモリセルアレイ２の外側に位置するスルー
ホールTHを介して、第２金属配線層で形成された接地線
VSSに接続されている。
【００２３】このようにして内部電源線VIIおよび接地
線VSSは、、メモリコア部１３内で網目状に形成されて
いる。特に、接地線VSSは、メモリセルアレイ１７内で
も網目状に形成されており、配線抵抗がより低くされて
いる。これは、例えば、チップサイズの縮小前の前世代
のDRAMにおいて、センスアンプの増幅動作時に、ビット
線BL（または/BL）の低電圧側への電圧変化の速度が、
高電圧側への電圧変化の速度に比べ遅かったことの対策
として行われている。
線VSSは、、メモリコア部１３内で網目状に形成されて
いる。特に、接地線VSSは、メモリセルアレイ１７内で
も網目状に形成されており、配線抵抗がより低くされて
いる。これは、例えば、チップサイズの縮小前の前世代
のDRAMにおいて、センスアンプの増幅動作時に、ビット
線BL（または/BL）の低電圧側への電圧変化の速度が、
高電圧側への電圧変化の速度に比べ遅かったことの対策
として行われている。
【００２４】図４は、図３の破線枠Ｂで示した領域にお
ける配線のレイアウトの詳細を示している。本実施形態
のDRAM１１では、ワード線は階層化され、主ワード線MW
Lと副ワード線SWLとを有している。副ワード線SWLは、
第１ポリサイド配線層P1を使用して主ワード線MWLに沿
って形成されている。副ワード線SWLは、副ワードデコ
ーダ列２１内で、コンタクトCNTを介して所定の拡散層
に接続されており、副ワードデコーダ列２１からメモリ
セルアレイ１７に向けて配線されている。図中、メモリ
セルアレイ１７の左端でとぎれている副ワード線SWL
は、右側の副ワードデコーダ列２１からメモリセルアレ
イ１７に向けて配線されたものである。副ワード線SWL
は、１本の主ワード線MWLに対して４本が配線されてい
る。
ける配線のレイアウトの詳細を示している。本実施形態
のDRAM１１では、ワード線は階層化され、主ワード線MW
Lと副ワード線SWLとを有している。副ワード線SWLは、
第１ポリサイド配線層P1を使用して主ワード線MWLに沿
って形成されている。副ワード線SWLは、副ワードデコ
ーダ列２１内で、コンタクトCNTを介して所定の拡散層
に接続されており、副ワードデコーダ列２１からメモリ
セルアレイ１７に向けて配線されている。図中、メモリ
セルアレイ１７の左端でとぎれている副ワード線SWL
は、右側の副ワードデコーダ列２１からメモリセルアレ
イ１７に向けて配線されたものである。副ワード線SWL
は、１本の主ワード線MWLに対して４本が配線されてい
る。
【００２５】メモリセルアレイ１７には、副ワード線SW
Lに直交して、複数のビット線BL、/BLが、第２ポリサイ
ド配線層P2を使用して配線されている。ビット線BL、/B
Lは、相補型のビット線である。例えば、メモリセルMC
からのデータの読み出し動作が、ビット線BLを使用して
行われるときには、ビット線/BLは、参照電圧を与える
信号線として使用される。図中、斜線で示した部分がメ
モリセルMCの１ビットに対応している。
Lに直交して、複数のビット線BL、/BLが、第２ポリサイ
ド配線層P2を使用して配線されている。ビット線BL、/B
Lは、相補型のビット線である。例えば、メモリセルMC
からのデータの読み出し動作が、ビット線BLを使用して
行われるときには、ビット線/BLは、参照電圧を与える
信号線として使用される。図中、斜線で示した部分がメ
モリセルMCの１ビットに対応している。
【００２６】メモリセルアレイ１７には、第２金属配線
層M2で形成された接地線VSSと平行に、信号線SIG、シー
ルド用の接地線SVSS、列選択線CSEL等が、第２金属配線
層M2で形成されている。なお、化学的機械研磨（CMP）
技術等により層間絶縁膜が厚くなる傾向にある。このた
め、メモリセルMC上に形成されるスルーホールTHによっ
て、メモリセルMCの信頼度等が低下することはない。
層M2で形成された接地線VSSと平行に、信号線SIG、シー
ルド用の接地線SVSS、列選択線CSEL等が、第２金属配線
層M2で形成されている。なお、化学的機械研磨（CMP）
技術等により層間絶縁膜が厚くなる傾向にある。このた
め、メモリセルMC上に形成されるスルーホールTHによっ
て、メモリセルMCの信頼度等が低下することはない。
【００２７】上述した半導体集積回路では、メモリセル
MCへのデータの読み出し動作および書き込み動作の際
に、網目状に構成された接地線VSS、内部電源線VIIを介
して、センスアンプに駆動用の電流が供給される。この
とき、接地線VSSおよび内部電源線VIIの配線抵抗が低い
ため、センスアンプに十分な電流が供給される。したが
って、センスアンプの増幅動作時の電圧降下は少なく、
ビット線は確実に所定の電圧になる。特に、前世代のDR
AMで問題のあった接地線VSSについては、メモリセルア
レイ１７上でも網目状に構成されているため、配線抵抗
がより低減されている。したがって、センスアンプの増
幅動作が高速に行われ、アクセス時間が短縮される。
MCへのデータの読み出し動作および書き込み動作の際
に、網目状に構成された接地線VSS、内部電源線VIIを介
して、センスアンプに駆動用の電流が供給される。この
とき、接地線VSSおよび内部電源線VIIの配線抵抗が低い
ため、センスアンプに十分な電流が供給される。したが
って、センスアンプの増幅動作時の電圧降下は少なく、
ビット線は確実に所定の電圧になる。特に、前世代のDR
AMで問題のあった接地線VSSについては、メモリセルア
レイ１７上でも網目状に構成されているため、配線抵抗
がより低減されている。したがって、センスアンプの増
幅動作が高速に行われ、アクセス時間が短縮される。
【００２８】以上のように構成された半導体集積回路で
は、メモリセルアレイ１７上に、上層の第２金属配線層
M2だけでなく、最も下層の第１金属配線層M1を使用して
接地線VSSを形成した。このため、センスアンプを駆動
する接地線VSSの配線抵抗を下げることができ、電圧降
下を低減することができる。したがって、センスアンプ
を確実かつ高速に動作させることができる。
は、メモリセルアレイ１７上に、上層の第２金属配線層
M2だけでなく、最も下層の第１金属配線層M1を使用して
接地線VSSを形成した。このため、センスアンプを駆動
する接地線VSSの配線抵抗を下げることができ、電圧降
下を低減することができる。したがって、センスアンプ
を確実かつ高速に動作させることができる。
【００２９】第１金属配線層M1を使用して形成した接地
線VSSを、メモリセルアレイ１７上に位置するスルーホ
ールTCを介して、第１金属配線層M1より上層の第２金属
配線層M2を使用して形成された接地線VSSに接続した。
このため、従来に比べ接地線VSSの網目構造をさらに高
密度にすることができ、配線抵抗を低減することができ
る。メモリセルアレイ１７上に形成される主ワード線MW
Lの間に第１金属配線層M1を使用して接地線VSSを形成し
た。このため、チップサイズを増大することなく、新た
に電源線を確保することができ、製造コストが増大する
ことを防止できる。
線VSSを、メモリセルアレイ１７上に位置するスルーホ
ールTCを介して、第１金属配線層M1より上層の第２金属
配線層M2を使用して形成された接地線VSSに接続した。
このため、従来に比べ接地線VSSの網目構造をさらに高
密度にすることができ、配線抵抗を低減することができ
る。メモリセルアレイ１７上に形成される主ワード線MW
Lの間に第１金属配線層M1を使用して接地線VSSを形成し
た。このため、チップサイズを増大することなく、新た
に電源線を確保することができ、製造コストが増大する
ことを防止できる。
【００３０】メモリセルアレイ１７上に、第１金属配線
層M1を使用して複数の接地線VSSを形成した。このた
め、接地線VSSの配線抵抗をさらに低減することができ
る。隣接する２本の主ワード線MWLを互いに離れる方向
または互いに近接する方向に折り曲げて、メモリセルア
レイ１７上に主ワード線MWLの間隔の広い領域Ａを形成
し、この領域Ａに第１金属配線層M1を使用して接地線VS
Sを形成した。このため、接地線VSSの配線幅を広くする
ことができ、配線抵抗をより低減することができる。ま
た、接地線VSSと主ワード線MWLとの配線間隔に余裕がで
きるため、製造工程中またはチップの動作中における短
絡不良の不良率を低減することができる。
層M1を使用して複数の接地線VSSを形成した。このた
め、接地線VSSの配線抵抗をさらに低減することができ
る。隣接する２本の主ワード線MWLを互いに離れる方向
または互いに近接する方向に折り曲げて、メモリセルア
レイ１７上に主ワード線MWLの間隔の広い領域Ａを形成
し、この領域Ａに第１金属配線層M1を使用して接地線VS
Sを形成した。このため、接地線VSSの配線幅を広くする
ことができ、配線抵抗をより低減することができる。ま
た、接地線VSSと主ワード線MWLとの配線間隔に余裕がで
きるため、製造工程中またはチップの動作中における短
絡不良の不良率を低減することができる。
【００３１】上述した実施形態では、本発明の半導体集
積回路を、シリコン基板上にDRAM１１として形成した例
について述べた。しかしながら、本発明はかかる実施形
態に限定されるものではない。例えば、DRAM等のメモリ
が搭載されるシステムLSIとして形成し、このメモリ部
分に本発明を適用してもよい。上述した実施形態では、
メモリセル１７内に、第１金属配線層M1を使用して接地
線VSSを形成した例について述べた。しかしながら、本
発明はかかる実施形態に限定されるものではない。例え
ば、内部電源線VIIを形成しても良く、他の電源線（昇
圧された電源線等）を形成してもよい。
積回路を、シリコン基板上にDRAM１１として形成した例
について述べた。しかしながら、本発明はかかる実施形
態に限定されるものではない。例えば、DRAM等のメモリ
が搭載されるシステムLSIとして形成し、このメモリ部
分に本発明を適用してもよい。上述した実施形態では、
メモリセル１７内に、第１金属配線層M1を使用して接地
線VSSを形成した例について述べた。しかしながら、本
発明はかかる実施形態に限定されるものではない。例え
ば、内部電源線VIIを形成しても良く、他の電源線（昇
圧された電源線等）を形成してもよい。
【００３２】上述した実施形態では、隣接する２本の主
ワード線MWLを互いに離れる方向または互いに近接する
方向に折り曲げて、メモリセルアレイ１７上に主ワード
線MWLの間隔の広い領域Ａを形成した例について述べ
た。しかしながら、本発明はかかる実施形態に限定され
るものではない。例えば、隣接する３本以上の主ワード
線MWLを折り曲げて、より広い領域Ａを形成してもよ
い。この場合には、領域Ａに、より広い配線幅の接地線
VSSを形成することができる。
ワード線MWLを互いに離れる方向または互いに近接する
方向に折り曲げて、メモリセルアレイ１７上に主ワード
線MWLの間隔の広い領域Ａを形成した例について述べ
た。しかしながら、本発明はかかる実施形態に限定され
るものではない。例えば、隣接する３本以上の主ワード
線MWLを折り曲げて、より広い領域Ａを形成してもよ
い。この場合には、領域Ａに、より広い配線幅の接地線
VSSを形成することができる。
【００３３】上述した実施形態では、主ワード線MWLの
間に接地線VSSを形成した例について述べた。しかしな
がら、本発明はかかる実施形態に限定されるものではな
い。例えば、主ワード線MWL以外の配線が、第１金属配
線層M1を使用して形成されている場合には、これ等配線
の間に接地線VSSを形成してもよい。上述した実施形態
では、第１および第２金属配線層M1、M2を、AlSi合金を
上下からTiNで挟んだ３層膜で構成した例について述べ
た。しかしながら、本発明はかかる実施形態に限定され
るものではない。例えば、第１および第２金属配線層M
1、M2をW合金で構成してもよい。この場合には、AlSi合
金より抵抗の高いW合金でも、配線抵抗を所定の電流密
度を満足する抵抗まで低減することができる。
間に接地線VSSを形成した例について述べた。しかしな
がら、本発明はかかる実施形態に限定されるものではな
い。例えば、主ワード線MWL以外の配線が、第１金属配
線層M1を使用して形成されている場合には、これ等配線
の間に接地線VSSを形成してもよい。上述した実施形態
では、第１および第２金属配線層M1、M2を、AlSi合金を
上下からTiNで挟んだ３層膜で構成した例について述べ
た。しかしながら、本発明はかかる実施形態に限定され
るものではない。例えば、第１および第２金属配線層M
1、M2をW合金で構成してもよい。この場合には、AlSi合
金より抵抗の高いW合金でも、配線抵抗を所定の電流密
度を満足する抵抗まで低減することができる。
【００３４】
【発明の効果】請求項１の半導体集積回路では、記憶素
子領域上に、上層の金属配線層だけでなく、最も記憶素
子領域側に位置する金属配線層を使用して電源線を配線
したので、製造コストを増大することなく、電源線の配
線抵抗を下げ、電源線に十分な電流を供給することがで
きる。したがって、電源線を介して電流が供給される回
路を高速動作することができる。
子領域上に、上層の金属配線層だけでなく、最も記憶素
子領域側に位置する金属配線層を使用して電源線を配線
したので、製造コストを増大することなく、電源線の配
線抵抗を下げ、電源線に十分な電流を供給することがで
きる。したがって、電源線を介して電流が供給される回
路を高速動作することができる。
【００３５】請求項２の半導体集積回路では、従来に比
べ電源線の網目構造をさらに高密度にすることができ
る。請求項３の半導体集積回路では、別種の配線の間の
空いている領域に電源線を配線することができる。した
がって、チップサイズを増大することなく、新たに電源
線を確保することができ、製造コストが増大することを
防止できる。
べ電源線の網目構造をさらに高密度にすることができ
る。請求項３の半導体集積回路では、別種の配線の間の
空いている領域に電源線を配線することができる。した
がって、チップサイズを増大することなく、新たに電源
線を確保することができ、製造コストが増大することを
防止できる。
【００３６】請求項４の半導体集積回路では、記憶素子
領域上に、複数本の電源線を形成したので、電源線の配
線抵抗をさらに低減することができる。請求項５の半導
体集積回路では、別種の配線の配線間隔の広い領域に電
源線を形成したので、電源線の配線幅を広くすることが
でき、配線抵抗をより低くすることができる。また、電
源線と別種の配線との配線間隔に余裕ができ、製造工程
中またはチップの動作中における短絡不良の不良率を低
減することができる。
領域上に、複数本の電源線を形成したので、電源線の配
線抵抗をさらに低減することができる。請求項５の半導
体集積回路では、別種の配線の配線間隔の広い領域に電
源線を形成したので、電源線の配線幅を広くすることが
でき、配線抵抗をより低くすることができる。また、電
源線と別種の配線との配線間隔に余裕ができ、製造工程
中またはチップの動作中における短絡不良の不良率を低
減することができる。
【図１】請求項１ないし請求項５記載の発明の基本原理
を示すブロック図である。
を示すブロック図である。
【図２】本発明の半導体集積回路の一実施形態を示す全
体構成図である。
体構成図である。
【図３】図２のメモリコア部の概要を示すレイアウト図
である。
である。
【図４】図３のメモリセルアレイの詳細を示すレイアウ
ト図である。
ト図である。
【図５】従来の半導体集積回路のメモリコア部の概要を
示すレイアウト図である。
示すレイアウト図である。
１１ DRAM １３ メモリコア部 １５ 周辺回路部 １７ メモリセルアレイ １９ センスアンプ列 ２１ 副ワードデコーダ列 ２３ セカンドアンプ列 ２５ 主ワードデコーダ列 ２７ 列デコーダ列 Ａ 領域 M1 第1金属配線層 M2 第２金属配線層 MWL 主ワード線 SWL 副ワード線 VSS 接地線 TH スルーホール VII 内部電源線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 瀧田 雅人 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F083 AD00 GA02 GA03 GA09 GA28 GA30 JA36 JA40 JA53 KA03 KA15 KA16 KA18 KA20 LA01 LA02 LA11 LA16 LA17 LA18 LA21 LA30
Claims (5)
- 【請求項１】 複数の記憶素子が配置される記憶素子領
域と、該記憶素子領域上に形成可能な積層された複数の
金属配線層M1、M2、．．．を備え、 前記記憶素子領域上には、最も前記記憶素子領域側に位
置する前記金属配線層M1を使用して電源線が形成されて
いることを特徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記電源線は、前記金属配線層M1より上層の前記金属配
線層を使用して形成された電源線に、前記記憶素子領域
上で接続されていることを特徴とする半導体集積回路。 - 【請求項３】 請求項２記載の半導体集積回路におい
て、 前記記憶素子領域上には、前記電源線と同一の前記金属
配線層M1を使用して該電源線とは別種の配線が間隔をお
いて複数本形成されており、 前記電源線は、前記別種の配線の間に形成されているこ
とを特徴とする半導体集積回路。 - 【請求項４】 請求項１または請求項２記載の半導体集
積回路において、 前記記憶素子領域上には、複数本の前記電源線が形成さ
れていることを特徴とする半導体集積回路。 - 【請求項５】 請求項４記載の半導体集積回路におい
て、 互いに隣接する前記別種の配線は、前記記憶素子領域上
で配線間隔を変化させて形成されており、 前記電源線は、前記配線間隔の広い領域に形成されてい
ることを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12955899A JP3898377B2 (ja) | 1999-05-11 | 1999-05-11 | 半導体集積回路 |
| US09/536,449 US6317353B1 (en) | 1999-05-11 | 2000-03-28 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12955899A JP3898377B2 (ja) | 1999-05-11 | 1999-05-11 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000323672A true JP2000323672A (ja) | 2000-11-24 |
| JP3898377B2 JP3898377B2 (ja) | 2007-03-28 |
Family
ID=15012476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12955899A Expired - Fee Related JP3898377B2 (ja) | 1999-05-11 | 1999-05-11 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6317353B1 (ja) |
| JP (1) | JP3898377B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002176110A (ja) * | 2000-10-18 | 2002-06-21 | Samsung Electronics Co Ltd | 改善された接地電圧供給ライン構造を有する半導体メモリ装置 |
| WO2002061839A1 (fr) * | 2001-01-31 | 2002-08-08 | Hitachi, Ltd. | Dispositif semi-conducteur a circuit integre |
| US6452860B2 (en) | 2000-06-06 | 2002-09-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device having segment type word line structure |
| US6628536B2 (en) | 2001-02-20 | 2003-09-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| JP2004323642A (ja) * | 2003-04-23 | 2004-11-18 | Riso Kagaku Corp | カチオン重合性組成物及びインク |
| US6822335B2 (en) | 2001-02-03 | 2004-11-23 | Samsung Electronics Co., Ltd. | Method for arranging wiring line including power reinforcing line and semiconductor device having power reinforcing line |
| JP2008091921A (ja) * | 2006-09-29 | 2008-04-17 | Samsung Electronics Co Ltd | Ｎａｎｄメモリーアレイおよびｎａｎｄフラッシュアレイ |
| JP2009038306A (ja) * | 2007-08-03 | 2009-02-19 | Elpida Memory Inc | 半導体記憶装置 |
| JP2021114779A (ja) * | 2010-09-06 | 2021-08-05 | 株式会社半導体エネルギー研究所 | 半導体装置、情報端末、電子機器 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184870A (ja) * | 2000-12-18 | 2002-06-28 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
| JP4318892B2 (ja) * | 2002-05-30 | 2009-08-26 | 富士通マイクロエレクトロニクス株式会社 | 電子装置の設計方法および製造方法 |
| JP3834282B2 (ja) * | 2002-11-08 | 2006-10-18 | 松下電器産業株式会社 | メモリマクロおよび半導体集積回路 |
| DE102004007661B4 (de) * | 2004-02-17 | 2006-07-27 | Infineon Technologies Ag | Verfahren, Vorrichtung und Computerprogrammprodukt zur Optimierung eines Layouts von Versorgungsleitungen |
| JP4364226B2 (ja) * | 2006-09-21 | 2009-11-11 | 株式会社東芝 | 半導体集積回路 |
| KR100909968B1 (ko) * | 2007-06-12 | 2009-07-29 | 삼성전자주식회사 | 구동방식을 개선한 입체 구조의 플래시 메모리 장치 및 그구동방법 |
| KR20090090602A (ko) * | 2008-02-21 | 2009-08-26 | 삼성전자주식회사 | 워드 라인 저항을 감소시킬 수 있는 상 변화 메모리 장치 |
Family Cites Families (5)
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|---|---|---|---|---|
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| KR940003410B1 (ko) | 1991-08-01 | 1994-04-21 | 삼성전자 주식회사 | 망사 구조의 전원선을 가지는 반도체 메모리 장치 |
| US5991224A (en) * | 1998-05-22 | 1999-11-23 | International Business Machines Corporation | Global wire management apparatus and method for a multiple-port random access memory |
| US6115310A (en) * | 1999-01-05 | 2000-09-05 | International Business Machines Corporation | Wordline activation delay monitor using sample wordline located in data-storing array |
-
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- 1999-05-11 JP JP12955899A patent/JP3898377B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-28 US US09/536,449 patent/US6317353B1/en not_active Expired - Lifetime
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452860B2 (en) | 2000-06-06 | 2002-09-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device having segment type word line structure |
| JP2002176110A (ja) * | 2000-10-18 | 2002-06-21 | Samsung Electronics Co Ltd | 改善された接地電圧供給ライン構造を有する半導体メモリ装置 |
| KR100839887B1 (ko) | 2001-01-31 | 2008-06-20 | 엘피다 메모리, 아이엔씨. | 반도체집적회로장치 |
| WO2002061839A1 (fr) * | 2001-01-31 | 2002-08-08 | Hitachi, Ltd. | Dispositif semi-conducteur a circuit integre |
| US6898110B2 (en) | 2001-01-31 | 2005-05-24 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6822335B2 (en) | 2001-02-03 | 2004-11-23 | Samsung Electronics Co., Ltd. | Method for arranging wiring line including power reinforcing line and semiconductor device having power reinforcing line |
| US6628536B2 (en) | 2001-02-20 | 2003-09-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| JP2004323642A (ja) * | 2003-04-23 | 2004-11-18 | Riso Kagaku Corp | カチオン重合性組成物及びインク |
| JP2008091921A (ja) * | 2006-09-29 | 2008-04-17 | Samsung Electronics Co Ltd | Ｎａｎｄメモリーアレイおよびｎａｎｄフラッシュアレイ |
| JP2009038306A (ja) * | 2007-08-03 | 2009-02-19 | Elpida Memory Inc | 半導体記憶装置 |
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