JPH11340438A

JPH11340438A - 半導体記憶装置

Info

Publication number: JPH11340438A
Application number: JP10146826A
Authority: JP
Inventors: Goro Kitsukawa; 五郎橘川; Toshiji Ueda; 利次上田; Manabu Ishimatsu; 学石松
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1998-05-28
Filing date: 1998-05-28
Publication date: 1999-12-10

Abstract

(57)【要約】【課題】配線ピッチのゆとりは保ったまま、配線信号
遅延時間の増加を抑え、またガードリング部とセンスア
ンプ上でメッシュ電源を構成し、電源パッドから見て遠
端側の交差領域までの電源配線抵抗を下げる、ことなど
を可能とすることができる半導体記憶装置を提供する。【解決手段】６４ＭｂＤＲＡＭであって、メモリセル
サブアレー１５上の配線、サブワードドライバ１７上の
配線はチップ上端、下端で外周ガードリング線と交差
し、スルーホールでショートさせることにより、メモリ
セルサブアレー１５上の配線は個々は細いが多数とれる
ので、チップ中央の電源パッドから、チップ上端、下端
近くの遠端のメモリセルサブアレー１５の交差領域のド
ライバＭＯＳトランジスタまでの電源配線抵抗を低減
し、センスアンプ１６の高速安定動作に寄与することが
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、低面積化と高速化のためのメモリセルサブアレー
上配置配線および階層ワード線方式の改良に関するもの
である。

【０００２】

【従来の技術】たとえば、半導体記憶装置の一例として
の６４ＭｂＤＲＡＭにおいては、チップ内の配線抵抗を
低減し、メモリ動作安定化と高速化とを図るメッシュ電
源線の概念が、M.Taguchi et al., "A 40-ns 64-Mb DRA
M with 64-b Parallel Data Bus Architecture," IEEE
J. Solid-State Circuits, vol.26,pp.1493-1497,Nov.1
991.、T.Yamada et al., "A 64-Mb DRAM with Meshed P
ower Line," IEEE J. Solid-State Circuits, vol.26,p
p.1506-1510,Nov.1991. で開示されている。これは、列
選択信号線と平行に電源線を配置し、センスアンプ上の
スルーホールで方向を変え、交差領域のセンスアンプ駆
動ＭＯＳトランジスタに低抵抗で電源供給するものであ
る。さらに、ＵＳＰ４９７５８７４のメッシュ電源線も
センスアンプ上のスルーホールで方向変更している。ま
た、ＵＳＰ５２９３５５９のメッシュ電源線では、電源
線−列選択信号線−接地線−列選択信号線が交互にビッ
ト線と平行配置しているものが開示されている。さら
に、特公平７−１１４２５９号では、列選択信号線と同
等形状のメッシュ電源線が開示されている。これらはい
ずれも列選択信号線と平行に電源線を配置し、補強する
ものである。しかし、列選択信号線と平行な配線の本数
は列選択信号線と同じであった。これでは列選択信号線
方向のメタルピッチが細かすぎ、配線歩留まりが悪化す
るおそれがある。

【０００３】一方、階層ワード線方式が６４ＭｂＤＲＡ
Ｍ以降で使われるようになった。ＤＲＡＭの階層ワード
線方式は、T.Sugibayashi et al., "A 30-ns 256-Mb DR
AM with a multidivided array structure," IEEE J. S
olid-State Circuits, vol.28,pp.1092-1098,Nov.199
3.、M.Nakamura et al., "A 29 ns 64 Mb DRAM with hi
erarchical array architecture," in ISSCC Dig.Tech.
Papers,Feb.1995,pp.246-247. などで発表されている。
これらの論文で述べられた階層ワード線方式は、金属配
線（メインワード線）の繰り返しピッチ（幅＋スペー
ス）をメモリセルサブアレーのサブワード線ピッチの４
倍に緩和し、金属配線の製造歩留まりを高めるものであ
る。この４倍はサブワードドライバの回路を工夫し、さ
らに大きな値、たとえば８倍に緩和することもできる。

【０００４】この両者の概念を複合し、メモリセルサブ
アレー上でメッシュ電源線を実現しようとしたものが、
特開平９−１３５００６号で開示されている。これは階
層ワード線方式によるメモリセルサブアレー上の金属配
線のルール緩和に着目し、メモリセルサブアレー上にス
ルーホールを設け、方向変更するものである。この方式
では列選択信号線と並行な電源線をメモリセルサブアレ
ー上のスルーホールでメインワード線を平行な方向に変
え、サブワードドライバ上のスルーホールで再び列選択
信号線と平行に変え、交差領域のセンスアンプ駆動ＭＯ
Ｓトランジスタに電源供給する。サブワードドライバ上
にはもともと電源線は存在するが、面積上の制約から細
いので、多数のメモリセルサブアレー上の配線を用いて
チップ全体として低抵抗化するものである。

【０００５】

【発明が解決しようとする課題】しかし、前記特開平９
−１３５００６号の技術では、メモリセルサブアレー上
にスルーホールを設ける場合のみが開示されている。メ
モリセルサブアレー上にスルーホールを設けるのは方向
を変えるためであり、直交方向に配線がなければならな
いが、それができない場合がある。本発明者がその後検
討した結果、６４Ｍｂチップレベルに好適で、メモリセ
ルサブアレー上にスルーホールを設けないで、公知技術
と異なる方式があることを見い出した。また、メモリセ
ルサブアレー上の配線太さの選び方も、前記特開平９−
１３５００６号で開示されているように、配線によって
変化させるものと異なる方式が最適であることを見い出
した。

【０００６】そこで、本発明は、前記特開平９−１３５
００６号の階層ワード線方式と組み合わせたメモリセル
サブアレー上配線の概念を維持しながら、その構成に改
良を加えたものである。また、サブワードドライバのレ
イアウトの工夫に関するものである。

【０００７】たとえば、階層ワード線方式の構成の中で
代表的なものはサブワード線が２５６本ある。これをメ
インワード線（ＭＷＢ）とプリデコーダ線（ＦＸＢ）と
で論理をとる場合、２５６では３２（ＭＷＢ）×８（Ｆ
ＸＢ）あるいは６４（ＭＷＢ）×４（ＦＸＢ）の論理を
とる。このとき、プリデコーダ線の信号本数は少数側
（８または４）となり、負荷となるサブワードドライバ
の回路数が必然的に多くなる。これにより、プリデコー
ダ線の配線抵抗と容量とによる信号遅延時間が大きくな
り、サブワード線の選択速度の律速要因となってしま
う。そこで、プリデコーダ線の配線抵抗を下げることが
課題である。

【０００８】また、２５６ワード線方式では、メインワ
ード線と平行方向の線はプリデコーダ線以外に配置する
余地はなく、スルーホールをおいてメモリセルサブアレ
ー上メッシュ電源とすることができず、別の方法による
低抵抗電源供給方式が必要となる。

【０００９】さらに、サブワードドライバの出力として
の第１層金属配線またはビット線の配線から、メモリセ
ルサブアレー上のＭＯＳトランジスタゲート層のサブワ
ード線に変換するためのコンタクトに伴うドグボーンに
より加工仕上がり後のパターン太りがあり、配線ショー
トの恐れがある。このために、サブワードドライバの面
積増加を抑えながら、ショートを防ぐ工夫が必要であ
る。

【００１０】また、メモリセルサブアレー上の配線の幅
と間隔の選択も課題である。

【００１１】そこで、本発明の目的は、第１に配線ピッ
チのゆとりは保ったまま、配線信号遅延時間の増加を抑
え、第２にガードリング部とセンスアンプ上でメッシュ
電源を構成し、電源パッドから見て遠端側の交差領域ま
での電源配線抵抗を下げ、第３に取り出し口のドグボー
ン部でショートすることなく、サブワードドライバのレ
イアウト寸法の増加を極力抑え、第４に第２層金属配線
と第３層金属配線とをバランスよくピッチ緩和できるＤ
ＲＡＭなどの半導体記憶装置を提供するものである。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１４】すなわち、本発明による半導体記憶装置
は、以下のような特徴を有するものである。

【００１５】第１は、階層ワード線方式の構成で、メイ
ンワード線（ＭＷＢ）とプリデコーダ線（ＦＸＢ）とで
論理をとる場合、少数側の信号線に対して、信号線の本
数を２倍とり、全体の金属配線ピッチはゆるいまま、少
数の信号のトータルな抵抗を下げて配線時定数を下げ、
サブワード線の切り換え高速化を図るようにしたもので
ある。

【００１６】第２は、列選択信号線と平行な配線のスル
ーホールはメモリセルサブアレー上に置かず、センスア
ンプ上かまたは、メモリセルサブアレーを通り越したチ
ップ端のガードリング部でスルーホールを介してシャン
トし、実効的にメッシュ電源を実現するものである。

【００１７】第３は、サブワードドライバ取り出し口で
コンタクト中心が完全に対向しないようにコンタクト径
の範囲内で少しずらすことにより、ドグボーン部での配
線ショートを防止するようにしたものである。

【００１８】また第４は、メモリセルサブアレー上の配
線幅も均等とし、間隔も等しく配置するものである。こ
の場合に、幅よりも間隔を大きくとる。ただし、不要な
場合は間引くようにしたものである。

【００１９】よって、前記半導体記憶装置によれば、以
下のような作用効果を得ることができる。

【００２０】第１は、配線ピッチのゆとりは保ったま
ま、配線信号遅延時間の増加を抑えることができる。

【００２１】第２は、ガードリング部とセンスアンプ上
でメッシュ電源を構成し、電源パッドから見て遠端側の
交差領域までの電源配線抵抗を下げることができる。

【００２２】第３は、取り出し口のドグボーン部でショ
ートすることなく、サブワードドライバのレイアウト寸
法の増加を極力抑えることができる。

【００２３】また第４は、第２層金属配線と第３層金属
配線とをバランスよくピッチ緩和することができる。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態を図１
〜図１１の図面に基づいて詳細に説明する。なお、実施
の形態を説明するための全図において同一の部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００２５】まず、図１により本実施の形態の半導体記
憶装置のレイアウト構成を説明する。図１(a) は半導体
記憶装置の概略レイアウト図、図１(b) は部分拡大図で
ある。

【００２６】本実施の形態の半導体記憶装置は、たとえ
ば６４ＭｂＤＲＡＭとされ、このメモリチップ１０に
は、メインローデコーダ領域１１、メインワードドライ
バ領域１２、カラムデコーダ領域１３、周辺回路／ボン
ディングパッド領域１４、メモリセルサブアレー１５、
センスアンプ領域１６、サブワードドライバ領域１７、
交差領域１８などが周知の半導体製造技術によって形成
されて構成されている。以下において、メインローデコ
ーダ領域１１に配置されるメインローデコーダなどのよ
うに、各領域とこれに対応する領域内に配置される回路
とについては対応関係を明確にするために同一の符号を
付して説明する。

【００２７】この６４ＭｂＤＲＡＭにおいて、基本のメ
モリセルサブアレー１５は２５６ワード線（ＷＬ）×２
５６ビット線対（ＢＬ対）としている。図１は、従来の
メモリセルサブアレー分割を用いた６４Ｍｂのチップ構
成である。ワード線は長辺方向、ビット線は短辺方向に
延びている。階層ワード線構成、多分割ビット線構成を
用いて、全体で８ｋワード線×８ｋビット線対で６４Ｍ
ビットを構成している。これらは、前記公知例（M.Naka
mura et al., "A 29 ns 64 Mb DRAM with hierarchical
array architecture," in ISSCC Dig.Tech.Papers,Fe
b.1995,pp.246-247. ）の技術である。

【００２８】メモリチップ１０において、長辺中央のメ
インローデコーダ領域１１、メインワードドライバ領域
１２からサブワードドライバ１７を制御するためのメイ
ンワード線、プリデコーダ線が左右に出力される。短辺
中央は周辺回路／ボンディングパッド領域１４で、それ
とメモリセルサブアレー１５との間にカラムデコーダ１
３が置かれる。カラムデコーダ１３の出力である列選択
信号線はメモリセルサブアレー１５の上を通り抜けて多
数のセンスアンプ１６を制御する。１５は分割されたメ
モリセルサブアレーであり、２５６Ｗ×２５６ＢＬ対か
らなる。

【００２９】図１(b) の部分拡大図で示すように、メモ
リセルサブアレー１５の左右両端には、サブワードドラ
イバ１７が配置され、上下両側にはセンスアンプ１６が
配置される。従って、メモリセルサブアレー１５はセン
スアンプ１６とサブワードドライバ１７に囲まれる。ま
た、サブワードドライバ１７とセンスアンプ１６が交差
する領域は交差領域１８と呼び、センスアンプドライバ
やＩＯスイッチ回路が設けられる。交差領域１８のセン
スアンプドライバＭＯＳトランジスタには電源パッドよ
り電源線を低抵抗で供給する必要があるが、これが課題
である。

【００３０】次に、図２を用いて、メモリセルサブアレ
ー１５とその直接周辺回路であるセンスアンプ１６、サ
ブワードドライバ１７、交差領域１８の回路構成につい
て述べる。図２(a) は回路図、図２(b) はレイアウト図
である。階層ワード線方式、シェアドセンスアンプ方式
（センスアンプ１６を上下メモリセルサブアレー１５で
共有する方式）、センスアンプ分散駆動方式（センスア
ンプ１６とサブワードドライバ１７の交差領域１８にセ
ンスアンプドライバを配置する方式）、オーバードライ
ブ駆動センスアンプ方式（オーバードライブ電圧はＶＤ
ＤＣＬＰ、最終的なセル蓄積電圧はＶＤＬとする方式）
を想定している。

【００３１】階層ワード線方式は、金属配線（メインワ
ード線）の繰り返しピッチ（幅＋スペース）をメモリセ
ルサブアレー１５のサブワード線ピッチの、たとえば８
倍に緩和し、金属配線の製造歩留まりを高めるものであ
る。サブワードドライバ１７では、メインワード線ＭＷ
Ｂとプリデコーダ線ＦＸＢ，ＦＸとで論理をとり、ＶＰ
Ｐレベル（3.８Ｖ）でサブワード線を駆動する。センス
アンプ１６はビット線信号を増幅し、メモリセルに最終
的には蓄積電圧ＶＤＬ（2.０Ｖ）を再書き込みする。こ
のとき、センスアンプ１６はオーバードライブ方式をと
り、過渡的に高い電圧ＶＤＤＣＬＰ（3.３Ｖ）で駆動
し、低い電圧ＶＤＬだけでセンスアンプ１６を駆動した
場合の速度低下を防止する。

【００３２】カラム選択は、カラムデコーダ１３の出力
の列選択信号線ＹＳで行い、列選択信号線ＹＳがＨｉｇ
ｈの期間にセンスアンプ１６内のスイッチＭＯＳトラン
ジスタがＯＮし、ビット線ＢＬ，ＢＬＢとローカルＩＯ
線ＬＩＯ，ＬＩＯＢとの接続を行う。交差領域１８のＩ
ＯスイッチでローカルＩＯ線ＬＩＯ，ＬＩＯＢとメイン
ＩＯ線ＭＩＯ，ＭＩＯＢとの接続を行い、読み出し／書
き込み情報の授受はビット線ＢＬ−ローカルＩＯ線ＬＩ
Ｏ−メインＩＯ線ＭＩＯ間で行われる。交差領域１８に
は、ＦＸドライバ、ＣＳＰドライバ、ＣＳＰＮイコライ
ザ、ＣＳＮドライバなどを含むセンスアンプドライバを
主とするものと（Ｏｄｄ）、ＦＸドライバ、ＬＩＯ−Ｍ
ＩＯスイッチ、ＭＩＯイコライザ、ＣＳＮドライバ、Ｌ
ＩＯイコライザ、ＢＬＥＱＢドライバなどを含むＩＯス
イッチを主とするもの（Ｅｖｅｎ）とを交互に置く。こ
れは交差領域１８が、面積が小さい割には多種類の回路
が必要なときにレイアウトを効率的に行うためである。

【００３３】図２において、ＶＤＤＣＬＰの電源線はＶ
ＰＰゲート印加のソース側電圧である。ＶＤＤＣＬＰを
オーバードライブ電圧に利用する理由は２つある。第１
は、オーバードライブセンスアンプの電源電圧ＶＤＤ依
存性を緩和するものである。ＶＤＤＣＬＰの電圧はＶＰ
Ｐで制御され、ＶＰＰはワード線用昇圧電圧であり、エ
ージング領域を除けば、ＶＤＤ変化に対してほぼ一定で
ある。従って、ＶＤＤの変化による速度変化を緩和する
働きがある。第２は、ラッチアップ対策である。メモリ
セルサブアレー１５、センスアンプ１６、サブワードド
ライバ１７の下部には全面的にトリプルウェルの深いＤ
ＷＥＬＬがあり、そこに回路動作上最も高いＶＰＰを印
加する。ところが、ＶＤＤパワーオン時にＶＰＰはチャ
ージポンプ動作で徐々に上がるので、過渡的にＶＰＰが
ＶＤＤよりも低い状況がうまれうる。この時にセンスア
ンプ１６のＰＭＯＳトランジスタがＶＤＤ動作すると、
ラッチアップする可能性があるが、交差領域１８でのセ
ンスアンプ駆動ＭＯＳトランジスタやＢＬＥＱＢドライ
バにＶＤＤＣＬＰを用いれば、ＶＤＤＣＬＰはＶＰＰよ
り遅れて立ち上がるのでラッチアンプに対して安全であ
る。

【００３４】図２の交差領域１８とサブワードドライバ
１７上には、ＶＤＤＣＬＰ，ＶＤＬ，ＶＳＳＡ，ＶＳＳ
などの多種の電源線と、メインＩＯ線ＭＩＯ、プリデコ
ーダ線ＦＸＢなどの多数の信号線が混ざり合うように図
２の縦方向に第３層金属配線Ｍ３が配置される。従っ
て、個々の電源線幅は３〜４μｍと十分な幅を確保でき
ず、電源パッドからの電源線抵抗が大きくなり、分散セ
ンスアンプドライバの利点を享受できない。

【００３５】なお、図２において、ＳＨＲ，ＳＨＲＢは
シェアドセンスアンプ分離信号線、ＳＡＰ１はオーバー
ドライブ用の第１センスアンプ充電信号線、ＳＡＰ２は
第２センスアンプ充電信号線、ＳＡＮはセンスアンプ放
電信号線、ＢＬＥＱ，ＢＬＥＱＢはビット線イコライズ
信号線、ＣＳＰ，ＣＳＮはセンスアンプ駆動線、ＳＷは
サブワード線をそれぞれ示す。

【００３６】図３は、階層ワード線方式を示し、図３
(a) はメモリセルサブアレー１５上の階層ワード線を示
す概略図、図３(b) はレイアウト図である。メインワー
ド線ＭＷＢとプリデコーダ線ＦＸＢで論理をとる。たと
えば、メモリセルサブアレー１５が２５６本のサブワー
ド線を持つとき、３２本のメインワード線ＭＷＢと８本
のプリデコーダ線ＦＸＢで論理をとり、２５６本の中か
ら１本を選択する。サブワードドライバ領域１７には１
２８個のサブワードドライバがあり、隣接するサブワー
ドドライバ領域１７で互いに１２８本ずつが交互にメモ
リセルサブアレー１５上に配置される。各メインワード
線ＭＷＢは各サブワードドライバ領域１７で４個のサブ
ワードドライバ回路に入力される。各プリデコーダ線Ｆ
ＸＢは各サブワードドライバ領域１７で３２個のサブワ
ードドライバ回路に入力される。従って、負荷容量とし
て見ると、プリデコーダ線ＦＸＢはＭＷＢに比べ大き
く、またサブワードドライバ１７の回路動作からも、Ｆ
ＸＢの立ち下げ→ＦＸの立ち上げのパスがアクセスのク
リティカルパスとなる。

【００３７】図４および図５は、サブワードドライバ回
路を示し、図４(a) はサブワードドライバを示す回路
図、図４(b) は波形図、図５はレイアウト図である。メ
インワード線ＭＷＢのドライバとプリデコーダ線ＦＸＢ
のドライバはローデコーダ、アレーコントロール領域に
配置する。プリデコーダ線ＦＸＢはＭＷＢドライバの隙
間をぬうように配置する。ＭＷＢには１本のみ、ＦＸＢ
には２本を割り当て、全体で３２＋８×２＝４８本の第
２層金属配線Ｍ２をメモリセルサブアレー１５上に配置
する。しかも、メモリセルサブアレー１５上では４８本
を均等に配置する。従って、メタルピッチ緩和は従来が
２５６／（３２＋８）＝6.４倍であるのに対し、本発明
では２５６／（３２＋１６）＝5.３３倍となる。たとえ
ば、メモリセルサブアレー１５の寸法が0.５μｍ×1.１
μｍであるとき、Ｍ２ピッチは0.５×5.３１＝2.６７μ
ｍである。たとえば幅1.２μｍ、間隔1.４７μｍの選択
がありうる。これは階層ワード線方式の利点を依然活か
し続けるのに十分許容できる値（４以上、８以下のピッ
チ緩和）である。プリデコーダ線ＦＸＢの低抵抗化（２
本化）によりワード系アクセス時間を0.４〜0.５ｎｓに
改善できる。

【００３８】図６は、サブワードドライバ１７の取り出
し口を示し、図６(a),(b) は従来例を示すパターン図、
図６(c) は本発明例を示すパターン図であり、それぞれ
左側はレイアウトパターン、マスクパターンに対応し、
右側は現像パターン、仕上がりパターンに対応する。サ
ブワードドライバ１７の出力配線はその回路内でビット
線層ＢＬ、または第１金属配線層Ｍ１を用いた後、サブ
ワードドライバ１７とメモリセルサブアレー１５の境界
でコンタクトをとり、ＭＯＳトランジスタのゲート層Ｆ
Ｇに変換される。従来例では、図６(a) のようにドグボ
ーンでショートしてしまう。他の従来例の図６(b) で
は、コンタクトの中心をコンタクト寸法以上に離すの
で、隣接するサブワード線のショートは起こり難いが、
サブワードドライバ１７の寸法が大きくなってしまう。
特に、コンタクトは領域の両側に存在するので２倍の影
響がある。さらに、サブワードドライバ１７はチップ中
に長辺方向に３４個あるので、チップ面積に与える影響
が大きい。これに対して、本発明例では、図６(c) のよ
うにコンタクトの中心を少しずらすので、現像後あるい
は仕上がりパターンは丁度ショートしない程度となり、
寸法の増加も図６(b) より少ない。従って、歩留まりと
寸法の丁度よい折り合いができる。

【００３９】図７は、センスアンプ１６を示し、図７
(a) は回路図、図(b) はレイアウト図である。隣接する
２つのセンスアンプ１６を１本の列選択信号線ＹＳで制
御する。２本の列選択信号線ＹＳに対して１本の電源線
ＰＳを挟むことが、配線歩留まりを悪化させずに配置で
きる。メモリセルサブアレー１５上では第３層金属配線
Ｍ３は２５６ＢＬ対に対して、（６４＋３２）本の９６
本を配置する。３２本は最大可能な本数であり、必要で
ないときは空けておく。この時の金属配線のピッチ緩和
度は、８ビット線対（１６ビット線）に対して３本の配
線なので、ビット線ピッチの5.３３倍のピッチ緩和とな
り、階層ワード線方式によるＭ２ピッチ緩和と同じとな
る。通常、ゲート層ワード線とビット線ＢＬのピッチは
同じかややビット線ＢＬが大きいので、第２層金属配線
Ｍ２と第３層金属配線Ｍ３のピッチ緩和は同程度かやや
Ｍ３が緩いことになり、プロセス加工上丁度よい程度で
ある。たとえば、メモリセルの寸法が0.５μｍ（ＷＬ）
×1.１μｍ（２ＢＬ）であるとき、Ｍ３ピッチは0.５５
×5.３３＝2.９４μｍである。幅1.３μｍ、間隔1.６４
μｍの選択がありうる。

【００４０】図４および図５と図７で述べたことを組み
合わせると、第２層金属配線Ｍ２のピッチ＜第３層金属
配線Ｍ３のピッチとすることができる。一般に、第３層
金属配線Ｍ３はチップ上の電源や長い信号配線に用い、
特に低抵抗化が必要なため第２層金属配線Ｍ２や第１層
金属配線Ｍ１より厚く造る。たとえば、Ｍ３，Ｍ２，Ｍ
１の厚さはそれぞれ0.７μｍ、0.５μｍ、0.３μｍであ
る。従って、プロセス加工上は第３層金属配線Ｍ３のス
ペースを第２層金属配線Ｍ２のスペースより大きくとる
ことが製造歩留り上望ましい。

【００４１】図８は、メモリセルサブアレー１５上の配
線を示し、図８(a) は概略図、図８(b) はレイアウト
図、図８(c) は拡大図である。メモリセルサブアレー１
５が２５６Ｗ×２５６ＢＬ対＝６４ｋビットの構成の場
合である。水平方向は第２層金属配線Ｍ２であり、メイ
ンワード線ＭＷＢの２本、プリデコーダ線ＦＸＢの１本
の３本を単位とする。垂直方向は第３層金属配線Ｍ３で
あり、列選択信号線ＹＳの２本と電源配線ＰＳの１本の
３本を単位とする。垂直方向の第３層金属配線Ｍ３は、
ＶＤＤ，ＶＳＳ以外にもその他の内部電源線やパルス信
号線に用いることができる。個々の線幅は細くとも、複
数の線を合わせて用いれば、サブワードドライバ１７上
の電源配線幅より合計では太くすることができるので低
抵抗化の効果は大きい。なお、図８(a) における１ＲＭ
ＷＢ、１ＲＹＳは、それぞれ冗長用のメインワード線、
列選択信号線を示す。

【００４２】図８(c) のように、たとえばメモリセルサ
ブアレー１５のワード線方向における寸法が0.５μｍ×
２５６Ｗ＝１２８μｍであるときに、第２層金属配線Ｍ
２として（３２＋１６）本の配線が配置されるので、Ｍ
２のピッチは2.６７μｍとなり、配線の幅を1.２μｍ、
間隔を1.４７μｍにすることができる。一方、ビット線
方向における寸法が0.５５μｍ×２５６ＢＬ＝２８２μ
ｍであるときに、第３層金属配線Ｍ３として（６４＋３
２）本の配線が配置されるので、Ｍ３のピッチは2.９４
μｍとなり、配線の幅を1.３μｍ、間隔を1.６４μｍに
することができる。

【００４３】図９は、チップ外周部のメモリセルサブア
レー１５の端部とセンスアンプ１６上での配線交差処理
を示すレイアウト図である。メモリセルサブアレー１５
上の配線で列選択信号線ＹＳと平行に通り抜けた第３層
金属配線Ｍ３の電源線はメモリセルサブアレー１５上の
スルーホールで方向を９０度変換してもよいが、センス
アンプ上に該当する横方向配線がなくそれができないと
きは一旦、チップ外周部まで延ばし、そこに存在するガ
ードリング線と接続した上、サブワードドライバ１７上
の電源線を介して交差領域１８にある分散されたセンス
アンプ駆動ＭＯＳトランジスタに電源接続する。このよ
うにして大規模アレーに対して電源供給線の配線抵抗を
低減できる。

【００４４】このガードリング線は、メモリセルサブア
レー１５とスクライブ領域の間に位置する。この例で
は、３つのガードリング線があり、そのうちの外側と中
側の線は製造信頼性（チップ内に水分侵入を防ぐため）
からＶＤＤ（ｎ＋給電）、ＶＳＳ（Ｐ−Ｓｕｂ給電）に
する。内側はメモリセルサブアレー１５と下地のスペー
スを確保するため、配線は３層とも自由に設計してよ
い。たとえば、第３層金属配線Ｍ３はＶＳＳＡ、第２層
金属配線Ｍ２はＶＤＤＣＬＰ、第１層金属配線Ｍ１はＶ
ＢＢに用いる。また、ＶＰＰ，ＶＢＬＲ，ＶＳＳはセン
スアンプ１６上のスルーホールとセンスアンプ１６上の
水平方向の第２層金属配線Ｍ２を用いて交差領域１８の
ドライバ回路に接続する。ＶＰＬＴはプレート電圧供給
線であり、特に限定されないが、ＶＳＳＡ（メモリセル
サブアレー１５用）とＶＳＳ（一般回路用）は外部ピン
は同じだが、パッド以降で雑音干渉防止のために分離す
るものである。

【００４５】なお、図９においては、本来、メモリセル
サブアレー１５、センスアンプ１６上に３２本の電源線
を配置することができるところを、左側のメモリセルサ
ブアレー１５上にはＶＤＤＣＬＰ，ＶＰＰ，ＶＢＬＲ，
ＶＳＳ，ＶＳＳＡを各４本ずつ２０本を配置し、右側の
メモリセルサブアレー１５上にはＶＰＰ，ＶＢＬＲ，Ｖ
ＳＳ，ＶＳＳＡを各４本ずつ１６本を配置している。右
側のメモリセルサブアレー１５上にはＶＤＤＣＬＰの電
源線が配置されていないが、これは前記図２に示すよう
にセンスアンプドライバ側の交差領域１８のみにセンス
アンプ駆動ＭＯＳトランジスタやドライバにＶＤＤＣＬ
Ｐを必要とするためである。

【００４６】図１０は、チップ全体における、１つの電
源配線を模式的に示した概略図である。縦方向の線で、
破線のメモリセルサブアレー１５上の配線、実線のサブ
ワードドライバ１７上の配線はチップ上端、下端で外周
ガードリング線と交差し、スルーホールでショートさせ
る。メモリセルサブアレー１５上の配線は個々は細いが
多数とれるので、全体として低抵抗化に寄与する。従っ
て、チップ中央の電源パッドから、チップ上端、下端近
くの遠端のメモリセルサブアレー１５の交差領域１８の
ドライバＭＯＳトランジスタまでの電源配線抵抗を低減
し、センスアンプ１６の高速安定動作に寄与することが
できる。あるいは、外部からの直接電源ではなく、チッ
プ中央の内部電源回路の出力電圧の結線でもよい。

【００４７】図１１は、前記図８に対して、５１２Ｗ×
５１２ＢＬ対に変更した場合であり、図１１(a) はメモ
リセルサブアレー１５上の配線を示す概略図、図１１
(b) はレイアウト図を示す。メインワード線ＭＷＢが６
４本、プリデコーダ線ＦＸＢが１６本（８種×２本）
で、５１２本の中から１本を選択できる。水平方向に
は、さらに１６本をＶＤＤ，ＶＳＳなどの電源線として
用い、メモリセルサブアレー１５上にスルーホールを設
け、第３層金属配線Ｍ３と第２層金属配線Ｍ２とを導通
させる。このようにして、５１２本のサブワード線の中
に６４＋３２＝９６本を置けば、ピッチ緩和度は5.３１
倍となり、前記図８と同じである。さらに、メモリセル
サブアレー１５上のスルーホールを用いて電源線をメッ
シュ化することができる。

【００４８】この５１２Ｗ×５１２ＢＬ対の例では、例
えばメモリセルサブアレー１５のワード線方向における
寸法が0.５μｍ×５１２Ｗ＝２５６μｍであるときに、
第２層金属配線Ｍ２として（６４＋３２）本の配線が配
置されるので、Ｍ２のピッチは2.６７μｍとなり、配線
の幅を1.２μｍ、間隔を1.４７μｍにすることができ
る。一方、ビット線方向における寸法が0.５５μｍ×５
１２ＢＬ×２＝５６３μｍであるときに、第３層金属配
線Ｍ３として（１２８＋６４）本の配線が配置されるの
で、Ｍ３のピッチは2.９４μｍとなり、配線の幅を1.３
μｍ、間隔を1.６４μｍにすることができる。

【００４９】従って、本実施の形態の半導体記憶装置に
よれば、階層ワード線方式の構成で、メインワード線Ｍ
ＷＢとプリデコーダ線ＦＸＢとで論理をとる場合、ＭＷ
Ｂには１本のみ、ＦＸＢには２本を割り当ててメモリセ
ルサブアレー１５上に配置することにより、階層ワード
線方式によるメタルピッチのゆとりは保ったまま、プリ
デコーダ線ＦＸＢの低抵抗化によりワード系アクセス時
間を改善することができる。

【００５０】また、列選択信号線ＹＳと平行に通り抜け
た第３層金属配線Ｍ３の電源線は、一旦、チップ外周部
まで延ばし、そこに存在するガードリング線と接続した
上、サブワードドライバ１７上の電源線を介して交差領
域１８にあるセンスアンプ駆動ＭＯＳトランジスタに電
源接続することにより、大規模アレーに対して電源供給
線の配線抵抗を低減することができる。

【００５１】さらに、サブワードドライバ１７の取り出
し口でコンタクト中心をコンタクト径の範囲内で少しず
らすことにより、ドグボーン部での配線ショートを防止
するとともに、サブワードドライバ１７のレイアウト寸
法の増加を少なくすることができる。

【００５２】また、メモリセルサブアレー１５上の配線
幅も均等とし、間隔も等しく配置することにより、第２
層金属配線Ｍ２と第３層金属配線Ｍ３とをバランスよく
ピッチ緩和することができる。

【００５３】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００５４】たとえば、前記実施の形態においては、６
４ＭｂＤＲＡＭに適用した場合について説明したが、こ
れに限定されるものではなく、１２８Ｍｂ、２５６Ｍｂ
などの大容量のＤＲＡＭ、さらにシンクロナスＤＲＡＭ
などについても広く適用可能であり、このように大容量
の構成とすることにより本発明の効果はますます大きく
なる。

【００５５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５６】(1).階層ワード線方式の構成で、メインワ
ード線とプリデコーダ線とで論理をとる場合、少数側の
信号線に対して、信号線の本数を２倍とることで、階層
ワード線方式のピッチ緩和の利点を依然活かしながら、
プリデコーダ線の配線抵抗を下げ、サブワード線の選択
アクセス時間を短縮することが可能となる。

【００５７】(2).列選択信号線と平行な配線のスルーホ
ールはメモリセルサブアレー上に置かず、センスアンプ
上に加え、メモリセルサブアレーを通り過ぎたチップ端
のガードリング部でスルーホールを介してシャントし、
実効的にメッシュ電源を実現することで、センスアンプ
ドライバへの電源配線の低抵抗化を行うことが可能とな
る。

【００５８】(3).コンタクト中心が完全に対向しないよ
うにコンタクト径の範囲内で少しずらすことで、サブワ
ードドライバの出力取り出し用コンタクトのドグボーン
部で隣接サブワード線間のショートを起こすことなく、
また寸法も極端に大きくならないので、面積と歩留まり
の折り合いの良い選択が可能となる。

【００５９】(4).メモリセルサブアレー上の配線幅も均
等とし、間隔も等しく配置して、幅よりも間隔を大きく
とることで、第２層金属配線と第３層金属配線とをバラ
ンスよくピッチ緩和が可能となる。この場合に、ビット
線ピッチはワード線ピッチよりやや大きいので、第３層
金属配線ピッチは第２層金属配線ピッチよりやや大きく
することが可能となる。

【図面の簡単な説明】

【図１】(a),(b) は本発明の一実施の形態である半導体
記憶装置を示す概略レイアウト図と部分拡大図である。

【図２】(a),(b) は本発明の一実施の形態の半導体記憶
装置において、メモリセルまわり直接周辺回路を示す回
路図とレイアウト図である。

【図３】(a),(b) は本発明の一実施の形態の半導体記憶
装置において、メモリセルサブアレー上の階層ワード線
を示す概略図とレイアウト図である。

【図４】(a),(b) は本発明の一実施の形態の半導体記憶
装置において、サブワードドライバを示す回路図と波形
図である。

【図５】本発明の一実施の形態の半導体記憶装置におい
て、サブワードドライバを示すレイアウト図である。

【図６】(a) 〜(c) は本発明の一実施の形態の半導体記
憶装置において、サブワード取り出し口の従来例と本発
明例とを示すパターン図である。

【図７】(a),(b) は本発明の一実施の形態の半導体記憶
装置において、センスアンプを示す回路図とレイアウト
図である。

【図８】(a) 〜(c) は本発明の一実施の形態の半導体記
憶装置において、メモリセルサブアレー上配線を示す概
略図とレイアウト図と拡大図である。

【図９】本発明の一実施の形態の半導体記憶装置におい
て、メモリセルサブアレー端部とセンスアンプ上での配
線交差処理を示すレイアウト図である。

【図１０】本発明の一実施の形態の半導体記憶装置にお
いて、チップ全体の電源結線を示す概略図である。

【図１１】(a),(b) は本発明の一実施の形態の半導体記
憶装置において、他のメモリセルサブアレー上配線を示
す概略図とレイアウト図である。

【符号の説明】

１０メモリチップ１１メインローデコーダ領域１２メインワードドライバ領域１３カラムデコーダ領域１４周辺回路／ボンディングパッド領域１５メモリセルサブアレー１６センスアンプ領域１７サブワードドライバ領域１８交差領域ＢＬ，ＢＬＢビット線ＢＬＥＱ，ＢＬＥＱＢビット線イコライズ信号線ＣＳＰ，ＣＳＮセンスアンプ駆動線ＦＸ，ＦＸＢプリデコーダ線ＬＩＯ，ＬＩＯＢローカルＩＯ線ＭＩＯ，ＭＩＯＢメインＩＯ線ＭＷＢメインワード線ＰＳ電源線ＳＡＮセンスアンプ放電信号線ＳＡＰ１，ＳＡＰ２センスアンプ充電信号線ＳＨＲ，ＳＨＲＢシェアドセンスアンプ分離信号線ＳＷサブワード線ＹＳ列選択信号線

───────────────────────────────────────────────────── フロントページの続き (72)発明者上田利次東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者石松学東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内

Claims

【特許請求の範囲】

【請求項１】メモリセルサブアレーと、これに隣接し
て配置されるセンスアンプおよびサブワードドライバ
と、このセンスアンプとサブワードドライバとの交差領
域とを含む半導体記憶装置であって、前記センスアンプ
の充放電を前記交差領域に分散されたセンスアンプ駆動
ＭＯＳトランジスタで行うとともに、このセンスアンプ
駆動ＭＯＳトランジスタへの給電を前記サブワードドラ
イバ上の通常の電源配線に加え、電源パッドから前記メ
モリセルサブアレー上を列選択信号線と平行に電源線を
はわせ、チップ周辺のガードリング部との交差点でスル
ーホールにより接続して、電源パッドまたはチップ中央
部の内部電源回路から前記交差領域に低抵抗で結線する
電源供給方式を用いることを特徴とする半導体記憶装
置。
【請求項２】請求項１記載の半導体記憶装置であっ
て、前記メモリセルサブアレー上の電源配線は前記列選
択信号線の２本に対して電源線１本の割合とし、この１
本の列選択信号線はセンスアンプ列において２個のセン
スアンプを制御することを特徴とする半導体記憶装置。
【請求項３】請求項２記載の半導体記憶装置であっ
て、前記メモリセルサブアレー上の電源配線と前記列選
択信号線とに使用するメタルピッチは前記メモリセルサ
ブアレー領域上でビット線ピッチの４倍以上で８倍以下
とすることを特徴とする半導体記憶装置。
【請求項４】請求項３記載の半導体記憶装置であっ
て、前記列選択信号線、前記電源配線を前記メモリセル
サブアレー上でほぼ均等の幅／間隔で配置することを特
徴とする半導体記憶装置。
【請求項５】メモリセルサブアレーと、これに隣接し
て配置されるセンスアンプおよびサブワードドライバ
と、このセンスアンプとサブワードドライバとの交差領
域とを含む半導体記憶装置であって、ｍ本のメインワー
ド線（ＭＷＢ）とｎ本のプリデコーダ線（ＦＸＢ）とが
前記サブワードドライバで論理動作を行い、（ｍ×ｎ）
本のサブワード線の中から１本を選択する階層ワード線
方式において、論理動作上、ｍ》ｎなる関係があると
き、前記メモリセルサブアレー上の配線のレイアウトに
おいては低抵抗による高速化をねらいｎ本のものを２本
とり、前記メモリセルサブアレー上で前記メインワード
線と前記プリデコーダ線を合わせて（ｍ＋２ｎ）本とす
る階層ワード線方式を用いることを特徴とする半導体記
憶装置。
【請求項６】請求項５記載の半導体記憶装置であっ
て、前記（ｍ＋２ｎ）本の信号線を前記メモリセルサブ
アレー上でほぼ均等な幅／間隔に配置することを特徴と
する半導体記憶装置。
【請求項７】請求項６記載の半導体記憶装置であっ
て、前記メモリセルサブアレー上の配線のメタルピッチ
（幅＋間隔）であるｍ×ｎ／（ｍ＋２ｎ）は４以上で８
以下とすることを特徴とする半導体記憶装置。
【請求項８】請求項２または５記載の半導体記憶装置
であって、前記メモリセルサブアレー上に前記メインワ
ード線（ＭＷＢ）と平行の第２層金属配線と、前記列選
択信号線と平行の第３層金属配線とを直交させ、前記第
３層金属配線のピッチは前記第２層金属配線のピッチよ
りやや大きくとることを特徴とする半導体記憶装置。
【請求項９】請求項１、２、３、４、５、６、７また
は８記載の半導体記憶装置であって、前記半導体記憶装
置はＤＲＡＭであることを特徴とする半導体記憶装置。