JP2000323710A - 低オーバーラップ容量の集積回路の製造方法 - Google Patents

低オーバーラップ容量の集積回路の製造方法

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 集積回路装置の製造、特に装置のスイッチン
グ時間を短くするための改良手段としてディープサブミ
クロンＣＭＯＳ装置のゲート−ドレインオーバーラップ
容量及びゲート−ソースオーバーラップ容量を減少する
ための方法を提供する。 【解決手段】 ゲート−ドレインオーバーラップ領域及
びゲート−ソースオーバーラップ領域での誘電率Ｋが、
ソースとドレインとの間の比較的中央に配置されたゲー
ト領域に対して低いようにゲート絶縁層を調節する。本
発明は、特にディープサブミクロン領域について、この
ようなオーバーラップ容量を低下するための手段として
通常のポスト・ポリシリコンゲート酸化を使用すること
と関連したプロセス制御の問題点をなくす。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路装置の製
造に関し、更に詳細には、ディープ・サブミクロン・Ｃ
ＭＯＳ装置のスイッチング時間を短縮する改良手段とし
て、装置のゲート−ドレインオーバーラップ容量及びゲ
ート−ソースオーバーラップ容量を減少するための方法
に関する。
【０００２】
【従来の技術】更に多くの機能を提供し、これらの機能
を実行するための時間が短縮された半導体チップに対す
る要求が大きくなってきているため、半導体装置の寸法
は、更に深くサブミクロン領域に入り込んでいる。装置
が小型になると、更に多くの機能的回路を単一のチップ
に組み込むための更に多くの面積を利用できるというこ
とになる。更に、以下に論じるように、装置が小型であ
るということ自体がスイッチング時間を短縮する上で有
利である。代表的な例としてＣＭＯＳＦＥＴ技術を使用
した場合、装置の寸法が小さくなると、多くの理由によ
り、スイッチング時間が短くなる。装置がチップ上の所
与のノードを一つのロジックレベルから別のロジックレ
ベルに切り換えるためには、装置の有効負荷容量Ｃ1の
充電及び放電を、装置のチャンネル抵抗及び装置の配線
抵抗を含む任意の有効抵抗Ｒｅ を通して行わなければ
ならない。従って、基本的回路理論から、スイッチング
時間は、Ｒe及びＣ1の両方の値が減少するに従って短く
なる傾向がある。歴史的には、装置の寸法が小さくなる
に従って装置のチャンネル長さが短くなり、装置間の相
互接続ラインをますます短くできるためにＲe が小さく
なる。短い相互接続ライン及びこれらのラインと関連し
た小さい断面積は、更に、Ｃ1 を減少するのを助ける。
更に、ＰＮ接合容量及び小型の装置それ自体から得られ
る装置の寄生容量値を小さくすることにより、Ｃ1 を更
に減少させることができる。従って、一つの世代から次
の世代まで、装置の形状が小さくなり続けるために、今
日のチップの速度性能において長足の進歩がなされた。
しかしながら、装置の寸法がサブミクロン領域に深く入
り込むにつれて、このような小型化を適切な速度で続け
るための技術的挑戦及び製造上の挑戦が益々先鋭化して
きている。これにより、ＣＭＯＳ技術の連続した世代の
各々で、高速度化を益々すすめるための多くの革新的技
術が促進されている。１９７０年代から、光学的リソグ
ラフィーの解像度限界が約１．５μｍから約０．２μｍ
又はそれ以下に高まった。より短い露光波長、可変開口
数の露光レンズ、及び位相シフトマスクといった進歩
が、発展に大きく寄与してきた。同様に、サブミクロン
フォトリソグラフィー工程中の臨界寸法（ＣＤ）の制御
を更に高めるための手段として、反射防止コーティング
が半導体製造プロセスに組み込まれることが益々多くな
ってきている。更に、装置の速度を、単に装置の大きさ
を光学的リソグラフィーにおける連続した世代での各々
の最新ＣＤ値まで小型化するだけで得られる速度を越え
て高めるための他の技術が開発された。
【０００３】チョウ等に賦与された米国特許第５，４３
４，０９３号は、所与のフォトリソグラフィー画像から
得ることができるチャンネル長が最小臨界寸法ＣＤより
も短いＦＥＴ装置を製造するための手段として、反転ス
ペーサ（ｉｎｖｅｒｔｅｄｓｐａｃｅｒ）構造を使用す
るための方法を教示する。最初に、装置のゲート領域
が、フォトリソグラフィーにより、酸化物層中にトレン
チとして画成される。次いで、同じ形態の酸化物の第２
被覆層を付着し、次いで該第２被覆層に異方性エッチン
グ・バックを施して、これによって、上述のトレンチの
側壁に沿って、同じ形態の層の厚味のある部分を、反転
スペーサ構造として残すことができる。反転スペーサ構
造は、上述のトレンチの側壁を、内方に、元々のトレン
チの大きさよりもかなり小さい新たな縮小した大きさに
まで有効に延長する。次いで、縮小したトレンチを使用
し、元々のトレンチよりもかなり小さいポリシリコンゲ
ートを画成する。ポリシリコン・ゲートは、最初にポリ
シリコン被覆層を付着させた後、化学的機械研磨プロセ
ス即ちＣＭＰプロセスを使用して、上述のトレンチを取
り囲む酸化物の上面からポリシリコンを除去することに
よって形成される。使用されたフォトリソグラフィー技
術の最小臨界寸法即ちＣＤよりも小さい関連したチャン
ネル長を持つＦＥＴゲートが最終的に提供される。
【０００４】ウーに賦与された米国特許第５，７７３，
３４８号は、いかなる世代のフォトリソグラフィー装置
によって解像できる最小臨界寸法即ちＣＤ以下のゲート
長を持つＦＥＴ装置を形成するための、チョウ等の方法
と幾分類似した方法を教示する。反転スペーサ構造を、
ＦＥＴゲート電極用の、パンチ・スルー・ストッピング
イオン注入層及び非晶質シリコン層等の特別追加ととも
に使用する。次いで、高温アニールによりポリシリコン
に変換する。
【０００５】ガードナー等に賦与された米国特許第５，
７８６，２５６号もまた、いかなる世代のフォトリソグ
ラフィー装置によって解像可能な最小臨界寸法即ちＣＤ
以下のゲート長を持つＦＥＴ装置を形成するための、チ
ョウ等の方法と幾分類似した方法を教示する。更に、ゲ
ート電極を形成するために反転スペーサ構造を使用す
る。更に、スペーサの第２の組を、ＦＥＴ装置を形成す
るための少量ドープしたドレイン即ちＬＤＤについての
プロセス順序の部分として使用する。ポリシリコンゲー
トの形成後、ポリシリコンゲートの僅かに突出した周囲
を異方性エッチマスクとして使用することによって、ス
ペーサの第１の組の横幅を小さくする。スペーサの第１
の組の幅を小さくすることによって、ＬＤＤイオン注入
をゲートの下に僅かに延ばすのを容易にする。次いで、
ソース−ドレインイオン注入前に、スペーサの第２の組
を従来の方法でスペーサの第１の組の側壁に形成する。
【０００６】上述した従来技術は、主として、いかなる
世代のフォトリソグラフィー装置では不可能である程に
チャンネル長を短くすることによってＦＥＴ装置のスイ
ッチング時間を短くする方法に関する。しかしながら、
上文中に論じたように、装置のスイッチング時間に影響
を及ぼす装置の寄生容量等の他の要因がある。従来技術
において既に言及されている装置の寄生容量の一つの関
連した成分は、ミラー容量Ｃm と呼ばれることもある、
ゲート−ドレインオーバーラップ容量Ｃgdo である。Ｃ
gdo は、ＦＥＴ装置をインバーター回路で作動させた場
合の多くでその値が優に倍であるため、特に顕著であ
る。図１は、ＣＭＯＳインバーター回路をＣgdo 寄生容
量とともに示す。入力ゲート電圧波形を、０Ｖから＋Ｖ
ddまで急速に上昇する傾斜として示す。出力電圧波形
を、これと対応して＋Ｖddから０Ｖまで急速に低下する
波形として示す。従って、ガウスの法則によれば、Ｃ
gdo の初期蓄積電位は＋Ｃgdo・Ｖｄｄであり、Ｃgdo
の最終蓄積電位は−Ｃgdo ・Ｖddに等しい。従って、Ｃ
gdoでの電位の変化、即ち２Ｃgdo ・Ｖddを入力電圧の
変化Ｖddで除することにより、インバーター回路への有
効電気的ゲート入力容量を計算でき、２Ｃgdo の値を得
る。従って、負荷容量の有効Ｃgdo 成分は、インバータ
ーのステージを考慮すると、実際に倍である。ミラー容
量とも呼ばれるＣgd o の上述の電気的効果は周知であ
り、Ｊ．Ｙ．チェンの「ＣＭＯＳ装置及びＶＬＳＩの技
術」（プレンティスホール社１９９０年）の第１００頁
乃至１０１頁に記載されている。同文献に触れたことに
より、その文献に開示されている内容は本明細書中に組
入れたものとする。
【０００７】ゲート−ドレインオーバーラップ容量Ｃ
gdo 並びにＣgdo の上述の電気的増倍効果は、装置のス
イッチング速度に大きな影響を及ぼす。従って、ＦＥＴ
装置技術が進化し続けるため、Ｃgdo がスイッチング時
間に及ぼす相対的作用を小さくするための一連の革新が
これによって促された。このような革新には、低いチャ
ネル抵抗を維持すると同時に関連したＣgdo 値を最小に
すべくソース−ドレインの十分なゲートオーバーラップ
を得るため、ソース−ドレインイオン注入角度及びゲー
トスペーサを調整することが含まれる。更に、ゲート−
ドレインオーバーラップ領域においてゲート酸化物の厚
さを局部的に増大する、傾斜ゲート酸化物（Ｇｒａｄｅ
ｄ Ｇａｔｅ Ｏｘｉｄｅ）プロセス即ちＧＧＯプロセ
スによって、Ｃgdo を最小にする努力がなされてきた。
傾斜ゲート酸化物プロセス即ちＧＧＯプロセスは、例え
ば、７０オングストロームのゲート酸化物をゲートの縁
部のことろで約２５０オングストロームにするため、約
８５０℃の湿潤雰囲気を使用することによって行われ
た。ゲート−ドレインオーバーラップ容量を減少するた
めの上述したプロセスの改良は、Ｓ．ウルフの「ＶＬＳ
Ｉ Ｅｒａ用のシリコンの加工」（ラティスプレス社１
９９５年）の第３巻の第６３０頁乃至６３５頁に記載さ
れている。同文献に触れたことにより、その文献に開示
されている内容は本明細書中に組入れたものとする。
【０００８】上述の傾斜ゲート酸化物プロセス即ちＧＧ
Ｏプロセスを様々に実施することにより、ゲート−ドレ
インオーバーラップ容量の減少が補助されたけれども、
ＧＧＯそれ自体が幾つかの問題点を含む。例えば、再酸
化によって発生した界面状態により、ホットエレクトロ
ンと関連した不安定性が高まる。更に、ＧＧＯプロセス
は、特にディープサブミクロン装置について、制御が困
難であることが判明している。従って、傾斜ゲート酸化
物プロセス即ちＧＧＯプロセスに代わる、現状のディー
プサブミクロン装置の製作と関連した装置及び製造上の
必要性に関して更に適合性の方法が必要とされている。
本発明は、誘電率がその厚さと逆に大きく変化する、傾
斜ゲート酸化物層を提供することによって、この必要性
を解決する。従って、低誘電率Ｋの酸化物からなる局部
的領域をゲート−ドレインオーバーラップ領域に形成す
るための革新的方法を以下に説明する。
【０００９】
【発明が解決しようとする課題】本発明の主な目的は、
半導体基板上のＭＯＳトランジスターのゲート−ドレイ
ンオーバーラップ容量Ｃgdo を減少するための、効果的
であり且つ製造可能な方法を提供することである。
【００１０】本発明の別の目的は、ゲート−ドレインオ
ーバーラップ容量及びゲート−ソースオーバーラップ容
量を最小にする改良された手段として傾斜誘電率（ｇｒ
ａｄｅｄ ｄｉｅｌｅｃｔｒｉｃ ｃｏｎｓｔａｎｔ）
を持つゲート酸化物層を製造するための方法を提供する
ことである。
【００１１】本発明の更に別の目的は、ゲート−ドレイ
ンオーバーラップ容量を減少するための、現状のＣＭＯ
Ｓ技術の装置及び製造上の必要性に関して非常に適合し
た方法を提供することである。
【００１２】本発明の他の主な目的は、特にサブミクロ
ン装置について信頼性及びプロセス制御の問題点を生じ
易い望ましからぬ傾斜ゲート酸化物法即ちＧＧＯ法に頼
らずに、ゲート−ドレインオーバーラップ容量を低下さ
せる目的で、低誘電率Ｋのゲート酸化物を局部的に形成
するための方法を提供することである。
【００１３】
【課題を解決するための手段】これらの目的は、傾斜誘
電率Ｋを持つゲート酸化物を有するＣＭＯＳＦＥＴ装置
を形成する方法において、（ａ）半導体基板上に酸化物
層を形成する工程と、（ｂ）装置のゲート領域を画成
し、エッチングする工程と、（ｃ）ゲート領域に低誘電
率Ｋのゲート酸化物を付着するか或いはこのゲート領域
上で成長させる工程と、（ｄ）ゲート領域の側壁にナイ
トライド・スペーサ（窒化シリコン・スペーサ）を形成
する目的で、シリコンナイトライド被覆層（窒化シリコ
ン被覆層）を付着させた後、この層に異方性エッチング
を施す工程と、（ｅ）ナイトライド・スペーサ（窒化シ
リコン・スペーサ）によってマスクされたゲート酸化物
部分を除く、上述の低誘電率Ｋのゲート酸化物を除去す
る工程と、（ｆ）ナイトライド・スペーサ（窒化シリコ
ン・スペーサ）によって保護された状態の領域を除くゲ
ート領域にサーマル・ゲート酸化物を形成する工程と、
（ｇ）ポリシリコン被覆層を付着させた後、装置のゲー
ト構造の形成を完了するため、化学的機械研磨即ちＣＭ
Ｐを行う工程と、（ｈ）ＬＤＤ及び多量にドーピングし
たソース−ドレイン領域を通常の方法で形成した後、ラ
インプロセスの通常の後工程を完了する工程とを含む、
方法によって達成される。
【００１４】本発明は、ゲート−ドレインオーバーラッ
プ容量及びゲート−ソースオーバーラップ容量を最小に
する目的で傾斜ゲート酸化物プロセス即ちＧＧＯプロセ
スに代わる方法に対する要求を満たす。本発明は、
（１）ホットエレクトロン・ストレス中に信頼性の問題
点を引き起こす、ドレイン空乏領域近傍での界面状態を
なくす必要性、及び（２）ディープサブミクロン装置の
製造と関連した装置及び製造上の必要性に更に適合する
傾斜ゲート酸化物構造についての必要性といった問題を
扱う。本発明は、誘電率がその厚さとは逆に大きく変化
する傾斜ゲート酸化物層を提供することによってこれら
の問題点を解決する。従って、オーバーラップ容量を減
少する目的でゲート−ドレインオーバーラップ領域中に
低誘電率Ｋの酸化物による局部的領域を形成する工程を
含む革新的方法が提供される。
【００１５】
【発明の実施の形態】以下の好ましい実施例及び関連し
た図面は、ゲート−ドレイン容量及び／又はゲート−ソ
ース容量を減少するのが望ましいＣＭＯＳ、又はＮＭＯ
Ｓ、等のいずれかの技術で使用できるＮチャンネル装置
及び／又はＰチャネル装置の製作に一般的に適用できる
方法で提供しようとするものであるということに着目さ
れたい。しかしながら、議論の目的で、Ｎチャネル装置
に関する好ましい実施例を以下に説明する。次に、図２
を更に詳細に参照すると、この図には、部分的に完成し
た集積回路の一部が示してある。この図には、従来のイ
オン注入によりＮ型ウェル領域又はＰ型ウェル領域を形
成した半導体基板２が示してあり、この基板には、最終
的にはディープ・サブミクロンＦＥＴ装置が形成され
る。更に、フォトリソグラフによってパターンが付けら
れ、前記ＦＥＴ装置用の最終的なゲート領域８を形成す
るためにエッチングによる除去を行った酸化物被覆層４
が示してある。
【００１６】図２を参照し続ける。この図には、更に、
薄い、低誘電率Ｋのゲート酸化物層６が示してある。こ
の低誘電率Ｋのゲート酸化物層６は、２０オングストロ
ーム（Å）乃至２００オングストローム（Å）の範囲の
代表的な厚さを有し、低誘電率Ｋの後工程又はスピン・
オン法で使用されたのと同様のＣＶＤ法によって形成さ
れている。
【００１７】前記低誘電率Ｋのゲート酸化物層６は、さ
らに、熱酸化物層によっても形成でき、次いで、この熱
酸化物の誘電率を減少する目的で酸化物層にフッ素Ｆを
注入する。前記サーマルゲート酸化物の代表的な厚さ
は、約２０オングストローム（Å）乃至２００オングス
トローム（Å）であり、通常は、通常の酸化により成長
する。前記弗素注入についての代表的なドーズ量の値
は、約１Ｅ１５atom／ｃｍ 2乃至１Ｅ１７atom／ｃｍ2
（１×１０15atom／ｃｍ2乃至１×１０17atom／ｃｍ 2）
である。前記弗素注入について使用されたエネルギレベ
ルは、代表的には、約２０ＫｅＶ乃至８０ＫｅＶの範囲
にある。前記フッ素注入は、通常は、これに次いで行わ
れるラピッド・サーマル・アニールプロセス即ちＲＴＡ
プロセスによってアニールされる。
【００１８】上述の低誘電率Ｋ付着プロセスで得られた
誘電率Ｋの代表的な値は、約２乃至３．５である。熱酸
化プロセスへの上述のフッ素注入で得られた誘電率Ｋの
代表的な値は、約２．５乃至３．５である。
【００１９】次に、特に図３を参照する。この図には、
前記酸化物層４のゲート領域８の側壁に沿って反転スペ
ーサを最終的に形成する目的で付着させた同じ形態のシ
リコンナイトライド被覆層（窒化シリコン被覆層）１０
が示してある。前記ナイトライド層（窒化シリコン被覆
層）１０の厚さは、代表的には、２００オングストロー
ム（Å）乃至２０００（Å）オングストロームであり、
通常は、ＬＰＣＶＤ（Low Pressure Chemical Vapor De
position）によって成長される。
【００２０】次に図５を更に詳細に参照すると、この図
には、前記シリコンナイトライド被覆層（窒化シリコン
被覆層）１０に異方性エッチングを加えた結果が示して
あり、前記シリコンナイトライド被覆層は、前記酸化物
層４の上面から完全に除去されており、並びに前記低誘
電率Ｋのゲート酸化物層６の大部分から除去されてい
る。前記同じ形態のシリコンナイトライド層１０は、前
記エッチングによる除去を行ったゲート領域８のサイズ
よりも厚いため、前記ゲート領域８の側壁から完全には
除去されないということに着目されたい。従って、前記
エッチングによって除去を行ったゲート領域８の側壁に
残るシリコンナイトライド層により、反転ナイトライド
スペーサ（反転窒化物スペーサ）１２が提供される。前
記シリコンナイトライド層１０の前記異方性プラズマエ
ッチングの終点は、前記反転ナイトライドスペーサ（反
転窒化物スペーサ）１２によって保護されていない露呈
されたゲート酸化物領域１４の表面上にあり、前記シリ
コンナイトライド層１０の部分が完全に除去されること
が補償されるように設計されているということに着目さ
れたい。更に、前記露呈されたゲート酸化物領域１４
が、前記異方性プラズマエッチング中に完全に除去され
ることがないように注意を払わなければならない。これ
は、その下にあるシリコンが損傷しないようにするため
である。これに続いて行われる、前記露呈されたゲート
酸化物領域１４の完全な除去は、湿式エッチングプロセ
ス工程によって行われる。
【００２１】更に、前記ナイトライド層１２の下にあ
り、局部的な低誘電率Ｋの酸化物領域１６と呼ばれるゲ
ート酸化物層６の部分が前記異方性エッチング中にエッ
チングされないということに着目されたい。従って、局
部的な低誘電率Ｋのゲート酸化物領域１６は、前記ナイ
トライドスペーサ１２の下に残る。前記ナイトライドス
ペーサ１２の下の前記局部的な低誘電率Ｋのゲート酸化
物領域１６が本発明にとって重要である。前記局部的な
低誘電率Ｋのゲート酸化物領域は、最終的には、これに
続いて形成されるゲート電極とこれに続いて形成される
ソース−ドレイン領域との間のオーバーラップ容量を減
少する結果をもたらす。前記低誘電率Ｋのゲート酸化物
領域１６は、前記ナイトライドスペーサ１２によって保
護されているため、保護されていないゲート酸化物領域
１４を最終的に完全に除去する際に所定の場所に残るこ
とができる。更に、前記局部的な低誘電率Ｋのゲート酸
化物領域１６は、ゲート電極及びソース−ドレイン領域
が形成される前に前記保護されていないゲート領域１４
で行われる通常のサーマルゲート酸化物の最終的な成長
中に、良好に保護される。
【００２２】通常は、前記ナイトライドスペーサ１２に
よって保護された低誘電率Ｋの誘電体部分だけを残すこ
とができるのが望ましいけれども、前記低誘電率Ｋの誘
電体を横方向に大きく延ばすことができるのが望ましい
場合がある。このような場合には、図３及び図５に示す
上文中に説明した工程の代わりに、図４及び図６に示
す、以下に説明する工程を使用する別の好ましい実施例
を使用するのが望ましい。
【００２３】次に、上文中に説明した図３の構造に対す
る別の好ましい実施例として図４を更に詳細に参照する
と、この図には、同じ形態のシリコンナイトライド被覆
層１０、及び別のポリシリコン被覆層１１が示してあ
る。これらの層は、最終的に前記酸化物層４の前記ゲー
ト領域８の側壁に沿って二重反転スペーサを形成する目
的で付着させてある。前記ナイトライド層１０の厚さ
は、最終的には２００オングストローム（Å）乃至２０
００オングストローム（Å）であり、通常は、ＬＰＣＶ
Ｄ（Low Pressure Chemical Vapor Deposition）によっ
て成長される。前記ポリシリコン層１１の厚さは、前記
低誘電率Ｋの誘電体をチャネル領域内に横方向に延ばす
所望の増大の程度に従って調節される。
【００２４】次に、上文中に説明した図５の構造に対す
る別の好ましい実施例として図６を更に詳細に参照する
と、この図は、前記ナイトライド層１０及び前記ポリシ
リコン層１１に異方性エッチングを加え、これらの層を
前記酸化物層４の上面から、並びに前記低誘電率Ｋのゲ
ート酸化物層６の大部分から完全に除去した結果を示
す。前記同じ形態のナイトライド層１０及びポリシリコ
ン層１１の厚さが、前記エッチングによって除去したゲ
ート領域８よりもかなり大きいため、前記ゲート領域８
の側壁から完全には除去されないということに着目され
たい。従って、前記エッチングによって除去したゲート
領域８の側壁に残るナイトライド及びポリシリコンによ
り反転ナイトライドスペーサ１２及び反転ポリシリコン
スペーサ１３が形成される。前記異方性プラズマエッチ
ングの終了時に、ナイトライド／ポリシリコンの二重ス
ペーサ１２及び１３によって保護されていない、露呈し
たゲート酸化物領域１４の表面上に、残る前記ナイトラ
イド層１０及びポリシリコン層１１の部分が完全に除去
されることが補償されるように設計されているというこ
とに着目されたい。更に、酸化物層の下のシリコンが損
傷しないようにするため、前記異方性プラズマエッチン
グ中に前記露呈されたゲート酸化物層１４が完全には除
去されないように注意を払わなければならない。次い
で、前記露呈されたゲート酸化物層１４の完全な除去を
湿式エッチングプロセス工程で行う。上文中に説明した
ように、前記ナイトライド／ポリシリコンの二重のスペ
ーサ１２及び１３の下にある前記保護された局部的なゲ
ート酸化物領域１６は、前記異方性エッチング中、エッ
チング作用が加わらない。従って、局部的な低誘電率Ｋ
のゲート酸化物領域１６が前記ナイトライド／ポリシリ
コンスペーサ１２，１３の下に残る。図３及び図５に示
す好ましい実施例と同様に、前記ナイトライド／ポリシ
リコンスペーサ１２，１３の下に局部的な低誘電率Ｋの
ゲート酸化物領域１６が形成されることが本発明にとっ
て重要である。前記局部的な低誘電率Ｋのゲート酸化物
領域により、最終的には、続いて形成されるゲート電極
と続いて形成されるソース−ドレイン領域との間のオー
バーラップ容量が減少する。前記低誘電率Ｋのゲート酸
化物領域１６は、前記ナイトライド／ポリシリコンスペ
ーサ１２及び１３によって保護されているため、保護さ
れていないゲート酸化物領域１６を最終的に完全に除去
する際に所定位置に残ることができる。前記局部的な低
誘電率Ｋのゲート酸化物領域１６は、更に、前記ゲート
電極及び前記ソース−ドレイン領域が形成される前、保
護されていないゲート領域１４での通常のサーマルゲー
ト酸化物の最終的な成長中、良好に保護される。
【００２５】図４及び図６に示す上掲の別の好ましい実
施例に関し、厚さの値及び前記ナイトライド／ポリシリ
コンスペーサについての関連したエッチング状態を適当
に調節することによって、通常のサーマルゲート酸化物
の前記最終的成長の前に低誘電率Ｋの誘電体をゲート領
域にどれ程残すのかを更に容易に決定できる。更に、熱
酸化物の前記最終的成長後、前記ナイトライド／ポリシ
リコンスペーサの前記ポリシリコン部分が選択的プラズ
マエッチング工程によって除去されるということに着目
されたい。
【００２６】議論の目的のため、好ましい実施例の説明
を図１、図２、図３、及び図５の好ましい実施例から続
ける。しかしながら、当業者は、好ましい実施例の以下
の説明を図１、図２、図４、及び図６の別の好ましい実
施例から続けることもできる。
【００２７】次に、図７を更に詳細に説明すると、前記
ナイトライドスペーサ１２によって保護されていない図
５の前記露呈したゲート領域１４において通常のサーマ
ルゲート酸化物１８を成長させる。前記サーマルゲート
酸化物の厚さは、代表的には、約２０オングストローム
（Å）乃至１００オングストローム（Å）の範囲内にあ
り、通常は、熱酸化によって成長する。図５を参照し続
ける。次いで、最終的にゲート電極を形成するため、ポ
リシリコン被覆層２０を付着する。前記ポリシリコン被
覆層２０の厚さは、代表的には、１０００オングストロ
ーム（Å）乃至４０００オングストローム（Å）であ
り、通常は、ＬＰＣＶＤによって成長される。
【００２８】次に図８を更に詳細に参照すると、化学的
機械研磨工程即ちＣＭＰを使用し、前記酸化物層４の表
面上にある前記ポリシリコン層２０の部分を除去する。
前記ゲート領域８の残りのポリシリコンは、ポリシリコ
ンゲート電極２２に形成される。
【００２９】次に図９を更に詳細に参照すると、この図
には、図８の構造の前記Ｎ型チャネル装置を完成するた
めにこれに続いて行われる従来のプロセスの結果が示し
てある。この図には、Ｎ型チャネル用の従来のソース−
ドレイン接触領域２４を形成した結果、並びに従来のＬ
ＤＤ領域２６をＮ+ 型ソース−ドレイン領域２８ととも
に形成した結果が示してある。
【００３０】これで本発明の目的が達成された。ゲート
−ドレインオーバーラップ容量及びゲート−ソースオー
バーラップ容量を最小にする目的において傾斜ゲート酸
化物プロセス即ちＧＧＯプロセスに対する改良された変
更が提供された。ＧＧＯプロセスと関連した上文中に説
明した問題点は、誘電率が厚さとは逆に大幅に変化する
傾斜ゲート酸化物層を提供する本発明によって解消され
た。従って、オーバーラップ容量を減少する目的で低誘
電率Ｋの酸化物でできた前記局部的領域１６をゲート−
ドレインオーバーラップ領域に形成する工程を含む革新
的方法が提供された。
【００３１】本発明をその好ましい実施例を参照して特
定的に示し且つ説明したが、当業者は、本発明の精神及
び範囲から逸脱することなく、形態及び詳細について様
々な変更を行うことができるということは理解されよ
う。
【図面の簡単な説明】
【図１】ゲート−ドレインオーバーラップ容量の効果的
な電気的挙動に関する従来技術を説明するためのＣＭＯ
Ｓインバーター回路の概略図である。
【図２】本発明のプロセスの好ましい実施例を示す概略
断面図である。
【図３】本発明のプロセスの好ましい実施例を示す概略
断面図である。
【図４】本発明のプロセスの好ましい実施例を示す概略
断面図である。
【図５】本発明のプロセスの好ましい実施例を示す概略
断面図である。
【図６】本発明のプロセスの好ましい実施例を示す概略
断面図である。
【図７】本発明のプロセスの好ましい実施例を示す概略
断面図である。
【図８】本発明のプロセスの好ましい実施例を示す概略
断面図である。
【図９】本発明のプロセスの好ましい実施例を示す概略
断面図である。
【符号の説明】
２ 半導体基板 ４ 酸化物層 ６ 低Ｋゲート酸化物層 ８ ゲート領域 １０ シリコンナイトライド層 １１ ポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アージュアン・リュウ シンガポール国 591401 チャオ・チュ ー・カン・セントラル ナンバー06−47, ビーエルケイ 236

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 ゲート−ドレインオーバーラップ領域
    に、オーバーラップ容量を減少する目的で、低誘電率Ｋ
    の酸化物からなる局部的領域を形成するための方法にお
    いて、（ａ）半導体基板上に第１酸化物層を形成する工
    程と、（ｂ）最終的なゲート領域を画成するため、前記
    第１酸化物層にパターン加工を施し、エッチングを行う
    工程と、（ｃ）前記最終的ゲート領域と対応するシリコ
    ン表面上に低誘電率Ｋの薄いゲート酸化物を付着するか
    或いは低誘電率Ｋの薄いゲート酸化物を前記表面上で成
    長させる工程と、（ｄ）前記第１酸化物層内にエッチン
    グによって形成したゲート領域の側壁に一つ又はそれ以
    上の反転スペーサを形成する工程と、（ｅ）前記スペー
    サによって保護されていない前記低誘電率Ｋのゲート酸
    化物の部分を除去し、これによって下側のシリコン表面
    を露呈すると同時に前記低誘電率Ｋのゲート酸化物の局
    部的領域を前記スペーサの下に残す工程と、（ｆ）傾斜
    誘電率を有するゲート酸化物層の形成を完了するため、
    前記露呈されたシリコン表面上で通常のサーマル・ゲー
    ト酸化物を成長させる工程と、（ｇ）ポリシリコンゲー
    ト構造の形成を、ソース−ドレイン接点並びに注入され
    たＬＤＤ領域及び注入されたＮ+型ソースドレイン領域
    の形成とともに行う工程とを含む、方法。
  2. 【請求項２】 前記反転スペーサは、絶縁体、ポリシリ
    コン、又は絶縁体／ポリシリコンの二重ペーサ組み合わ
    せが含まれる、請求項１に記載の方法。
  3. 【請求項３】 前記低誘電率Ｋのゲート酸化物層の厚さ
    は、約２０オングストローム乃至２００オングストロー
    ムである、請求項１に記載の方法。
  4. 【請求項４】 前記低誘電率Ｋのゲート酸化物を、低誘
    電率Ｋの誘電体層を付着することによって、又はフッ素
    をサーマル・ゲート酸化物層に注入することによって形
    成する、請求項１に記載の方法。
  5. 【請求項５】 前記絶縁スペーサは、窒化シリコン又は
    シリコン・オキシ・ナイトライドからなる群から選択さ
    れた材料で形成される、請求項１に記載の方法。
  6. 【請求項６】 前記サーマル・ゲート酸化物層の厚さ
    は、約２０オングストローム乃至１００オングストロー
    ムである、請求項１に記載の方法。
  7. 【請求項７】 ゲート−ドレインオーバーラップ領域及
    びゲート−ソースオーバーラップ領域に、オーバーラッ
    プ容量を減少する目的で、低誘電率Ｋの酸化物からなる
    局部的領域を有するディープ・サブミクロン・ＣＭＯＳ
    ＦＥＴ装置を形成するための方法において、（ａ）半導
    体基板上に第１酸化物層を付着する工程と、（ｂ）最終
    的なゲート領域を画成するため、前記第１酸化物層にパ
    ターン加工を施し、エッチングによる除去を行う工程
    と、（ｃ）前記最終的ゲート領域と対応するシリコン表
    面上に誘電率Ｋが低く、薄いゲート酸化物を付着するか
    或いは、前記表面上で誘電率Ｋが低く、薄いゲート酸化
    物を成長させる工程と、（ｄ）シリコンナイトライド被
    覆層を付着し、次いでこのナイトライド層に異方性エッ
    チング・バックを施し、前記第１酸化物層内の前記ゲー
    ト領域の側壁にナイトライド・スペーサを形成する工程
    と、（ｅ）前記ナイトライドスペーサによって保護され
    ていない前記低誘電率Ｋのゲート酸化物の部分をエッチ
    ングし、これによって下側のシリコン表面を露呈すると
    同時に前記低誘電率Ｋのゲート酸化物の局部的領域を前
    記ナイトライド・スペーサの下に残す工程と、（ｆ）傾
    斜誘電率を持つゲート酸化物層の形成を完了するため、
    前記露呈されたシリコン表面上で通常のサーマル・ゲー
    ト酸化物を成長させる工程と、（ｇ）ポリシリコン被覆
    層を付着させて、ゲート電極を形成する目的で化学的機
    械研磨プロセス（ＣＭＰ）プロセスを使用して前記ポリ
    シリコンを研磨する工程と、（ｈ）その後、ソース−ド
    レイン接点を、注入Ｎ型ＬＤＤ領域及び注入Ｎ+型ソー
    ス−ドレイン領域とともに形成し、並びに前記ポリシリ
    コンゲート電極のドーピング及びシリサイド化を行う、
    方法。
  8. 【請求項８】 前記ナイトライド・スペーサは、反転シ
    リコンナイトライドスペーサ及びこれと並置された反転
    ポリシリコンスペーサを含む二重スペーサ構造である、
    請求項７に記載の方法。
  9. 【請求項９】 前記第１絶縁酸化物層の厚さは、約１０
    ００オングストローム乃至４０００オングストロームで
    ある、請求項７に記載の方法。
  10. 【請求項１０】 前記第１酸化物層は、ＣＶＤ又はサー
    マル・プロセスによって形成される、請求項７に記載の
    方法。
  11. 【請求項１１】 前記低誘電率Ｋのゲート酸化物層の厚
    さは、約２０オングストローム乃至２００オングストロ
    ームの範囲内にある、請求項７に記載の方法。
  12. 【請求項１２】 前記低誘電率Ｋのゲート酸化物層の付
    着は、ＣＶＤ、サーマル・プロセス、又はスピン・オン
    ・プロセスによって行われる、請求項７に記載の方法。
  13. 【請求項１３】 低誘電率Ｋのゲート酸化物を形成する
    ためのプロセスは、（ａ）後の低誘電率Ｋプロセスで使
    用されたのと同様のＣＶＤ法、（ｂ）スピン・オン法、
    又は（ｃ）フッ素イオン注入が続いて行われる通常の酸
    化物成長により行われる、請求項７に記載の方法。
  14. 【請求項１４】 前記ナイトライド・スペーサを形成す
    るプロセスは、（ａ）シリコンナイトライドのＣＶＤ層
    を付着する工程と、（ｂ）前記ナイトライド層をエッチ
    ング・バックするため、異方性プラズマエッチングを使
    用する工程とを含む、、請求項７に記載の方法。
  15. 【請求項１５】 前記二重ナイトライド／ポリシリコン
    スペーサを形成するためのプロセスは、（ａ）シリコン
    ナイトライドのＣＶＤ層を付着する工程と、（ｂ）ポリ
    シリコン被覆層を付着する工程と、（ｃ）前記ナイトラ
    イド層及びポリシリコン層をエッチング・バックするた
    め、異方性プラズマエッチングを使用する工程とを含
    む、請求項８に記載の方法。
  16. 【請求項１６】 前記ナイトライド層の厚さは、約２０
    ０オングストローム乃至２０００オングストロームの範
    囲内にある、請求項１４に記載の方法。
  17. 【請求項１７】 前記ＣＶＤプラズマエッチングは、前
    記ナイトライド層をエッチング・バックするために使用
    される、請求項１４に記載の方法。
  18. 【請求項１８】 前記ナイトライド層を異方性エッチン
    グ・バックするためのエッチ・ストップ法は、前記ナイ
    トライドと低誘電率Ｋの誘電体材料との間で選択的にエ
    ッチングすることに基づく、請求項１４に記載の方法。
  19. 【請求項１９】 前記ナイトライド・スペーサの代表的
    な幅は、約２００オングストローム乃至２０００オング
    ストロームの範囲内にある、請求項１４に記載の方法。
  20. 【請求項２０】 前記被覆ナイトライド・スペーサによ
    って保護されていない前記低誘電率Ｋのゲート酸化物部
    分のエッチングは、プラズマ・エッチング及びこれに続
    いて行われる湿式エッチングによって行われる、請求項
    ７に記載の方法。
  21. 【請求項２１】 前記ゲート酸化物の厚さは、約２０オ
    ングストローム乃至２００オングストロームの範囲内に
    ある、請求項７に記載の方法。
  22. 【請求項２２】 前記ゲート電極を形成するために使用
    された前記ポリシリコン層の厚さは、約１０００オング
    ストローム乃至４０００オングストロームである、請求
    項７に記載の方法。
  23. 【請求項２３】 前記ナイトライド・スペーサの下にあ
    る前記ゲート酸化物の前記低誘電率Ｋの部分についての
    代表的な誘電率の値は、約２乃至３．５である、請求項
    ７に記載の方法。
  24. 【請求項２４】 前記Ｎ型ＬＤＤ注入のドーズ量は、代
    表的には、約１Ｅ１３atom／ｃｍ2 乃至５Ｅ１４atom／
    ｃｍ2 （１×１０13atom／ｃｍ2 乃至５×１０14atom／
    ｃｍ2）である、請求項７に記載の方法。
  25. 【請求項２５】 前記Ｎ型ＬＤＤ注入についてのエネル
    ギの代表的な範囲は、約２０ＫｅＶ乃至１００ＫｅＶで
    ある、請求項７に記載の方法。
  26. 【請求項２６】 前記Ｎ+ 型ソース−ドレイン注入のド
    ーズ量は、代表的には、約１Ｅ１５atom／ｃｍ2 乃至８
    Ｅ１５atom／ｃｍ2 （１×１０15atom／ｃｍ 2 乃至８×
    １０15atom／ｃｍ2）である、請求項７に記載の方法。
  27. 【請求項２７】 前記Ｎ+ 型ソース−ドレイン注入につ
    いてのエネルギの代表的な範囲は、約２０ＫｅＶ乃至１
    ００ＫｅＶである、請求項７に記載の方法。
  28. 【請求項２８】 前記二重スペーサのナイトライドの厚
    さは約２００オングストローム乃至２０００オングスト
    ロームである、請求項８に記載の方法。
  29. 【請求項２９】 前記二重スペーサ構造のポリシリコン
    の厚さは、前記低誘電率Ｋのゲート誘電体が前記チャン
    ネル領域内に横方向に延びる度合いを大きくするように
    調節される、請求項８に記載の方法。
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