JP2000324076A - クロスコネクト装置およびメモリ共用方法 - Google Patents
クロスコネクト装置およびメモリ共用方法Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
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- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【課題】 本発明は、回路規模の縮小および遅延時間の
短縮を図るクロスコネクト装置およびメモリ共用方法を
提供することを課題とする。 【解決手段】 同期多重方式のＳＤＨインタフェース回
路と、パス設定を行う時分割型スイッチを備えたパス設
定回路と、前記ＳＤＨインタフェース回路で実行される
ポインタ処理後の位相調整および／またはフレームアラ
イナを構成するエラスティックストアメモリとして機能
するとともに、前記パス設定回路で実行されるパス設定
を行う前記時分割型スイッチのデータメモリとして機能
する共有メモリを有する。
短縮を図るクロスコネクト装置およびメモリ共用方法を
提供することを課題とする。 【解決手段】 同期多重方式のＳＤＨインタフェース回
路と、パス設定を行う時分割型スイッチを備えたパス設
定回路と、前記ＳＤＨインタフェース回路で実行される
ポインタ処理後の位相調整および／またはフレームアラ
イナを構成するエラスティックストアメモリとして機能
するとともに、前記パス設定回路で実行されるパス設定
を行う前記時分割型スイッチのデータメモリとして機能
する共有メモリを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＤＨ（Ｓｙｎｃ
ｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈ
ｙ：同期多重方式）ネットワークに備えられる時分割信
号交換システムにおけるパススイッチ（回線冗長）を含
むクロスコネクト（回線設定）技術に係り、特に回路規
模の縮小および遅延時間の短縮を図るクロスコネクト装
置およびメモリ共用方法に関する。
ｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈ
ｙ：同期多重方式）ネットワークに備えられる時分割信
号交換システムにおけるパススイッチ（回線冗長）を含
むクロスコネクト（回線設定）技術に係り、特に回路規
模の縮小および遅延時間の短縮を図るクロスコネクト装
置およびメモリ共用方法に関する。
【０００２】
【従来の技術】従来より、ＳＤＨ（Ｓｙｎｃｈｒｏｎｏ
ｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ：同期多重
方式）インタフェース回路では各ポインタ処理部（ＰＴ
ＲＰ）にてポインタ終端を行い、ＴＳＷ（Ｔｉｍｅ Ｓ
ｗｉｔｃｈ：時分割型スイッチ）入力前にフレームアラ
イナを配置し各ＶＣ（Ｖｉｒｔｕａｌ Ｃｏｎｔａｉｎ
ｅｒ：仮想コンテナ）毎の位相調整およびデスタッフ処
理を行うフレーム単位の大規模なＥＳ（Ｅｌａｓｔｉｃ
Ｓｔｏｒｅ Ｍｅｍｏｒｙ：エラスティックストアメ
モリ）を有していた。
ｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ：同期多重
方式）インタフェース回路では各ポインタ処理部（ＰＴ
ＲＰ）にてポインタ終端を行い、ＴＳＷ（Ｔｉｍｅ Ｓ
ｗｉｔｃｈ：時分割型スイッチ）入力前にフレームアラ
イナを配置し各ＶＣ（Ｖｉｒｔｕａｌ Ｃｏｎｔａｉｎ
ｅｒ：仮想コンテナ）毎の位相調整およびデスタッフ処
理を行うフレーム単位の大規模なＥＳ（Ｅｌａｓｔｉｃ
Ｓｔｏｒｅ Ｍｅｍｏｒｙ：エラスティックストアメ
モリ）を有していた。
【０００３】図２は従来のＳＤＨインタフェースおよび
時分割型スイッチ（ＴＳＷ）の構成例を示すブロック図
である。図２に示すように、従来技術では、ポインタ処
理部１（ＰＴＲＰ）においてポインタ終端を行い、ＶＣ
先頭パルスおよびスタッフ情報を出力する。フローティ
ングカウンタ３（ＷＦＣＴＲ）は、ＰＴＲ処理部１から
のＶＣ先頭パルスおよびスタッフ情報を基に、エラステ
ィックストアメモリ２（ＥＳ）の書き込みフローティン
グアドレスを出力する。エラスティックストアメモリ２
（ＥＳ）は、フローティングカウンタ３（ＷＦＣＴＲ）
からの書き込みアドレスに従って主信号データをメモリ
に記憶するとともに、カウンタ４（ＲＣＴＲ）からの読
み出しアドレスに従い主信号データを出力する。書き込
みアドレスカウンタ６（ＷＣＴＲ）は、データメモリ５
（ＤＭ）の書き込みアドレスを出力する。データメモリ
５（ＤＭ）はフローティングカウンタ６（ＷＣＴＲ）か
ら出力されるカウンタ値を書き込みアドレスとして主信
号データの書き込みを行うとともに、制御メモリ７（Ｃ
Ｍ）より出力されるデータを読み出しアドレスとして主
信号データを出力する。制御メモリ７（ＣＭ）は、カウ
ンタ８（ＲＣＴＲ）から出力されるカウンタ信号を読み
出しアドレスとして出力するとともに、データメモリ５
（ＤＭ）の読み出しアドレスとしてパス設定情報を出力
する。カウンタ８（ＲＣＴＲ）は装置内基準クロックに
同期して制御メモリ７（ＣＭ）の読み出しアドレスを生
成する。
時分割型スイッチ（ＴＳＷ）の構成例を示すブロック図
である。図２に示すように、従来技術では、ポインタ処
理部１（ＰＴＲＰ）においてポインタ終端を行い、ＶＣ
先頭パルスおよびスタッフ情報を出力する。フローティ
ングカウンタ３（ＷＦＣＴＲ）は、ＰＴＲ処理部１から
のＶＣ先頭パルスおよびスタッフ情報を基に、エラステ
ィックストアメモリ２（ＥＳ）の書き込みフローティン
グアドレスを出力する。エラスティックストアメモリ２
（ＥＳ）は、フローティングカウンタ３（ＷＦＣＴＲ）
からの書き込みアドレスに従って主信号データをメモリ
に記憶するとともに、カウンタ４（ＲＣＴＲ）からの読
み出しアドレスに従い主信号データを出力する。書き込
みアドレスカウンタ６（ＷＣＴＲ）は、データメモリ５
（ＤＭ）の書き込みアドレスを出力する。データメモリ
５（ＤＭ）はフローティングカウンタ６（ＷＣＴＲ）か
ら出力されるカウンタ値を書き込みアドレスとして主信
号データの書き込みを行うとともに、制御メモリ７（Ｃ
Ｍ）より出力されるデータを読み出しアドレスとして主
信号データを出力する。制御メモリ７（ＣＭ）は、カウ
ンタ８（ＲＣＴＲ）から出力されるカウンタ信号を読み
出しアドレスとして出力するとともに、データメモリ５
（ＤＭ）の読み出しアドレスとしてパス設定情報を出力
する。カウンタ８（ＲＣＴＲ）は装置内基準クロックに
同期して制御メモリ７（ＣＭ）の読み出しアドレスを生
成する。
【０００４】
【発明が解決しようとする課題】しかしながら、従来技
術では、上述したようなポインタ処理部１（ＰＴＲＰ）
やフレームアライナを配置するため、フレーム単位の大
規模なエラスティックストアメモリ２（ＥＳ）が必要と
なり、さらにエラスティックストアメモリ２（ＥＳ）の
書き込み／読み出しの位相差に相当する遅延が発生する
という問題点があった。
術では、上述したようなポインタ処理部１（ＰＴＲＰ）
やフレームアライナを配置するため、フレーム単位の大
規模なエラスティックストアメモリ２（ＥＳ）が必要と
なり、さらにエラスティックストアメモリ２（ＥＳ）の
書き込み／読み出しの位相差に相当する遅延が発生する
という問題点があった。
【０００５】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、回路規模の縮小お
よび遅延時間の短縮を図るクロスコネクト装置およびメ
モリ共用方法を提供する点にある。
のであり、その目的とするところは、回路規模の縮小お
よび遅延時間の短縮を図るクロスコネクト装置およびメ
モリ共用方法を提供する点にある。
【０００６】
【課題を解決するための手段】請求項１に記載の発明の
要旨は、回路規模の縮小および遅延時間の短縮を図るク
ロスコネクト装置であって、同期多重方式のＳＤＨイン
タフェース回路と、パス設定を行う時分割型スイッチを
備えたパス設定回路と、前記ＳＤＨインタフェース回路
で実行されるポインタ処理後の位相調整および／または
フレームアライナを構成するエラスティックストアメモ
リとして機能するとともに、前記パス設定回路で実行さ
れるパス設定を行う前記時分割型スイッチのデータメモ
リとして機能する制御メモリを有することを特徴とする
クロスコネクト装置に存する。また請求項２に記載の発
明の要旨は、回路規模の縮小および遅延時間の短縮を図
るクロスコネクト装置であって、ポインタ処理後の位相
調整およびフレームアライナを構成するエラスティック
ストアメモリを備えた同期多重方式のＳＤＨインタフェ
ース回路と、パス設定を行う時分割型スイッチ用のデー
タメモリを備えたパス設定回路を有し、前記データメモ
リを制御メモリとして前記エラスティックストアメモリ
と共用化する構成を有することを特徴とするクロスコネ
クト装置に存する。また請求項３に記載の発明の要旨
は、ポインタ処理を実行してタイミング信号としてのス
タッフ情報および／または仮想コンテナ先頭パルスを生
成・出力するポインタ処理部と、前記ポインタ処理部か
らの前記タイミング信号に基づいて、時分割型スイッチ
を制御する書き込みアドレス生成機能を備えたフローテ
ィングカウンタを有することを特徴とする請求項１また
は２に記載のクロスコネクト装置に存する。また請求項
４に記載の発明の要旨は、前記フローティングカウンタ
は、前記スタッフ情報および前記仮想コンテナ先頭パル
スを基に各仮想コンテナの書き込みフローティングアド
レスを生成するとともに、当該書き込みフローティング
アドレスに従い主信号データを前記データメモリに書き
込むように構成されていることを特徴とする請求項３に
記載のクロスコネクト装置に存する。また請求項５に記
載の発明の要旨は、前記書き込みフローティングアドレ
スに従い主信号データを前記制御メモリに書き込むとと
もに、当該制御メモリのメモリ内容を参照して各仮想コ
ンテナ間の位相合わせ処理および／またはデスタッフ処
理を実行するように構成されていることを特徴とする請
求項４に記載のクロスコネクト装置に存する。また請求
項６に記載の発明の要旨は、回路規模の縮小および遅延
時間の短縮を図るメモリ共用方法であって、同期多重方
式のＳＤＨインタフェース工程と、パス設定を行う時分
割型スイッチを備えたパス設定工程と、前記ＳＤＨイン
タフェース工程で実行されるポインタ処理後の位相調整
および／またはフレームアライナを構成するエラスティ
ックストアメモリとして機能するとともに、前記パス設
定工程で実行されるパス設定を行う前記時分割型スイッ
チのデータメモリとして機能する制御メモリ工程を有す
ることを特徴とするメモリ共用方法に存する。また請求
項７に記載の発明の要旨は、回路規模の縮小および遅延
時間の短縮を図るメモリ共用方法であって、ポインタ処
理後の位相調整およびフレームアライナをエラスティッ
クストアメモリを用いて構成する工程を備え同期多重処
理を実行するＳＤＨインタフェース工程と、データメモ
リを参照して時分割型スイッチに対するパス設定を行う
パス設定工程と、前記データメモリを前記エラスティッ
クストアメモリと共用化する制御メモリ工程を有するこ
とを特徴とするメモリ共用方法に存する。また請求項８
に記載の発明の要旨は、ポインタ処理を実行してタイミ
ング信号としてのスタッフ情報および／または仮想コン
テナ先頭パルスを生成・出力するポインタ処理工程と、
前記ポインタ処理工程からの前記タイミング信号に基づ
いて、時分割型スイッチを制御する書き込みアドレス生
成機能を備えたフローティングカウント工程を有するこ
とを特徴とする請求項６または７に記載のメモリ共用方
法に存する。また請求項９に記載の発明の要旨は、前記
フローティングカウント工程は、前記スタッフ情報およ
び前記仮想コンテナ先頭パルスを基に各仮想コンテナの
書き込みフローティングアドレスを生成するとともに、
当該書き込みフローティングアドレスに従い主信号デー
タを前記データメモリに書き込む工程を含むことを特徴
とする請求項８に記載のメモリ共用方法に存する。また
請求項１０に記載の発明の要旨は、前記書き込みフロー
ティングアドレスに従い主信号データを前記制御メモリ
工程に書き込むとともに、当該制御メモリ工程のメモリ
内容を参照して各仮想コンテナ間の位相合わせ処理およ
び／またはデスタッフ処理を実行する工程を含むことを
特徴とする請求項９に記載のメモリ共用方法に存する。
要旨は、回路規模の縮小および遅延時間の短縮を図るク
ロスコネクト装置であって、同期多重方式のＳＤＨイン
タフェース回路と、パス設定を行う時分割型スイッチを
備えたパス設定回路と、前記ＳＤＨインタフェース回路
で実行されるポインタ処理後の位相調整および／または
フレームアライナを構成するエラスティックストアメモ
リとして機能するとともに、前記パス設定回路で実行さ
れるパス設定を行う前記時分割型スイッチのデータメモ
リとして機能する制御メモリを有することを特徴とする
クロスコネクト装置に存する。また請求項２に記載の発
明の要旨は、回路規模の縮小および遅延時間の短縮を図
るクロスコネクト装置であって、ポインタ処理後の位相
調整およびフレームアライナを構成するエラスティック
ストアメモリを備えた同期多重方式のＳＤＨインタフェ
ース回路と、パス設定を行う時分割型スイッチ用のデー
タメモリを備えたパス設定回路を有し、前記データメモ
リを制御メモリとして前記エラスティックストアメモリ
と共用化する構成を有することを特徴とするクロスコネ
クト装置に存する。また請求項３に記載の発明の要旨
は、ポインタ処理を実行してタイミング信号としてのス
タッフ情報および／または仮想コンテナ先頭パルスを生
成・出力するポインタ処理部と、前記ポインタ処理部か
らの前記タイミング信号に基づいて、時分割型スイッチ
を制御する書き込みアドレス生成機能を備えたフローテ
ィングカウンタを有することを特徴とする請求項１また
は２に記載のクロスコネクト装置に存する。また請求項
４に記載の発明の要旨は、前記フローティングカウンタ
は、前記スタッフ情報および前記仮想コンテナ先頭パル
スを基に各仮想コンテナの書き込みフローティングアド
レスを生成するとともに、当該書き込みフローティング
アドレスに従い主信号データを前記データメモリに書き
込むように構成されていることを特徴とする請求項３に
記載のクロスコネクト装置に存する。また請求項５に記
載の発明の要旨は、前記書き込みフローティングアドレ
スに従い主信号データを前記制御メモリに書き込むとと
もに、当該制御メモリのメモリ内容を参照して各仮想コ
ンテナ間の位相合わせ処理および／またはデスタッフ処
理を実行するように構成されていることを特徴とする請
求項４に記載のクロスコネクト装置に存する。また請求
項６に記載の発明の要旨は、回路規模の縮小および遅延
時間の短縮を図るメモリ共用方法であって、同期多重方
式のＳＤＨインタフェース工程と、パス設定を行う時分
割型スイッチを備えたパス設定工程と、前記ＳＤＨイン
タフェース工程で実行されるポインタ処理後の位相調整
および／またはフレームアライナを構成するエラスティ
ックストアメモリとして機能するとともに、前記パス設
定工程で実行されるパス設定を行う前記時分割型スイッ
チのデータメモリとして機能する制御メモリ工程を有す
ることを特徴とするメモリ共用方法に存する。また請求
項７に記載の発明の要旨は、回路規模の縮小および遅延
時間の短縮を図るメモリ共用方法であって、ポインタ処
理後の位相調整およびフレームアライナをエラスティッ
クストアメモリを用いて構成する工程を備え同期多重処
理を実行するＳＤＨインタフェース工程と、データメモ
リを参照して時分割型スイッチに対するパス設定を行う
パス設定工程と、前記データメモリを前記エラスティッ
クストアメモリと共用化する制御メモリ工程を有するこ
とを特徴とするメモリ共用方法に存する。また請求項８
に記載の発明の要旨は、ポインタ処理を実行してタイミ
ング信号としてのスタッフ情報および／または仮想コン
テナ先頭パルスを生成・出力するポインタ処理工程と、
前記ポインタ処理工程からの前記タイミング信号に基づ
いて、時分割型スイッチを制御する書き込みアドレス生
成機能を備えたフローティングカウント工程を有するこ
とを特徴とする請求項６または７に記載のメモリ共用方
法に存する。また請求項９に記載の発明の要旨は、前記
フローティングカウント工程は、前記スタッフ情報およ
び前記仮想コンテナ先頭パルスを基に各仮想コンテナの
書き込みフローティングアドレスを生成するとともに、
当該書き込みフローティングアドレスに従い主信号デー
タを前記データメモリに書き込む工程を含むことを特徴
とする請求項８に記載のメモリ共用方法に存する。また
請求項１０に記載の発明の要旨は、前記書き込みフロー
ティングアドレスに従い主信号データを前記制御メモリ
工程に書き込むとともに、当該制御メモリ工程のメモリ
内容を参照して各仮想コンテナ間の位相合わせ処理およ
び／またはデスタッフ処理を実行する工程を含むことを
特徴とする請求項９に記載のメモリ共用方法に存する。
【０００７】
【発明の実施の形態】以下に示す実施の形態の特徴は、
ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈ
ｉｅｒａｒｃｈｙ：同期多重方式）インタフェース回路
およびパス設定回路において、ポインタ処理後の位相調
整およびフレームアライナを構成するＥＳ（Ｅｌａｓｔ
ｉｃ Ｓｔｏｒｅ Ｍｅｍｏｒｙ：エラスティックスト
アメモリ）とパス設定を行う時分割型スイッチ（ＴＳ
Ｗ）のＤＭ（Ｄａｔａ Ｍｅｍｏｒｙ）を共用化する構
成を提供することにある。以下、本発明の実施の形態を
図面に基づいて詳細に説明する。
ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈ
ｉｅｒａｒｃｈｙ：同期多重方式）インタフェース回路
およびパス設定回路において、ポインタ処理後の位相調
整およびフレームアライナを構成するＥＳ（Ｅｌａｓｔ
ｉｃ Ｓｔｏｒｅ Ｍｅｍｏｒｙ：エラスティックスト
アメモリ）とパス設定を行う時分割型スイッチ（ＴＳ
Ｗ）のＤＭ（Ｄａｔａ Ｍｅｍｏｒｙ）を共用化する構
成を提供することにある。以下、本発明の実施の形態を
図面に基づいて詳細に説明する。
【０００８】図１は本発明の一実施の形態にかかるクロ
スコネクト装置を説明するための機能ブロック図であ
る。図１において、１１はポインタ処理部（ＰＴＲ
Ｐ）、１２はフローティングカウンタ（ＷＦＣＴＲ）、
１３はカウンタ（ＲＣＴＲ）、１４は制御メモリ（Ｃ
Ｍ）、１５はデータメモリ（ＤＭ）を示している。図１
を参照すると、クロスコネクト装置は、トリビュータリ
ィユニット（ＴＵ）フレームアライナ処理とＴＳＷ処理
のメモリ共用を行うものであって、ポインタ処理部１１
（ＰＴＲＰ）、フローティングカウンタ１２（ＷＦＣＴ
Ｒ）、カウンタ１３（ＲＣＴＲ）、制御メモリ１４（Ｃ
Ｍ）、データメモリ１５（ＤＭ）を備えている。ポイン
タ処理部１１（ＰＴＲＰ）はポインタ（ＰＴＲ）処理を
行い、スタッフ情報、ＶＣ（Ｖｉｒｔｕａｌ Ｃｏｎｔ
ａｉｎｅｒ：仮想コンテナ）先頭パルスを出力し、時分
割型スイッチ（ＴＳＷ）へ書き込みアドレスを与えるフ
ローティングカウンタ１２（ＷＦＣＴＲ）を制御する。
フローティングカウンタ１２（ＷＦＣＴＲ）では前記ス
タッフ情報、ＶＣ先頭パルスにより各ＶＣの書き込みフ
ローティングアドレスを生成する。この書き込みフロー
ティングアドレスに従い主信号データをデータメモリ１
５（ＤＭ）に書き込む。読み出し側はデータメモリ１５
（ＤＭ）に書き込まれたパス設定情報に従い、主信号デ
ータをデータメモリ１５（ＤＭ）より読み出す。このよ
うにして書き込みフローティングアドレスにより書き込
みを行うことで、各ＶＣ間の位相合わせ、デスタッフ処
理に必要なメモリを時分割型スイッチ（ＴＳＷ）による
パス設定用のメモリと共用し回路規模を削減できる。
スコネクト装置を説明するための機能ブロック図であ
る。図１において、１１はポインタ処理部（ＰＴＲ
Ｐ）、１２はフローティングカウンタ（ＷＦＣＴＲ）、
１３はカウンタ（ＲＣＴＲ）、１４は制御メモリ（Ｃ
Ｍ）、１５はデータメモリ（ＤＭ）を示している。図１
を参照すると、クロスコネクト装置は、トリビュータリ
ィユニット（ＴＵ）フレームアライナ処理とＴＳＷ処理
のメモリ共用を行うものであって、ポインタ処理部１１
（ＰＴＲＰ）、フローティングカウンタ１２（ＷＦＣＴ
Ｒ）、カウンタ１３（ＲＣＴＲ）、制御メモリ１４（Ｃ
Ｍ）、データメモリ１５（ＤＭ）を備えている。ポイン
タ処理部１１（ＰＴＲＰ）はポインタ（ＰＴＲ）処理を
行い、スタッフ情報、ＶＣ（Ｖｉｒｔｕａｌ Ｃｏｎｔ
ａｉｎｅｒ：仮想コンテナ）先頭パルスを出力し、時分
割型スイッチ（ＴＳＷ）へ書き込みアドレスを与えるフ
ローティングカウンタ１２（ＷＦＣＴＲ）を制御する。
フローティングカウンタ１２（ＷＦＣＴＲ）では前記ス
タッフ情報、ＶＣ先頭パルスにより各ＶＣの書き込みフ
ローティングアドレスを生成する。この書き込みフロー
ティングアドレスに従い主信号データをデータメモリ１
５（ＤＭ）に書き込む。読み出し側はデータメモリ１５
（ＤＭ）に書き込まれたパス設定情報に従い、主信号デ
ータをデータメモリ１５（ＤＭ）より読み出す。このよ
うにして書き込みフローティングアドレスにより書き込
みを行うことで、各ＶＣ間の位相合わせ、デスタッフ処
理に必要なメモリを時分割型スイッチ（ＴＳＷ）による
パス設定用のメモリと共用し回路規模を削減できる。
【０００９】さらに詳しく、本実施の形態のクロスコネ
クト装置の構成を説明する。ポインタ処理部１１（ＰＴ
ＲＰ）はトリビュータリィユニット（ＴＵ）ポインタ終
端を行い、スタッフ状態を示すタイミング信号およびト
リビュータリィユニット・マルチフレーム先頭位置を示
すＶＣ先頭パルスを出力する。フローティングカウンタ
１２（ＷＦＣＴＲ）は、ポインタ処理部１１（ＰＴＲ
Ｐ）から出力されるスタッフ情報にて制御されＶＣ先頭
パルスによってリセットされる各トリビュータリィユニ
ット（ＴＵ）独立のカウンタより構成される。データメ
モリ１５（ＤＭ）は、フローティングカウンタ１２（Ｗ
ＦＣＴＲ）から出力されるカウンタ値を書き込みアドレ
スとして主信号データの書き込みを行い、制御メモリ１
４（ＣＭ）より出力されるデータを読み出しアドレスと
して主信号データを出力する。制御メモリ１４（ＣＭ）
は、カウンタ１３（ＲＣＴＲ）から出力されるカウンタ
値を読み出しアドレスとしてデータメモリ１５（ＤＭ）
の読み出しアドレスとしてパス設定情報を出力する。カ
ウンタ１３（ＲＣＴＲ）は、装置内基準クロックに同期
して制御メモリ１４（ＣＭ）の読み出しアドレスを生成
する。
クト装置の構成を説明する。ポインタ処理部１１（ＰＴ
ＲＰ）はトリビュータリィユニット（ＴＵ）ポインタ終
端を行い、スタッフ状態を示すタイミング信号およびト
リビュータリィユニット・マルチフレーム先頭位置を示
すＶＣ先頭パルスを出力する。フローティングカウンタ
１２（ＷＦＣＴＲ）は、ポインタ処理部１１（ＰＴＲ
Ｐ）から出力されるスタッフ情報にて制御されＶＣ先頭
パルスによってリセットされる各トリビュータリィユニ
ット（ＴＵ）独立のカウンタより構成される。データメ
モリ１５（ＤＭ）は、フローティングカウンタ１２（Ｗ
ＦＣＴＲ）から出力されるカウンタ値を書き込みアドレ
スとして主信号データの書き込みを行い、制御メモリ１
４（ＣＭ）より出力されるデータを読み出しアドレスと
して主信号データを出力する。制御メモリ１４（ＣＭ）
は、カウンタ１３（ＲＣＴＲ）から出力されるカウンタ
値を読み出しアドレスとしてデータメモリ１５（ＤＭ）
の読み出しアドレスとしてパス設定情報を出力する。カ
ウンタ１３（ＲＣＴＲ）は、装置内基準クロックに同期
して制御メモリ１４（ＣＭ）の読み出しアドレスを生成
する。
【００１０】次に本実施の形態のクロスコネクト装置の
動作（メモリ共用方法）について説明する。まず、ポイ
ンタ処理部１１（ＰＴＲＰ）にてポインタ解釈が行わ
れ、トリビュータリィユニット・マルチフレーム先頭位
置を示すスタッフ情報、およびＶＣ先頭位置を示すＶＣ
先頭パルスを各トリビュータリィユニット（ＴＵ）につ
いて出力する。フローティングカウンタ１２（ＷＦＣＴ
Ｒ）は各トリビュータリィユニット（ＴＵ）毎に独立に
動作するカウンタ群より構成され、ポインタ処理部１１
（ＰＴＲＰ）からのＶＣ先頭パルスおよびスタッフ情報
は対応するフローティングカウンタ１２（ＷＦＣＴＲ）
に入力される。各フローティングカウンタ１２（ＷＦＣ
ＴＲ）は、ＶＣ先頭パルスに基づいて初期化を行い、ス
タッフ情報によってカウント動作を制御され、各トリビ
ュータリィユニット（ＴＵ）の位相吸収およびトリビュ
ータリィユニット（ＴＵ）単位のデスタッフ処理に対応
した主信号書き込みアドレスを多重して出力する。デー
タメモリ１５（ＤＭ）はフローティングカウンタ１２
（ＷＦＣＴＲ）からの書き込みアドレスに基づいて主信
号データをメモリに記憶するとともに、制御メモリ１４
（ＣＭ）からの読み出しアドレスに基づいて主信号デー
タをメモリから読み出す。カウンタ１３（ＲＣＴＲ）は
フローティングカウンタ１２（ＷＦＣＴＲ）の面情報を
受け取って、制御メモリ１４（ＣＭ）での書き込み面と
読み出し面の位相差を確保したカウンタ値を制御メモリ
１４（ＣＭ）の読み出しアドレスとして出力する。制御
メモリ１４（ＣＭ）はカウンタ１３（ＲＣＴＲ）からの
読み出しアドレスに従いパス設定情報をメモリから読み
出しデータメモリ１５（ＤＭ）に出力する。
動作（メモリ共用方法）について説明する。まず、ポイ
ンタ処理部１１（ＰＴＲＰ）にてポインタ解釈が行わ
れ、トリビュータリィユニット・マルチフレーム先頭位
置を示すスタッフ情報、およびＶＣ先頭位置を示すＶＣ
先頭パルスを各トリビュータリィユニット（ＴＵ）につ
いて出力する。フローティングカウンタ１２（ＷＦＣＴ
Ｒ）は各トリビュータリィユニット（ＴＵ）毎に独立に
動作するカウンタ群より構成され、ポインタ処理部１１
（ＰＴＲＰ）からのＶＣ先頭パルスおよびスタッフ情報
は対応するフローティングカウンタ１２（ＷＦＣＴＲ）
に入力される。各フローティングカウンタ１２（ＷＦＣ
ＴＲ）は、ＶＣ先頭パルスに基づいて初期化を行い、ス
タッフ情報によってカウント動作を制御され、各トリビ
ュータリィユニット（ＴＵ）の位相吸収およびトリビュ
ータリィユニット（ＴＵ）単位のデスタッフ処理に対応
した主信号書き込みアドレスを多重して出力する。デー
タメモリ１５（ＤＭ）はフローティングカウンタ１２
（ＷＦＣＴＲ）からの書き込みアドレスに基づいて主信
号データをメモリに記憶するとともに、制御メモリ１４
（ＣＭ）からの読み出しアドレスに基づいて主信号デー
タをメモリから読み出す。カウンタ１３（ＲＣＴＲ）は
フローティングカウンタ１２（ＷＦＣＴＲ）の面情報を
受け取って、制御メモリ１４（ＣＭ）での書き込み面と
読み出し面の位相差を確保したカウンタ値を制御メモリ
１４（ＣＭ）の読み出しアドレスとして出力する。制御
メモリ１４（ＣＭ）はカウンタ１３（ＲＣＴＲ）からの
読み出しアドレスに従いパス設定情報をメモリから読み
出しデータメモリ１５（ＤＭ）に出力する。
【００１１】以上説明したように本実施の形態によれ
ば、ポインタ処理部１１（ＰＴＲＰ）からのタイミング
信号により時分割型スイッチ（ＴＳＷ）のデータメモリ
（ＤＭ）の書き込みアドレスをフローティングに発生さ
せ、先頭位相合わせおよびデスタッフ処理を行った書き
込みアドレスを個別に生成した上で多重出力すること
で、以下に記載するような効果を奏する。まず第１の効
果は、ポインタ付け替え用エラスティックストアメモリ
（ＥＳ）を省略できることである。また第２の効果は、
時分割型スイッチ（ＴＳＷ）のデータメモリ（ＤＭ）に
入力するデータの位相を揃えるためのフレームアライナ
用エラスティックストアメモリ（ＥＳ）を省略できるこ
とである。そして第３の効果は、上記ポインタ付け替え
用エラスティックストアメモリ（ＥＳ）およびフレーム
アライナ用エラスティックストアメモリ（ＥＳ）を省略
できることにより、伝送路入力からパス設定後の出力ま
での遅延時間を短縮できることである。
ば、ポインタ処理部１１（ＰＴＲＰ）からのタイミング
信号により時分割型スイッチ（ＴＳＷ）のデータメモリ
（ＤＭ）の書き込みアドレスをフローティングに発生さ
せ、先頭位相合わせおよびデスタッフ処理を行った書き
込みアドレスを個別に生成した上で多重出力すること
で、以下に記載するような効果を奏する。まず第１の効
果は、ポインタ付け替え用エラスティックストアメモリ
（ＥＳ）を省略できることである。また第２の効果は、
時分割型スイッチ（ＴＳＷ）のデータメモリ（ＤＭ）に
入力するデータの位相を揃えるためのフレームアライナ
用エラスティックストアメモリ（ＥＳ）を省略できるこ
とである。そして第３の効果は、上記ポインタ付け替え
用エラスティックストアメモリ（ＥＳ）およびフレーム
アライナ用エラスティックストアメモリ（ＥＳ）を省略
できることにより、伝送路入力からパス設定後の出力ま
での遅延時間を短縮できることである。
【００１２】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態は適宜変更され得ることは明らかである。また上記構
成部材の数、位置、形状等は上記実施の形態に限定され
ず、本発明を実施する上で好適な数、位置、形状等にす
ることができる。また、各図において、同一構成要素に
は同一符号を付している。
れず、本発明の技術思想の範囲内において、各実施の形
態は適宜変更され得ることは明らかである。また上記構
成部材の数、位置、形状等は上記実施の形態に限定され
ず、本発明を実施する上で好適な数、位置、形状等にす
ることができる。また、各図において、同一構成要素に
は同一符号を付している。
【００１３】
【発明の効果】本発明は以上のように構成されているの
で、ポインタ処理部（ＰＴＲＰ）からのタイミング信号
により時分割型スイッチ（ＴＳＷ）のデータメモリ（Ｄ
Ｍ）の書き込みアドレスをフローティングに発生させ、
先頭位相合わせおよびデスタッフ処理を行った書き込み
アドレスを個別に生成した上で多重出力することで、以
下に記載するような効果を奏する。まず第１の効果は、
ポインタ付け替え用エラスティックストアメモリ（Ｅ
Ｓ）を省略できることである。また第２の効果は、時分
割型スイッチ（ＴＳＷ）のデータメモリ（ＤＭ）に入力
するデータの位相を揃えるためのフレームアライナ用エ
ラスティックストアメモリ（ＥＳ）を省略できることで
ある。そして第３の効果は、上記ポインタ付け替え用エ
ラスティックストアメモリ（ＥＳ）およびフレームアラ
イナ用エラスティックストアメモリ（ＥＳ）を省略でき
ることにより、伝送路入力からパス設定後の出力までの
遅延時間を短縮できることである。
で、ポインタ処理部（ＰＴＲＰ）からのタイミング信号
により時分割型スイッチ（ＴＳＷ）のデータメモリ（Ｄ
Ｍ）の書き込みアドレスをフローティングに発生させ、
先頭位相合わせおよびデスタッフ処理を行った書き込み
アドレスを個別に生成した上で多重出力することで、以
下に記載するような効果を奏する。まず第１の効果は、
ポインタ付け替え用エラスティックストアメモリ（Ｅ
Ｓ）を省略できることである。また第２の効果は、時分
割型スイッチ（ＴＳＷ）のデータメモリ（ＤＭ）に入力
するデータの位相を揃えるためのフレームアライナ用エ
ラスティックストアメモリ（ＥＳ）を省略できることで
ある。そして第３の効果は、上記ポインタ付け替え用エ
ラスティックストアメモリ（ＥＳ）およびフレームアラ
イナ用エラスティックストアメモリ（ＥＳ）を省略でき
ることにより、伝送路入力からパス設定後の出力までの
遅延時間を短縮できることである。
【図１】本発明の一実施の形態にかかるクロスコネクト
装置を説明するための機能ブロック図である。
装置を説明するための機能ブロック図である。
【図２】従来のＳＤＨインタフェースおよび時分割型ス
イッチ（ＴＳＷ）の構成例を示すブロック図である。
イッチ（ＴＳＷ）の構成例を示すブロック図である。
１１…ポインタ処理部（ＰＴＲＰ） １２…フローティングカウンタ（ＷＦＣＴＲ） １３…カウンタ（ＲＣＴＲ） １４…制御メモリ（ＣＭ） １５…データメモリ（ＤＭ）
Claims (10)
- 【請求項１】 回路規模の縮小および遅延時間の短縮を
図るクロスコネクト装置であって、 同期多重方式のＳＤＨインタフェース回路と、 パス設定を行う時分割型スイッチを備えたパス設定回路
と、 前記ＳＤＨインタフェース回路で実行されるポインタ処
理後の位相調整および／またはフレームアライナを構成
するエラスティックストアメモリとして機能するととも
に、前記パス設定回路で実行されるパス設定を行う前記
時分割型スイッチのデータメモリとして機能する制御メ
モリを有することを特徴とするクロスコネクト装置。 - 【請求項２】 回路規模の縮小および遅延時間の短縮を
図るクロスコネクト装置であって、 ポインタ処理後の位相調整およびフレームアライナを構
成するエラスティックストアメモリを備えた同期多重方
式のＳＤＨインタフェース回路と、 パス設定を行う時分割型スイッチ用のデータメモリを備
えたパス設定回路を有し、 前記データメモリを制御メモリとして前記エラスティッ
クストアメモリと共用化する構成を有することを特徴と
するクロスコネクト装置。 - 【請求項３】 ポインタ処理を実行してタイミング信号
としてのスタッフ情報および／または仮想コンテナ先頭
パルスを生成・出力するポインタ処理部と、 前記ポインタ処理部からの前記タイミング信号に基づい
て、時分割型スイッチを制御する書き込みアドレス生成
機能を備えたフローティングカウンタを有することを特
徴とする請求項１または２に記載のクロスコネクト装
置。 - 【請求項４】 前記フローティングカウンタは、前記ス
タッフ情報および前記仮想コンテナ先頭パルスを基に各
仮想コンテナの書き込みフローティングアドレスを生成
するとともに、当該書き込みフローティングアドレスに
従い主信号データを前記データメモリに書き込むように
構成されていることを特徴とする請求項３に記載のクロ
スコネクト装置。 - 【請求項５】 前記書き込みフローティングアドレスに
従い主信号データを前記制御メモリに書き込むととも
に、当該制御メモリのメモリ内容を参照して各仮想コン
テナ間の位相合わせ処理および／またはデスタッフ処理
を実行するように構成されていることを特徴とする請求
項４に記載のクロスコネクト装置。 - 【請求項６】 回路規模の縮小および遅延時間の短縮を
図るメモリ共用方法であって、 同期多重方式のＳＤＨインタフェース工程と、 パス設定を行う時分割型スイッチを備えたパス設定工程
と、 前記ＳＤＨインタフェース工程で実行されるポインタ処
理後の位相調整および／またはフレームアライナを構成
するエラスティックストアメモリとして機能するととも
に、前記パス設定工程で実行されるパス設定を行う前記
時分割型スイッチのデータメモリとして機能する制御メ
モリ工程を有することを特徴とするメモリ共用方法。 - 【請求項７】 回路規模の縮小および遅延時間の短縮を
図るメモリ共用方法であって、 ポインタ処理後の位相調整およびフレームアライナをエ
ラスティックストアメモリを用いて構成する工程を備え
同期多重処理を実行するＳＤＨインタフェース工程と、 データメモリを参照して時分割型スイッチに対するパス
設定を行うパス設定工程と、 前記データメモリを前記エラスティックストアメモリと
共用化する制御メモリ工程を有することを特徴とするメ
モリ共用方法。 - 【請求項８】 ポインタ処理を実行してタイミング信号
としてのスタッフ情報および／または仮想コンテナ先頭
パルスを生成・出力するポインタ処理工程と、 前記ポインタ処理工程からの前記タイミング信号に基づ
いて、時分割型スイッチを制御する書き込みアドレス生
成機能を備えたフローティングカウント工程を有するこ
とを特徴とする請求項６または７に記載のメモリ共用方
法。 - 【請求項９】 前記フローティングカウント工程は、前
記スタッフ情報および前記仮想コンテナ先頭パルスを基
に各仮想コンテナの書き込みフローティングアドレスを
生成するとともに、当該書き込みフローティングアドレ
スに従い主信号データを前記データメモリに書き込む工
程を含むことを特徴とする請求項８に記載のメモリ共用
方法。 - 【請求項１０】 前記書き込みフローティングアドレス
に従い主信号データを前記制御メモリ工程に書き込むと
ともに、当該制御メモリ工程のメモリ内容を参照して各
仮想コンテナ間の位相合わせ処理および／またはデスタ
ッフ処理を実行する工程を含むことを特徴とする請求項
９に記載のメモリ共用方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13127499A JP3439374B2 (ja) | 1999-05-12 | 1999-05-12 | クロスコネクト装置およびメモリ共用方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13127499A JP3439374B2 (ja) | 1999-05-12 | 1999-05-12 | クロスコネクト装置およびメモリ共用方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000324076A true JP2000324076A (ja) | 2000-11-24 |
| JP3439374B2 JP3439374B2 (ja) | 2003-08-25 |
Family
ID=15054112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13127499A Expired - Fee Related JP3439374B2 (ja) | 1999-05-12 | 1999-05-12 | クロスコネクト装置およびメモリ共用方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3439374B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1617581A4 (en) * | 2003-04-02 | 2006-11-02 | Huawei Tech Co Ltd | METHOD AND APPARATUS FOR ALIGNING FRAMES |
| JP2007067781A (ja) * | 2005-08-31 | 2007-03-15 | Nec Corp | クロスコネクト装置 |
| US7206328B2 (en) | 2001-09-19 | 2007-04-17 | Fujitsu Limited | SONET/SDH transmission control device |
| US9819432B2 (en) | 2015-05-14 | 2017-11-14 | Fujitsu Limited | Transmission apparatus and transmission method |
-
1999
- 1999-05-12 JP JP13127499A patent/JP3439374B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7206328B2 (en) | 2001-09-19 | 2007-04-17 | Fujitsu Limited | SONET/SDH transmission control device |
| EP1617581A4 (en) * | 2003-04-02 | 2006-11-02 | Huawei Tech Co Ltd | METHOD AND APPARATUS FOR ALIGNING FRAMES |
| US7639673B2 (en) | 2003-04-02 | 2009-12-29 | Huawei Technologies, Co., Ltd. | Method and apparatus for SDH/SONET frame alignment |
| CN1534906B (zh) * | 2003-04-02 | 2010-04-28 | 华为技术有限公司 | 一种帧对齐方法及电路 |
| JP2007067781A (ja) * | 2005-08-31 | 2007-03-15 | Nec Corp | クロスコネクト装置 |
| US9819432B2 (en) | 2015-05-14 | 2017-11-14 | Fujitsu Limited | Transmission apparatus and transmission method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3439374B2 (ja) | 2003-08-25 |
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