JP2000331477A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 異なる動作電圧で動作する主記憶部と副記憶
部とのデータ転送を効率的に行うことができ、しかも内
部で発生するノイズを有効に抑えながら安定的に動作す
ることができる半導体集積回路装置を提供する。 【解決手段】 主記憶部１０１とキャッシュメモリとし
て機能する副記憶部１０２とを有し、主記憶部１０１と
前記副記憶部との間に設けられたデータ転送バス線１５
０を介して双方向のデータ転送が可能なように構成され
た半導体集積回路装置であって、非データ転送時に、主
記憶部１０１に供給する電源電圧より低いレベルの電圧
をデータ転送バス線１５０に対して供給するデータ転送
バス線プリチャージ電源回路１５４を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に係り、特に同一半導体基板上に主記憶部と副記憶部
とが形成され、当該主記憶部と副記憶部との間にデータ
転送回路を有する半導体集積回路装置に関する。

【０００２】

【従来の技術】一般にコンピュータシステムに用いられ
る主記憶装置として比較的低速で安価な大容量の半導体
装置が用いられるが、この要求に合致したものとして汎
用ＤＲＡＭが多く使用されている。また、最近のコンピ
ュータシステムでは、システムの高速化（特にＭＰＵの
高速化）に対して主記憶部を構成するＤＲＡＭの高速化
もなされてはいるが、ＭＰＵの高速化に対しては不十分
であり、ＭＰＵと主記憶部との間に高速メモリを副記憶
部として搭載したシステムが主流である。このような副
記憶部は一般にキャッシュメモリとよばれ、高速ＳＲＡ
ＭやＥＣＬＲＡＭなどが用いられている。

【０００３】キャッシュメモリの実装形態としては、一
般にＭＰＵの外部に設けられたものや、ＭＰＵに内蔵さ
れたものがあるが、最近では、主記憶部を構成するＤＲ
ＡＭとキャッシュメモリとを同一半導体基板上に搭載し
た半導体記憶装置が注目されている。この従来技術とし
ては、特開昭５７−２０９８３号、特開昭６０−７６９
０号、特開昭６２−３８５９０号、特開平１−１４６１
８７号などがある。これらの先行技術にかかる半導体記
憶装置は、ＤＲＡＭとキャッシュメモリとを搭載するこ
とから、一部でキャッシュＤＲＡＭと呼ばれている。ま
たＣＤＲＡＭとも記述される。これらは、キャッシュメ
モリとして機能するＳＲＡＭと主記憶部をなすＤＲＡＭ
との間で、データを双方向に転送可能な構成になってい
る。

【０００４】これらの先行技術には、キャッシュミスヒ
ット時のデータ転送の動作の遅延などの問題があり、改
善した技術が提案された。改善された従来技術には、以
下のようなものがある。例えば特開平４−２５２４８６
号、特開平４−３１８３８９号、特開平５−２８７２号
に係る技術は、ＤＲＡＭ部とＳＲＡＭ部との間のデータ
転送を行うための双方向データ転送回路にラッチまたは
レジスタ機能を設けているのが特徴で、ＳＲＡＭ部から
ＤＲＡＭ部へのデータ転送とＤＲＡＭ部からＳＲＡＭ部
へのデータ転送を同時に行うことができ、キャッシュミ
スヒット時のデータ転送（コピーバック）を速くするこ
とを可能にしている。

【０００５】これらの技術を特開平４−３１８３８９を
例にして説明する。図１７は、ＣＤＲＡＭのメモリアレ
イ部の構成の一例を概略的に示す図である。図１７にお
いて、半導体記憶装置は、ダイナミック型メモリセルを
含むＤＲＡＭアレイ９２０１と、スタティック型メモリ
セルからなるＳＲＡＭアレイ９２０２と、このＤＲＡＭ
アレイ９２０１とＳＲＡＭアレイ９２０２との間でのデ
ータ転送を行うための双方向転送ゲート回路９２０３と
を合む。またＤＲＡＭアレイ９２０１、ＳＲＡＭアレイ
９２０２には、各々に対応したロウデコーダ（行デコー
ダ）とコラムデコーダ（列デコーダ）とが設けられてい
る。ＤＲＡＭのロウデコーダ、コラムデコーダ、および
ＳＲＡＭのロウデコーダ、コラムデコーダに与えられる
アドレスは、互いに独立なアドレスであり、それぞれ異
なるアドレスピン端子を介して与えられる構成となって
いる。図１８および図１９は、双方向転送ゲート回路９
２０３の詳細な構成を示す図である。この構成によれば
ＳＢＬからＧＩＯへのデータ転送と、ＧＩＯからＳＢＬ
へのデータ転送はそれぞれデータ転送経路が異なり、か
つラッチ９３０５およびアンプ９３０６の機能により、
それぞれのデータ転送をオーバーラップさせて実行させ
ることが可能となっている。

【０００６】

【発明が解決しようとする課題】ところで、半導体集積
回路装置においては、パッケージ全体に関する性能とし
て、一般的に低消費電力化及び動作の高速化が要求され
る。一般的に、動作電圧を上昇させると動作の高速化は
達成することができるが、その結果として消費電力の上
昇を招く。逆に、低消費電力化を図るため動作電圧を低
く設定すると動作の高速化が犠牲となる。

【０００７】上記した従来技術にかかるＣＤＲＡＭで
は、低消費電力化を図るため、主記憶部をなすＤＲＡＭ
の動作電圧は低く設定され、逆に副記憶部をなしキャッ
シュメモリとして機能するＳＲＡＭの動作電圧は高速化
の要求に応えるため高く設定される。このように動作電
力の異なる主記憶部と副記憶部との間でデータ転送を行
うためには図１７に示す双方向転送ゲート回路が極めて
重要となる。なぜならば、主記憶部は動作電圧が低いた
め、上述のようなキャッシュメモリを搭載する半導体記
憶回路装置では、例えば上述のＣＤＲＡＭのように、デ
ータ転送をオーバーラップさせて実行させるなど、複数
の処理が同時に実行される場合があり、このような場
合、回路動作に伴って内部で発生するノイズが顕著とな
って内部回路の誤動作を招くことがある。特にデータ信
号として微弱な信号を取り扱うＤＲＡＭを主記憶部とし
て用いる場合、この内部で発生するノイズを有効に抑制
する必要がある。この状況は、主記憶部と副記憶部との
間でデータ転送を行う場合にも生ずる問題である。

【０００８】また、近年の半導体集積回装置は、前述し
たように動作の高速化が要求されているが、異なる動作
電圧の主記憶部と副記憶部との間のデータ転送を効率的
に行わないと動作の高速化も達成できないことになる。

【０００９】本発明は、上記事情に鑑みてなされたもの
であり、異なる動作電圧で動作する主記憶部と副記憶部
とのデータ転送を効率的に行うことができ、しかも内部
で発生するノイズを有効に抑えながら安定的に動作する
ことができる半導体集積回路装置を提供することを目的
とする。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に、第１の発明は、主記憶部とキャッシュメモリとして
機能する副記憶部とを有し、前記主記憶部と前記副記憶
部との間に設けられたデータ転送バス線を介して双方向
のデータ転送が可能なように構成された半導体集積回路
装置であって、非データ転送時に、前記主記憶部に供給
する電源電圧より低いレベルの電圧を前記データ転送バ
ス線に対して供給する電源手段を具備することを特徴と
する。また、本発明は、前記主記憶部に設けられたセン
スアンプ回路と、前記センスアンプ回路を制御するセン
スアンプ部制御回路とを備え、前記センスアンプ部制御
回路は、前記センスアンプ回路と前記データ転送バス線
を接続する接続回路に対し、前記主記憶部から前記副記
憶部へデータを転送する場合には主記憶部電源レベルを
供給し、前記副記憶部から前記主記憶部へデータを転送
する場合には前記主記憶部電源レベルを昇圧した主記憶
部昇圧電源レベルを供給することを特徴とする。また、
本発明は、前記副記憶部に設けられた複数のメモリセル
と、前記副記憶部を制御する副記憶部制御回路とを備
え、前記副記憶部制御回路は、前記メモリセルと前記デ
ータ転送バス線を接続する接続回路に対し、前記主記憶
部から転送されるデータを取り込む場合には前記主記憶
部電源レベルを昇圧した主記憶部昇圧電源レベルを供給
し、前記メモリセルから前記主記憶部へデータを転送す
る場合には前記主記憶部電源レベルを供給することを特
徴とする。また、本発明は、前記センスアンプ部制御回
路が、前記副記憶部から転送されるデータを取り込む場
合には、前記センスアンプ回路内に設けられたトランジ
スタを非導通状態としてから取り込むことが好ましい。
また、本発明は、前記副記憶部制御回路が、前記主記憶
部から転送されるデータを取り込む場合には、前記メモ
リセル内に設けられたトランジスタを非導通状態として
から取り込むことが好ましい。また、第２の発明は主記
憶部と副記憶部とを有し、前記主記憶部と前記副記憶部
との間に設けられたデータ転送バス線を介して双方向の
データ転送が可能なように構成された半導体集積回路装
置であって、前記主記憶部に設けられたセンスアンプ回
路と、前記センスアンプ回路を制御するセンスアンプ部
制御回路と、前記センスアンプ回路と前記主記憶部内の
主記憶メモリセルとを電気的に接続するスイッチ手段と
を備え、前記センスアンプ部制御回路は、前記主記憶部
から副記憶部へ転送するデータを前記センスアンプ回路
に取り込んだ後に、前記スイッチ手段を制御して前記セ
ンスアンプ回路と前記主記憶部メモリセルとを電気的に
絶縁し、絶縁された状態で前記主記憶部から前記副記憶
部へ前記データを転送することを特徴とする。また、第
２の発明の前記センスアンプ部制御回路は、前記センス
アンプ回路に取り込んだ前記データの増幅と並行して、
前記スイッチ手段を制御して前記センスアンプ回路と前
記主記憶メモリセルとを電気的に絶縁し、前記センスア
ンプ回路と前記主記憶メモリセルとが電気的に絶縁した
状態で前記主記憶部から前記副記憶部へデータの転送を
開始させる転送開始命令が入力した場合に前記データを
転送することを特徴とする。また、第２の発明の前記セ
ンスアンプ部制御回路は、前記センスアンプ回路に取り
込んだ前記データの増幅を行い、前記主記憶部から前記
副記憶部へデータの転送を開始させる転送開始命令が入
力した場合に前記センスアンプ回路と前記主記憶メモリ
セルとを電気的に絶縁し、前記センスアンプ回路と前記
主記憶メモリセルとが電気的に絶縁した状態で前記デー
タを転送することを特徴とする。また、第２の発明にお
いて、前記主記憶部を活性化する動作開始命令と前記主
記憶部から前記副記憶部へデータの転送を開始させる転
送動作開始命令とは同一のタイミングで入力されること
を特徴とする。また、第２の発明の前記センスアンプ部
制御回路は、前記転送終了時に前記スイッチ手段を制御
してセンスアンプ回路と前記主記憶部メモリセルとを電
気的に接続することを特徴とする。また、第２の発明の
前記副記憶部は複数の副記憶メモリセル行に分割され、
前記センスアンプ部制御回路は、前記複数の副記憶メモ
リセル行に転送終了時に前記スイッチ手段を制御してセ
ンスアンプ回路と前記主記憶部メモリセルとを電気的に
接続することを特徴とする。また、第３の発明は、主記
憶部と副記憶部とを有し、前記主記憶部と前記副記憶部
との間に設けられたデータ転送バス線を介して双方向の
データ転送が可能なように構成された半導体集積回路装
置であって、前記主記憶部に設けられたセンスアンプ回
路と、前記センスアンプ回路を制御するセンスアンプ部
制御回路とを備え、前記センスアンプ回路は、前記デー
タ転送バス線１つに対して複数設けられるセグメント構
成であり、前記センスアンプ部制御回路は、前記データ
転送バス線１つに対して１つの前記センスアンプ回路を
電気的に接続し、前記副記憶部から前記主記憶部へデー
タ転送を行う前に、前記データ転送バス線と接続されな
いセンスアンプ回路に対して増幅動作を行わせることを
特徴とする。また、第３の発明の前記センスアンプ回路
は、バランスプリチャージ回路を備え、前記センスアン
プ部制御回路は、前記セグメント毎にバランスプリチャ
ージ回路を制御する手段を有することを特徴とする。ま
た、第３の発明の前記センスアンプ回路は、前記センス
アンプ回路と前記主記憶部内の主記憶部メモリセルを電
気的に接続するスイッチ手段を備え、前記センスアンプ
部制御回路は、前記副記憶部から前記主記憶部へデータ
転送を行うに際し、前記センスアンプ回路を前記主記憶
部メモリセルから電気的に切り離すことを特徴とする。

【００１１】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態による半導体集積回路装置について詳細に説明す
る。 〈第１実施形態〉 （１）基本構成 以下に本発明の第１実施形態の基本構成について説明す
る。本発明による半導体集積回路装置は、半導体記憶装
置とその半導体記憶装置の制御装置とを含む。半導体記
憶装置は主記憶部と副記憶部を有し、主記憶部と副記憶
部で双方向のデータ転送が可能なように構成されてい
る。また副記憶部は、複数の記憶セル群から構成されて
おり、副記憶部のそれぞれの記憶セル群はそれぞれ独立
したキャッシュとして機能する事が可能となっている。
また本発明による半導体記憶装置では、コントロール端
子やアドレス端子の数は、主記憶部を制御するのに必要
な数と同じ数で実現する事も可能である。

【００１２】以下、主に主記憶部として６４Ｍビットの
ＤＲＡＭアレイを有し、副記憶部として１６Ｋビットの
ＳＲＡＭアレイを有した×８ビットの２バンク構成のシ
ンクロナスインターフェイスを持つ半導体記憶装置につ
いての実施例を中心に説明する。ただし、本発明はこの
構成に限定されるものではない。

【００１３】（２）ブロック図 図１は、本発明の第１実施形態による半導体記憶装置の
全体の構成を概略的に示すブロック図である。図１にお
いて、半導体記憶装置１００は、主記憶部１０１、副記
憶部１０２、主記憶部１０１と副記憶部１０２とを有す
る。

【００１４】主記憶部１０１は、行及び列からなるマト
リックス状に配列された複数のダイナミック型メモリセ
ルを備える主記憶メモリセル１１０と、後述するアドレ
スバッファ回路１３４から出力される主記憶部アドレス
信号と主記憶部制御回路１３６から出力される制御信号
を受けて主記憶メモリセル１１０の対応行を選択する主
記憶行デコーダ主記憶行デコーダ１１２と、選択された
主記憶メモリセルに保持されたデータを検知し増幅する
センスアンプ１１４を備える。また、図示は省略してい
るが、主記憶メモリセル１１０は、バンクと呼ばれる複
数のブロックに分割されており、例えば２つのバンクＡ
およびバンクＢに分割され、主記憶部制御回路１３６か
ら出力される制御信号によってバンクＡまたはバンクＢ
が選択される。

【００１５】副記憶部１０２は、行及び列からなるマト
リックス状に配列された複数のスタティック型メモリセ
ルを備える副記憶メモリセル１２０と、後述する副記憶
部制御回路１４２から出力される副記憶行選択信号とア
ドレスバッファ回路１３４から出力される副記憶部アド
レス信号を受けて分割された副記憶メモリセル群（本実
施形態では行毎に分割されたセル群）の選択を行う副記
憶行デコーダ１２２と、アドレスバッファ回路１３４か
ら出力される副記憶部アドレス信号から副記憶列選択信
号を発生し、当該副記憶列選択信号により列選択を行う
副記憶列デコーダ１２４を有する。

【００１６】１３０は、外部から供給されるクロックＣ
ＬＫに基づいて半導体記憶装置１００内で用いられる内
部クロックを発生する内部クロック信号生成回路であ
り、発生した内部クロックはコマンドデコーダ回路１３
２及びアドレスバッファ回路１３４へ出力される。コマ
ンドデコーダ回路１３２は、入力されるチップセレクト
信号ＣＳ、外部入力信号であるＲＡＳ信号，ＣＡＳ信
号、ＷＥ信号に基づいて半導体記憶装置１０内部で必要
な制御信号にデコードし、デコードした制御信号はアド
レスバッファ回路１３４、後述する主記憶部制御回路１
３６、データ転送バス線制御回路１４０、副記憶部制御
回路１４２へそれぞれ出力する。

【００１７】アドレスバッファ回路１３４は入力される
アドレス信号Ａ０〜Ａｊ（ｊは０以上の整数）及びコマ
ンドデコーダ回路１３２から出力される制御信号に基づ
いて、主記憶部１０１でアドレスを指定するための主記
憶部アドレス信号と副記憶部１０２でアドレスを指定す
るための副記憶部アドレス信号とを生成する。主記憶部
制御回路１３６はコマンドデコーダ回路１３２から出力
される制御信号に基づいて主記憶行デコーダ１１２へ行
を選択するための制御信号を出力するとともに上述した
バンクを選択する制御信号を出力する。更に、センスア
ンプ部１３８の動作を制御する制御信号を出力する。セ
ンスアンプ部制御回路１３８は主記憶部制御回路１３６
から出力される制御信号に基づいて主記憶センスアンプ
回路１１４を制御する。

【００１８】データ転送バス線制御回路１４０は、主記
憶部１０１内に設けられた主記憶センスアンプ回路１１
４と副記憶メモリセル１２０との間を接続するデータ転
送バス線１５０上に設けられたデータ転送バス線プリチ
ャージ回路１５２の動作を制御する。データ転送バス線
プリチャージ回路１５２にはデータ転送バス線プリチャ
ージ電源回路１５４から電源が供給されている。副記憶
部制御回路１４２はコマンドデコーダ回路１３２から出
力される制御信号を受け、副記憶メモリセル１２０の行
選択信号を発生して副記憶メモリセル１２０の動作を制
御するとともに、外部とのデータ授受を行うために設け
られた入出力バッファ１６０との間で行われるデータ授
受の制御を行う。

【００１９】なお、本実施形態では、主記憶部１０１に
は例えばＤＲＡＭを用い、副記憶部１０２には例えばＳ
ＲＡＭを用いた場合について説明するが、本発明はこれ
に制限されるものではない。主記憶部には、ＤＲＡＭの
他にＳＲＡＭ、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、
ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ、強誘電体メモ
リなど他のメモリを用いてもよい。主記憶部を構成する
メモリは、その種類や特有の機能を有効に使用できるよ
うに構成することが望ましい。例えば、主記憶部にＤＲ
ＡＭを用いる場合については、汎用ＤＲＡＭ、ＥＤＯＤ
ＲＡＭ、シンクロナスＤＲＡＭ、シンクロナスＧＲＡ
Ｍ、バーストＥＤＯＤＲＡＭ、ＤＤＲシンクロナスＤＲ
ＡＭ、ＤＤＲシンクロナスＧＲＡＭ、ＳＬＤＲＡＭ、Ｒ
ａｍｂｕｓＤＲＡＭなどを適宜使用する。また、副記憶
部には主記憶部に用いたメモリよりも高速アクセス可能
なランダムアクセスメモリであれば他のメモリを用いて
もよい。主記憶部をフラッシュＥＥＰＲＯＭで構成する
場合には、副記憶部のメモリ容量はフラッシュＥＥＰＲ
ＯＭの一つの消去セクター単位の容量の１／２以上で構
成されるのが望ましい。

【００２０】（３）モデル図 次に、主記憶メモリセル１１０と副記憶メモリセル１２
０との間で行われるデータ転送について説明する。図２
は、図１中の主記憶メモリセル１１０と副記憶メモリセ
ル１２０との第１実施形態による接続関係を簡略化して
示した図である。尚、図２は本実施形態の理解を容易に
するための図であり、主記憶部１０１のセンスアンプ回
路と副記憶部１０２のメモリセル列とを一対一に対応さ
せて記載しているが、本発明は図２に示した構成に限定
される訳ではなく、例えば主記憶部１０１の隣接する２
台のセンスアンプ回路に対して１つの副記憶部メモリセ
ル列が対応している構成（複数セグメント）であっても
良い。

【００２１】図２において、１１０は主記憶メモリセル
であり、ディジット線対１７０と主記憶行デコーダに接
続されたワード線１７２とが複数交差して配置されてお
り、その交点にはメモリセル１７３が形成されている。
ディジット線対１７０は主記憶センスアンプ回路１１４
内のセンスアンプ回路１７４に接続されている。センス
アンプ回路１７４は主記憶メモリセル１１０内のディジ
ット線対１７０の数だけ設けられている。図１に示した
ように、主記憶センスアンプ回路１１４と副記憶メモリ
セル１２０とはデータ転送バス線１５０によって接続さ
れているが、このデータ転送バス線１５０はセンスアン
プ回路１７４に対応して設けられたデータ転送バス線対
１７６がセンスアンプ回路１７４の数だけ設けられてい
る。

【００２２】データ転送バス線プリチャージ回路１５２
内には各データ転送バス線対１７６に対応してプリチャ
ージ回路１５２が設けられている。このプリチャージ回
路１７８もデータ転送バス線対１７６の数だけ設けられ
ている。副記憶メモリセル１２０は、図２に示したよう
に、複数の副記憶メモリセル行１８０からなり、各々の
副記憶メモリセル行１８０にはデータ転送バス線対１７
６に対応してメモリセル１８２が設けられている。尚、
上述したように、図２はあくまでも本実施形態の理解を
容易にするために簡略化して記載した図であることに留
意すべきである。

【００２３】次に、図１又は図２に示したデータ転バス
線プリチャージ電源回路１５４、データ転送バス線プリ
チャージ回路１５２、主記憶センスアンプ回路１１４、
及び副記憶メモリセル行１８０の内部構成について詳細
に説明する。 〔データ転送バス線プリチャージ回路１５２〕次に、デ
ータ転送バス線プリチャージ回路１５２の内部構成につ
いて説明する。図３は、データ転送バス線プリチャージ
回路１５２の内部構成を示す図であり、図１又は図２に
示した部材と同一の部材については同一の符号が付して
ある。図３に示したように、データ転送バス線プリチャ
ージ回路１５２はデータ転送バス線対１７６の数だけプ
リチャージ回路１７８が設けられている。プリチャージ
回路１７８はＮチャネル型ＭＯＳトランジスタ（以下Ｎ
ＭＯＳトランジスタと称する）２００ａのデータ転送バ
ス線対１７６の一方に接続し、ＮＭＯＳトランジスタ２
００ａのとＮＭＯＳトランジスタ２００ｂとを接続し、
ＮＭＯＳトランジスタ２００ｂをデータ転送バス線対１
７６の他方に接続し、更に、ＮＭＯＳトランジスタ２０
０ｃをデータ転送バス線対１７６の間に接続し、ＮＭＯ
Ｓトランジスタ２００ａ，２００ｂ，２００ｃのゲート
を互いに接続した構成となっている。

【００２４】また、ＮＭＯＳトランジスタ２００ａ，２
００ｂとの接続点にはデータ転送バス線プリチャージ電
源回路１５４に接続されたデータ転送バス線プリチャー
ジ線１９２が接続されている。また、ＮＭＯＳトランジ
スタ２００ａ，２００ｂ，２００ｃのゲートの接続点に
はデータ転送バス線制御回路１４０に接続されたデータ
転送バス制御信号線１９０が接続されている。

【００２５】〔データ転送バス線プリチャージ電源回路
１５４〕次に、データ転バス線プリチャージ電源回路１
５４の内部構成について説明する。図４は、データ転バ
ス線プリチャージ電源回路１５４の内部構成を示す図で
ある。図４に示されたように、データ転バス線プリチャ
ージ電源回路１５４は、オペアンプ１９６とＰチャネル
型ＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと称
する）１９８からなる。オペアンプ１９６の負入力端子
にはデータ転送パス線プリチャージ線１９２の電圧を規
定する基準電圧となるデータ転送バス線レベル基準電位
が入力され、オペアンプ１９６の出力端はＰＭＯＳトラ
ンジスタ１９８のゲートが接続されている。また、ＰＭ
ＯＳトランジスタ１９８には外部電源線が接続され、残
りの端子はオペアンプ１９６の正入力端に接続されると
ともにデータ転送バス線プリチャージ線１９２が接続さ
れている。

【００２６】〔主記憶センスアンプ回路１１４〕図５
は、主記憶センスアンプ回路１１４の構成等を示す図で
あり、図１又は図２に示された部材と同一部材について
は同一の符号を付してある。図５に示されたように、各
ディジット線対１７０にはディジット線バランスプリチ
ャージ回路２００が設けられている。これらディジット
線バランスプリチャージ回路２００とセンスアンプ部制
御回路１３８とはディジット線バランスプリチャージ信
号線２０２によって接続されている。

【００２７】また、各センスアンプ回路１７４はフリッ
プフロップ回路が設けられている。このフリップフロッ
プ回路はＰＭＯＳトランジスタ２１０，２１２及びＮＭ
ＯＳトランジスタ２１４，２１６で構成される また、ディジット線対１７０とデータ転送バス線対１７
６とを接続する接続回路は、ＮＭＯＳトランジスタ２１
８，２２０によって構成される。ディジット線対１７０
各々に設けられたＮＭＯＳトランジスタ２２２，２２４
はセンスアンプ回路１７４をディジット線対から切り離
すために設けられるスイッチ用のトランジスタである。

【００２８】センスアンプ部制御回路１３８には、上記
ディジット線バランスプリチャージ信号線２０２が接続
されている他、ディジット線トランスファースイッチ信
号線２０６、センスアンプ部転送スイッチ信号線２０
４、センスアンプコントロール線２０８、センスアンプ
コントロール線２１０が接続されている。上記ディジッ
ト線バランスプリチャージ信号線２０２は、ディジット
線バランスプリチャージ回路２００におけるプリチャー
ジレベルを制御する制御信号をセンスアンプ部制御回路
１３８からディジット線バランスプリチャージ回路２０
０へ伝達するものであり、ディジット線トランスファー
スイッチ信号線２０６は、センスアンプ回路１７４をデ
ィジット線対から切り離すか又は接続するかを制御する
制御信号をＮＭＯＳトランジスタ２２２，２２４へ伝達
するためのものである。

【００２９】また、センスアンプ部転送スイッチ信号線
２０４は、センスアンプ回路１７４に取り込まれ、セン
スアンプ内接点対２１７によってセンスアンプされた信
号をデータ転送バス線対１７６に出力するか否か、又は
データ転送バス線対１７６を介して転送される信号をア
ンプ回路１７４内部に取り込むか否かを制御する制御信
号を伝達するものである。

【００３０】本実施形態における半導体集積回路装置
は、データ転送に関し、一度のデータ転送で１０２４ビ
ットの単位で行われる。この場合、低消費電力を図るた
めに信号のレベルを抑え、主記憶部１０１に供給される
電源電圧の１０％以下程度としている。このように、信
号のレベルが低いため、例えば図２に示すセンスアンプ
回路１７４に信号を取り込む際、データバス転送バス線
の初期電位を主記憶部１０１の電源電圧とすると、セン
スアンプ部制御回路１３８からセンスアンプ部転送スイ
ッチ信号線２０４を介してＮＭＯＳトランジスタ２１
８，２２０によって構成される接続回路へ供給されるセ
ンスアンプ部転送スイッチ信号のレベルはより高い電圧
に設定する必要がある。従って、昇圧レベルを緩和する
ために、データ転送バス線対１７６の非転送時のプリチ
ャージレベルを主記憶部の電源電圧以下の中間電位とし
ている。中間電位としては例えば主記憶部の電源電圧の
半分の値が用いられる。

【００３１】また、この中間電位は図４に示したデータ
転送バス線プリチャージ電源回路１５４へデータ転送パ
ス線レベル基準電位を与えることによって生成されてお
り、独立した電源から上記中間電位が生成されるので、
他の回路素子の動作による電源電圧の変動雑音がデータ
転送バス線対１７６に影響を及ぼさないようにしてい
る。

【００３２】また、センスアンプコントロール線２０８
は、ＰＭＯＳトランジスタ２１０，２１２からなるフリ
ップフロップの増幅率を制御する制御信号を伝達するも
のであり、センスアンプコントロール線２１０は、ＮＭ
ＯＳトランジスタ２１４，２１６からなるフリップフロ
ップの増幅率を制御する制御信号を伝達するものであ
る。

【００３３】次に、センスアンプ部制御回路１３８の内
部構成の一部について説明する。図６は、センスアンプ
部制御回路１３８内に設けられたセンスアンプ部転送ス
イッチ信号生成回路２３０の構成を示す図である。この
センスアンプ部転送スイッチ信号生成回路２３０は、セ
ンスアンプ回路１７４に取り込まれ、センスアンプ内接
点対２１７によってセンスアンプされた信号をデータ転
送バス線対１７６に出力するか否か、又はデータ転送バ
ス線対１７６を介して転送される信号をセンスアンプ回
路１７４内部に取り込むか否かを制御する制御信号を生
成するとともに、センスアンプ回路１７４へ供給する電
源を制御するものである。

【００３４】データ転送バス線対１７６の初期電位を上
記のような中間電位としても、センスアンプ回路１７４
内に信号を取り込む場合、図５に示したセンスアンプ部
制御回路１３８からセンスアンプ部転送スイッチ信号線
２０４を介してＮＭＯＳトランジスタ２１８，２２０に
よって構成される接続回路へ供給されるセンスアンプ部
転送スイッチ信号は主記憶部１０１の電源電圧に対して
昇圧した主記憶部昇圧電源を与える必要がある。

【００３５】一方、センスアンプ回路１７４からメモリ
セル１８２にデータを転送する場合にセンスアンプ部転
送スイッチ信号として主記憶部昇圧電源を与えるとデー
タ転送パス線対１７６の方がセンスアンプ回路１７４内
のハイ側接点レベルより設定しているためデータ転送バ
ス線対１７６のレベルに引かれてセンスアンプ回路１７
４内のハイ側接点レベルが低下し、センスアンプ回路２
７４からデータ転送バス線対１７６へのデータ転送能力
が低下してしまう。

【００３６】図６に示したセンスアンプ部転送スイッチ
信号生成回路２３０は、上記の問題点を解消するために
センスアンプ回路１７４内に信号を取り込む場合と、セ
ンスアンプ回路２７４からメモリセル１８２へデータを
転送する場合とで、センスアンプ部制御回路１３８から
センスアンプ部転送スイッチ信号線２０４を介してＮＭ
ＯＳトランジスタ２１８，２２０によって構成される接
続回路へ供給されるセンスアンプ部転送スイッチ信号を
主記憶部１０１の電源として用いられる主記憶部電源と
するか又は主記憶部昇圧電源とするかを制御する回路で
ある。

【００３７】図６を参照すると、センスアンプ部転送ス
イッチ信号生成回路２３０にはセンスアンプ部転送コン
トロール信号とセンスアンプ部転送タイミング信号とが
供給されている。センスアンプ部転送コントロール信号
は主としてセンスアンプ部転送スイッチ信号を主記憶部
電源とするか又は主記憶部昇圧電源とするかを制御する
信号であり、センスアンプ部転送タイミング信号は、転
送のタイミングを制御する信号である。これらの信号は
センスアンプ部制御回路１３８内で生成されるものであ
る。

【００３８】センスアンプ部転送コントロール信号によ
ってフリップフロップ２３２の出力又はフリップフロッ
プ２３４の出力をハイレベルとする。フリップフロップ
２３２の出力には主記憶部昇圧電源が供給されているＰ
ＭＯＳトランジスタ２３６が接続され、フリップフロッ
プ２３４の出力には主記憶部電源が供給されているＮＭ
ＯＳトランジスタ２３８が接続されており、ＰＭＯＳト
ランジスタ２３６とＮＭＯＳトランジスタ２３８の出力
はセンスアンプ部転送スイッチ信号線２０４に接続され
ている。

【００３９】また、センスアンプ部転送タイミング信号
はインバータ及びバッファ回路を介してＮＭＯＳトラン
ジスタ２４０のベースに供給される。このＮＭＯＳトラ
ンジスタ２４０はセンスアンプ部転送スイッチ信号線２
０４へ接続されているとともに接地されている。つま
り、ＮＭＯＳトランジスタ２４０はセンスアンプ部転送
タイミング信号に基づいて、センスアンプ部転送スイッ
チ信号線２０４を活性としたり非活性とする。センスア
ンプ部転送スイッチ信号線２０４が非活性の場合にはＮ
ＭＯＳトランジスタ２１８，２２０によって構成される
接続回路は断状態となるのでデータ転送は行われない。

【００４０】〔副記憶メモリセル行１８０〕図７は、副
記憶メモリセル行１８０の内部構成等を示す図であり、
図１又は図２に示された部材と同一部材については同一
の符号を付してある。図７に示されたように、副記憶メ
モリセル行１８０は複数のメモリセル１８２を有する。
各々のメモリセル１８２はフリップフロップ回路が設け
られている。このフリップフロップ回路はＰＭＯＳトラ
ンジスタ２５６，２５８及びＮＭＯＳトランジスタ２６
０，２３２で構成される

【００４１】また、データ転送バス線対１７６からの信
号の取り込み及びデータ転送バス線対１７６への信号の
送出を行う接続回路は、ＮＭＯＳトランジスタ２６４
ａ，２６４ｂによって構成される。また、フリップフロ
ップ回路及び接続回路と並列にリードライト用スイッチ
回路２６６が接続されている。このリードライト用スイ
ッチ回路２６６はフリップフロップ回路に保持されたデ
ータを入出力線対２７０に出力したり、データ入出力線
対２７０上に現れたデータをフリップフロップ回路に取
り込むための回路である。このリードライト用スイッチ
回路２６６には副記憶列選択線２７４とリードライト用
副記憶行選択線２７２が接続され、これらの線を介して
入力される制御信号に基づいて上記のデータ入出力制御
を行う。

【００４２】各メモリセル１８２はデータ転送用副記憶
行選択線２５０、副記憶メモリセル行コントロール線２
５２、及び副記憶メモリセル行コントロール線２５４に
よって副記憶部制御回路１４２と接続されている。上記
データ転送用副記憶行選択線２５０は、フリップフロッ
プ回路に保持された信号をデータ転送バス線対１７６へ
出力するか否か、又はデータ転送バス線対１７６を介し
て転送されてきた信号をフリップフロップ回路内部に取
り込むか否かを制御する制御信号を伝達するものであ
る。

【００４３】副記憶メモリセル行コントロール線２５２
は、フリップフロップ回路において記憶内容の保持、消
去等を制御する制御信号を副記憶部制御回路１４２か
ら、ＰＭＯＳトランジスタ２５６，２５８からなるフリ
ップフロップへ伝達するものである。また、副記憶メモ
リセル行コントロール線２５４は、フリップフロップ回
路において記憶内容の保持、消去等を制御する制御信号
を副記憶部制御回路１４２から、ＮＭＯＳトランジスタ
２６０，２６２からなるフリップフロップへ伝達するも
のである。

【００４４】次に、副記憶部制御回路１４２の内部構成
の一部について説明する。図８は、副記憶部制御回路１
４２内に設けられたデータ転送用副記憶行選択線生成回
路２８０の構成を示す図である。このデータ転送用副記
憶行選択線生成回路２８０は、ＰＭＯＳトランジスタ２
５６，２５８及びＮＭＯＳトランジスタ２６０，２６２
からなるフリップフロップ回路に保持された信号をデー
タ転送バス線対１７６へ出力するか否か、又はデータ転
送バス線対１７６を介して転送されてきた信号をメモリ
説１８２内に取り込むか否かを制御するとともにメモリ
セル１８２へ供給する電源を制御するものである。

【００４５】副記憶部１０２は通常主記憶部１０１より
も高速に動作させる必要があるために主記憶部１０１に
供給される電源電圧、つまり主記憶部電源電圧よりも高
い電圧を供給しているため副記憶メモリセル１２０から
主記憶部１０１のセンスアンプ回路１７４にデータを転
送する場合、データ転送用副記憶行選択線２５０上に主
記憶部昇圧電源のレベルを与えるとデータ転送バス線対
１７６の電圧レベルが主記憶部電源のレベルより高い電
圧に充電されてしまうおそれがある。

【００４６】図８に示したデータ転送用副記憶行選択線
生成回路２８０は、上記の問題点を解消するために副記
憶メモリセル１２０から主記憶部１０１のセンスアンプ
回路１７４にデータを転送する場合と、主記憶部１０１
のセンスアンプ回路１７４から副記憶メモリセル１２０
にデータを取り込む場合とで、副記憶部制御回路１４２
からデータ転送用副記憶行選択線２５０を介してＮＭＯ
Ｓトランジスタ２６４ａ，２６４ｂによって構成される
接続回路へ供給されるデータ転送用副記憶行選択信号を
主記憶部１０１の電源として用いられる主記憶部電源と
するか又は主記憶部昇圧電源とするかを制御する回路で
ある。

【００４７】図８を参照すると、データ転送用副記憶行
選択線生成回路２８０には副記憶部転送コントロール信
号、副記憶行アドレス信号、及び副記憶部転送タイミン
グ信号が供給されている。副記憶部転送コントロール信
号は主としてデータ転送用副記憶行選択信号を主記憶部
電源とするか又は主記憶部昇圧電源とするかを制御する
信号であり、副記憶行アドレス信号及び副記憶部転送タ
イミング信号は、転送のタイミングを制御する信号であ
る。これらの信号は副記憶部制御回路１４２内で生成さ
れるものである。

【００４８】副記憶部転送コントロール信号によってフ
リップフロップ２８２の出力又はフリップフロップ２８
４の出力をハイレベルとする。フリップフロップ２８２
の出力には主記憶部昇圧電源が供給されているＰＭＯＳ
トランジスタ２８６が接続され、フリップフロップ２８
４の出力には主記憶部電源が供給されているＮＭＯＳト
ランジスタ２８８が接続されており、ＰＭＯＳトランジ
スタ２８６とＮＭＯＳトランジスタ２８８の出力はデー
タ転送用副記憶行選択線２５０に接続されている。

【００４９】また、副記憶行アドレス信号と副記憶部転
送タイミング信号とのＮＡＮＤ演算を行った信号はバッ
ファ回路を介してＮＭＯＳトランジスタ２９０のベース
に供給される。このＮＭＯＳトランジスタ２９０はデー
タ転送用副記憶行選択線２５０に接続されているととも
に接地されている。つまり、ＮＭＯＳトランジスタ２９
０は上記ＮＡＮＤ演算が行われた信号に基づいて、デー
タ転送用副記憶行選択線２５０を活性としたり非活性と
する。データ転送用副記憶行選択線２５０が非活性の場
合にはＮＭＯＳトランジスタ２６４ａ，２６４ｂによっ
て構成される接続回路は断状態となるのでデータ転送は
行われない。

【００５０】（４）動作 次に、上記構成における本発明の第１実施形態による半
導体集積回路装置の動作について説明する。 〔主記憶部１０１から副記憶部１０２へのデータ転送〕
図９は、本発明の第１実施形態による半導体集積回路装
置における主記憶部１０１から副記憶部１０２へデータ
転送を行う際の動作を示すタイミングチャートである。
尚、図９中においては、主記憶部電源のレベルをＶ１、
主記憶部昇圧電源のレベルをＶ１′、中間電位のレベル
を１／２Ｖ１、データ転送バス線のプリチャージレベル
をＶＰ、副記憶部電源レベルをＶ２、及び接地レベルを
０としてそれぞれ表している。

【００５１】図９では、図１〜図７に示された各信号線
上を伝わる信号を図示している。まず、アクティブコマ
ンド（ＡＣＴ）がコマンドデコーダ１３２に入力された
とすると、センスアンプ部制御回路１３８がディジット
線バランスプリチャージ信号線２０２をローレベルとす
る。この信号線がローレベルとなると、ディジット線バ
ランスプリチャージ回路２００が非動作状態となる。次
に、主記憶行デコーダ１１２によって主記憶部１０１内
に設けられた主記憶メモリセル１１０のある行が活性化
され、図９に示したようにワード線１７２が主記憶部昇
圧電源のレベルＶ１′に設定される。

【００５２】ワード線１７２がハイレベルとなると、メ
モリセル１７３に記憶された信号がディジット線を介し
てディジット線バランスプリチャージ回路２００に入力
される。そして、センスアンプ部制御回路１３８はセン
スアンプコントロール線２０８のレベルを主記憶部電源
レベルＶ１に設定するとともに、センスアンプコントロ
ール線２１０のレベルを接地レベル０に設定する。

【００５３】センスアンプコントロール線２０８のレベ
ルが主記憶部電源レベルＶ１に設定され、且つセンスア
ンプコントロール線２１０のレベルが接地レベル０に設
定されると、センスアンプ内接点対２１７間の電位差は
大となり、ディジット線対１７０間の電位差も徐々に大
となる。この状態で転送コマンド（ＰＦＣ）が入力され
ると、センスアンプ部制御回路１３８がセンスアンプ部
転送スイッチ信号２０４の電圧レベルを主記憶部電源レ
ベルＶ１に設定し、ＮＭＯＳトランジスタ２１８，２２
０がオン状態となり、センスアンプ内接点対２１７に保
持されていた信号がデータ転送バス線対１７６に出力さ
れる。ここで、注目すべきことは、センスアンプ部転送
スイッチ信号線２０４の電圧レベルが主記憶電源レベル
Ｖ１に設定されていることである。

【００５４】これは、前述のように、センスアンプ回路
１７４からデータ転送バス線対１７６にデータを転送す
る場合にセンスアンプ部転送スイッチ信号として主記憶
部昇圧電源を与えるとデータ転送バス線対１７６の方が
センスアンプ回路１７４内のハイ側接点レベルより低く
設定しているためデータ転送バス線対１７６のレベルに
引かれてセンスアンプ回路１７４内のハイ側接点レベル
が低下し、センスアンプ回路２７４からデータ転送バス
線対１７６へのデータ転送能力が低下してしまうのを防
止するためである。

【００５５】センスアンプ制御回路１３８がセンスアン
プ部転送スイッチ信号線２０４の電圧レベルを主記憶電
源レベルＶ１に設定すると同時に、データ転送バス線制
御回路１４０はデータ転送バス線制御信号線１９０のレ
ベルをローレベルとしてデータ転送バス線プリチャージ
回路１５２を非動作状態とする。センスアンプ回路１７
４からデータ転送バス線対１７６へ出力された信号は副
記憶メモリセル１８２へ入力される。

【００５６】また、上記センスアンプ制御回路１３８が
センスアンプ部転送スイッチ信号線２０４の電圧レベル
を主記憶電源レベルＶ１に設定してから僅かに遅れて副
記憶部制御回路１４２は副記憶メモリセル行コントロー
ル線２５２を接地レベル０としてＰＭＯＳトランジスタ
２５６，２５８からなるフリップフロップを非動作状態
にするとともに副記憶メモリセル行コントロール線２５
４を副記憶部電源レベルＶ２としてＮＭＯＳトランジス
タ２６０，２６２からなるフリップフロップを非動作状
態にする。

【００５７】副記憶部制御回路１４２が副記憶メモリセ
ル行コントロール線２５２を接地レベル０にし、且つ副
記憶メモリセル行コントロール線２５４を副記憶部電源
レベルＶ２にしてから僅かに遅れてデータ転送用副記憶
行選択線を主記憶部昇圧電源のレベルＶ１′に設定して
ＮＭＯＳトランジスタ２６４ａ，２６４ｂからなる接続
回路を開状態とし、データ転送バス線対１７６上の信号
をメモリセル１８２内に取り込む。ここで、主記憶部１
０１から転送されてきたデータを取り込む際にデータ転
送用副記憶行選択線を主記憶部昇圧電源のレベルＶ１′
とするのはデータ転送バス線のレベルに対してデータを
メモリセル１８２内に取り込むためのＮＭＯＳトランジ
スタ２６４ａ，２６４ｂのゲート電極に対して適当な昇
圧レベルを得るためである。

【００５８】また、データを取り込む場合、データ転送
バス線１７６は主記憶部１０１の電源電圧以下の微少差
電位のため、メモリセル１８２内のトランジスタ２５
６，２５８，２６０，２６２が完全にオフする状態にし
て取り込み、その後で増幅する必要がある。本実施形態
においては、メモリセル１８２内に設けられたトランジ
スタ２５６，２５８，２６０，２６２のソース電圧を制
御する副記憶メモリセル行コントロール線２５２，２５
４の電位を図９に示したように、それぞれ接地電位０及
び副記憶部電源レベルＶ２にすることにより非導通状態
としてからデータ転送バス線対１７６上の信号を取り込
むようにしている。メモリセル１８２内に取り込まれた
データは副記憶行コントロール信号線２５２，２５４の
レベルをそれぞれ副記憶部電源レベルＶ２、接地レベル
０にすることで保持される。

【００５９】以上の動作によって転送動作が終了する。
転送終了後データ転送バス線制御信号線１９０のレベル
は主記憶部昇圧電源のレベルＶ１′となりデータ転送バ
ス線がプリチャージされる。続いてプリチャージコマン
ド（ＰＲＥ）が入力されるとワード線１７２がローレベ
ルに設定され、センスアンプコントロール線２０８，２
１０が中間電位１／２Ｖ１に設定され、ディジット線バ
ランスプリチャージ信号線２０２がハイレベルとなる。
尚、ここで注目すべきことは、転送動作が完了し、非転
送状態となるとデータ転送バス線対１７６は主記憶部の
電源電圧以下の中間電位にプリチャージされる点で、こ
のような値に設定することによりデータ転送用副記憶行
選択線の昇圧レベルを緩和することができる。

【００６０】〔副記憶部１０２から主記憶部１０１への
データ転送〕図１０は、本発明の第１実施形態による半
導体集積回路装置における副記憶部１０２から主記憶部
１０１へデータ転送を行う際の動作を示すタイミングチ
ャートである。尚、図１０中においては、図９と同様に
主記憶部電源のレベルをＶ１、主記憶部昇圧電源のレベ
ルをＶ１′、中間電位のレベルを１／２Ｖ１、データ転
送バス線のプリチャージレベルをＶＰ、副記憶部電源レ
ベルをＶ２、及び接地レベルを０としてそれぞれ表して
いる。

【００６１】図１０では、図１〜図７に示された各信号
線上を伝わる信号を図示している。まず、ＲＳＴ，ＡＣ
Ｔの連続コマンドによる転送命令がコマンドデコーダ１
３２に入力されたとすると、データ転送バス線制御回路
１４０がデータバス線制御信号線１９０のレベルを主記
憶部昇圧電源のレベルＶ１′からローレベルに設定し、
プリチャージ回路１７８を非動作状態とする。続いて副
記憶部制御回路１４２がデータ転送用副記憶行選択線２
５０を主記憶電源レベルＶ１とする。

【００６２】ここで、副記憶部制御回路１４２がデータ
転送用副記憶行選択線２５０を主記憶電源レベルＶ１と
するのは、副記憶部１０２に供給される電源電圧が高速
動作の要求から主記憶部１０１の電源電圧よりも高い電
圧であるため副記憶メモリセル１２０から主記憶部１０
１のセンスアンプ回路１７４にデータを転送する場合、
データ転送用副記憶行選択線２５０上に主記憶部昇圧電
源のレベルを与えるとデータ転送バス線対１７６の電圧
レベルが主記憶部電源のレベルより高い電圧に充電され
てしまうおそれがあるのを防止するためである。

【００６３】データ転送用副記憶行選択線２５０が主記
憶電源レベルＶ１に設定されると、接続回路を構成する
ＮＭＯＳトランジスタ２６４ａ，２６４ｂがオン状態と
なりＰＭＯＳトランジスタ２５６，２５８及びＮＭＯＳ
トランジスタ２６０，２６２からなるフリップフロップ
回路に記憶されている信号がデータ転送バス線対１７６
へ出力される。

【００６４】続いて、センスアンプ部制御回路１３８が
ディジット線バランスプリチャージ信号線２０２のレベ
ルをローレベルとし、ディジット線バランスプリチャー
ジ回路２００を非動作状態とする。また、センスアンプ
部制御回路１３８はセンスアンプコントロール線２０８
のレベルを中間電位１／２Ｖ１から接地レベル０に設定
するとともに、センスアンプコントロール線２１０のレ
ベルを中間電位１／２Ｖ１から主記憶電源レベルＶ１に
設定する。

【００６５】センスアンプコントロール線２０８のレベ
ルが接地レベル０に設定され、且つセンスアンプコント
ロール線２１０のレベルが主記憶電源レベルＶ１に設定
されると、主記憶デコーダ１１２はワード線１７２のレ
ベルを主記憶部昇圧電源レベルＶ１′に設定する。そし
て、センスアンプ部制御回路１３８はセンスアンプ部転
送スイッチ信号線２０４のレベルを主記憶部昇圧電源レ
ベルＶ１′に設定してＮＭＯＳトランジスタ２１８，２
２０からなる接続回路を開状態にしてデータ転送バス線
対１７６からデータをセンスアンプ回路１７４内に取り
込む。

【００６６】ここで、センスアンプ部転送スイッチ信号
線２０４のレベルを主記憶部昇圧電源レベルＶ１′とす
るのはデータ転送バス線のレベルに対してデータをセン
スアンプ回路１７４内に取り込むためのＮＭＯＳトラン
ジスタ２１８，２２０のゲート電極に対して適当な昇圧
レベルを与える必要があるからである。尚、本実施形態
においては、センスアンプ回路１７４内に設けられたト
ランジスタ２１０，２１２，２１４，２１６のソース電
圧を制御するセンスアンプコントロール線２０８，２１
０の電位を制御してこれらを非導通状態としてからデー
タ転送バス線対１７６上の信号を取り込むようにしてい
る。

【００６７】センスアンプ回路１７４がデータを取り込
むと副記憶部制御回路１４２はデータ転送用副記憶行選
択線２５０のレベルをローレベルとして、データ転送バ
ス線対１７６とメモリセル１８２内部のフリップフロッ
プ回路とを電気的に遮断する。その後、センスアンプ部
制御回路１３８はセンスアンプコントロール線２０８の
レベルを主記憶電源レベルＶ１に設定し、センスアンプ
コントロール線２１０のレベルをローレベルに設定す
る。そして、センスアンプ部制御回路１３８がセンスア
ンプ部転送スイッチ信号線２０４のレベルをローレベル
としてセンスアンプ回路１７４をデータ転送バス線対１
７６から電気的に遮断する。次に、データ転送バス線制
御回路１４０がデータ転送バス線制御信号線１９０のレ
ベルを主記憶部昇圧電源レベルＶ１′に設定する。以上
の動作によって転送動作が終了する。

【００６８】この状態で、センスアンプ回路１７４に取
り込まれた信号はＰＭＯＳトランジスタ２１０，２１２
からなるフリップフロップ及びＮＭＯＳトランジスタ２
１４，２１６からなるフリップフロップによって増幅さ
れ、図１０に示したように、センスアンプ内接点対２１
７間の電位差は大となり、ディジット線対１７０間の電
位差も徐々に大となる。ディジット線対１７０のデータ
は主記憶メモリセル１１０に取り込まれる。続いてプリ
チャージコマンド（ＰＲＥ）が入力されると主記憶行デ
コーダ１１２がワード線１７２をローレベルにするとと
もに、センスアンプ部制御回路１３８がセンスアンプコ
ントロール線２０８のレベル及びセンスアンプコントロ
ール線２１０のレベルを中間電位中間電位レベル１／２
Ｖ１に設定する。センスアンプ部制御回路１３８はディ
ジット線バランスプリチャージ信号線２０２をハイレベ
ルとしてディジット線バランスプリチャージ回路２００
を動作状態とすると転送動作が完了する。

【００６９】〔主記憶部１０１から副記憶部１０２への
データ転送の高速化〕図９を参照して説明した主記憶部
１０１から副記憶部１０２へのデータ転送においては、
ディジット線増幅動作期間とデータ転送動作期間とが重
複しているため、データ転送が遅れがちである。次に、
主記憶部１０１から副記憶部１０２へのデータ転送の高
速化を図った本発明の第１実施形態による半導体集積回
路装置の動作について説明する。

【００７０】図１１は、本発明の第１実施形態による半
導体集積回路装置おける主記憶部１０１から副記憶部１
０２へデータ転送の高速化を図った場合の動作を示すタ
イミングチャートである。尚、図１１中においては、主
記憶部電源のレベルをＶ１、主記憶部昇圧電源のレベル
をＶ１′、中間電位のレベルを１／２Ｖ１、データ転送
バス線のプリチャージレベルをＶＰ、副記憶部電源レベ
ルをＶ２、及び接地レベルを０としてそれぞれ表してい
る。

【００７１】図１１では、図１〜図７に示された各信号
線上を伝わる信号を図示している。まず、アクティブコ
マンド（ＡＣＴ）がコマンドデコーダ１３２に入力され
たとすると、センスアンプ部制御回路１３８がディジッ
ト線バランスプリチャージ信号線２０２をローレベルと
する。この信号線がローレベルとなると、ディジット線
バランスプリチャージ回路２００が非動作状態となる。
次に、主記憶行デコーダ１１２によって主記憶部１０１
内に設けられた主記憶メモリセル１１０のある行が活性
化され、図９に示したようにワード線１７２が主記憶部
昇圧電源のレベルＶ１′に設定される。

【００７２】ワード線１７２がハイレベルとなるとメモ
リセル１７３に記憶された信号がディジット線に読み出
される。そして、センスアンプ部制御回路１３８はセン
スアンプコントロール線２０８のレベルを主記憶部電源
レベルＶ１に設定するとともに、センスアンプコントロ
ール線２１０のレベルを接地レベル０に設定する。ここ
で、注意すべきことは、センスアンプコントロール線２
０８のレベルが主記憶部電源レベルＶ１に設定され、且
つセンスアンプコントロール線２１０のレベルが接地レ
ベル０に設定されると、センスアンプ部制御回路１３８
はディジット線トランスファースイッチ信号線２０６の
レベルをローレベルとし、ＮＭＯＳトランジスタ２２
２，２２４をオフ状態にし、センスアンプ回路１７４を
ディジット線対１７０から電気的に切り離す動作を行
う。

【００７３】センスアンプコントロール線２０８のレベ
ルが主記憶部電源レベルＶ１に設定され、且つセンスア
ンプコントロール線２１０のレベルが接地レベル０に設
定されると、センスアンプ内接点対２１７間の電位差は
大となり、ディジット線対１７０間の電位差も徐々に大
となる。このとき、センスアンプ回路１７４がディジッ
ト線対１７０から電気的に切り離されているので、ディ
ジット線対１７０の増幅は行われないため接地電源線の
インピーダンスに対する負荷が図９に示した場合より小
さくなるため、より早くデータ転送バス線対１７６から
の放電が行われ、必要な差電圧が得られるまでの時間が
短縮される。

【００７４】転送コマンド（ＰＦＣ）が入力され、セン
スアンプ部制御回路１３８がセンスアンプ部転送スイッ
チ信号線２０４の電圧レベルを主記憶電源レベルＶ１に
設定するとＮＭＯＳトランジスタ２１８，２２０がオン
状態となり、センスアンプ内接点対２１７に保持されて
いた信号がデータ転送バス線対１７６に出力される。こ
こで、注目すべきことは、センスアンプ部転送スイッチ
信号線２０４の電圧レベルが主記憶電源レベルＶ１に設
定されていることである。

【００７５】これは、前述のように、センスアンプ回路
１７４からデータ転送バス線対１７６にデータを転送す
る場合にセンスアンプ部転送スイッチ信号として主記憶
部昇圧電源を与えるとデータ転送パス線対１７６の方が
センスアンプ回路１７４内のハイ側接点レベルより低く
設定しているためデータ転送バス線対１７６のレベルに
引かれてセンスアンプ回路１７４内のハイ側接点レベル
が低下し、センスアンプ回路２７４からデータ転送バス
線対１７６へのデータ転送能力が低下してしまうのを防
止するためである。

【００７６】センスアンプ制御回路１３８がセンスアン
プ部転送スイッチ信号線２０４の電圧レベルを主記憶電
源レベルＶ１に設定すると同時に、データ転送バス線制
御回路１４０はデータ転送バス線制御信号線１９０のレ
ベルをローレベルとしてデータ転送バス線プリチャージ
回路１５２を非動作状態とする。センスアンプ回路１７
４からデータ転送バス線対１７６へ出力された信号はメ
モリセル１８２へ入力される。

【００７７】また、上記センスアンプ制御回路１３８が
センスアンプ部転送スイッチ信号線２０４の電圧レベル
を主記憶電源レベルＶ１に設定してから僅かに遅れて副
記憶部制御回路１４２は副記憶メモリセル行コントロー
ル線２５２を接地レベル０としてＰＭＯＳトランジスタ
２５６，２５８からなるフリップフロップを非動作状態
にするとともに副記憶メモリセル行コントロール線２５
４を副記憶部電源レベルＶ２としてＮＭＯＳトランジス
タ２６０，２６２からなるフリップフロップを非動作状
態にする。

【００７８】副記憶部制御回路１４２が副記憶メモリセ
ル行コントロール線２５２を接地レベル０にし、且つ副
記憶メモリセル行コントロール線２５４を副記憶部電源
レベルＶ２にしてから僅かに遅れてデータ転送用副記憶
行選択線を主記憶部昇圧電源のレベルＶ１′に設定して
ＮＭＯＳトランジスタ２６４ａ，２６４ｂからなる接続
回路を開状態とし、データ転送バス線対１７６上の信号
をメモリセル１８２内に取り込む。ここで、主記憶部１
０１から転送されてきたデータを取り込む際にデータ転
送用副記憶行選択線を主記憶部昇圧電源のレベルＶ１′
とするのはデータ転送バス線のレベルに対してデータを
メモリセル１８２内に取り込むためのＮＭＯＳトランジ
スタ２６４ａ，２６４ｂのゲート電極に対して適当な昇
圧レベルを得るためである。

【００７９】また、データを取り込む場合、データ転送
バス線１７６は主記憶部１０１の電源電圧以下の微少差
電位のため、メモリセル１８２内のトランジスタ２５
６，２５８，２６０，２６２が完全にオフする状態にし
て取り込み、その後で増幅する必要がある。本実施形態
においては、メモリセル１８２内に設けられたトランジ
スタ２５６，２５８，２６０，２６２のソース電圧を制
御する副記憶メモリセル行コントロール線２５２，２５
４の電位を図９に示したように、それぞれ接地電位０及
び副記憶部電源レベルＶ２にすることにより非導通状態
としてからデータ転送バス線対１７６上の信号を取り込
むようにしている。メモリセル１８２内に取り込まれた
データは副記憶行コントロール信号線２５２，２５４の
レベルをそれぞれ副記憶部電源レベルＶ２、接地レベル
０にすることで保持される。

【００８０】以上の動作によって転送動作が終了する。
転送動作が終了するとセンスアンプ部制御回路１３８は
センスアンプ部転送スイッチ信号線２０４をローレベル
にするとともに、ディジット線トランスファースイッチ
信号２０６をハイレベルとしディジット線対１７０の増
幅動作を行う。続いて、プリチャージコマンド（ＰＲ
Ｅ）が入力されるとワード線１７２がローレベルに設定
され、センスアンプコントロール線２０８，２１０が中
間電位１／２Ｖ１に設定され、ディジット線バランスプ
リチャージ信号線２０２がハイレベルとなると転送動作
が完了する。尚、複数セグメントを有する場合には、す
べてのセグメントに属するディジット線対の増幅動作を
転送動作の終了後に行うようにしてもよい。

【００８１】以上、図２に示した簡略化したモデル図に
基づいて、本発明の第１実施形態による半導体集積回路
装置について説明した。上記の実施形態はあくまでも理
解を容易にするためのものであり、本発明は上記実施形
態に制限されない。

【００８２】例えば、図１２に示す動作も可能である。
図１２は、本発明の第１実施形態による半導体集積回路
装置おける主記憶部１０１から副記憶部１０２へデータ
転送の他の動作例を示すタイミングチャートである。図
１２に示したタイミングチャートと図１１に示したタイ
ミングチャートが異なる主な点は、図１２において転送
コマンド（ＰＦＣ）が入力された場合にディジット線ト
ランスファースイッチ信号線２０６のレベルをローレベ
ルとしてディジット線対１７０の増幅動作を一時中断し
てデータ転送を行うようにした点である。転送動作を終
了した後にディジット線トランスファースイッチ信号線
２０６のレベルをハイレベルとしてディジット線対１７
０の増幅動作を行う点については図１１と同様である。

【００８３】図１１に示したタイミングチャートでは、
アクティブコマンド（ＡＣＴ）が入力されてからセンス
アンプ活性化を含む一連の動作中にディジット線トラン
スファースイッチ信号線２０６をローレベルにしてセン
スアンプ内接点対２１７をある程度のレベルまで増幅す
る。この状態で転送コマンド（ＰＦＣ）が入力されると
転送動作が開始する。そして、転送動作が終了した後に
再びディジット線トランスファースイッチ信号線２０６
のレベルをハイレベルとしてディジット線対１７０の増
幅を行っている。かかる動作を行う場合には転送コマン
ド（ＰＦＣ）が入力されるまで、ディジット線対１７０
がセンスアンプ回路１７４から電気的に切り離された状
態のまま転送動作が終了するまで待っている状態となる
ので、転送コマンド（ＰＦＣ）が入力するタイミングが
遅い場合には、アクティブコマンド（ＡＣＴ）が入力さ
れてからプリチャージコマンド（ＰＲＥ）が入力される
までの時間に無駄が生ずる。

【００８４】図１２に示したタイミングチャートの動作
を行った場合には、転送コマンド（ＰＦＣ）が入力され
るタイミングによってはデータ転送動作を開始する前に
ディジット線対１７０の増幅動作を行うことができる場
合があるので、転送コマンド（ＰＦＣ）が入力するタイ
ミングが遅い場合には、アクティブコマンド（ＡＣＴ）
が入力されてからプリチャージコマンド（ＰＲＥ）が入
力されるまでの時間をより有効に用いることができる。

【００８５】また、図１３に示す動作も可能である。図
１３は、本発明の第１実施形態による半導体集積回路装
置おける主記憶部１０１から副記憶部１０２へデータ転
送の他の動作例を示すタイミングチャートである。図１
３に示したタイミングチャートと図１１に示したタイミ
ングチャートはほぼ同様であるが、図１３に示したタイ
ミングチャートにおいては、動作開始命令たるアクティ
ブコマンド（ＡＣＴ）と転送動作命令たる転送コマンド
（ＰＦＣ）とを１コマンドとしている。アクティブコマ
ンド（ＡＣＴ）と転送コマンド（ＰＦＣ）とを１コマン
ドとすることで、アクティブコマンド（ＡＣＴ）が入力
されてからデータ転送動作が終了するまでを内部的に最
適なタイミングに設定して動作させることができるため
より有効に時間を使うことができ、その結果動作周波数
（ＣＬＫの周波数）を上げた場合に極めて好適である。

【００８６】〈第２実施形態〉本発明の第２実施形態に
よる半導体集積回路装置の基本構成及びそのブロック図
は図１に示した第１実施形態による半導体集積回路の基
本構成及びそのブロック図と基本的には同一である。本
発明の第２実施形態による半導体集積回路が本発明の第
１実施形態による半導体集積回路と異なる点は、主記憶
部１０１の行が複数の行に分割されている点である。以
下、主記憶部１０１が複数の行に分割された構成を複数
のセグメントに分割された構成と称する。

【００８７】（１）モデル図 次に、本発明の第２実施形態において、主記憶メモリセ
ル１１０と副記憶メモリセル１２０との間で行われるデ
ータ転送について説明する。図１４は、図１中の主記憶
メモリセル１１０と副記憶メモリセル１２０との第２実
施形態による接続関係を簡略化して示した図である。
尚、図１４では副記憶部１０２のメモリセル列と１つに
対して、主記憶部１０１のセンスアンプ回路２つを対応
させている。しかし、本発明は図１４に示した構成に限
定される訳ではなく、例えば主記憶部１０１の隣接する
複数台のセンスアンプ回路に対して１つの副記憶部メモ
リセル列が対応している構成（複数セグメント）であっ
ても良い。

【００８８】本実施形態において、複数セグメントに分
割する理由は、データ転送バス線１５０を主記憶センス
アンプ回路３００内の各々のセンスアンプ回路に対応さ
せて設けると、メモリセルアレイ上のデータ転送バス線
１５０のレイアウトピッチが狭くなり、製造が困難とな
るため、データ転送バス線１５０の配線ピッチを緩和す
るためである。セグメントの数は２又は４が好ましい。
セグメントに分割することにより、例えば、主記憶メモ
リ説１１０の規模が増大した場合、例えば２倍、４倍に
増大した場合でも、セグメントの分割数を２又は４に増
大するだけでよい。すなわち、データ転送バス線対１７
６の対の数、データ転送バス線プリチャージ回路１５
２、及び副記憶メモリセル１２０の規模を大きくする必
要がない。

【００８９】以下、図１４に示したモデル図について詳
細に説明する。図１４において、１１０は主記憶メモリ
セルであり、ディジット線対１７０ａ，１７０ｂと主記
憶行デコーダ１１２に接続されたワード線１７２とが複
数交差して配置されており、その交点にはメモリセル１
７３ａ，１７３ｂが形成されている。尚、図１４に示さ
れた主記憶メモリセル１１０と図２に示された主記憶メ
モリセル１１０とを比較すると、メモリセル及びディジ
ット線に付されている符号が異なる。これは、メモリセ
ル及びディジット線が異なるセグメントに属するという
説明を行う便宜のためであり、構成自体が異なる訳では
ない。ただし、データ転送バス線１５０の本数が図２の
場合と同様ならば図１４中の主記憶メモリセル１１０の
規模は、図２に示した主記憶メモリセルの２倍となって
いる。本実施形態においては、セグメントの分割数が２
である場合を例に挙げて説明する。

【００９０】ディジット線対１７０ａ，１７０ｂは主記
憶センスアンプ回路３００内のセンスアンプ回路１７４
ａ，１７４ｂにそれぞれ接続されている。尚、図１４に
示した主記憶センスアンプ回路３００は基本的な構成に
おいては、図２に示した主記憶センスアンプ回路１１４
と同一であるが、センスアンプ回路１７４ａとセンスア
ンプ回路１７４ｂとが複数のセグメントに分割され、同
一のデータ転送バス線対１７６に接続されている点にお
いて異なる。

【００９１】センスアンプ回路１７４ａ，１７４ｂは主
記憶メモリセル１１０内のディジット線対１７０ａ、１
７０ｂに対応して複数設けられている。尚、ディジット
線１７０ａ，１７０ｂ、メモリセル１７３ａ，１７３
ｂ、及びセンスアンプ回路１７４ａ，１７４ｂを符号
“ａ”，“ｂ”を用いて区別しているが、これは、各々
が異なるセグメント（本実施形態においては２つのセグ
メント構成を例として挙げている）に属することを意味
し、各々の構成が変わることを意味しない。尚、図１４
において、詳細な図示は省略しているが、隣接するセン
スアンプ回路は異なるセグメントに属している。

【００９２】データ転送バス線プリチャージ回路１５２
内には各データ転送バス線対１７６に対応してプリチャ
ージ回路１５２が設けられている。このプリチャージ回
路１７８もデータ転送バス線対１７６の数だけ設けられ
ている。副記憶メモリセル１２０は、図１４に示したよ
うに、複数の副記憶メモリセル行１８０からなり、各々
の副記憶メモリセル行１８０にはデータ転送バス線対１
７６に対応してメモリセル１８２が設けられている。
尚、上述したように、図１４はあくまでも本実施形態の
理解を容易にするために簡略化して記載した図であるこ
とに留意すべきである。尚、図１４に示したデータ転送
バス線プリチャージ回路１５２及び副記憶メモリセル行
１８０の内部構成については、第１実施形態と同様であ
るので説明を省略する。また、本実施形態においても、
図１に示したデータ転バス線プリチャージ電源回路１５
４が設けられている。

【００９３】次に、図１４に示した主記憶センスアンプ
回路３００の内部構成について詳細に説明する。 〔主記憶センスアンプ回路３００〕図１５は、主記憶セ
ンスアンプ回路３００の構成等を示す図であり、図１又
は図１４に示された部材と同一部材については同一の符
号を付してある。尚、図５に示した第１実施形態の主記
憶センスアンプ回路１１４では、ディジット線バランス
プリチャージ回路２００をセンスアンプ回路１７４外の
構成として説明しているが、本実施形態では、ディジッ
ト線バランスプリチャージ回路がセンスアンプ回路内に
設けられている場合について説明する。図１５に示され
たように、ディジット線対１７０ａにはセンスアンプ回
路１７４ａが設けられ、ディジット線対１７０ｂにはセ
ンスアンプ回路１７４ｂが設けられている。ディジット
線対１７０ａ及びセンスアンプ回路１７４ａとディジッ
ト線対１７０ｂ及びセンスアンプ回路１７４ｂとは、異
なるセグメントに属する。

【００９４】センスアンプ回路１７４ａ，１７４ｂに
は、ＮＭＯＳトランジスタ３１０，３１２，３１４から
なるディジット線バランスプリチャージ回路及びフリッ
プフロップ回路が設けられている。このフリップフロッ
プ回路はＰＭＯＳトランジスタ２１０，２１２及びＮＭ
ＯＳトランジスタ２１４，２１６で構成される。更に、
センスアンプ回路１７４ａ，１７４ｂには、ディジット
線対１７０ａ及びデータ転送バス線対１７６、ディジッ
ト線対１７０ｂ及びデータ転送バス線対１７６をそれぞ
れ接続する接続回路が設けられている。この接続回路
は、ＮＭＯＳトランジスタ２１８，２２０によって構成
される。ディジット線対１７０ａ，１７０ｂ各々に設け
られたＮＭＯＳトランジスタ２２２，２２４はセンスア
ンプ回路１７４ａ，１７４ｂをディジット線対１７０
ａ，１７０ｂそれぞれから切り離すために設けられるス
イッチ用のトランジスタである。

【００９５】また、センスアンプ部制御回路３０２は、
図５中のセンスアンプ部制御回路１３８に相当する部材
であるが、本実施形態においては２つのセグメントに分
割しているため動作が異なる。図１５中のセンスアンプ
部制御回路３０２と図５中のセンスアンプ部制御回路１
３８との主な相違点は、データ転送時において、センス
アンプ回路１７４ａが属するセグメント（以下、第１セ
グメントと称する）又はセンスアンプ回路１７４ｂが属
するセグメント（以下、第２セグメントと称する）の何
れか一方のセグメント内のセンスアンプ回路をデータ転
送バス線対１７６にデータ転送可能なように接続する点
である。つまり、データ転送を行う際には、第１セグメ
ント内のセンスアンプ回路と第２セグメント内のセンス
アンプ回路とが同時にデータ転送バス線対１７６に接続
されることはない。

【００９６】センスアンプ部制御回路３０２には、セン
スアンプ回路１７４ａ，１７４ｂ内に設けられたディジ
ット線バランスプリチャージ回路各々が接続されたディ
ジット線バランスプリチャージ信号線２０２ａ，２０２
ｂが接続されている他、ディジット線トランスファース
イッチ信号線２０６、センスアンプ部転送スイッチ信号
線２０４ａ，２０４ｂ、センスアンプコントロール線２
０８ａ，２０８ｂ、センスアンプコントロール線２１０
ａ，２１０ｂが接続されている。

【００９７】上記ディジット線バランスプリチャージ信
号線２０２ａ，２０２ｂは、ディジット線バランスプリ
チャージ回路におけるプリチャージレベルを制御する制
御信号をセンスアンプ部制御回路３０２からディジット
線バランスプリチャージ回路へ伝達するものであり、デ
ィジット線トランスファースイッチ信号線２０６は、セ
ンスアンプ回路１７４ａ，１７４ｂをディジット線対１
７０ａ，１７０ｂ各々から切り離すか又は接続するかを
制御する制御信号をＮＭＯＳトランジスタ２２２，２２
４へ伝達するためのものである。

【００９８】また、センスアンプ部転送スイッチ信号線
２０４ａ，２０４ｂは、センスアンプ回路１７４ａ，１
７４ｂにそれぞれ取り込まれ、センスアンプ内接点対２
１７によってセンスアンプされた信号をデータ転送バス
線対１７６に出力するか否か、又はデータ転送バス線対
１７６を介して転送される信号をセンスアンプ回路１７
４内部に取り込むか否かを制御する制御信号を伝達する
ものである。

【００９９】本実施形態における半導体集積回路装置
は、データ転送に関し、一度のデータ転送で１０２４ビ
ットの単位で行われる。この場合、低消費電力を図るた
めに信号のレベルを抑え、主記憶部１０１に供給される
電源電圧の１０％以下程度としている。このように、信
号のレベルが低いため、例えば図１４に示すセンスアン
プ回路１７４ａ，１７４ｂに信号を取り込む際、データ
バス転送バス線の初期電位を主記憶部１０１の電源電圧
とすると、センスアンプ部制御回路３０２からセンスア
ンプ部転送スイッチ信号線２０４ａ，２０４ｂを介して
ＮＭＯＳトランジスタ２１８，２２０によって構成され
る接続回路へ供給されるセンスアンプ部転送スイッチ信
号のレベルはより高い電圧に設定する必要がある。従っ
て、昇圧レベルを緩和するために、データ転送バス線対
１７６の非転送時のプリチャージレベルを主記憶部の電
源電圧以下の中間電位としている。中間電位としては例
えば主記憶部の電源電圧の半分の値が用いられる。

【０１００】また、この中間電位は図４に示したデータ
転送バス線プリチャージ電源回路１５４へデータ転送パ
ス線レベル基準電位を与えることによって生成されてお
り、独立した電源から上記中間電位が生成されるので、
他の回路素子の動作による電源電圧の変動雑音がデータ
転送バス線対１７６に影響を及ぼさないようにしてい
る。

【０１０１】また、センスアンプコントロール線２０８
ａ，２０８ｂは、ＰＭＯＳトランジスタ２１０，２１２
からなるフリップフロップの増幅率を制御する制御信号
を伝達するものであり、センスアンプコントロール線２
１０ａ，２１０ｂは、ＮＭＯＳトランジスタ２１４，２
１６からなるフリップフロップの増幅率を制御する制御
信号を伝達するものである。

【０１０２】尚、上述したように、本実施形態において
は、センスアンプ回路１７４ａに対してセンスアンプコ
ントロール線２０８ａ，２１０ａ及びディジット線バラ
ンスプリチャージ信号線２０２ａを設け、センスアンプ
回路１７４ｂに対してセンスアンプコントロール線２０
８ｂ，２１０ｂ及びディジット線バランスプリチャージ
信号線２０２ｂを設け、第１セグメントに属するセンス
アンプ回路１７４ａと第２セグメントに属するセンスア
ンプ回路１７４ｂとを別個に制御している。これは、上
述したように、異なるセグメントに属するセンスアンプ
回路をデータ転送バス線対１７６に同時に接続しないよ
う制御する必要があるためである。また、これ以外の理
由として、特に副記憶部１０２から主記憶部１０１へデ
ータを転送する時には、非転送状態となっているセグメ
ントに属するセンスアンプ回路は主記憶メモリセル内の
メモリセルに記憶されている信号を増幅する必要があ
り、転送状態となっているセグメントに属するセンスア
ンプ回路はデータ転送バス線によって転送されたデータ
を増幅する必要があるからである。

【０１０３】（２）動作 次に、上記構成における本発明の第２実施形態による半
導体集積回路装置の動作について説明する。尚、主記憶
部電源のレベルをＶ１、主記憶部昇圧電源のレベルをＶ
１′、中間電位のレベルを１／２Ｖ１、データ転送バス
線のプリチャージレベルをＶＰ、副記憶部電源レベルを
Ｖ２、及び接地レベルを０として説明する。

【０１０４】〔主記憶部１０１から副記憶部１０２への
データ転送〕まず、アクティブコマンド（ＡＣＴ）がコ
マンドデコーダ１３２に入力されたとすると、センスア
ンプ部制御回路３０２がディジット線バランスプリチャ
ージ信号線２０２ａ，２０２ｂをローレベルとする。デ
ィジット線バランスプリチャージ信号線２０２ａ，２０
２ｂを共にローレベルとするのは、メモリセル１７３ａ
及びメモリセル１７３ｂの信号を共に増幅するためであ
る。ただし、後述するように、データ転送の際にはセン
スアンプ回路１７４ａ，１７４ｂの何れか一方のみがデ
ータ転送バス線対１７６に接続される。ディジット線バ
ランスプリチャージ信号線２０２ａ，２０２ｂがローレ
ベルとなると、第１セグメントに属するセンスアンプ回
路内のディジット線バランスプリチャージ回路が非動作
状態となる。次に、主記憶行デコーダ１１２によって主
記憶部１０１内に設けられた主記憶メモリセル１１０の
ある行が活性化され、ワード線１７２が主記憶部昇圧電
源のレベルＶ１′に設定される。

【０１０５】ワード線１７２がハイレベルとなると、メ
モリセル１７３ａに記憶された信号がディジット線対１
７０ａを介してディジット線バランスプリチャージ回路
に入力される。そして、センスアンプ部制御回路３０２
はセンスアンプコントロール線２０８ａのレベルを主記
憶部電源レベルＶ１に設定するとともに、センスアンプ
コントロール線２１０ａのレベルを接地レベル０に設定
する。

【０１０６】センスアンプコントロール線２０８ａのレ
ベルが主記憶部電源レベルＶ１に設定され、且つセンス
アンプコントロール線２１０ｂのレベルが接地レベル０
に設定されると、センスアンプ内接点対２１７間の電位
差は大となり、ディジット線対１７０ａ間の電位差も徐
々に大となる。この状態で転送コマンド（ＰＦＣ）が入
力されると、センスアンプ部制御回路３０２がセンスア
ンプ部転送スイッチ信号２０４ａの電圧レベルを主記憶
部電源レベルＶ１に設定し、ＮＭＯＳトランジスタ２１
８，２２０がオン状態となり、センスアンプ内接点対２
１７に保持されていた信号がデータ転送バス線対１７６
に出力される。ここで、注目すべきことは、センスアン
プ部転送スイッチ信号線２０４の電圧レベルが主記憶電
源レベルＶ１に設定されていることである。

【０１０７】これは、前述のように、センスアンプ回路
１７４からデータ転送バス線対１７６にデータを転送す
る場合にセンスアンプ部転送スイッチ信号として主記憶
部昇圧電源を与えるとデータ転送バス線対１７６の方が
センスアンプ回路１７４内のハイ側接点レベルより低く
設定しているためデータ転送バス線対１７６のレベルに
引かれてセンスアンプ回路１７４内のハイ側接点レベル
が低下し、センスアンプ回路２７４からデータ転送バス
線対１７６へのデータ転送能力が低下してしまうのを防
止するためである。このようにして、第１セグメントに
属するセンスアンプ回路がデータ転送バス線対１７６に
接続され、データの転送が行われる。

【０１０８】センスアンプ制御回路３０２がセンスアン
プ部転送スイッチ信号線２０４ａの電圧レベルを主記憶
電源レベルＶ１に設定すると同時に、データ転送バス線
制御回路１４０はデータ転送バス線制御信号線１９０の
レベルをローレベルとしてデータ転送バス線プリチャー
ジ回路１５２を非動作状態とする。センスアンプ回路１
７４ａからデータ転送バス線対１７６へ出力された信号
は副記憶メモリセル１８２へ入力される。

【０１０９】また、上記センスアンプ制御回路３０２が
センスアンプ部転送スイッチ信号線２０４ａの電圧レベ
ルを主記憶電源レベルＶ１に設定してから僅かに遅れて
副記憶部制御回路１４２は副記憶メモリセル行コントロ
ール線２５２を接地レベル０としてＰＭＯＳトランジス
タ２５６，２５８からなるフリップフロップを非動作状
態にするとともに副記憶メモリセル行コントロール線２
５４を副記憶部電源レベルＶ２としてＮＭＯＳトランジ
スタ２６０，２６２からなるフリップフロップを非動作
状態にする。

【０１１０】副記憶部制御回路１４２が副記憶メモリセ
ル行コントロール線２５２を接地レベル０にし、且つ副
記憶メモリセル行コントロール線２５４を副記憶部電源
レベルＶ２にしてから僅かに遅れてデータ転送用副記憶
行選択線を主記憶部昇圧電源のレベルＶ１′に設定して
ＮＭＯＳトランジスタ２６４ａ，２６４ｂからなる接続
回路を開状態とし、データ転送バス線対１７６上の信号
をメモリセル１８２内に取り込む。ここで、主記憶部１
０１から転送されてきたデータを取り込む際にデータ転
送用副記憶行選択線を主記憶部昇圧電源のレベルＶ１′
とするのはデータ転送バス線のレベルに対してデータを
メモリセル１８２内に取り込むためのＮＭＯＳトランジ
スタ２６４ａ，２６４ｂのゲート電極に対して適当な昇
圧レベルを得るためである。

【０１１１】また、データを取り込む場合、データ転送
バス線１７６は主記憶部１０１の電源電圧以下の微少差
電位のため、メモリセル１８２内のトランジスタ２５
６，２５８，２６０，２６２が完全にオフする状態にし
て取り込み、その後で増幅する必要がある。本実施形態
においては、メモリセル１８２内に設けられたトランジ
スタ２５６，２５８，２６０，２６２のソース電圧を制
御する副記憶メモリセル行コントロール線２５２，２５
４の電位を、それぞれ接地電位０及び副記憶部電源レベ
ルＶ２にすることにより非導通状態としてからデータ転
送バス線対１７６上の信号を取り込むようにしている。
メモリセル１８２内に取り込まれたデータは副記憶行コ
ントロール信号線２５２，２５４のレベルをそれぞれ副
記憶部電源レベルＶ２、接地レベル０にすることで保持
される。

【０１１２】以上の動作によって転送動作が終了する。
転送終了後データ転送バス線制御信号線１９０のレベル
は主記憶部昇圧電源のレベルＶ１′となりデータ転送バ
ス線がプリチャージされる。続いてプリチャージコマン
ド（ＰＲＥ）が入力されるとワード線１７２がローレベ
ルに設定され、センスアンプコントロール線２０８，２
１０が中間電位１／２Ｖ１に設定され、ディジット線バ
ランスプリチャージ信号線２０２ａ，２０２ｂがハイレ
ベルとなる。尚、ここで注目すべきことは、転送動作が
完了し、非転送状態となるとデータ転送バス線対１７６
は主記憶部の電源電圧以下の中間電位にプリチャージさ
れる点で、このような値に設定することによりデータ転
送用副記憶行選択線の昇圧レベルを緩和することができ
る。

【０１１３】続いて、主記憶部１０１から副記憶部１０
２へデータを転送する場合には、センスアンプ部制御回
路３０２がディジット線バランスプリチャージ信号線２
０２ｂ、センスアンプコントロール線２０８ｂ，２１０
ｂ、センスアンプ部転送スイッチ信号線２０４ｂを介し
て第２セグメントに属するセンスアンプ回路に制御信号
を出力して、第２セグメントに属するセンスアンプ回路
のみをデータ転送バス線対１７６に接続することによっ
て、以上説明した動作と同様の動作を行ってデータ転送
を行う。

【０１１４】〔副記憶部１０２から主記憶部１０１への
データ転送〕図１６は、本発明の第２実施形態による半
導体集積回路装置における副記憶部１０２から主記憶部
１０１へデータ転送を行う際の動作を示すタイミングチ
ャートである。尚、図１６中においては、図９と同様に
主記憶部電源のレベルをＶ１、主記憶部昇圧電源のレベ
ルをＶ１′、中間電位のレベルを１／２Ｖ１、データ転
送バス線のプリチャージレベルをＶＰ、副記憶部電源レ
ベルをＶ２、及び接地レベルを０としてそれぞれ表して
いる。

【０１１５】図１６では、図１、図１４、図１５に示さ
れた各信号線上を伝わる信号を図示している。まず、Ｒ
ＳＴ，ＡＣＴの連続コマンドによる転送命令がコマンド
デコーダ１３２に入力されたとすると、データ転送バス
線制御回路１４０がデータバス線制御信号線１９０のレ
ベルを主記憶部昇圧電源のレベルＶ１′からローレベル
に設定し、プリチャージ回路１７８を非動作状態とす
る。続いて副記憶部制御回路１４２がデータ転送用副記
憶行選択線２５０を主記憶電源レベルＶ１とする。

【０１１６】ここで、副記憶部制御回路１４２がデータ
転送用副記憶行選択線２５０を主記憶電源レベルＶ１と
するのは、副記憶部１０２に供給される電源電圧が高速
動作の要求から主記憶部１０１の電源電圧よりも高い電
圧であるため副記憶メモリセル１２０から主記憶部１０
１のセンスアンプ回路１７４にデータを転送する場合、
データ転送用副記憶行選択線２５０上に主記憶部昇圧電
源のレベルを与えるとデータ転送バス線対１７６の電圧
レベルが主記憶部電源のレベルより高い電圧に充電され
てしまうおそれがあるのを防止するためである。

【０１１７】データ転送用副記憶行選択線２５０が主記
憶電源レベルＶ１に設定されると、接続回路を構成する
ＮＭＯＳトランジスタ２６４ａ，２６４ｂがオン状態と
なりＰＭＯＳトランジスタ２５６，２５８及びＮＭＯＳ
トランジスタ２６０，２６２からなるフリップフロップ
回路に記憶されている信号がデータ転送バス線対１７６
へ出力される。

【０１１８】続いて、センスアンプ部制御回路３０２が
ディジット線バランスプリチャージ信号線２０２ｂのレ
ベルをローレベルとし、第２セグメントに属するセンス
アンプ回路１７４ｂ内のディジット線バランスプリチャ
ージ回路を非動作状態とする。一方、センスアンプ部制
御回路３０２は、ディジット線バランスプリチャージ信
号線２０２ａのレベルをハイレベルに維持してバランス
プリチャージを維持する。これは、転送状態にある第１
セグメント内のセンスアンプ回路１７４ａにおいては、
メモリセル１７３ａの信号を増幅しないため、また、逆
に隣接する非転送状態にある第２セグメントに属するセ
ンスアンプ回路１７４ｂからの雑音によってセンスアン
プ内接点対に不必要な電位差が生じないようにするため
である。次に、主記憶行デコーダ１１２がワード線１７
２のレベルを主記憶部昇圧電源レベルＶ１′に設定す
る。

【０１１９】以上の設定が終了すると、センスアンプ部
制御回路３０２は、ディジット線トランスファースイッ
チ信号線２０６のレベルをローレベルとし、ディジット
線対１７０ａと転送状態にある第１セグメントに属する
センスアンプ回路１７４ａとを、ディジット線対１７０
ｂと第２セグメントに属するセンスアンプ回路１７４ｂ
とをそれぞれ電気的に分離する。これは、データ転送バ
ス線対１７６からみたセンスアンプ回路１７４ａの負荷
を、ディジット線対１７０ａとセンスアンプ回路１７４
ａとを電気的に分離することで小さくしてデータの取り
込み時間の短縮を図るためである。また、センスアンプ
部制御回路３０２は、センスアンプ部コントロール線２
０８ａのレベルを中間電位１／２Ｖ１から接地レベル０
に設定するとともに、センスアンプ部コントロール線２
１０ａのレベルを中間電位１／２Ｖ１から主記憶電源レ
ベルＶ１に設定する。

【０１２０】更に、センスアンプ部制御回路３０２はセ
ンスアンプ部コントロール線２０８ｂのレベルを中間電
位１／２Ｖ１から主記憶電源レベルＶ１に設定するとと
もに、センスアンプ部コントロール線２１０ｂのレベル
を中間電位１／２Ｖ１から接地レベル０に設定する。セ
ンスアンプ部制御回路３０２が、センスアンプ部コント
ロール線２０８ｂのレベルを主記憶電源レベルＶ１に設
定するとともに、センスアンプ部コントロール線２１０
ｂのレベルを接地レベル０に設定するのは、第２セグメ
ントは非転送状態に設定されるので、メモリセル１７３
ｂの信号を増幅する必要があるからである。

【０１２１】この状態においては、メモリセル１７３ｂ
の信号が、非転送状態にあるセグメントに属するセンス
アンプ回路１７４ｂにおいて増幅されている状態であ
り、まだ転送状態にあるセグメントに属するセンスアン
プ回路１７４ａには、副記憶部１０２内のメモリセル１
８２からのデータがデータ転送バス線対１７６を介して
取り込まれていない。

【０１２２】このように、データ転送動作を行う前に、
非転送状態にあるセグメント内のセンスアンプ回路１７
４ｂにおいてメモリセル１７３ｂの信号を増幅するの
は、メモリセル１７３ｂの信号が極めて微弱であるため
に、他の回路からの雑音による誤動作を防止するためで
ある。つまり、副記憶部１０２からセンスアンプ回路１
７４ａにデータが転送される際及び増幅される際に発生
する雑音が、非転送状態にあるセグメントに属するセン
スアンプ回路１７４ｂのメモリセル１７３ｂの信号の増
幅動作に影響を与えないようにするためである。

【０１２３】非転送状態にあるセグメントに属するセン
スアンプ回路１７４ｂがメモリセル１７３ｂの信号の増
幅を行っている途中で、副記憶部制御回路１４２がデー
タ転送用副記憶行選択線２５０のレベルをローレベルと
し、副記憶部１０２内のメモリセル１８２とデータ転送
バス線対１７６とを電気的に切り離す。続いて、非転送
状態にある第２セグメントに属するセンスアンプ回路１
７４ｂによってある程度メモリセル１７３ｂの信号が増
幅されると、センスアンプ部制御回路３０２はディジッ
ト線バランスプリチャージ信号線２０２ａのレベルをロ
ーレベルに設定して第１セグメントに属するセンスアン
プ回路内のディジット線バランスプリチャージ回路を非
動作状態にする。また、センスアンプ部制御回路３０２
は、センスアンプ部転送スイッチ信号線２０４ａのレベ
ルを主記憶部昇圧電源レベルＶ１′に設定してＮＭＯＳ
トランジスタ２１８，２２０からなる接続回路を開状態
にしてデータ転送バス線対１７６からデータをセンスア
ンプ回路１７４ａ内に取り込む。

【０１２４】ここで、センスアンプ部転送スイッチ信号
線２０４のレベルを主記憶部昇圧電源レベルＶ１′とす
るのはデータ転送バス線のレベルに対してデータをセン
スアンプ回路１７４内に取り込むためのＮＭＯＳトラン
ジスタ２１８，２２０のゲート電極に対して適当な昇圧
レベルを与える必要があるからである。尚、本実施形態
においては、センスアンプ回路１７４内に設けられたト
ランジスタ２１０，２１２，２１４，２１６のソース電
圧を制御するセンスアンプコントロール線２０８，２１
０の電位を制御してこれらを非導通状態としてからデー
タ転送バス線対１７６上の信号を取り込むようにしてい
る。さらに、データ転送バス線対１７６からデータを取
り込む時点において、ディジット線トランスファースイ
ッチ信号線２０６のレベルはローレベルとなっており、
センスアンプ回路１７４ａとディジット線対１７０ａと
が電気的に切り離されているので、短時間でデータ取り
込みが行える。

【０１２５】データの取り込みが終了すると、センスア
ンプ部制御回路３０２は、センスアンプ部転送スイッチ
信号線２０４ａのレベルをローレベルとし、転送状態に
ある第１セグメントに属するセンスアンプ回路１７４ａ
をデータ転送バス線対１７６から電気的に切り離す。ま
た、センスアンプ部制御回路３０２はセンスアンプコン
トロール線２０８ａのレベルを主記憶電源レベルＶ１に
設定し、センスアンプコントロール線２１０ａのレベル
を接地レベル０に設定する。次に、データ転送バス線制
御回路１４０がデータ転送バス線制御信号線１９０のレ
ベルを主記憶部昇圧電源レベルＶ１′に設定する。以上
の動作によって転送動作が終了する。

【０１２６】この状態で、センスアンプ部制御回路３０
２は、ディジット線トランスファースイッチ信号線２０
６のレベルをハイレベルとし、第１セグメントに属する
センスアンプ回路１７４ａとディジット線対１７０ａと
を、第２セグメントに属するセンスアンプ回路１７４ｂ
とディジット線対１７０ｂとをそれぞれ電気的に接続す
る。センスアンプ回路１７４ａに取り込まれた信号はＰ
ＭＯＳトランジスタ２１０，２１２からなるフリップフ
ロップ及びＮＭＯＳトランジスタ２１４，２１６からな
るフリップフロップによって増幅され、図１６に示した
ように、センスアンプ内接点対２１７間の電位差は大と
なり、ディジット線対１７０ａ間の電位差も徐々に大と
なる。ディジット線対１７０ａのデータは主記憶メモリ
セル１１０に取り込まれる。続いてプリチャージコマン
ド（ＰＲＥ）が入力されると主記憶行デコーダ１１２が
ワード線１７２をローレベルにするとともに、センスア
ンプ部制御回路３０２がセンスアンプコントロール線２
０８ａ，２０８ｂのレベル及びセンスアンプコントロー
ル線２１０ａ，２１０ｂのレベルを中間電位中間電位レ
ベル１／２Ｖ１に設定する。センスアンプ部制御回路３
０２はディジット線バランスプリチャージ信号線２０２
ａ，２０２ｂをハイレベルとしてディジット線バランス
プリチャージ回路を動作状態とすると転送動作が完了す
る。

【０１２７】

【発明の効果】以上、説明したように、本発明によれ
ば、主記憶部とキャッシュメモリとして機能する副記憶
部とを有し、前記主記憶部と前記副記憶部との間に設け
られたデータ転送バス線を介して双方向のデータ転送が
可能なように構成された半導体集積回路装置であって、
非データ転送時に、前記主記憶部に供給する電源電圧よ
り低いレベルの電圧を前記データ転送バス線に対して供
給する電源手段を備えたので、内部で発生するノイズを
有効に抑えながら安定的に動作することができるという
効果がある。また、主記憶部から副記憶部へのデータ転
送時又は副記憶部から主記憶部へのデータ転送時におい
て、センスアンプ回路とデータ転送バス線を接続する接
続回路及びメモリセルとデータ転送バス線を接続する接
続回路に供給する電圧を変化するようにしたので異なる
動作電圧で動作する主記憶部と副記憶部とのデータ転送
を効率的に行うことができるという効果がある。更に、
センスアンプ回路内に取り込んだデータの増幅動作と、
センスアンプ回路と前記主記憶部メモリセルとを電気的
に絶縁するタイミングを調整したり、動作開始命令と転
送動作開始命令との入力タイミングを同一とすること
で、動作周波数が高くなった場合であっても対応が可能
であるという効果がある。

【図面の簡単な説明】

【図１】 本発明の第１実施形態による半導体記憶装置
の全体の構成を概略的に示すブロック図である。

【図２】 図１中の主記憶メモリセル１１０と副記憶メ
モリセル１２０との第１実施形態による接続関係を簡略
化して示した図である。

【図３】 データ転送バス線プリチャージ回路１５２の
内部構成を示す図であり、図１又は図２に示した部材と
同一の部材については同一の符号が付してある。

【図４】 データ転バス線プリチャージ電源回路１５４
の内部構成を示す図である。

【図５】 主記憶センスアンプ回路１１４の構成等を示
す図である。

【図６】 センスアンプ部制御回路１３８内に設けられ
たセンスアンプ部転送スイッチ信号生成回路２３０の構
成を示す図である。

【図７】 副記憶メモリセル行１８０の内部構成等を示
す図である。

【図８】 副記憶部制御回路１４２内に設けられたデー
タ転送用副記憶行選択線生成回路２８０の構成を示す図
である。

【図９】 本発明の第１実施形態による半導体集積回路
装置における主記憶部１０１から副記憶部１０２へデー
タ転送を行う際の動作を示すタイミングチャートであ
る。

【図１０】 本発明の第１実施形態による半導体集積回
路装置における副記憶部１０２から主記憶部１０１へデ
ータ転送を行う際の動作を示すタイミングチャートであ
る。

【図１１】 本発明の第１実施形態による半導体集積回
路装置おける主記憶部１０１から副記憶部１０２へデー
タ転送の高速化を図った場合の動作を示すタイミングチ
ャートである。

【図１２】 本発明の第１実施形態による半導体集積回
路装置おける主記憶部１０１から副記憶部１０２へデー
タ転送の他の動作例を示すタイミングチャートである。

【図１３】 本発明の第１実施形態による半導体集積回
路装置おける主記憶部１０１から副記憶部１０２へデー
タ転送の他の動作例を示すタイミングチャートである。

【図１４】 図１中の主記憶メモリセル１１０と副記憶
メモリセル１２０との第２実施形態による接続関係を簡
略化して示した図である。

【図１５】 主記憶センスアンプ回路３００の構成等を
示す図である。

【図１６】 本発明の第２実施形態による半導体集積回
路装置における副記憶部１０２から主記憶部１０１へデ
ータ転送を行う際の動作を示すタイミングチャートであ
る。

【図１７】 ＣＤＲＡＭのメモリアレイ部の構成の一例
を概略的に示す図である。

【図１８】 双方向転送ゲート回路９２０３の詳細な構
成を示す図である。

【図１９】 双方向転送ゲート回路９２０３の詳細な構
成を示す図である。

【符号の説明】

１０１ 主記憶部 １０２ 副記憶部 １５２ データ転送バス線プリチャージ電源回路（電
源手段） １７６ データ転送バス線対 １７４ センスアンプ回路 １５０ データ転送バス線 １３８ センスアンプ部制御回路 １８２ メモリセル １４２ 副記憶部制御回路 ２１０，２１２，２５６，２５８ ＰＭＯＳトランジ
スタ（トランジスタ） ２１４，２１６，２６０，２６２ ＮＭＯＳトランジ
スタ（トランジスタ） ２２２，２２４ ＮＭＯＳトランジスタ（スイッチ手
段）

Claims (14)

【特許請求の範囲】
1. 【請求項１】 主記憶部とキャッシュメモリとして機能
   する副記憶部とを有し、前記主記憶部と前記副記憶部と
   の間に設けられたデータ転送バス線を介して双方向のデ
   ータ転送が可能なように構成された半導体集積回路装置
   であって、 非データ転送時に、前記主記憶部に供給する電源電圧よ
   り低いレベルの電圧を前記データ転送バス線に対して供
   給する電源手段を具備することを特徴とする半導体集積
   回路装置。
2. 【請求項２】 前記主記憶部に設けられたセンスアンプ
   回路と、 前記センスアンプ回路を制御するセンスアンプ部制御回
   路とを備え、 前記センスアンプ部制御回路は、前記センスアンプ回路
   と前記データ転送バス線を接続する接続回路に対し、前
   記主記憶部から前記副記憶部へデータを転送する場合に
   は主記憶部電源レベルを供給し、前記副記憶部から前記
   主記憶部へデータを転送する場合には前記主記憶部電源
   レベルを昇圧した主記憶部昇圧電源レベルを供給するこ
   とを特徴とする請求項１記載の半導体集積回路装置。
3. 【請求項３】 前記副記憶部に設けられた複数のメモリ
   セルと、 前記副記憶部を制御する副記憶部制御回路とを備え、 前記副記憶部制御回路は、前記メモリセルと前記データ
   転送バス線を接続する接続回路に対し、前記主記憶部か
   ら転送されるデータを取り込む場合には前記主記憶部電
   源レベルを昇圧した主記憶部昇圧電源レベルを供給し、
   前記メモリセルから前記主記憶部へデータを転送する場
   合には前記主記憶部電源レベルを供給することを特徴と
   する請求項１又は請求項２記載の半導体集積回路装置。
4. 【請求項４】 前記センスアンプ部制御回路は、前記副
   記憶部から転送されるデータを取り込む場合には、前記
   センスアンプ回路内に設けられたトランジスタを非導通
   状態としてから取り込むことを特徴とする請求項２記載
   の半導体集積回路装置。
5. 【請求項５】 前記副記憶部制御回路は、前記主記憶部
   から転送されるデータを取り込む場合には、前記メモリ
   セル内に設けられたトランジスタを非導通状態としてか
   ら取り込むことを特徴とする請求項３記載の半導体集積
   回路装置。
6. 【請求項６】 主記憶部と副記憶部とを有し、前記主記
   憶部と前記副記憶部との間に設けられたデータ転送バス
   線を介して双方向のデータ転送が可能なように構成され
   た半導体集積回路装置であって、 前記主記憶部に設けられたセンスアンプ回路と、 前記センスアンプ回路を制御するセンスアンプ部制御回
   路と、 前記センスアンプ回路と前記主記憶部内の主記憶メモリ
   セルとを電気的に接続するスイッチ手段とを備え、 前記センスアンプ部制御回路は、前記主記憶部から副記
   憶部へ転送するデータを前記センスアンプ回路に取り込
   んだ後に、前記スイッチ手段を制御して前記センスアン
   プ回路と前記主記憶部メモリセルとを電気的に絶縁し、
   絶縁された状態で前記主記憶部から前記副記憶部へ前記
   データを転送することを特徴とする半導体集積回路装
   置。
7. 【請求項７】 前記センスアンプ部制御回路は、前記セ
   ンスアンプ回路に取り込んだ前記データの増幅と並行し
   て、前記スイッチ手段を制御して前記センスアンプ回路
   と前記主記憶メモリセルとを電気的に絶縁し、前記セン
   スアンプ回路と前記主記憶メモリセルとが電気的に絶縁
   した状態で前記主記憶部から前記副記憶部へデータの転
   送を開始させる転送開始命令が入力した場合に前記デー
   タを転送することを特徴とする請求項６記載の半導体集
   積回路装置。
8. 【請求項８】 前記センスアンプ部制御回路は、前記セ
   ンスアンプ回路に取り込んだ前記データの増幅を行い、
   前記主記憶部から前記副記憶部へデータの転送を開始さ
   せる転送開始命令が入力した場合に前記センスアンプ回
   路と前記主記憶メモリセルとを電気的に絶縁し、前記セ
   ンスアンプ回路と前記主記憶メモリセルとが電気的に絶
   縁した状態で前記データを転送することを特徴とする請
   求項６記載の半導体集積回路装置。
9. 【請求項９】 前記主記憶部を活性化する動作開始命令
   と前記主記憶部から前記副記憶部へデータの転送を開始
   させる転送動作開始命令とは同一のタイミングで入力さ
   れることを特徴とする請求項６又は請求項７記載の半導
   体集積回路。
10. 【請求項１０】 前記センスアンプ部制御回路は、前記
    転送終了時に前記スイッチ手段を制御してセンスアンプ
    回路と前記主記憶部メモリセルとを電気的に接続するこ
    とを特徴とする請求項６乃至請求項９の何れかに記載の
    半導体集積回路装置。
11. 【請求項１１】 前記副記憶部は複数の副記憶メモリセ
    ル行に分割され、 前記センスアンプ部制御回路は、前記複数の副記憶メモ
    リセル行に転送終了時に前記スイッチ手段を制御してセ
    ンスアンプ回路と前記主記憶部メモリセルとを電気的に
    接続することを特徴とする請求項１０記載の半導体集積
    回路装置。
12. 【請求項１２】 主記憶部と副記憶部とを有し、前記主
    記憶部と前記副記憶部との間に設けられたデータ転送バ
    ス線を介して双方向のデータ転送が可能なように構成さ
    れた半導体集積回路装置であって、 前記主記憶部に設けられたセンスアンプ回路と、 前記センスアンプ回路を制御するセンスアンプ部制御回
    路とを備え、 前記センスアンプ回路は、前記データ転送バス線１つに
    対して複数設けられるセグメント構成であり、 前記センスアンプ部制御回路は、前記データ転送バス線
    １つに対して１つの前記センスアンプ回路を電気的に接
    続し、前記副記憶部から前記主記憶部へデータ転送を行
    う前に、前記データ転送バス線と接続されないセンスア
    ンプ回路に対して増幅動作を行わせることを特徴とする
    半導体集積回路装置。
13. 【請求項１３】 前記センスアンプ回路は、バランスプ
    リチャージ回路を備え、 前記センスアンプ部制御回路は、前記セグメント毎にバ
    ランスプリチャージ回路を制御する手段を有することを
    特徴とする請求項１２記載の半導体集積回路装置。
14. 【請求項１４】 前記センスアンプ回路は、前記センス
    アンプ回路と前記主記憶部内の主記憶部メモリセルを電
    気的に接続するスイッチ手段を備え、 前記センスアンプ部制御回路は、前記副記憶部から前記
    主記憶部へデータ転送を行うに際し、前記センスアンプ
    回路を前記主記憶部メモリセルから電気的に切り離すこ
    とを特徴とする請求項１３記載の半導体集積回路装置。