JPH09161471A - Ｄｒａｍシステム、ｄｒａｍシステムの動作方法 - Google Patents

Abstract

(57)【要約】 【課題】高密度・高バンド幅を有する、低コストな単一
チップ実装ＤＲＡＭアレイを提供すること。 【解決手段】同一の基板１上に実装された複数のステー
ジ１２からなるパイプライン化されたＤＲＡＭアレイ１
０と、ＤＲＡＭアレイ１０を制御する制御論理１１と、
ＤＲＡＭアレイからフェッチしたデータを格納するバッ
ファ手段１３とからなる単一チップＤＲＡＭシステムで
あり、制御論理１１は複数のステージの動作を制御する
ための信号を生成する。パイプライン１２の最終ステー
ジはバッファ手段１３からバーストモードでデータを入
出力するステージである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は超高密度ＤＲＡＭ
技術を用いたコンピュータメモリに関するものである。
より詳しくは、本願発明はＤＲＡＭにおけるデータ転送
速度の向上に関するものである。

【０００２】

【従来技術】超高密度ＤＲＡＭを用いたシステムにおい
ては、メモリシステム全体が単一もしくは少数（２〜３
個程度）のチップ上に実装されることが期待されてい
る。これは、パーソナルコンピュータ等の比較的小型の
コンピュータにおいてはＤＲＡＭ実装技術の進歩による
高密度化がメインメモリの容量の増大よりも速く進んで
いるからである。典型的には、現在パーソナルコンピュ
ータでは８ＭＢ程度のメインメモリ容量が必要とされる
が、これは６４ＭｂのＤＲＡＭで１個でインプリメント
することが可能である。また、近い将来においては２５
６ＭｂのＤＲＡＭが実用化される可能性が高い。

【０００３】かかる状況下においては、（１）ＤＲＡＭ
のインターフェースをＣＰＵに組み込むよりも、（２）
ＤＲＡＭの制御論理をＤＲＡＭアレイとともに実装し、
この実装チップを直接にＣＰＵバスに接続した方がコス
トパフォーマンスが良くなる。ＤＲＡＭの制御論理をＤ
ＲＡＭアレイとともに一つのチップ上に実装する方式
は、ＤＲＡＭの制御論理の実装面積が大きいために、一
つのメインメモリを構成するのに多数のＤＲＡＭアレイ
チップを使用する必要がある場合はコストが極めて高く
つく。なぜならば、一つＤＲＡＭアレイチップには対応
するＤＲＡＭの制御論理を実装する必要があり、いきお
いチップ上に実装すべきＤＲＡＭ制御論理の数が多くな
るからである。しかし、上述したようにメインメモリが
一つのＤＲＡＭアレイチップで構成できるようになる
と、一つのＤＲＡＭ制御論理を同一チップ上に実装すれ
ばいいから、実装面積の増大はさほど大きな問題を生じ
なくなる。つまり、現在ＤＲＡＭインターフェースをＣ
ＰＵに組み込む（１）の方式が採用されているのは、Ｄ
ＲＡＭ制御論理を多数のＤＲＡＭアレイとともに実装す
る（２）の方式はチップサイズやパッケージングコスト
の増大を招くとともに、製品テストを煩雑ならしめるか
らである。しかし、近年のＤＲＡＭ実装の高密度化によ
って比較的小型のパーソナルコンピュータに使用される
ＤＲＡＭの数が減少するに従って、かかる要因によるコ
ストの問題は解消しつつある。さらに重要なことは、以
下の二つの点でＤＲＡＭ制御論理をＤＲＡＭアレイとと
もに実装する（２）の方式を採用することがメモリの性
能の面で大きな利点を生じる可能性がある。

【０００４】第一に従来の高速ＤＲＡＭのインターフェ
ースであるシンクロナスＤＲＡＭ、バーストＥＤＯ(ext
ended data out)ＤＲＡＭ等の技術ではクロックの高速
化に重点が置かれている。従って、方式（１）はバスサ
イクルを無駄なく使用するという点において必ずしも満
足できるものではない。

【０００５】第二に、クリテイカルパスを最適化すると
きに、ＣＰＵとＤＲＡＭ制御論理間でこれを行うより
も、ＤＲＡＭアレイとＤＲＡＭ制御論理間でこれを行っ
た方がより容易であるという点である。つまり、ＣＰＵ
とＤＲＡＭ制御論理間でクリテイカルパスの最適化を行
うことはより時間と多くの工夫を必要とする。例えば、
アドレスをマルチプレックス化することによるオーバヘ
ッドは回避できない。また、高速動作になればなるほど
チップ間を行き交うクロック信号のスキューの制御が極
めて困難になる。

【０００６】従来はＤＲＡＭのデータ転送速度の向上の
ために外部キャッシュを設ける手法が採用されてきた。
しかし、ＤＲＡＭによるバスの使用率がキャッシュメモ
リにおけるＳＲＡＭのバスの使用率と同等まで向上し、
かつ、ＤＲＡＭ制御論理をＤＲＡＭアレイとともに実装
することによりリードオフサイクル（ＲＡＳ開始からＣ
ＡＳ開始までの時間）が短縮されると、外部キャッシュ
を設けたときと同様の転送速度が実現可能となる。従っ
て、オフチップキャッシュメモリを付加するメリットが
なくなる。それどころか、外部キャッシュを接続すると
外部キャッシュとＤＲＡＭ間のデータ転送によるオーバ
ヘッドが必然的に発生するので、その分性能はむしろ低
下する可能性もある。この性能の低下は非常に多量なデ
ータ転送を速く行わねばならないマルチメデイアタイプ
のアプリケーションにおいて顕著となる。従って、外部
キャッシュを付加するという解決は外部キャッシュによ
ってコストが増大する上に、性能まで低下させる危険性
を有するものである。

【０００７】従来技術におけるＤＲＡＭの動作性能の大
きな問題点は行アクセスのパスにおけるデータ転送速度
の遅さにある。列アクセスにおけるデータ転送速度の高
速化については例えばシンクロナスＤＲＡＭ等の技術に
おいて十分に研究されてきた。しかし、行アクセスにお
けるデータ転送速度については列アクセスにおけるデー
タ転送速度に対するほど研究が進んでいない。つまり、
列アクセスにおけるデータ転送速度の高速化につれて、
相対的に遅くなった行アクセスが４ビートバーストモー
ド動作におけるクリテイカルパスとなりつつある。行ア
クセス自体があまり起こらなければ問題は少ないが、連
続するバースト動作間におけるページヒット率（次のア
クセスにおいて同一の行の中に必要なデータがある確
率）は５０％程度であり、行アクセスはかなり頻繁に発
生する。

【０００８】この問題に対する解答として、ＣＰＵ−Ｄ
ＲＡＭ間のインターフェース及びＤＲＡＭの行アクセス
過程における適当なパイプライン化（例えば、ＣＰＵの
アドレスパイプライン）によってデータ転送速度を向上
することが可能である。ＤＲＡＭにおいてはセンシン
グ、ライトバック、プリチャージという各ステップをこ
の順序でこなす必要がある。従って、センシング、ライ
トバック、プリチャージにまとめて要する時間であるア
レイ時定数はＤＲＡＭのデータ転送に必須な所要時間と
なる。ＤＲＡＭでデータ転送を行うには、センシング、
ライトバック、プリチャージといった動作ステップの他
に行アドレス及び列アドレスを選択する時間が必要であ
る。そして、パイプライン化によればこれらのアドレス
を選択する時間をセンシング、ライトバック、プリチャ
ージの動作ステップの背後に隠すことができる。従っ
て、漸次二つの行アドレスにアクセスする期間（行アド
レスを選択する時間＋センシング、ライトバック、プリ
チャージに要する時間＝以下、ＲＡＳサイクルという）
をセンシング、ライトバック、プリチャージに所要する
時間（以下、アレイ時定数という）へと近づけることが
できる。いくつかの従来技術は行アクセスパスを有する
パイプラインＤＲＡＭを開示する。しかし、これらの従
来技術においてはそのＲＡＳサイクルはいずれもアレイ
時定数に達していない。

【０００９】以上述べた点、特にＬＳＩ技術の進展に伴
うＤＲＡＭアレイチップの高集積化と従来技術の流れに
ついて第１図〜第３図を用いて概観する。第１図には通
常のＤＲＡＭによるメモリシステムが開示される。この
メモリシステムは多数のＤＲＡＭアレイチップ１０に分
割されている。これは、現在のＤＲＡＭチップの実装密
度が本来メインメモリ用途として要求される容量に対し
て小さいから、一つのＤＲＡＭアレイチップではメイン
メモリを構成できないからである。複数のＤＲＡＭチッ
プを制御するために、ＣＰＵ（図示せず）とＤＲＡＭア
レイチップ１０との間にはオフチップのＤＲＡＭコント
ローラ１１を必要とする。図示されるように、ＤＲＡＭ
コントローラ１１はＣＰＵからの指令を受けて行アドレ
ス、列アドレスを供給する。ＤＲＡＭアレイチップ１０
から出力されたデータはＤＲＡＭコントローラ１１を介
してＣＰＵに転送される。ＤＲＡＭアレイチップ１０に
入力されるデータも同様である。しかし、このようなオ
フチップの方式によれば、コントローラ１１とＤＲＡＭ
アレイチップ１０との信号経路が長くなるので、ＲＡ
Ｓ，ＣＡＳ等の制御信号の遅延を制御してＤＲＡＭの他
の動作と同期することが難しい。このことは高速のデー
タ転送を行う場合に特に顕著になる。

【００１０】ＤＲＡＭに関する高密度実装技術の進展に
より、比較的小型のコンピュータに必要なメモリ容量は
１〜３個程度のＤＲＡＭチップによってまかなえるよう
になる。この結果、第２図に示すようにＤＲＡＭアレイ
１０（図１のＤＲＡＭアレイチップに相当するもの）は
ＤＲＡＭコントローラ１１と同一のチップ１上に実装で
きるようになる。その他の点では、第１図と同じであ
る。同一のチップ１上に実装した第２図に係わる技術
は、第１図のものに比べて１レベルのパッケージングを
省略しているという点から動作性能・コストの面でやや
向上することが期待される。しかし、ＤＲＡＭコントロ
ーラ１１をＣＰＵ内に組み込んだ場合とその性能の向上
は大差なく、従って、技術的に顕著な効果を有するもの
ではない。

【００１１】第３図はシンクロナスＤＲＡＭ等のパイプ
ライン化したＤＲＡＭの構成を示す。ＤＲＡＭアレイチ
ップ１０はその内部においてＤＲＡＭパイプライン１２
が形成されている点が特徴的である。しかし、このＤＲ
ＡＭパイプライン１２は外部のＲＡＳ（行アドレススト
ローブ）及びＣＡＳ（列アドレスストローブ）によって
制御される。従って、それぞれのＤＲＡＭ内部における
パイプラインのコントロールは限られたものとなる。

【００１２】パイプライン化以外にもＤＲＡＭの動作速
度を向上させるべく、従来いくつかの技術が提案されて
いる。

【００１３】−ページヒット方式 ページヒット方式はＤＲＡＭ内のセンスアンプをキャッ
シュとしても利用する方式である。ここではページ（こ
こでは、ＤＲＡＭの一行のことをいう）内のデータや命
令の局在性がＤＲＡＭにおける標準のページモードの下
で効果的に利用されている。しかしながら、ＣＰＵにオ
ンチップのキャッシュが接続されているときは連続する
二つのキャッシュライン転送間におけるページヒット率
はさほど高くない。そして、オンチップキャッシュの容
量を大きくすればするほど、ページヒット率は低下す
る。従って、ページミス時におけるタグの比較のための
遅延やプリチャージ時間等を考慮するとページヒット方
式を採用したとしてもＤＲＡＭの動作速度の著しい向上
は期待できない。

【００１４】−インターリーブ方式 インターリーブ方式とはメモリを複数のバンクに分割
し、これらのバンクを漸次アクセスする方式をいう。こ
の方式もＤＲＡＭのデータ転送速度を向上させるために
しばしば採用される。しかし、比較的小型のコンピュー
タにおいてオフチップでインターリーブされた場合は、
メモリのグラニュラリテイー（メモリ増設の最小単位を
いう）が増大する。例えば、二つのバンクに分割したと
きにはグラニュラリテイーは２倍になるが、このことは
超高密度ＤＲＡＭにおいては深刻な問題である。一方、
オンチップでインターリーブされたときはメモリのグラ
ニュラリテイーに大きな影響を及ぼすことなくバンド幅
を増大することができる。しかし、この技術は一般的に
言って、異なるメモリバンクが交互にアクセスされるよ
うな態様での動作時のみにＤＲＡＭの動作速度の向上に
対して有効である。従って、データ転送速度を向上する
手法としての一般性に欠く。

【００１５】

【発明が解決しようとする問題点】本願発明の第一の目
的は、高密度・高データ転送速度を有する、低コストな
ＤＲＡＭメモリアレイを提供することである。

【００１６】本願発明の第二の目的は、第一の目的を達
成すべく、パイプライン化されたＤＲＡＭアレイととも
にＤＲＡＭ制御論理を一つのチップ上に実装し、ＤＲＡ
Ｍアレイに対するアクセスを最適化することにある。

【００１７】本願発明の第三の目的は、ＤＲＡＭのアク
セスにおけるリードオフとプリチャージサイクルを従来
技術におけるＤＲＡＭのアクセスに対してより小さくす
ることである。この最小化は、書き込み、読み出しアク
セスの両方、及び、単一ビートアクセス、連続ビートア
クセス（バーストモード）の双方に対して可能でなけれ
ばならない。

【００１８】本願発明の第四の目的はＳＲＡＭセルによ
るキャッシュメモリを付加する必要なく、かつ、動作性
能を低下させることなく、単一または少数のチップから
なるメモリシステムを提供することである。

【００１９】さらに、本願発明の第五の目的は大量のデ
ータが高速で転送されるマルチメデイア用途対応の単一
または少数のチップからなるメモリシステムを提供する
ことである。

【００２０】

【課題を解決するための手段】本願発明の課題は、同一
のチップ上に実装された複数のステージからなるパイプ
ライン化されたＤＲＡＭアレイと、ＤＲＡＭアレイを制
御する制御論理と、ＤＲＡＭアレイからフェッチしたデ
ータを格納するバッファ手段とからなる単一チップＤＲ
ＡＭシステムによって解決できる。このＤＲＡＭシステ
ムにおいて、制御論理は複数のステージの動作を制御す
るための信号を生成する。また、複数のステージの最終
のステージはバッファ手段からバーストモードでデータ
を入出力するステージである。この結果、本願発明では
バースト長によってはバーストモードでデータを入出力
する期間をＤＲＡＭアレイ内の動作を行う期間よりも長
くすることができる。

【００２１】本願発明のポイントは、まずＤＲＡＭ制御
論理とＤＲＡＭアレイが同一のチップにマウントされて
いる点である。また、次にＤＲＡＭ制御論理の生成する
クロックによってパイプライン化されたＤＲＡＭを制御
する点である。さらに、パイプラインの最終ステージと
してラインバッファによる同期式バースト転送を行う。

【００２２】

【発明の実施の態様】本願発明の実施する上での好適な
実施の態様を以下、図を用いて開示する。まず、上述し
た第１図から第３図の技術の流れから見たときの従来技
術と本願発明との差異を、第４図を用いて構成とＤＲＡ
Ｍの制御スキームの見地から説明する。

【００２３】本願発明は第４図に示される。本願発明で
はＤＲＡＭアレイ１０に複数のパイプライン１２を使用
し、それぞれを同一のチップ１上に実装したＤＲＡＭコ
ントローラ１１によって制御する。また、ラインバッフ
ァ１３が同一のチップ１上に実装される。このラインバ
ッファ１３はパイプラインの最後のステージとして捉え
ることが可能である。ＤＲＡＭアレイ１０とラインバッ
ファ１３とはバンド幅の広いオンチップバス１４によっ
て接続される。データは各パイプラインの動作と同時に
ＤＲＡＭアレイ１０とラインバッファ１３との間で転送
可能である。ＤＲＡＭコントローラ１１もチップ１上に
オンチップで実装されている。ＤＲＡＭコントローラ１
１はパイプライン１２の各ステージとＤＲＡＭアレイ１
０・ラインバッファ１３間の双方向データ転送を独立し
たクロック信号φ１５、１６、１７、１８によって制御
する。この方式によればパイプライン１２についてより
柔軟かつ精密な制御を可能とする。なぜならば、ＤＲＡ
Ｍの制御信号の数に限界を設ける必要がなく、制御のた
めのクロック信号φ１５〜１８の間におけるスキューが
小さくて済むからである。データ転送速度を向上させる
ためには従来においては複数のラインバッファにおいて
リード・ライト行うことが行われていたが、本願発明で
はメモリシステム全体について単一のラインバッファを
用いている点が特徴的である。

【００２４】第５図に本願発明によってＤＲＡＭコント
ローラ１１を介してパイプライン化されたＤＲＡＭをア
クセスするときの実施例を示す。ここでは、パイプライ
ンは３つのステージ２０、３０、４０からなる。この３
つのステージには最終ステージであるデータ転送のため
のラインバッファステージ４０を含むものとする。コン
トローラ１１は３つの制御用のクロック信号φ１、φ
２、φ３を生成する。第一のクロック信号φ１はパイプ
ライン化されたＤＲＡＭに係わるアドレス関係の動作を
制御する。従って、この信号は従来の技術におけるＲＡ
Ｓクロック、ＣＡＳクロックに相当する。第二のクロッ
ク信号φ２はメモリアレイ内の動作過程を制御する。第
三のクロック信号φ３はラインバッファ１３に供給され
ることによってデータ転送における過程を制御する。

【００２５】以下、説明のためにＤＲＡＭのメモリアク
セス動作を以下のサイクルに分割し、単純化する。 −ＲＤ：行アドレスデコードパス（ワードラインドライ
バの直前のパスであり、行アドレスの入力とデコードに
関するものである） −ＣＤ：列アドレスデコードパス（ビットスイッチの直
前のパスであり、列アドレスの入力とデコードに関する
ものである） −ＳＥ：アレイ中のセルの電位をセンシングするパス −ＷＢ：アレイ中のセルにセンシングされた電位を書き
戻す（ライトバック）動作に関するパス −ＰＲ：ビットライン電位を中間電位に均一化するアレ
イのプリチャージ動作に関するパス −ＴＲ：データをラインバッファから外部バスへと転送
するパス

【００２６】このように各パスを分類・定義したときに
ＤＲＡＭのインターフェースのデザイン上のパラメータ
として問題となり得るのは以下の３つである。 −ＲＡＳサイクル（ＲＤ＋ＳＥ＋ＷＢ＋ＰＲ） −アレイ時定数（ＳＥ＋ＷＢ＋ＰＲ） −転送サイクル（バースト転送に係わる連続ビット数と
ＴＲとの積）

【００２７】第一の信号φ１、第二の信号φ２、第三の
信号φ３はそれぞれデコードを担当する手段２０、アレ
イ内での動作を担当する手段３０、データ転送を担当す
る手段４０に対して供給されるタイミング信号である。
なお、これらの手段は観念的なものであり、必ずしも対
応する現実の機構を示すものとは限らない。第５図に示
すように、デコードを担当する手段２０内で行われるの
は行アドレスのデコード（ＲＤ）と列アドレスのデコー
ド（ＣＤ）である。ＲＤの結果、所定のワードライン
（ＷＬ）が選択される。また、ＣＤの結果、所定のビッ
トスイッチ（Ｂｉｔ−ＳＷ）が選択される。このタイミ
ングはコントローラ１１によって供給される第一の信号
φ１によって制御される。アクセスされた所定のワード
ラインに対してアレイ内での動作を担当する手段３０で
はセンシング（ＳＥ）、ライトバック（ＷＢ）、プリチ
ャージ（ＰＲ）を行う。このタイミングはコントローラ
１１によって供給される第二の信号φ２によって制御さ
れる。これが終了した後に、ＣＤの結果を活用して上記
センシングされた所定のワードラインから所定のビット
スイッチと連結する一つのビットを選択する。このタイ
ミングも第二の信号φ２によって制御される。このデー
タが第二の信号φ２によって制御されつつ、ラインバッ
ファ１３（データ転送を担当する手段４０）に内部バス
１４を介して転送される。その後、コントローラ１１か
ら供給される制御信号φ３によって制御されつつ、外部
バスに対して転送される。転送は単一モードまたはバー
ストモードのいずれをも採用可能である。

【００２８】本願発明ではこのようにデコードを担当す
る手段２０、アレイ内での動作を担当する手段３０、デ
ータ転送を担当する手段４０を設けて動作のパイプライ
ン化を果たすとともに、各パイプラインをそれぞれ独立
にコントローラ１１から供給される第一の信号φ１、第
二の信号φ２、第三の信号φ３によって制御可能とした
点が一つの特徴である。

【００２９】また、本願発明ではＤＲＡＭアレイ１０と
同一のチップに実装されたコントローラ１１が、複数の
信号φ１、φ２、φ３を生成することによって独立に各
パイプライン手段を制御する点も特徴である。これによ
って、ＤＲＡＭアレイを実装したチップ外にＤＲＡＭ制
御論理を設けた従来技術におけるＲＡＳ、ＣＡＳによる
制御では実現できない高い精度でタイミング信号の制御
ができる。その結果、ＤＲＡＭアレイからのデータのフ
ェッチが極めて速くできるという効果を呈するものであ
る。

【００３０】さらに、本願発明ではラインバッファ１３
をＤＲＡＭアレイ１０と同一のチップ上に実装してい
る。これによって、極めて高い周波数でデータをバース
ト転送することが可能となる。この理由はＤＲＡＭアレ
イからのデータフェッチが高速化した理由と同じく、Ｄ
ＲＡＭアレイ１０と同一のチップに実装されたコントロ
ーラ１１が生成する信号によりバースト転送に係わるパ
イプライン手段を制御するからである。また、バンド幅
の大きい内部バス１４によってＤＲＡＭアレイ１０とラ
インバッファ１３が接続されているからデータ転送速度
の高速化にデータのフェッチが追従することができる。

【００３１】それぞれのサイクルが１クロックサイクル
必要であると仮定し、これらの利点が生じることを説明
する。第６図に本願発明による単一ビートの転送モード
におけるパイプライン化されたＤＲＡＭアレイの動作の
タイミング図を示す。

【００３２】本願発明によるＤＲＡＭシステムの動作の
制約条件（ルール）を示すと、図５を参照して、 （１）デコードを担当する手段２０、アレイ内での動作
を担当する手段３０、データ転送を担当する手段４０内
においてそれぞれ独立に必要な動作が行われる。従っ
て、それぞれの手段内における動作は他の手段における
動作のタイミングに影響されることなく相互に独立した
タイミングで動作可能である。これが、本願発明による
ＤＲＡＭシステムの動作上の原則である。例えば、ＲＤ
・ＣＤはデコードを担当する手段２０で行われ、ＰＲは
アレイ内での動作を担当する手段３０でそれぞれ独立に
行われる。従って、ＲＤ・ＣＤとＰＲは同一のクロック
サイクルで同時に動作可能である。 （２）アレイ内での動作を担当する手段３０は必ずＳ
Ｅ，ＷＢ，ＰＲの順序で動作する。また、前サイクルの
ＰＲが終了した後でなければ次サイクルのＳＥは開始で
きない。 （３）ＲＤとＳＥは異なる手段で行われるが、リードモ
ードにおいてはアドレスが供給されなければＳＥができ
ないから、デコードを担当する手段２０内でのＲＤは必
ずＳＥの前に来る必要がある（（１）の例外となる）。

【００３３】従来知られているＤＲＡＭのアクセス方法
に比べて本願発明は性能面で以下の利点を有している。
第一に、ＤＲＡＭコントローラがＤＲＡＭセルと同一の
チップ上に実装されているから、アドレスのマルチプレ
ックシング（行アドレスと列アドレスとを交互に同一ピ
ンから供給すること）の必要がない。従って、行及び列
に係わるアドレスは即時に供給され、そのデコードはア
ドレス及びスタート信号がＣＰＵによって供給されると
同時に開始できる。第二に、ＤＲＡＭ内部のパイプライ
ン化によって、動作が開始された後のＲＤ、ＣＤのステ
ージは先行するアレイ動作（ＳＥ＋ＷＢ＋ＰＲ）によっ
て隠すことが可能である。この点について、第６図を参
照すると一つのＲＤから次のＲＤまでのサイクル９０
（以下、ＲＡＳ時定数という）は従来の４サイクルから
３サイクルになっている。従って、データ転送ＴＲも３
サイクル毎に可能となる。例えば、リードモードが連続
するときに、第一のＴＲ１００と第二のＴＲ１０１とは
３サイクル毎に可能である。これは、２番目以降のアク
セス動作からはＰＲと同時にＲＤが可能となる（例え
ば、ＰＲ１０７とＲＤ１０８は同時に行われている）た
めである。

【００３４】次に、リードモードからライトモードに変
更されるときはライトモードではＳＥと同時にＴＲが可
能となるから、１クロックサイクルの間隔をおくだけで
ＴＲが可能となる。例えば、リードモードにおけるＴＲ
１０１がなされた後に、ライトモードにおけるＴＲ１０
２がなされるときはその間はライトモードにおけるアド
レスデコードＲＤ・ＣＤのための１クロックサイクルを
要するのみである。

【００３５】また、ライトモードからリードモードに変
更されるときは、逆にライトモードのＴＲとリードモー
ドのＴＲは大きな間隔が生じる。例えば、ライトモード
のＴＲ１０２とリードモードのＴＲ１０３の間には３ク
ロックサイクルもの間隔が必要となる。これは、ライト
モードにおいてはＳＥとＴＲが同一クロックでできるこ
と（１０２参照）、及び、前回のＰＲ１０５が終了した
後でなければ次回のＳＥ１０６が開始できないからであ
る（上記ルール２）。

【００３６】以上説明したようにライトモード／リード
モード切り替えの場合のＲＡＳ時定数は平均して３クロ
ックとなる。従って、本願発明によればモード切り替え
のあるなしに係わらず平均２クロックサイクルの間隔を
おいて、または、３クロックサイクル毎にＴＲを行うこ
とができるという結論となる。

【００３７】このようなデータ転送上の利点は第７図に
示すように４ビートの連続バースト転送を行うときにさ
らに顕著なものとなる。ＣＰＵはオンチップの一次キャ
ッシュを有していることが通常なので、連続バーストモ
ードはＤＲＡＭをリード（読み出し）する動作の場合は
もっとも普通に行われる動作モードである。第７図に示
すように４ビートの連続バースト転送の場合は、ＴＲス
テージが４クロックサイクル分連続する。従って、３ク
ロックサイクル分連続するアレイ時定数（ＳＥ＋ＷＢ＋
ＰＲ）は４クロックサイクル分連続するＴＲステージに
よって隠すことができる。このことは固定されたバスサ
イクル長に関しては最適化されたバンド幅を与える。バ
スサイクル長が仮に固定されていない場合でも、アレイ
時定数が連続バーストに係わる転送サイクルよりも短け
れば、断絶のないデータ転送がリード動作において保障
される。そして、標準のＴＴＬインターフェースを利用
する限りにおいてプレーナボード上のバスクロックの周
波数は限られているから、このようにバスを効率的に利
用するということは極めて重要である。但し、本願発明
によってもライトモードからリードモードに切り替える
場合は３クロックサイクルのタイムラグを排除すること
ができない。

【００３８】第７図をさらに説明する。この場合は、上
述のルールの他にさらに以下のルールが加わる。 （４）リードモードが連続する場合は前回のＴＲが終了
しなければ次回のＴＲは開始できない。

【００３９】これによると、リードモードが連続すると
きは前回のＴＲ２００が終了してからでないと次回のＴ
Ｒ２０１が開始できない。従って、次回のＴＲ２０１の
開始時点までに対応するＳＥが終了していれば十分であ
る。ライトモードの場合は全てのライトのためのＴＲが
終了してからＷＢ、ＰＲがされなければならない。従っ
て、次にリードモードに切り替えるときは大きなラグタ
イムが生じる。つまり、ライトモードの最後のＴＲ２０
２とリードモードの最初のＴＲ２０３の間には３クロッ
クもの間隔が必要である。これは、前回のＰＲ終了後で
なければ次回のＳＥができないからである（上記ルール
２）。

【００４０】しかし、少なくともリードモードが連続す
る場合、または、リードモードからライトモードに変更
される場合については４ビットバーストモードについて
はバスを連続的に使用することが保障される。このこと
はデータ転送速度を向上させる意味で極めて有効であ
る。

【００４１】

【発明の効果】以上のように、本願発明はパイプライン
化を行うという点で、従来技術におけるパイプライン方
式あるいは、これをより具体化した技術であるシンクロ
ナスＤＲＡＭと類似する。また、バースト転送を用いる
という点で、従来技術におけるバーストＥＤＯ方式と類
似する。さらに、データ転送速度を向上させる従来技術
における一般的な方式としてはキャッシュＤＲＡＭがあ
る。以下では、これらの従来技術と比較して本願発明が
優れている点を指摘する。

【００４２】−パイプライン方式 パイプライン方式とはメモリシステム動作をいくつかの
動作ブロックに分けて、並列的に動作させる方式をい
う。ＳＲＡＭやシンクロナスＤＲＡＭの列アクセスパス
においてこの方式を採用することはすでに知られてい
る。しかしながら、これらの従来技術では単一のアクセ
スモードにおいてのみパイプライン化が行われている。

【００４３】本願発明と従来技術におけるパイプライン
化との相違点は、行をアクセスするパスのパイプライン
化及びラインバッファからの同期式バースト転送のパイ
プライン化を統合したことである。つまり、これがＤＲ
ＡＭの転送速度向上を果たす上での最適解であるという
ことを着想したものである。また、従来技術ではＤＲＡ
Ｍの制御論理をＤＲＡＭアレイとともに同一のチップに
実装（オンチップ実装）されていなかった。しかし、本
願発明ではＤＲＡＭ制御論理をＤＲＡＭアレイと同一の
チップに実装したＤＲＡＭ制御論理によってＤＲＡＭア
レイを制御するから極めて速いデータ転送速度をサポー
トすることが可能となった。つまり、ＤＲＡＭの制御論
理のオンチップ実装なくしては高速のパイプライン、バ
ースト転送の制御は極めて複雑、かつ、困難なものとな
る。なぜならば、クロックが高速化するとチップ外部に
存在する制御論理によって高速かつ精密なタイミングの
コントロールを行うことはクロックスキュー等の理由に
より極めて困難となるからである。

【００４４】−シンクロナスＤＲＡＭ シンクロナスＤＲＡＭとは外部クロックによって直列の
読み書き動作を同期させる方式をいう。本願発明はシン
クロナスＤＲＡＭの一類型であるという捉え方も可能で
あるが、従来のシンクロナスＤＲＡＭに比べて低コス
ト、アドレスマルチプレックス不要、かつ、単一バンク
のみを有するという特徴を有する。従来のシンクロナス
ＤＲＡＭと比較した場合の本願発明の利点は以下の通り
である。 （１）従来のシンクロナスＤＲＡＭは極めて多彩なアク
セスモードを有しているからテストに労力を要してい
た。しかし、本願発明のＤＲＡＭはメインメモリ用途と
して最適化されているからアクセスモードの種類が限ら
れている。従って、テストに要する労力が少なくて済
む。 （２）アクセスモードが少なくなった結果、本願発明で
は内部のモードレジスタをセットすることなく、また
は、バーストアクセスの途中で中断することなく、ＣＰ
Ｕのバースト転送モードをサポートすることができる。
従って、メモリアクセスに際してのオーバヘッドが少な
い。 （３）従来のシンクロナスＤＲＡＭにおいては必ずアド
レスをマルチプレックス入力する必要があった。しか
し、本願発明においてはアドレスのマルチプレックスが
必要ではなくなるので、従来のシンクロナスＤＲＡＭに
比べてリードオフタイムが短くて済む。また、モードレ
ジスタの設定をする必要もないから、使いやすいという
メリットもある。 （４）従来のシンクロナスＤＲＡＭに比べて、標準ＤＲ
ＡＭのデザインからの変更が少なくて済む。 （５）行アドレスをデコードするパスにおける付加的な
パイプラインステージを設けたために、メモリのバンド
幅をアレイ時定数に極めて近づけることができる。

【００４５】−バーストＥＤＯ方式 通常のページモードでは列アドレスのストローブの終了
とともにバースト転送も終了させる。しかし、バースト
ＥＤＯ方式では次の列アドレスのストローブの開始まで
データをバースト出力し続ける。この点で、この方式に
よればデータ転送速度を従来の方式に比べて大きくする
ことができる。本願発明はバースト転送を行っていると
いう点で、バーストＥＤＯ方式と類似する。しかし、本
願発明はバーストＥＤＯ方式に比べてさらに高速化が可
能である。これは、バンクの選択のためにメモリコント
ローラ内でアドレスデコードがなされない、アドレスの
マルチプレックスが必要ではない、アドレスのラッチと
データ転送が外部クロックに直接同期されている、など
の理由に基づく。

【００４６】−キャッシュＤＲＡＭ キャッシュＤＲＡＭとはバンド幅の大きな内部バスによ
ってＤＲＡＭ本体と接続されたキャッシュメモリをオン
チップで有するＤＲＡＭをいう。本願発明はキャッシュ
ＤＲＡＭよりも以下の点で優位する。

【００４７】本願発明はＤＲＡＭ制御論理とパイプライ
ンＤＲＡＭアレイとの組み合わせによって、ＳＲＡＭや
キャッシュ制御論理を使用することなく、これと同等な
性能の単一チップ実装メモリシステムを実現できる。従
って、キャッシュＤＲＡＭよりも安価、かつ、低電力消
費が保障される。

【００４８】キャッシュＤＲＡＭと同様に、本願発明で
も外部バスのクロックによってデータのバンド幅の最大
値が規制される。動作性能は本願発明ではアドレスパイ
プライン比、キャッシュＤＲＡＭではキャッシュヒット
率によって決まる。しかし、本願発明ではアドレスパイ
プラインのミスによる遅延等のペナルテイーは極めて小
さい。これはＤＲＡＭ制御論理がパイプラインＤＲＡＭ
アレイと同一チップ上に実装されているからである。

【００４９】本願発明はそもそもは外部キャッシュを排
除する目的で構成された単一チップ実装メインメモリで
あるが、これは、見方を変えていえば、１００％のヒッ
ト率を有するフルアソシアテイブなＤＲＡＭキャッシュ
メモリであるということもできる。キャッシュデータメ
モリがメインメモリほど大きくなり、タグの比較ステッ
プが必要ではなくなった、という言い方も可能である。
かかる本願発明の特徴はマルチメデイア用途に最適であ
る。なぜならば、マルチメデイア用途においては極めて
多量のデータが高速で転送される必要があるからであ
る。この用途に従来のキャッシュの方式では対応できな
い。つまり、このような用途においてはキャッシュＤＲ
ＡＭでは性能が十分ではない。なぜならば、キャッシュ
のヒット率がＳＲＡＭのサイズで制限され、データの転
送速度がＤＲＡＭのバンド幅によって制限されてしまう
からである。

【００５０】以上の点をまとめると以下のようになる。 （１）本願発明はＤＲＡＭ制御論理とＤＲＡＭアレイが
同一のチップにマウントされている。これは、本願発明
では超高密度のＤＲＡＭを使用しているから単一または
少数のＤＲＡＭアレイチップでメインメモリシステムを
構成できるからである。 （２）本願発明はＤＲＡＭ制御論理の生成するクロック
によってパイプライン化されたＤＲＡＭを制御する。こ
のことは（１）の点と併せると大きな意味を有する。つ
まり、従来技術のように外部の制御論理とＤＲＡＭアレ
イとの間のクロックスキューを問題とする必要がなくな
るから、極めて高速のデータ転送動作を実現できる。 （３）本願発明はパイプラインの最終ステージとしてラ
インバッファから同期式バースト転送を行う。パイプラ
イン化されたＤＲＡＭのアドレスデコード動作、ＤＲＡ
Ｍのアレイ動作と対応したステージとなるから、これら
の動作と整合的に外部にデータを出力し、または、外部
からデータを入力できる。これによって、バスのサイク
ルをフルに利用することが可能となる。 （４）以上により、バーストモードでデータを入出力す
る期間はＤＲＡＭアレイ内の動作を行う期間よりも長く
することができる。従って、バースト転送間にクロック
サイクルを介在させることなく０ウエイト動作を達成で
きる。

【図面の簡単な説明】

【図１】従来技術によるＤＲＡＭを用いたメモリシステ
ムを示す図である。

【図２】従来技術によるＤＲＡＭを用いたメモリシステ
ムを示す図である。

【図３】従来技術によるＤＲＡＭを用いたメモリシステ
ムを示す図である。

【図４】本願発明に係わるＤＲＡＭシステムの概観図で
ある。

【図５】本願発明に係わるＤＲＡＭシステムの原理の詳
細を開示した図である。

【図６】単一ビートモードにおける本願発明の動作チャ
ートである。

【図７】４ビートバーストモードにおける本願発明の動
作チャートである。

【符合の説明】

１ チップ １０ ＤＲＡＭアレイ １１ コントローラ １３ ラインバッファ

Claims (6)

【特許請求の範囲】
1. 【請求項１】チップと上記チップ上に実装された複数の
   ステージからなるパイプライン化されたＤＲＡＭアレイ
   と上記チップ上に実装された上記ＤＲＡＭアレイを制御
   する制御論理とからなるＤＲＡＭシステムであって、 上記制御論理が上記複数のステージの動作を制御するた
   めの信号を生成することを特徴とする、ＤＲＡＭシステ
   ム。
2. 【請求項２】上記ＤＲＡＭシステムは上記チップに実装
   された上記ＤＲＡＭアレイからフェッチしたデータを格
   納するバッファ手段をさらに有し、上記バッファ手段が
   データをバーストモードで入出力する、請求項１のＤＲ
   ＡＭシステム。
3. 【請求項３】上記複数のステージは、上記ＤＲＡＭアレ
   イからフェッチすべきデータのアドレスを設定する第一
   のステージと、上記ＤＲＡＭアレイ内の動作を行う第二
   のステージとを含む、請求項１のＤＲＡＭシステム。
4. 【請求項４】上記制御論理が上記チップ上に実装されて
   いないＣＰＵと接続されている、請求項１のＤＲＡＭシ
   ステム。
5. 【請求項５】チップと、上記チップ上に実装された複数
   のステージからなるパイプライン化されたＤＲＡＭアレ
   イと、上記チップ上に実装された前記ＤＲＡＭアレイを
   制御する制御論理と、上記基板に実装された上記ＤＲＡ
   Ｍアレイからフェッチしたデータを格納するバッファ手
   段とを有し、上記制御論理が上記複数のステージの動作
   を制御するための信号を生成すること、及び、上記複数
   のステージの最終のステージが上記バッファ手段からバ
   ーストモードで上記データを入出力することを特徴とす
   るＤＲＡＭシステムの動作方法であって、上記バースト
   モードで上記データを入出力する期間が上記ＤＲＡＭア
   レイ内の動作を行う期間よりも長いことを特徴とする、
   ＤＲＡＭシステムの動作方法。
6. 【請求項６】バーストモードによる第一のデータ出力と
   第二のデータ出力との間にクロックサイクルが生じない
   ことを特徴とする、請求項５のＤＲＡＭシステムの動作
   方法。