JP2000332045A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2000332045A JP2000332045A JP11141948A JP14194899A JP2000332045A JP 2000332045 A JP2000332045 A JP 2000332045A JP 11141948 A JP11141948 A JP 11141948A JP 14194899 A JP14194899 A JP 14194899A JP 2000332045 A JP2000332045 A JP 2000332045A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- film
- semiconductor device
- pad
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/29—Bond pads specially adapted therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/934—Cross-sectional shape, i.e. in side view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/981—Auxiliary members, e.g. spacers
- H10W72/983—Reinforcing structures, e.g. collars
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】実装した際にバンプ電極に加わる機械的な応力
を緩和し、半導体素子の特性の変動を防止することがで
きる。 【解決手段】Ｐ型半導体基板１上にＡｌから成る電極パ
ッド２が形成され、電極パッド２の直下の半導体基板１
上に層間絶縁膜３を介してＭＯＳトランジスタ４が形成
されている。ＭＯＳトランジスタ４上の層間絶縁膜３と
電極パッド２との間にポリイミド膜から成る応力緩和膜
９が介在している。
を緩和し、半導体素子の特性の変動を防止することがで
きる。 【解決手段】Ｐ型半導体基板１上にＡｌから成る電極パ
ッド２が形成され、電極パッド２の直下の半導体基板１
上に層間絶縁膜３を介してＭＯＳトランジスタ４が形成
されている。ＭＯＳトランジスタ４上の層間絶縁膜３と
電極パッド２との間にポリイミド膜から成る応力緩和膜
９が介在している。
Description
【０００１】
【発明の属する技術分野】本発明は、電極パッドの直下
の半導体基板上に半導体素子を形成することにより、チ
ップサイズの縮小化を図る技術に関し、特に、このよう
な半導体装置がＣＯＢ方式で実装されるときに生じる機
械的な応力やワイヤーボンディング時の機械的な衝撃が
半導体素子特性に与える影響を緩和する技術に関する。
の半導体基板上に半導体素子を形成することにより、チ
ップサイズの縮小化を図る技術に関し、特に、このよう
な半導体装置がＣＯＢ方式で実装されるときに生じる機
械的な応力やワイヤーボンディング時の機械的な衝撃が
半導体素子特性に与える影響を緩和する技術に関する。
【０００２】
【従来の技術】従来、半導体装置のパッド電極の下方に
は、ＭＯＳトランジスタ等の半導体素子を形成していな
かった。かかる領域に半導体素子を形成した場合、ウエ
ハープロービング及びワヤボンディング時にパッド電極
を介して、当該半導体素子に大きな機械的な衝撃が加わ
り、素子特性の変動、信頼性の劣化を招くためである。
は、ＭＯＳトランジスタ等の半導体素子を形成していな
かった。かかる領域に半導体素子を形成した場合、ウエ
ハープロービング及びワヤボンディング時にパッド電極
を介して、当該半導体素子に大きな機械的な衝撃が加わ
り、素子特性の変動、信頼性の劣化を招くためである。
【０００３】しかし、出力ＭＯＳトランジスタをパッド
電極から離れた位置に形成すると、ＬＳＩの高集積化を
図る上で限界が生じていた。例えば、ＬＣＤドライバ
ー、ＬＥＤドライバー及びサーマルヘッドドライバー等
の駆動用ＩＣなどで、多ビット出力のものについては、
出力ピン数が多く、チップサイズ縮小の上で非常に不利
であった。
電極から離れた位置に形成すると、ＬＳＩの高集積化を
図る上で限界が生じていた。例えば、ＬＣＤドライバ
ー、ＬＥＤドライバー及びサーマルヘッドドライバー等
の駆動用ＩＣなどで、多ビット出力のものについては、
出力ピン数が多く、チップサイズ縮小の上で非常に不利
であった。
【０００４】そこで、特開平９−２８３５２５号公報に
開示された技術のように、パッド電極上にはんだまたは
金等の材料をボール状に装着させ（いわゆる、バンプ電
極）、これを熱圧着または熱溶融させることで、ＣＯＢ
基板と電気的接続を成す半導体装置において、かかるパ
ッド電極下方にＭＯＳトランジスタ等の半導体素子を形
成するようにした。この技術によれば、パッド電極にウ
エハープロービング時及びワイヤーボンディング時の機
械的な衝撃が加わることがなく、これに起因する素子特
性の変動を防止することができる。
開示された技術のように、パッド電極上にはんだまたは
金等の材料をボール状に装着させ（いわゆる、バンプ電
極）、これを熱圧着または熱溶融させることで、ＣＯＢ
基板と電気的接続を成す半導体装置において、かかるパ
ッド電極下方にＭＯＳトランジスタ等の半導体素子を形
成するようにした。この技術によれば、パッド電極にウ
エハープロービング時及びワイヤーボンディング時の機
械的な衝撃が加わることがなく、これに起因する素子特
性の変動を防止することができる。
【０００５】特開平９−２８３５２５号公報に開示され
た半導体装置の構造を図４を参照しながら説明する。５
１は、半導体基板で、素子形成領域を囲むようにＬＯＣ
ＯＳ酸化膜５２が形成され、このＬＯＣＯＳ酸化膜２で
囲まれた素子形成領域に出力ＭＯＳトランジスタ５３が
形成されている。出力ＭＯＳトランジスタ５３は、ゲー
ト酸化膜５４、ゲート電極５５、ゲート電極５５の両側
に形成されたソース拡散層５６Ａ及びドレイン拡散層５
６Ｂとから成る。
た半導体装置の構造を図４を参照しながら説明する。５
１は、半導体基板で、素子形成領域を囲むようにＬＯＣ
ＯＳ酸化膜５２が形成され、このＬＯＣＯＳ酸化膜２で
囲まれた素子形成領域に出力ＭＯＳトランジスタ５３が
形成されている。出力ＭＯＳトランジスタ５３は、ゲー
ト酸化膜５４、ゲート電極５５、ゲート電極５５の両側
に形成されたソース拡散層５６Ａ及びドレイン拡散層５
６Ｂとから成る。
【０００６】そして、出力ＭＯＳトランジスタ５３を被
覆する第１層間絶縁膜５７と、この第１層間絶縁膜５７
に設けられたコンタクト孔を介して、ソース拡散層５６
Ａ、ドレイン拡散層５６Ｂにコンタクトするソース電極
５８Ａ、ドレイン電極５８Ｂが形成されている。
覆する第１層間絶縁膜５７と、この第１層間絶縁膜５７
に設けられたコンタクト孔を介して、ソース拡散層５６
Ａ、ドレイン拡散層５６Ｂにコンタクトするソース電極
５８Ａ、ドレイン電極５８Ｂが形成されている。
【０００７】更に、ソース電極５８Ａ、ドレイン電極５
８Ｂ上に第２層間絶縁膜５９が形成され、この第２層間
絶縁膜５９にスルーホール（Via Hole）６０が形成され
ている。このスルーホール６０を介して第２層間絶縁膜
５９上に形成されたパッド電極６１とドレイン電極５６
Ｂとが接続されている。
８Ｂ上に第２層間絶縁膜５９が形成され、この第２層間
絶縁膜５９にスルーホール（Via Hole）６０が形成され
ている。このスルーホール６０を介して第２層間絶縁膜
５９上に形成されたパッド電極６１とドレイン電極５６
Ｂとが接続されている。
【０００８】そして、パッド電極６１上に開口部を有す
るパッシベーション膜６２が形成されている。パッド電
極６１上には、メッキ電極膜６３、Ｃｒ／Ｃｕ膜から成
るバリアメタル膜６４介して、Ｃｕ膜６５及び半田バン
プ電極６６が形成されている。
るパッシベーション膜６２が形成されている。パッド電
極６１上には、メッキ電極膜６３、Ｃｒ／Ｃｕ膜から成
るバリアメタル膜６４介して、Ｃｕ膜６５及び半田バン
プ電極６６が形成されている。
【０００９】
【発明が解決しようとする課題】上記の半導体装置は、
ＣＯＢ方式で実装され、多層メタル配線を利用した半導
体装置に適用されることにより、ワイヤーボンディング
時の大きな機械的衝撃を受けることがなく、これに起因
した素子特性の特性変動を抑止できる効果を奏する。
ＣＯＢ方式で実装され、多層メタル配線を利用した半導
体装置に適用されることにより、ワイヤーボンディング
時の大きな機械的衝撃を受けることがなく、これに起因
した素子特性の特性変動を抑止できる効果を奏する。
【００１０】しかしながら、上記の半導体装置をＣＯＢ
方式で実装した場合、温度変化によって、半導体基板と
実装基板との間の熱膨張率の差によって、半田バンプ電
極６６に機械的な応力が加わり、この応力がパッド電極
６１、第１、第２層間絶縁膜７，９を介してＭＯＳトラ
ンジスタ３に加わり、ＭＯＳトランジスタ３のしきい値
などの特性が変動し、回路動作に異常が生じるおそれが
ある。上記の半導体装置をＣＯＢ方式で実装して温度サ
イクル試験（１２５℃〜―４５℃）を行ったところ、回
路動作に異常がみられる場合があった。また、有限要素
法を用いた応力シミュレーションによると、電極パッド
６１部分に大きな応力が加わっていることがわかった。
方式で実装した場合、温度変化によって、半導体基板と
実装基板との間の熱膨張率の差によって、半田バンプ電
極６６に機械的な応力が加わり、この応力がパッド電極
６１、第１、第２層間絶縁膜７，９を介してＭＯＳトラ
ンジスタ３に加わり、ＭＯＳトランジスタ３のしきい値
などの特性が変動し、回路動作に異常が生じるおそれが
ある。上記の半導体装置をＣＯＢ方式で実装して温度サ
イクル試験（１２５℃〜―４５℃）を行ったところ、回
路動作に異常がみられる場合があった。また、有限要素
法を用いた応力シミュレーションによると、電極パッド
６１部分に大きな応力が加わっていることがわかった。
【００１１】本発明は、上記の課題に鑑みて為されたも
のであり、電極パッドの直下の半導体基板上に半導体素
子と形成することにより、チップサイズの縮小化を図る
と共に、ＣＯＢ方式で実装されるときにバンプ電極に加
わる機械的な応力、ワイヤーボンディング時の機械的な
衝撃を緩和し、半導体素子の特性の変動を防止し、信頼
性を向上した半導体装置を提供することを目的としてい
る。
のであり、電極パッドの直下の半導体基板上に半導体素
子と形成することにより、チップサイズの縮小化を図る
と共に、ＣＯＢ方式で実装されるときにバンプ電極に加
わる機械的な応力、ワイヤーボンディング時の機械的な
衝撃を緩和し、半導体素子の特性の変動を防止し、信頼
性を向上した半導体装置を提供することを目的としてい
る。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に形成された電極パッドと、この電極パッ
ド上に形成されたバンプ電極と、前記電極パッドの直下
の半導体基板上に層間絶縁膜を介して形成された半導体
素子を有する半導体装置において、前記半導体素子上の
前記層間絶縁膜と前記電極パッドとの間にポリイミド膜
から成る応力緩和膜を介在させたことを特徴としてい
る。
半導体基板上に形成された電極パッドと、この電極パッ
ド上に形成されたバンプ電極と、前記電極パッドの直下
の半導体基板上に層間絶縁膜を介して形成された半導体
素子を有する半導体装置において、前記半導体素子上の
前記層間絶縁膜と前記電極パッドとの間にポリイミド膜
から成る応力緩和膜を介在させたことを特徴としてい
る。
【００１３】これにより、半導体装置をＣＯＢ方式で実
装した際にバンプ電極に加わる機械的な応力を緩和し、
半導体素子の特性の変動を防止することができる。
装した際にバンプ電極に加わる機械的な応力を緩和し、
半導体素子の特性の変動を防止することができる。
【００１４】また、本発明の半導体装置は、半導体基板
上に形成された電極パッドと、この電極パッド上に形成
されたバンプ電極と、前記電極パッドの直下の半導体基
板上に形成された半導体素子と、を有する半導体装置に
おいて、前記半導体素子を被覆する第１層間絶縁膜と、
前記半導体素子のドレイン拡散層にコンタクトするドレ
イン電極と、このドレイン電極上に形成された第２層間
絶縁膜と、この第２層間絶縁膜と前記パッド電極との間
に介在するポリイミド膜から成る応力緩和膜と、この応
力緩和膜の端よりも外側の第２層間絶縁膜に形成された
スルーホールと、このスルーホールを介して前記ドレイ
ン電極と前記パッド電極から引き出された配線とを接続
したことを特徴としている。
上に形成された電極パッドと、この電極パッド上に形成
されたバンプ電極と、前記電極パッドの直下の半導体基
板上に形成された半導体素子と、を有する半導体装置に
おいて、前記半導体素子を被覆する第１層間絶縁膜と、
前記半導体素子のドレイン拡散層にコンタクトするドレ
イン電極と、このドレイン電極上に形成された第２層間
絶縁膜と、この第２層間絶縁膜と前記パッド電極との間
に介在するポリイミド膜から成る応力緩和膜と、この応
力緩和膜の端よりも外側の第２層間絶縁膜に形成された
スルーホールと、このスルーホールを介して前記ドレイ
ン電極と前記パッド電極から引き出された配線とを接続
したことを特徴としている。
【００１５】これにより、半導体装置をＣＯＢ方式で実
装した際にバンプ電極に加わる機械的な応力を緩和し、
半導体素子の特性の変動を防止することができると共
に、多層配線を用いた半導体装置への適用を可能として
いる。
装した際にバンプ電極に加わる機械的な応力を緩和し、
半導体素子の特性の変動を防止することができると共
に、多層配線を用いた半導体装置への適用を可能として
いる。
【００１６】また、本発明の半導体装置は、半導体基板
上に形成された電極パッドと、この電極パッド上に固着
されたボンディングワイヤーと、前記電極パッドの直下
の半導体基板上に層間絶縁膜を介して形成された半導体
素子と、を有する半導体装置において、前記半導体素子
上の層間絶縁膜と前記電極パッドとの間にポリイミド膜
から成る応力緩和膜を介在させたことを特徴としてい
る。
上に形成された電極パッドと、この電極パッド上に固着
されたボンディングワイヤーと、前記電極パッドの直下
の半導体基板上に層間絶縁膜を介して形成された半導体
素子と、を有する半導体装置において、前記半導体素子
上の層間絶縁膜と前記電極パッドとの間にポリイミド膜
から成る応力緩和膜を介在させたことを特徴としてい
る。
【００１７】これにより、ワイヤーボンディング時の機
械的な衝撃を緩和し、半導体素子の特性の変動を防止す
ることができる。
械的な衝撃を緩和し、半導体素子の特性の変動を防止す
ることができる。
【００１８】また、上記の発明において、応力緩和膜
は、前記電極パッドよりも外側に拡張されて形成するこ
とが、応力を有効に緩和する上で好ましい。
は、前記電極パッドよりも外側に拡張されて形成するこ
とが、応力を有効に緩和する上で好ましい。
【００１９】また、上記の発明において、応力緩和膜
は、半導体装置が実装基板に実装された状態においてこ
の応力緩和膜に生じるひずみエネルギーが一定の値に減
少する距離まで前記パッド電極よりも外側に拡張される
ことが好ましい。
は、半導体装置が実装基板に実装された状態においてこ
の応力緩和膜に生じるひずみエネルギーが一定の値に減
少する距離まで前記パッド電極よりも外側に拡張される
ことが好ましい。
【００２０】半導体装置が実装基板に実装された状態に
おいて、バンプ電極、特にバンプ電極とパッド電極との
界面の近傍に加わる応力は、この応力緩和膜にひずみエ
ネルギーとなって吸収される。そして、応力シミュレー
ションによれば、応力緩和膜がパッド電極の外に拡張さ
れる距離が大きくなるとともに、このひずみエネルギー
は応力緩和膜の中で分散されて減少し、バンプ電極に加
わる応力も低減される。応力緩和膜に生じるひずみエネ
ルギーは、パッド電極からのある距離で一定値に減少す
る。したがって、かかる距離まで応力緩和膜を拡張する
ことにより、有効に応力を緩和できる。
おいて、バンプ電極、特にバンプ電極とパッド電極との
界面の近傍に加わる応力は、この応力緩和膜にひずみエ
ネルギーとなって吸収される。そして、応力シミュレー
ションによれば、応力緩和膜がパッド電極の外に拡張さ
れる距離が大きくなるとともに、このひずみエネルギー
は応力緩和膜の中で分散されて減少し、バンプ電極に加
わる応力も低減される。応力緩和膜に生じるひずみエネ
ルギーは、パッド電極からのある距離で一定値に減少す
る。したがって、かかる距離まで応力緩和膜を拡張する
ことにより、有効に応力を緩和できる。
【００２１】
【発明の実施の形態】次に、本発明の実施形態を図１乃
至図３を参照しながら説明する。
至図３を参照しながら説明する。
【００２２】図１は、第１の実施形態に係る半導体装置
を示す図である。図１（ａ）は、平面図、図１（ｂ）
は、図１（ａ）におけるＸ−Ｘ線断面図である。
を示す図である。図１（ａ）は、平面図、図１（ｂ）
は、図１（ａ）におけるＸ−Ｘ線断面図である。
【００２３】Ｐ型半導体基板１上にＡｌから成る電極パ
ッド２が形成され、電極パッド２の直下の半導体基板１
上に層間絶縁膜３を介してＭＯＳトランジスタ４が形成
されている。ＭＯＳトランジスタ４は、ゲート酸化膜
５、ｎ＋型のソース拡散層６Ａ及びドレイン拡散層６
Ｂ、ポリシリコン膜から成るゲート電極７から成る。
ッド２が形成され、電極パッド２の直下の半導体基板１
上に層間絶縁膜３を介してＭＯＳトランジスタ４が形成
されている。ＭＯＳトランジスタ４は、ゲート酸化膜
５、ｎ＋型のソース拡散層６Ａ及びドレイン拡散層６
Ｂ、ポリシリコン膜から成るゲート電極７から成る。
【００２４】ソース拡散層６Ａには、Ａｌから成るソー
ス電極８Ａがコンタクトを介して接続され、このソース
電極８Ａは、電源電位ＶＣＣに接続されている。一方、
ドレイン拡散層６Ｂは、Ａｌから成るドレイン電極８Ｂ
がコンタクトを介して接続され、このドレイン電極８Ｂ
は、パッド電極２に接続されている。ゲート電極７に
は、ＬＳＩの内部回路からの出力制御信号が印加され
る。すなわち、ＭＯＳトランジスタ４は、出力用トラン
ジスタである。
ス電極８Ａがコンタクトを介して接続され、このソース
電極８Ａは、電源電位ＶＣＣに接続されている。一方、
ドレイン拡散層６Ｂは、Ａｌから成るドレイン電極８Ｂ
がコンタクトを介して接続され、このドレイン電極８Ｂ
は、パッド電極２に接続されている。ゲート電極７に
は、ＬＳＩの内部回路からの出力制御信号が印加され
る。すなわち、ＭＯＳトランジスタ４は、出力用トラン
ジスタである。
【００２５】そして、ＭＯＳトランジスタ４上の層間絶
縁膜３と電極パッド２との間にポリイミド膜から成る応
力緩和膜９が介在している。この応力緩和膜９は、ポリ
イミド（ＰＩＸ）をスピンコートし、プリベークした後
に、感光性ポリイミドの場合には直接露光・現像を行
い、非感光性ポリイミドの場合には、レジストを用いて
露光・現像・エッチングを行い、所定の領域に残すよう
に形成する。感光性ポリイミドの場合には通常、ポジ型
ポリイミドを用いる。応力を緩和するために応力緩和膜
９の厚さは、厚いほど良いが、パッド電極２とドレイン
電極８Ｂとの接続部において、Ａｌの段差が生じ、Ａｌ
が断線するおそれがあるので限度がある。そこで、１〜
２μｍの膜厚が適当である。
縁膜３と電極パッド２との間にポリイミド膜から成る応
力緩和膜９が介在している。この応力緩和膜９は、ポリ
イミド（ＰＩＸ）をスピンコートし、プリベークした後
に、感光性ポリイミドの場合には直接露光・現像を行
い、非感光性ポリイミドの場合には、レジストを用いて
露光・現像・エッチングを行い、所定の領域に残すよう
に形成する。感光性ポリイミドの場合には通常、ポジ型
ポリイミドを用いる。応力を緩和するために応力緩和膜
９の厚さは、厚いほど良いが、パッド電極２とドレイン
電極８Ｂとの接続部において、Ａｌの段差が生じ、Ａｌ
が断線するおそれがあるので限度がある。そこで、１〜
２μｍの膜厚が適当である。
【００２６】なお、上記半導体装置は、シリコン窒化膜
などのパッシベーション膜１０で被覆されるが、パッド
電極２上には開口部が設けられている。
などのパッシベーション膜１０で被覆されるが、パッド
電極２上には開口部が設けられている。
【００２７】また、応力緩和膜９は、パッド電極２の直
下に形成されるが、この応力緩和膜９にコンタクトホー
ル（又はスルーホール）を形成することも考えられる
が、応力緩和膜９の面積が減少し応力緩和の効果小さく
なるおそれがある。
下に形成されるが、この応力緩和膜９にコンタクトホー
ル（又はスルーホール）を形成することも考えられる
が、応力緩和膜９の面積が減少し応力緩和の効果小さく
なるおそれがある。
【００２８】そして、パッド電極２上には、従来例と同
様にして、バンプ電極（図示しない）を形成し、実装基
板にこの半導体装置を搭載する。ポリイミド膜は弾性体
であり、応力を吸収する性質があるため、実装状態でバ
ンプ電極、特にバンプ電極とパッド電極２との界面近傍
に加わる機械的応力が緩和され、そのパッド電極２の直
下にあるＭＯＳトランジスタ４への応力も緩和される。
様にして、バンプ電極（図示しない）を形成し、実装基
板にこの半導体装置を搭載する。ポリイミド膜は弾性体
であり、応力を吸収する性質があるため、実装状態でバ
ンプ電極、特にバンプ電極とパッド電極２との界面近傍
に加わる機械的応力が緩和され、そのパッド電極２の直
下にあるＭＯＳトランジスタ４への応力も緩和される。
【００２９】また、パッド電極２上に、通常のワイヤー
ボンディングを行っても良い。このときには、パッド電
極２上には、ボンディングワイヤーが形成される。本発
明の半導体装置によれば、応力緩和膜９を形成している
ので、ワイヤーボンディングの機械的衝撃を緩和し、Ｍ
ＯＳトランジスタ４の特性変動や破壊を防止することが
できる。
ボンディングを行っても良い。このときには、パッド電
極２上には、ボンディングワイヤーが形成される。本発
明の半導体装置によれば、応力緩和膜９を形成している
ので、ワイヤーボンディングの機械的衝撃を緩和し、Ｍ
ＯＳトランジスタ４の特性変動や破壊を防止することが
できる。
【００３０】上記の実施形態は、単層Ａｌ配線プロセス
の例であるが、本発明は、以下に説明するように多層Ａ
ｌ配線プロセスにも適用することができる。
の例であるが、本発明は、以下に説明するように多層Ａ
ｌ配線プロセスにも適用することができる。
【００３１】図２は、第２の実施形態に係る半導体装置
を示す図である。
を示す図である。
【００３２】Ｐ型半導体基板２１上にＭＯＳトランジス
タ２２が形成されている。ＭＯＳトランジスタ２２は、
ゲート酸化膜２３、ｎ＋型のソース拡散層２４Ａ及びド
レイン拡散層２４Ｂ、ポリシリコン膜から成るゲート電
極２５から成る。
タ２２が形成されている。ＭＯＳトランジスタ２２は、
ゲート酸化膜２３、ｎ＋型のソース拡散層２４Ａ及びド
レイン拡散層２４Ｂ、ポリシリコン膜から成るゲート電
極２５から成る。
【００３３】ＭＯＳトランジスタ２２は、ＢＰＳＧ膜か
ら成る第１層間絶縁膜２６によって被覆されている。ソ
ース拡散層２４Ａには、Ａｌから成るソース電極２７Ａ
がコンタクトを介して接続され、このソース電極２７Ａ
は、電源電位ＶＣＣに接続されている。一方、ドレイン
拡散層２４Ｂは、Ａｌから成るドレイン電極２７Ｂがコ
ンタクトを介して接続されている。ゲート電極２５に
は、ＬＳＩの内部回路からの出力制御信号が印加され
る。すなわち、ＭＯＳトランジスタ２２は、出力用トラ
ンジスタである。
ら成る第１層間絶縁膜２６によって被覆されている。ソ
ース拡散層２４Ａには、Ａｌから成るソース電極２７Ａ
がコンタクトを介して接続され、このソース電極２７Ａ
は、電源電位ＶＣＣに接続されている。一方、ドレイン
拡散層２４Ｂは、Ａｌから成るドレイン電極２７Ｂがコ
ンタクトを介して接続されている。ゲート電極２５に
は、ＬＳＩの内部回路からの出力制御信号が印加され
る。すなわち、ＭＯＳトランジスタ２２は、出力用トラ
ンジスタである。
【００３４】ソース電極２７Ａ及びドレイン電極２７Ｂ
上には、ＴＥＯＳ膜からなる第２層間絶縁膜２８が形成
されている。第２層間絶縁膜２８上には、ポリイミドか
らなる応力緩和膜２９が形成されており、その応力緩和
膜２９上にＡｌから成るパッド電極３０が形成されてい
る。この応力緩和膜２９の端よりも外側の第２層間絶縁
膜２８にスルーホール３１が形成され、このスルーホー
ル３１を介してドレイン電極２７Ｂとパッド電極２２か
ら引き出された配線３２とが接続されている。
上には、ＴＥＯＳ膜からなる第２層間絶縁膜２８が形成
されている。第２層間絶縁膜２８上には、ポリイミドか
らなる応力緩和膜２９が形成されており、その応力緩和
膜２９上にＡｌから成るパッド電極３０が形成されてい
る。この応力緩和膜２９の端よりも外側の第２層間絶縁
膜２８にスルーホール３１が形成され、このスルーホー
ル３１を介してドレイン電極２７Ｂとパッド電極２２か
ら引き出された配線３２とが接続されている。
【００３５】すなわち、応力緩和膜３０にスルーホール
を形成することなく、第２層間絶縁膜２８にスルーホー
ル３１を設けている。これは、スルーホール上にパッド
電極３０を設けるとパッド電極３０に凹部が形成され、
その後のバンプ形成が難しくなるからである。
を形成することなく、第２層間絶縁膜２８にスルーホー
ル３１を設けている。これは、スルーホール上にパッド
電極３０を設けるとパッド電極３０に凹部が形成され、
その後のバンプ形成が難しくなるからである。
【００３６】上記半導体装置は、シリコン窒化膜などの
パッシベーション膜３６で被覆されるが、パッド電極３
０上には開口部が設けられている。そして、パッド電極
３０上には、従来例と同様にして、Ｃｒ／Ｃｕ膜から成
るバリアメタル膜３３を介して、Ｃｕ膜３４及び半田バ
ンプ電極３５が形成されている。
パッシベーション膜３６で被覆されるが、パッド電極３
０上には開口部が設けられている。そして、パッド電極
３０上には、従来例と同様にして、Ｃｒ／Ｃｕ膜から成
るバリアメタル膜３３を介して、Ｃｕ膜３４及び半田バ
ンプ電極３５が形成されている。
【００３７】上記第１及び第２の実施形態において応力
緩和膜９、２９は、図３（ａ）に示すように、電極パッ
ド２、３０よりも外側に拡張されて形成することが、応
力を有効に緩和する上で好ましい。また、応力緩和膜
９、２９は、半導体装置が実装基板に実装された状態に
おいてこの応力緩和膜に生じるひずみエネルギーが一定
の値に減少する距離まで前記パッド電極よりも外側に拡
張されることが好ましい。
緩和膜９、２９は、図３（ａ）に示すように、電極パッ
ド２、３０よりも外側に拡張されて形成することが、応
力を有効に緩和する上で好ましい。また、応力緩和膜
９、２９は、半導体装置が実装基板に実装された状態に
おいてこの応力緩和膜に生じるひずみエネルギーが一定
の値に減少する距離まで前記パッド電極よりも外側に拡
張されることが好ましい。
【００３８】半導体装置が実装基板に実装された状態に
おいて、バンプ電極３５、特にバンプ電極３５とパッド
電極３０との界面の近傍に加わる応力は、この応力緩和
膜２９にひずみエネルギーとなって吸収される。
おいて、バンプ電極３５、特にバンプ電極３５とパッド
電極３０との界面の近傍に加わる応力は、この応力緩和
膜２９にひずみエネルギーとなって吸収される。
【００３９】図３（ｂ）は、ひずみエネルギーと電極パ
ッドから応力緩和膜の端までの距離Ｌとの関係を示す有
限要素法によるシミュレーション図である。図のよう
に、応力緩和膜がパッド電極の外に拡張される距離Ｌが
大きくなるとともに、このひずみエネルギーは応力緩和
膜の中で分散されて減少する。そして、バンプ電極に加
わる応力も低減される。応力緩和膜に生じるひずみエネ
ルギーは、パッド電極からのある距離で一定値に減少す
る。したがって、かかる距離まで応力緩和膜を拡張する
ことにより、有効に応力を緩和できる。
ッドから応力緩和膜の端までの距離Ｌとの関係を示す有
限要素法によるシミュレーション図である。図のよう
に、応力緩和膜がパッド電極の外に拡張される距離Ｌが
大きくなるとともに、このひずみエネルギーは応力緩和
膜の中で分散されて減少する。そして、バンプ電極に加
わる応力も低減される。応力緩和膜に生じるひずみエネ
ルギーは、パッド電極からのある距離で一定値に減少す
る。したがって、かかる距離まで応力緩和膜を拡張する
ことにより、有効に応力を緩和できる。
【００４０】なお、上記実施形態において、ＭＯＳトラ
ンジスタ以外の半導体素子、例えばＰＮ接合ダイオー
ド、拡散層を用いた抵抗素子、電極間に容量絶縁膜を有
する容量素子などをパッド電極の直下に形成した場合で
も、これらの半導体素子の特性変動を防止できることは
明らかである。
ンジスタ以外の半導体素子、例えばＰＮ接合ダイオー
ド、拡散層を用いた抵抗素子、電極間に容量絶縁膜を有
する容量素子などをパッド電極の直下に形成した場合で
も、これらの半導体素子の特性変動を防止できることは
明らかである。
【００４１】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、ＣＯＢ方式で実装した際にバンプ電極に加
わる機械的な応力を緩和し、半導体素子の特性の変動を
防止することができる。
置によれば、ＣＯＢ方式で実装した際にバンプ電極に加
わる機械的な応力を緩和し、半導体素子の特性の変動を
防止することができる。
【００４２】また、ワイヤーボンディング時の機械的な
衝撃を緩和し、半導体素子の特性の変動を防止すること
ができる。
衝撃を緩和し、半導体素子の特性の変動を防止すること
ができる。
【００４３】応力緩和膜は、前記電極パッドよりも外側
に拡張されて形成することにより、応力を有効に緩和す
ることができる。
に拡張されて形成することにより、応力を有効に緩和す
ることができる。
【図１】本発明の実施形態に係る半導体装置を示す図で
ある。
ある。
【図２】本発明の実施形態に係る半導体装置を示す図で
ある。
ある。
【図３】本発明の実施形態に係る半導体装置とひずみエ
ネルギーの関係を示す図である。
ネルギーの関係を示す図である。
【図４】従来例に係る半導体装置を示す断面図である。
Claims (6)
- 【請求項１】半導体基板上に形成された電極パッドと、
この電極パッド上に形成されたバンプ電極と、前記電極
パッドの直下の半導体基板上に層間絶縁膜を介して形成
された半導体素子を有する半導体装置において、前記半
導体素子上の前記層間絶縁膜と前記電極パッドとの間に
ポリイミド膜から成る応力緩和膜を介在させたことを特
徴とする半導体装置。 - 【請求項２】半導体基板上に形成された電極パッドと、
この電極パッド上に形成されたバンプ電極と、前記電極
パッドの直下の半導体基板上に形成された半導体素子
と、を有する半導体装置において、 前記半導体素子を被覆する第１層間絶縁膜と、 前記半導体素子のドレイン拡散層にコンタクトするドレ
イン電極と、 このドレイン電極上に形成された第２層間絶縁膜と、 この第２層間絶縁膜と前記パッド電極との間に介在する
ポリイミド膜から成る応力緩和膜と、 この応力緩和膜の端よりも外側の第２層間絶縁膜に形成
されたスルーホールと、 このスルーホールを介して前記ドレイン電極と前記パッ
ド電極から引き出された配線とを接続したことを特徴と
する半導体装置。 - 【請求項３】半導体基板上に形成された電極パッドと、
この電極パッド上に固着されたボンディングワイヤー
と、前記電極パッドの直下の半導体基板上に層間絶縁膜
を介して形成された半導体素子と、を有する半導体装置
において、前記半導体素子上の層間絶縁膜と前記電極パ
ッドとの間にポリイミド膜から成る応力緩和膜を介在さ
せたことを特徴とする半導体装置。 - 【請求項４】前記応力緩和膜は、前記電極パッドよりも
外側に拡張されて形成されたことを特徴とする請求項１
乃至請求項３に記載の半導体装置。 - 【請求項５】前記応力緩和膜は、前記半導体装置が実装
基板に実装された状態においてこの応力緩和膜に生じる
ひずみエネルギーが一定の値に減少する距離まで前記パ
ッド電極よりも外側に拡張されたことを特徴とする請求
項１または請求項２に記載の半導体装置。 - 【請求項６】前記半導体素子は、トランジスタ、ダイオ
ード、抵抗素子又は容量素子であることを特徴とする請
求項１乃至請求項３に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14194899A JP3505433B2 (ja) | 1999-05-21 | 1999-05-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14194899A JP3505433B2 (ja) | 1999-05-21 | 1999-05-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000332045A true JP2000332045A (ja) | 2000-11-30 |
| JP3505433B2 JP3505433B2 (ja) | 2004-03-08 |
Family
ID=15303867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14194899A Expired - Fee Related JP3505433B2 (ja) | 1999-05-21 | 1999-05-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3505433B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246407A (ja) * | 2001-02-16 | 2002-08-30 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP2003017521A (ja) * | 2001-06-28 | 2003-01-17 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| WO2005071749A1 (en) | 2004-01-14 | 2005-08-04 | Spansion, Llc | Efficient use of wafer area with device under the pad approach |
| JP2006024853A (ja) * | 2004-07-09 | 2006-01-26 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造方法及びその電気特性制御方法 |
| WO2006057360A1 (ja) * | 2004-11-25 | 2006-06-01 | Nec Corporation | 半導体装置及びその製造方法、配線基板及びその製造方法、半導体パッケージ並びに電子機器 |
| US7547976B2 (en) * | 2004-04-30 | 2009-06-16 | Nec Electronics Corporation | Electrode pad arrangement with open side for waste removal |
| JP2010251687A (ja) * | 2009-03-26 | 2010-11-04 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2014090096A (ja) * | 2012-10-30 | 2014-05-15 | Seiko Instruments Inc | 半導体装置 |
| JP2017212595A (ja) * | 2016-05-25 | 2017-11-30 | 日本電波工業株式会社 | 圧電デバイス |
-
1999
- 1999-05-21 JP JP14194899A patent/JP3505433B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246407A (ja) * | 2001-02-16 | 2002-08-30 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP2003017521A (ja) * | 2001-06-28 | 2003-01-17 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| WO2005071749A1 (en) | 2004-01-14 | 2005-08-04 | Spansion, Llc | Efficient use of wafer area with device under the pad approach |
| US7547976B2 (en) * | 2004-04-30 | 2009-06-16 | Nec Electronics Corporation | Electrode pad arrangement with open side for waste removal |
| US8089165B2 (en) | 2004-04-30 | 2012-01-03 | Renesas Electronics Corporation | Device comprising electrode pad |
| JP2006024853A (ja) * | 2004-07-09 | 2006-01-26 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造方法及びその電気特性制御方法 |
| WO2006057360A1 (ja) * | 2004-11-25 | 2006-06-01 | Nec Corporation | 半導体装置及びその製造方法、配線基板及びその製造方法、半導体パッケージ並びに電子機器 |
| JP2010251687A (ja) * | 2009-03-26 | 2010-11-04 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2014090096A (ja) * | 2012-10-30 | 2014-05-15 | Seiko Instruments Inc | 半導体装置 |
| JP2017212595A (ja) * | 2016-05-25 | 2017-11-30 | 日本電波工業株式会社 | 圧電デバイス |
| CN107437929A (zh) * | 2016-05-25 | 2017-12-05 | 日本电波工业株式会社 | 压电元件 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3505433B2 (ja) | 2004-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6326699B2 (en) | Semiconductor device | |
| JP2009010436A (ja) | 電子部品及び半導体装置並びにこれらの製造方法 | |
| JP4449824B2 (ja) | 半導体装置およびその実装構造 | |
| JP2005019493A (ja) | 半導体装置 | |
| JP2002016069A (ja) | 半導体装置およびその製造方法 | |
| TW536780B (en) | Semiconductor device bonding pad resist to stress and method of fabricating the same | |
| US5293073A (en) | Electrode structure of a semiconductor device which uses a copper wire as a bonding wire | |
| JP3505433B2 (ja) | 半導体装置 | |
| JPH1056093A (ja) | 半導体装置およびその半導体装置を組み込んだ電子装置 | |
| US20040018662A1 (en) | Method of manufacturing a semiconductor device | |
| US9196580B2 (en) | Semiconductor device and semiconductor package containing the same | |
| CN100369254C (zh) | 半导体集成电路器件 | |
| JP3207347B2 (ja) | 半導体装置 | |
| JP2010050177A (ja) | 半導体装置 | |
| JP4938983B2 (ja) | 半導体集積回路 | |
| JPH08236706A (ja) | 半導体集積回路素子およびその素子を組み込んだ半導体装置 | |
| KR20090011713A (ko) | 반도체 장치 및 그 제조 방법 | |
| EP0405501B1 (en) | Semiconductor device | |
| JPH08255810A (ja) | 半導体装置及びその製造方法 | |
| JP2001094228A (ja) | 半導体装置の実装構造 | |
| JP2004165558A (ja) | 半導体集積回路 | |
| JPH0474858B2 (ja) | ||
| JP2559102B2 (ja) | 半導体装置 | |
| US12205909B2 (en) | Semiconductor device and method for fabricating the same | |
| JP3109475B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031209 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031215 |
|
| LAPS | Cancellation because of no payment of annual fees |