JPH0474858B2 - - Google Patents
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- Publication number
- JPH0474858B2 JPH0474858B2 JP63285062A JP28506288A JPH0474858B2 JP H0474858 B2 JPH0474858 B2 JP H0474858B2 JP 63285062 A JP63285062 A JP 63285062A JP 28506288 A JP28506288 A JP 28506288A JP H0474858 B2 JPH0474858 B2 JP H0474858B2
- Authority
- JP
- Japan
- Prior art keywords
- pad
- insulating film
- interlayer insulating
- wiring metal
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はMOS型半導体装置のパツド構造に関
する。
する。
［従来の技術］
従来の半導体集積回路におけるパツド構造の一
例を第１図に示す。同図において斜線部１は能動
素子領域２はパツド部を示す。このような構造で
は、能動素子領域とパツド部が各々別の領域に存
在している。
例を第１図に示す。同図において斜線部１は能動
素子領域２はパツド部を示す。このような構造で
は、能動素子領域とパツド部が各々別の領域に存
在している。
また従来技術の別の例を第２図、第３図に示
す。斜線部３は能動素子領域、４はパツド部を示
す。第３図は例としてＰ型MOSトランジスタの
上にパツド部を設けた構造を示す。同図において
は５は半導体基板、６はソース、ドレイン、７は
ゲート酸化膜、８は絶縁膜、９はゲート金属、１
０は層間絶縁膜、１１はパツド用配線金属、１２
はパシベーシヨン膜である。
す。斜線部３は能動素子領域、４はパツド部を示
す。第３図は例としてＰ型MOSトランジスタの
上にパツド部を設けた構造を示す。同図において
は５は半導体基板、６はソース、ドレイン、７は
ゲート酸化膜、８は絶縁膜、９はゲート金属、１
０は層間絶縁膜、１１はパツド用配線金属、１２
はパシベーシヨン膜である。
［発明が解決しようとする課題］
しかしながら、第１図で示したような従来のパ
ツド構造では、能動素子領域とパツド部が別々の
領域に存在しているため、集積回路の機能試験ま
たは外部とのボンデイング時に加わる外圧が能動
素子に伝わりにくく、従つて能動素子が外圧によ
り破壊される可能性は低い。その反面、チツプ内
に能動素子領域とパツド部が必要なため、チツプ
サイズの縮小が出来ないと言う欠点がある。また
一層内部配線の場合には、パツド部まで信号を引
出してくる配線面積が高集積化のさまたげとな
る。また、パツド部の下の絶縁膜を厚くできない
ため、パツド容量が大きくなり、速度が遅い、消
費電流が増える等の欠点を有する。
ツド構造では、能動素子領域とパツド部が別々の
領域に存在しているため、集積回路の機能試験ま
たは外部とのボンデイング時に加わる外圧が能動
素子に伝わりにくく、従つて能動素子が外圧によ
り破壊される可能性は低い。その反面、チツプ内
に能動素子領域とパツド部が必要なため、チツプ
サイズの縮小が出来ないと言う欠点がある。また
一層内部配線の場合には、パツド部まで信号を引
出してくる配線面積が高集積化のさまたげとな
る。また、パツド部の下の絶縁膜を厚くできない
ため、パツド容量が大きくなり、速度が遅い、消
費電流が増える等の欠点を有する。
また第２図に示したような従来のパツド構造で
は、前述の従来技術に比べて高集積化を実現する
ことは可能であるが、層間絶縁膜１０の材質及び
厚さによつては、集積回路の機能試験または外部
とのボンデイング時に加わる外圧によつて層間絶
縁膜及び能動素子を破壊する恐れがあつた。特に
MOS型トランジスタにおいては、他の能動素子、
例えばバイポーラトランジスタに比べて、基板上
にゲート酸化膜を介してゲート電極が形成される
ので、外圧が加わるとゲート酸化膜が破壊されシ
ヨートしやすい構造を有しているため、その傾向
は更に顕著である。
は、前述の従来技術に比べて高集積化を実現する
ことは可能であるが、層間絶縁膜１０の材質及び
厚さによつては、集積回路の機能試験または外部
とのボンデイング時に加わる外圧によつて層間絶
縁膜及び能動素子を破壊する恐れがあつた。特に
MOS型トランジスタにおいては、他の能動素子、
例えばバイポーラトランジスタに比べて、基板上
にゲート酸化膜を介してゲート電極が形成される
ので、外圧が加わるとゲート酸化膜が破壊されシ
ヨートしやすい構造を有しているため、その傾向
は更に顕著である。
即ち層間絶縁膜、パツド用配線金属のみでボン
デイング時の外圧の緩和を図ろうとという設計思
想には無理がある。
デイング時の外圧の緩和を図ろうとという設計思
想には無理がある。
そこで本発明は、このような問題点を解決する
もので、その目的とするところは、MOS型半導
体装置のチツプサイズの縮小、集積度の向上をは
かりながら、集積回路の機能試験または外部との
ボンデイング時に加わる能動素子への外圧の緩和
が可能なパツド構造を提供するところにある。
もので、その目的とするところは、MOS型半導
体装置のチツプサイズの縮小、集積度の向上をは
かりながら、集積回路の機能試験または外部との
ボンデイング時に加わる能動素子への外圧の緩和
が可能なパツド構造を提供するところにある。
［課題を解決するための手段］
本発明は、半導体基板上に設けられたソース領
域、ドレイン領域、ゲート電極を含む能動素子領
域、前記能動素子領域上に設けられた層間絶縁
膜、前記層間絶縁膜上に設られ、かつ前記層間絶
縁膜より薄い膜厚を有する配線金属、前記配線金
属上に設けられ、かつ前記配線金属より厚い膜厚
を有するパシベーシヨン膜、前記能動素子領域上
に位置する前記パシベーシヨン膜を開孔し設けら
れ、かつ前記配線金属の一端で構成される外部接
続端子部、前記外部接続端子部に設けられた突起
電極、前記突起電極の外縁部が前記パシベーシヨ
ン膜上に存在することを特徴とする。
域、ドレイン領域、ゲート電極を含む能動素子領
域、前記能動素子領域上に設けられた層間絶縁
膜、前記層間絶縁膜上に設られ、かつ前記層間絶
縁膜より薄い膜厚を有する配線金属、前記配線金
属上に設けられ、かつ前記配線金属より厚い膜厚
を有するパシベーシヨン膜、前記能動素子領域上
に位置する前記パシベーシヨン膜を開孔し設けら
れ、かつ前記配線金属の一端で構成される外部接
続端子部、前記外部接続端子部に設けられた突起
電極、前記突起電極の外縁部が前記パシベーシヨ
ン膜上に存在することを特徴とする。
［実施例］
以下、本発明について実施例に基づいて説明す
る。第４図は、本発明の断面図を示す。
る。第４図は、本発明の断面図を示す。
半導体基板５上にMOS型トランジスタを形成
し、その上に層間絶縁膜１０、例えば二酸化珪
素、リンシリゲートガラス、ポリイミド系樹脂、
窒化珪素等を形成する。更に層間絶縁膜１０上に
パツド用配線金属１１を設ける。このときパツド
用配線金属１１は層間絶縁膜１０より薄い膜厚を
有している。また能動素子上のパツド用配線金属
１１の一部に外部接続端子部を設け、それ以外の
部分をパシベーシヨン膜１２にて被覆する。この
とき、パシベーシヨン膜１２の膜厚はパツド用配
線金属１１より厚くする。更に突起電極１３を外
部接続端子部および外部接続端子部の周辺のパシ
ベーシヨン膜上に存在するように設置する。
し、その上に層間絶縁膜１０、例えば二酸化珪
素、リンシリゲートガラス、ポリイミド系樹脂、
窒化珪素等を形成する。更に層間絶縁膜１０上に
パツド用配線金属１１を設ける。このときパツド
用配線金属１１は層間絶縁膜１０より薄い膜厚を
有している。また能動素子上のパツド用配線金属
１１の一部に外部接続端子部を設け、それ以外の
部分をパシベーシヨン膜１２にて被覆する。この
とき、パシベーシヨン膜１２の膜厚はパツド用配
線金属１１より厚くする。更に突起電極１３を外
部接続端子部および外部接続端子部の周辺のパシ
ベーシヨン膜上に存在するように設置する。
ここで突起電極１３を外部接続端子部およびパ
シベーシヨン膜１２上に設けることにより、ボン
デイング時に能動素子に加わる外圧を突起電極１
３及びパシベーシヨン膜１２に分散して緩和し得
る構造にした。
シベーシヨン膜１２上に設けることにより、ボン
デイング時に能動素子に加わる外圧を突起電極１
３及びパシベーシヨン膜１２に分散して緩和し得
る構造にした。
又パツド用配線金属１１を薄くすることによ
り、集積回路の高密度化に対応できるようにし
た。
り、集積回路の高密度化に対応できるようにし
た。
更にパツド配線金属１１に比べて層間絶縁膜１
０を厚くすることにより、基板とパツド配線金属
間の寄生容量の発生を抑えることができ、従つて
集積回路の高速化に対応できるようにした。
０を厚くすることにより、基板とパツド配線金属
間の寄生容量の発生を抑えることができ、従つて
集積回路の高速化に対応できるようにした。
［発明の効果］
本発明によれば、以下の様な効果が期待され
る。
る。
まずパツド部を能動素子領域上に形成されるた
めチツプサイズが縮小できる。また集積回路内の
所望する信号線を適当な場所にパツド部として取
り出せるため、配線部分が減少し集積度の向上が
図れ、機能試験や外部との接続が容易に出来る。
めチツプサイズが縮小できる。また集積回路内の
所望する信号線を適当な場所にパツド部として取
り出せるため、配線部分が減少し集積度の向上が
図れ、機能試験や外部との接続が容易に出来る。
また、MOS型半導体装置は、バイポーラ型の
半導体装置に比べて、ボンデイング時の能動素子
にかかる圧力に弱いことが知られているが、本願
発明のように、MOS型半導体装置の能動素子領
域上の内部配線取り出し部に突起電極を設ける構
造にすれば、ボンデイング時の圧力に耐えること
が可能となり、MOS型半導体装置であつても、
能動素子領域の真上に内部配線取り出し部を設け
る構造に出来る。
半導体装置に比べて、ボンデイング時の能動素子
にかかる圧力に弱いことが知られているが、本願
発明のように、MOS型半導体装置の能動素子領
域上の内部配線取り出し部に突起電極を設ける構
造にすれば、ボンデイング時の圧力に耐えること
が可能となり、MOS型半導体装置であつても、
能動素子領域の真上に内部配線取り出し部を設け
る構造に出来る。
また、突起電極により衝撃が緩和されるので、
パツド用配線金属を衝撃吸収用に厚くしておく必
要がなくなり、第３図及び第４図に明らかなよう
に、従来パシベーシヨン膜、層間絶縁膜と同程度
の厚さが必要であつたパツド部の膜厚を従来の３
分の２以下に減少でき、半導体集積回路の高速
化、低消費電力化に寄与できる。
パツド用配線金属を衝撃吸収用に厚くしておく必
要がなくなり、第３図及び第４図に明らかなよう
に、従来パシベーシヨン膜、層間絶縁膜と同程度
の厚さが必要であつたパツド部の膜厚を従来の３
分の２以下に減少でき、半導体集積回路の高速
化、低消費電力化に寄与できる。
更に、フエイスダウンボンデイングまたはフイ
ンガーボンデイングが可能となるので、外部との
接続が容易になる。
ンガーボンデイングが可能となるので、外部との
接続が容易になる。
第１図、第２図、第３図は従来の半導体装置の
構造を示す図である。第４図は本発明による半導
体装置の構造を示す断面図である。
構造を示す図である。第４図は本発明による半導
体装置の構造を示す断面図である。
Claims (1)
- １ 半導体基板上に設けられたソース領域、ドレ
イン領域、ゲート電極を含む能動素子領域、前記
能動素子領域上に設けられた層間絶縁膜、前記層
間絶縁膜上に設られ、かつ前記層間絶縁膜より薄
い膜厚を有する配線金属、前記配線金属上に設け
られ、かつ前記配線金属より厚い膜厚を有するパ
シベーシヨン膜、前記能動素子領域上に位置する
前記パシベーシヨン膜を開孔し設けられ、かつ前
記配線金属の一部を構成する外部接続端子部、前
記外部接続端子部に設けられ、かつその外縁部が
前記パシベーシヨン膜上に存在する突起電極を有
することを特徴とするMOS型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285062A JPH0214527A (ja) | 1988-11-11 | 1988-11-11 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285062A JPH0214527A (ja) | 1988-11-11 | 1988-11-11 | Ｍｏｓ型半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55163567A Division JPS5787145A (en) | 1980-11-20 | 1980-11-20 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0214527A JPH0214527A (ja) | 1990-01-18 |
| JPH0474858B2 true JPH0474858B2 (ja) | 1992-11-27 |
Family
ID=17686667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63285062A Granted JPH0214527A (ja) | 1988-11-11 | 1988-11-11 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0214527A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9786616B2 (en) | 2015-08-20 | 2017-10-10 | Seiko Epson Corporation | Semiconductor apparatus, method for manufacturing the same, electronic device, and moving body |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4498182B2 (ja) * | 1996-03-13 | 2010-07-07 | セイコーインスツル株式会社 | 半導体集積回路とその製造方法 |
| JP3398609B2 (ja) * | 1998-11-30 | 2003-04-21 | シャープ株式会社 | 半導体装置 |
| JP2005243907A (ja) | 2004-02-26 | 2005-09-08 | Renesas Technology Corp | 半導体装置 |
| JP2007005539A (ja) * | 2005-06-23 | 2007-01-11 | Seiko Epson Corp | 半導体装置 |
-
1988
- 1988-11-11 JP JP63285062A patent/JPH0214527A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9786616B2 (en) | 2015-08-20 | 2017-10-10 | Seiko Epson Corporation | Semiconductor apparatus, method for manufacturing the same, electronic device, and moving body |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0214527A (ja) | 1990-01-18 |
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