JPH03101159A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03101159A JPH03101159A JP1237849A JP23784989A JPH03101159A JP H03101159 A JPH03101159 A JP H03101159A JP 1237849 A JP1237849 A JP 1237849A JP 23784989 A JP23784989 A JP 23784989A JP H03101159 A JPH03101159 A JP H03101159A
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- JP
- Japan
- Prior art keywords
- power supply
- blocks
- delay time
- circuit
- block
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
半導体集積回路、特に遅延時間の補正を図ったその電源
回路に関し、 電源電圧補正を行なってチップ内各部の遅延時間が所定
値より大きくずれないようにすることを目的とし、 集積回路が構成される半導体チップを複数ブロックに区
分し、各ブロックに共通の電源線を配設すると共に、該
共通電源線より給電され、ブロック内遅延時間評価回路
により制御されて、ブロック内遅延時間が一定になるよ
うに調整した電源電圧をブロック内に供給する電源電圧
補正回路を各ブロックに設けた構成とする。
回路に関し、 電源電圧補正を行なってチップ内各部の遅延時間が所定
値より大きくずれないようにすることを目的とし、 集積回路が構成される半導体チップを複数ブロックに区
分し、各ブロックに共通の電源線を配設すると共に、該
共通電源線より給電され、ブロック内遅延時間評価回路
により制御されて、ブロック内遅延時間が一定になるよ
うに調整した電源電圧をブロック内に供給する電源電圧
補正回路を各ブロックに設けた構成とする。
本発明は半導体集積回路、特に遅延時間の補正を図った
その電源回路に関する。
その電源回路に関する。
近年の半導体集積回路は、高集積化および高速化に伴な
い、半導体チップ内回路の遅延時間を保証することが不
可欠になっている。
い、半導体チップ内回路の遅延時間を保証することが不
可欠になっている。
半導体集積回路では、外部電源が加えられる端子ピンに
連なる電源配線を半導体チップ上にはわせ、チップ上の
各回路素子は該電源配線より給電するのが普通である。
連なる電源配線を半導体チップ上にはわせ、チップ上の
各回路素子は該電源配線より給電するのが普通である。
例えばチップ周辺部に環状に電源配線を設け、１個また
は複数個の電源端子ビンに該配線を接続し、チップ内回
路素子の電源回路を該配線へ接続する、はその−例であ
る。
は複数個の電源端子ビンに該配線を接続し、チップ内回
路素子の電源回路を該配線へ接続する、はその−例であ
る。
ところが半導体集積回路の高集積化、高速化のために、
チップ内回路の一部で電源電圧降下が起り、このため信
号伝播遅延時間にハラつきが生じる。これは、例えば高
速論理ゲートでは誤出力を招く等の問題がある。チップ
内各部の電源電圧にハラつきが生じる原因としては、回
路素子の動作による電源線の負荷増大、温度による特性
変化、製造プロセスによる特性バラつき等がある。
チップ内回路の一部で電源電圧降下が起り、このため信
号伝播遅延時間にハラつきが生じる。これは、例えば高
速論理ゲートでは誤出力を招く等の問題がある。チップ
内各部の電源電圧にハラつきが生じる原因としては、回
路素子の動作による電源線の負荷増大、温度による特性
変化、製造プロセスによる特性バラつき等がある。
チップ上にはわせた電源配線を共通電源配線とし、チッ
プ内各回路素子がこれより給電を受ける方式では、半導
体集積回路の動作中に局部的に電源電圧降下が生じ、速
度バラつきが生じる恐れがある。
プ内各回路素子がこれより給電を受ける方式では、半導
体集積回路の動作中に局部的に電源電圧降下が生じ、速
度バラつきが生じる恐れがある。
本発明はこの点を改善し、電源電圧補正を行なってチッ
プ内各部の遅延時間が所定値より大きくすれないように
することを目的とするものである。
プ内各部の遅延時間が所定値より大きくすれないように
することを目的とするものである。
〔課題を解決するための手段］
第１図に示すように本発明では半導体チップ１０を複数
ブロック本例では４ブロツク８１〜Ｂ４に区分し、各ブ
ロックに共通の電源線１５を配設すると共に、各ブロッ
クに電源電圧補正回路１１〜１４を設ける。
ブロック本例では４ブロツク８１〜Ｂ４に区分し、各ブ
ロックに共通の電源線１５を配設すると共に、各ブロッ
クに電源電圧補正回路１１〜１４を設ける。
電源線１５は図示しないが１個または複数個の外部電源
端子ビンに接続され、外部電源より給電される。
端子ビンに接続され、外部電源より給電される。
電源電圧補正回路１１〜１４は電源線１５より給電され
、ブロック内遅延時間評価回路により制御されて、ブロ
ック内遅延時間が一定になるように調整した電圧をブロ
ック内各回路素子へ供給する。１６〜１９がその調整し
た電圧をブロック内へ供給する電源線である。
、ブロック内遅延時間評価回路により制御されて、ブロ
ック内遅延時間が一定になるように調整した電圧をブロ
ック内各回路素子へ供給する。１６〜１９がその調整し
た電圧をブロック内へ供給する電源線である。
第２図は電源電圧補正回路１１〜１４の構成を示し、可
変電圧レギュレータ２１．Ｆ／Ｖコンバータ２２、遅延
補正回路（遅延時間評価回路）２３を備える。
変電圧レギュレータ２１．Ｆ／Ｖコンバータ２２、遅延
補正回路（遅延時間評価回路）２３を備える。
のバラつきが生しないようにすることができる。
この回路では、ブロックＢ１〜Ｂ４内回路素子は電源線
１６〜１９により電源電圧を供給される。
１６〜１９により電源電圧を供給される。
この供給経路は共通電源線１５、ブロックＢ、の電源電
圧補正回路１１の可変電圧レギュレータ２１、ブロック
別電源線１６であり（他のブロックもこれに準する）、
供給される電源電圧は共通電源線１５の電圧を、遅延補
正回路２３およびＦ／■コンバータ２２で制御される可
変電圧レギュレータ２１により調整した電圧である。
圧補正回路１１の可変電圧レギュレータ２１、ブロック
別電源線１６であり（他のブロックもこれに準する）、
供給される電源電圧は共通電源線１５の電圧を、遅延補
正回路２３およびＦ／■コンバータ２２で制御される可
変電圧レギュレータ２１により調整した電圧である。
遅延補正回路２３は例えば、ブロック別電源線１６より
給電されるリングオシレータであり、該電源電圧の変動
につれて発振周波数を変える。これで等測的にブロック
内遅延時間の変動が検出され、この発振周波数の変動を
コンバーク２２でＦ／Ｖ（周波数／電圧）変換し、出力
電圧でレギュレータ２１を負帰還制御する。これにより
ブロック内遅延時間の変動を防ぎ、チンプ上で遅延時間
〔実施例］ 可変電圧レギュレータ２１．Ｆ／Ｖコンバータ２２、遅
延補正回路２３の具体例を第３図に示ず。
給電されるリングオシレータであり、該電源電圧の変動
につれて発振周波数を変える。これで等測的にブロック
内遅延時間の変動が検出され、この発振周波数の変動を
コンバーク２２でＦ／Ｖ（周波数／電圧）変換し、出力
電圧でレギュレータ２１を負帰還制御する。これにより
ブロック内遅延時間の変動を防ぎ、チンプ上で遅延時間
〔実施例］ 可変電圧レギュレータ２１．Ｆ／Ｖコンバータ２２、遅
延補正回路２３の具体例を第３図に示ず。
第３図（ａ）に示すように遅延補正回路２３は、奇数個
本例では５個のインバータ１１〜Ｉ５を環状に接続して
なるリングオシレータである。インバータ１１の入力を
Ｈとすると、１１の出力（１□の入力）はり、Ｉｚの出
力（１３の入力）はＨ１以下同様で１５の出力はＬとな
り、ごれが１．に加わると１１の出力はＨ，Ｉ２の出力
はし、・・・・・・となり、上記とは逆になる。これら
が繰り返されて、本回路は発振する。発振の周期は各イ
ンバータの信号伝播遅延時間の和であり、回路の抵抗、
寄生容量、電源電圧などの影響を受ける。従って本回路
の電源をブロック別電源線（１６等）からとれば、該発
振周期（発振周波数）で当該ブロックの回路素子の遅延
時間、その変動、を代表させることができる。
本例では５個のインバータ１１〜Ｉ５を環状に接続して
なるリングオシレータである。インバータ１１の入力を
Ｈとすると、１１の出力（１□の入力）はり、Ｉｚの出
力（１３の入力）はＨ１以下同様で１５の出力はＬとな
り、ごれが１．に加わると１１の出力はＨ，Ｉ２の出力
はし、・・・・・・となり、上記とは逆になる。これら
が繰り返されて、本回路は発振する。発振の周期は各イ
ンバータの信号伝播遅延時間の和であり、回路の抵抗、
寄生容量、電源電圧などの影響を受ける。従って本回路
の電源をブロック別電源線（１６等）からとれば、該発
振周期（発振周波数）で当該ブロックの回路素子の遅延
時間、その変動、を代表させることができる。
第３図（ｂ）に示すようにＦ／Ｖコンバータはシュミッ
ト回路２２ａ、積分器２２ｂ、Ｒ２，０２等で構成され
、入力はリングオシレータ２３の発振出力Ａである。こ
れはトランジスタＱをオン／オフし、該トランジスタＱ
は抵抗Ｒ１を通して充電されるコンデンサＣ１を、オン
のとき放電させる。
ト回路２２ａ、積分器２２ｂ、Ｒ２，０２等で構成され
、入力はリングオシレータ２３の発振出力Ａである。こ
れはトランジスタＱをオン／オフし、該トランジスタＱ
は抵抗Ｒ１を通して充電されるコンデンサＣ１を、オン
のとき放電させる。
コンデンサＣＩの電圧はシュミット回路２２ａで整形さ
れたのちスイッチＳＷを接点ａ側、ｂ側に切換え、積分
回路を充／放電させる。この積分回路の出力電圧Ｂは入
力周波数Ａに比例する。
れたのちスイッチＳＷを接点ａ側、ｂ側に切換え、積分
回路を充／放電させる。この積分回路の出力電圧Ｂは入
力周波数Ａに比例する。
第３図（Ｃ）に示すように可変電圧レギュレータ２１は
差動増幅器２１ａ、抵抗Ｒ３，Ｒ４で構成される。Ｆ／
Ｖコンバータの出力電圧Ｂを受け、それに比例した出力
電圧Ｃを生じ、これがブロック別電源線（１６等）へ与
えられる。差動増幅器２１ａの電源は共通電源線１５よ
り得る。
差動増幅器２１ａ、抵抗Ｒ３，Ｒ４で構成される。Ｆ／
Ｖコンバータの出力電圧Ｂを受け、それに比例した出力
電圧Ｃを生じ、これがブロック別電源線（１６等）へ与
えられる。差動増幅器２１ａの電源は共通電源線１５よ
り得る。
き、チップ内回路全体を同一速度で動作させ、速度のハ
ラつきを抑えて特性向上に寄与することができる。
ラつきを抑えて特性向上に寄与することができる。
第１図は本発明の原理図、
第２図は電源電圧補正回路ブロック図、第３図は第２図
の各部の具体例を示す回路図である。 第１図でＩＯは半導体チップ、ＩＩ〜１４は電源電圧補
正回路、１５は共通電源線、１６〜１９はブロック別電
源線である。
の各部の具体例を示す回路図である。 第１図でＩＯは半導体チップ、ＩＩ〜１４は電源電圧補
正回路、１５は共通電源線、１６〜１９はブロック別電
源線である。
Claims (1)
- １、集積回路が構成される半導体チップ（１０）を複数
ブロックに区分し、各ブロック（Ｂ＿１〜Ｂ＿４）に共
通の電源線（１５）を配設すると共に、該共通電源線よ
り給電され、ブロック内遅延時間評価回路（２３）によ
り制御されて、ブロック内遅延時間が一定になるように
調整した電源電圧をブロック内に供給する電源電圧補正
回路（１１〜１４）を各ブロックに設けたことを特徴と
する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237849A JPH03101159A (ja) | 1989-09-13 | 1989-09-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237849A JPH03101159A (ja) | 1989-09-13 | 1989-09-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03101159A true JPH03101159A (ja) | 1991-04-25 |
Family
ID=17021323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1237849A Pending JPH03101159A (ja) | 1989-09-13 | 1989-09-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03101159A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121503A (ja) * | 1991-10-25 | 1993-05-18 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JP2000332121A (ja) * | 1998-12-29 | 2000-11-30 | Stmicroelectronics Srl | Ｖｌｓｉ回路およびシステムの低電力設計用パフォーマンス（性能）駆動多価可変供給電圧体系 |
| KR100323641B1 (ko) * | 1997-06-04 | 2002-06-20 | 가네꼬 히사시 | 반도체집적회로및반도체집적회로의디바이스성능편차보상방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197165A (ja) * | 1983-04-22 | 1984-11-08 | Hitachi Ltd | 半導体集積回路装置 |
-
1989
- 1989-09-13 JP JP1237849A patent/JPH03101159A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197165A (ja) * | 1983-04-22 | 1984-11-08 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121503A (ja) * | 1991-10-25 | 1993-05-18 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| KR100323641B1 (ko) * | 1997-06-04 | 2002-06-20 | 가네꼬 히사시 | 반도체집적회로및반도체집적회로의디바이스성능편차보상방법 |
| JP2000332121A (ja) * | 1998-12-29 | 2000-11-30 | Stmicroelectronics Srl | Ｖｌｓｉ回路およびシステムの低電力設計用パフォーマンス（性能）駆動多価可変供給電圧体系 |
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