JPH1012754A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 バイポーラトランジスタ，ＭＩＳトランジス
タ，容量素子等を同一半導体基板上に設けてなる半導体
装置の製造工程を簡略化する。 【解決手段】 半導体基板40の第１領域100にコレクタ1
01,102,ベース103を形成した後、第３領域300の半導体
基板40上に容量誘電膜305を形成する。第２領域200 上
を開口する層間絶縁膜44を半導体基板40上に形成し、半
導体基板40の露出表面にゲート絶縁膜202を形成する。
ベース103の中央部と第３領域300 上の層間絶縁膜44を
除去し、半導体基板40上にポリシリコン膜45を成膜した
後、ポリシリコン膜45，層間絶縁膜44,ゲート絶縁膜202
をパターニングして第１領域１00にエミッタ電極104,第
２領域200にゲート電極203,第３領域300 の容量誘電膜3
05上に上部電極306を形成する。その後、第２領域200に
ソース及びドレインを形成するための不純物を導入し、
エミッタ電極104 からの不純物拡散によってエミッタを
形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特には同一基板上にバイポーラトランジス
タ及びＭＩＳトランジスタさらには容量素子を設けてな
る半導体装置の製造方法に関する。

【０００２】

【従来の技術】近年、半導体装置の高機能化と小型化に
ともない、同一の半導体基板上に複数の異なる素子が設
けられる傾向にある。図５は、同一の半導体基板８０上
にバイポーラトランジスタ５０，ＭＩＳトランジスタ６
０及び容量素子７０を設けてなる半導体装置５の一例を
示す図である。この半導体装置５においては、バイポー
ラトランジスタ５０はコンベンショナルな構造であり、
また各素子に設けられる各電極８２はアルミニウムのよ
うな金属で形成されている。ただし、ＭＩＳトランジス
タ６０のゲート電極６０１はポリシリコンで構成されて
いる。

【０００３】上記半導体装置５を形成する場合には、バ
イポーラトランジスタ５０のエミッタ５０１をイオン注
入によって形成した後に、半導体基板８０の上面に設け
た層間絶縁膜４０１にエミッタ５０１に達するコンタク
トホールを形成してエミッタ電極５０２（８２）やその
他のアルミニウムからなる電極８２を設けている。この
ため、コンタクトホール形成の際の合わせずれを考慮し
て、上記エミッタ５０１の形成面積を大きくする必要が
あり、これが半導体装置５における素子面積の縮小化及
び集積度の向上を妨げる要因になっている。また、上記
半導体装置５の容量素子７０においては、容量誘電膜７
０１にピンホール等の欠陥が存在している場合、その後
の熱処理の際にこのピンホールを介して上部電極７０２
（８２）のアルミニウムが下部電極を構成する半導体基
板８０に達し、上部電極７０２と下部電極（半導体基板
８０）とが短絡することがある。

【０００４】そこで、高集積度及び高信頼性が要求され
る半導体装置においては、図２に示す半導体装置５ａの
ように、ポリウオッシュド構造のバイポーラトランジス
タ５０ａや、ポリシリコンからなる上部電極７０２ａを
備えた容量素子７０ａが用いられている。上記ポリウオ
ッシュド構造のバイポーラトランジスタ５０ａは、ポリ
シリコンからなるエミッタ電極５０２ａを備えており、
このエミッタ電極５０２ａからの固相拡散によって半導
体基板８０の表面層のエミッタ５０１ａが形成されたも
のになる。このため、エミッタ５０１ａに対するエミッ
タ電極５０２ａの合わせ余裕を設ける必要がなく、素子
面積が縮小化される。また、上部電極７０２ａがポリシ
リコンで形成された容量素子７０ａにおいては、熱処理
に対して上部電極７０２ａの安定性が得られる。このた
め、上部電極７０２ａ形成後に熱処理工程が加わって
も、容量誘電膜７０１のピンホールを介して上部電極７
０２ａと下部電極（半導体基板８０）とが短絡すること
が防止される。

【０００５】そして、上記半導体装置５ａを形成する場
合には、以下のようにしている。先ず、分離領域８３で
分離された半導体基板８０の表面側に、ゲート電極６０
１を有するＭＩＳトランジスタ６０と、バイポーラトラ
ンジスタ５０ａのコレクタ５０３及びベース５０４，容
量素子７０ａの下部電極拡散層７０３を形成する。次
に、半導体基板８０上に層間絶縁膜８１を成膜し、この
層間絶縁膜８１に電極形成のためのコンタクトホールを
形成する。この際、容量素子７０ａの容量誘電膜７０１
形成部分にもコンタクトホールを形成する。その後、容
量素子７０ａの容量誘電膜７０１をパターン形成し、次
にこの容量誘電膜７０１及び層間絶縁膜８１を覆う状態
で成膜したポリシリコン膜をパターニングすることによ
って、バイポーラトランジスタ５０ａのエミッタ電極５
０２ａを形成すると共に、このポリシリコン膜からなる
容量素子７０ａの上部電極７０２ａを形成する。以上の
後、アルミニウムからなるその他の電極８２を形成して
半導体装置５ａを完成させる。

【０００６】

【発明が解決しようとする課題】しかし、上記半導体装
置の製造方法では、ＭＩＳトランジスタを形成した後
に、バイポーラトランジスタのエミッタ電極や容量素子
の上部電極を形成していることから、ポリシリコン膜で
構成されるＭＩＳトランジスタのゲート電極を形成する
工程と、同じようにポリシリコン膜で構成される上記エ
ミッタ電極及び上部電極を形成する工程とは別々に行わ
れている。このため、半導体装置の製造工程が複雑化し
ているという課題があった。

【０００７】

【課題を解決するための手段】上記課題を解決するため
の本発明は、同一の半導体基板上にバイポーラトランジ
スタとＭＩＳトランジスタとを設けてなる半導体装置の
製造方法であり、以下の手順で行う。第１工程では半導
体基板においてコレクタが形成された第１領域の表面側
にベースを形成し、第２工程では半導体基板の第２領域
上に開口部を有する層間絶縁膜を形成した後、第２領域
の半導体基板表面にゲート絶縁膜を形成する。第３工程
で上記ベースの中央部上における層間絶縁膜を除去した
後、第４工程では半導体基板上に成膜したポリシリコン
膜をパターニングすることによって、上記第１領域に上
記ベースに達するエミッタ電極を形成し、上記第２領域
にゲート電極を形成する。その後、第５工程で第２領域
における半導体基板の表面側にソース及びドレインを形
成するための不純物を導入し、第６工程では熱処理によ
って上記エミッタ電極から上記ベースの表面層に不純物
を拡散させて上記バイポーラトランジスタのエミッタを
形成する。

【０００８】上記半導体装置の製造方法によれば、同一
のポリシリコン膜をパターニングすることによって、バ
イポーラトランジスタのエミッタ電極とＭＩＳトランジ
スタのゲート電極とが形成され、その後エミッタ電極か
らの不純物拡散によってバイポーラトランジスタのエミ
ッタが形成される。このことから、当該バイポーラトラ
ンジスタは、エミッタの必要面積が小いポリウオッシュ
ド構造になる。そして、上記バイポーラトランジスタと
ＭＩＳトランジスタとを設けた半導体装置の製造におい
て、ポリシリコンの成膜工程及びパターニング工程はそ
れぞれ１回ずつになる。

【０００９】また、上記と同一の半導体基板上にさらに
容量素子を設けてなる半導体装置を形成する場合には、
上記第１工程においてコレクタが形成された半導体基板
の第１領域にベースを形成する前または後に当該半導体
基板の第３領域に容量誘電膜を形成するか、または第２
工程において上記ゲート絶縁膜と同様にして当該容量誘
電膜を形成する。そして、第４工程では、上記エミッタ
電極及び上記ゲート電極と共に容量誘電膜上に上部電極
を形成する。

【００１０】上記半導体装置の製造方法によれば、同一
のポリシリコン膜をパターニングすることによって、上
記エミッタ電極及びゲート電極と共に容量素子における
容量誘電膜上の上部電極が形成される。このため、上記
半導体装置の製造において、ポリシリコン膜の成膜工程
及びパターニング工程はそれぞれ１回ずつになる。

【００１１】さらに、上記の各製造方法において第６工
程の熱処理を行った後に、上記エミッタ電極，ゲート電
極，ベース，ソース及びドレインの各露出表面層をシリ
サイド化させても良い。上記各露出表面をシリサイド化
した場合には、当該シリサイドによって当該露出表面部
分が低抵抗化される。

【００１２】

【発明の実施の形態】以下、本発明の各実施形態では、
同一の半導体基板基板上にバイポーラトランジスタ，Ｍ
ＩＳトランジスタ及び容量素子を形成する場合を例に採
って説明を行う。ここでは、半導体基板の第１領域にＮ
ＰＮ型のバイポーラトランジスタを形成し、同第２領域
にＰチャンネルのＭＩＳトランジスタを形成し、同第３
領域に容量素子を形成することとする。尚、上記バイポ
ーラトランジスタ及びＭＩＳトランジスタは、上記と逆
導電型のものや２種類の導電型からなるものでも良い。
また、以下の各実施形態における各層のパターニング
は、例えばリソグラフィー技術によって形成されるレジ
ストパターンをマスクに用いたエッチングで行われるこ
ととし、これに関する記載は省略した。

【００１３】（第１実施形態）図１及び図２は、第１実
施形態の製造方法を示す製造工程図であり、これらの図
を用いて第１実施形態の製造方法を説明する。先ず、図
１（１）に示すように、上記半導体装置を形成する半導
体基板４０は、単結晶シリコン及びその上面に成膜され
たＮ型シリコンのエピタキシャル層からなるものであ
る。このエピタキシャル層は上記バイポーラトランジス
タのコレクタになるものであり、その表面側（半導体基
板４０の表面側）は例えばＬＯＣＯＳ酸化膜のような分
離領域４１によって第１領域１００，第２領域２００及
び第３領域３００に分離されている。また、第１領域１
００内における半導体基板４０の表面側にもコレクタ取
り出し部とベースとを分離する分離領域４１が配置さ
れ、第３領域３００内における半導体基板４０の表面側
にも上部電極と下部電極とを分離する分離領域４１が配
置されている。そして、第１領域１００，第２領域２０
０及び第３領域３００間の分離領域４１下にはアイソレ
ーション４２が形成されている。また、第１領域１００
における半導体基板４０中にはＮ型の埋め込みコレクタ
１０１が形成され、第２領域２００及び第３領域３００
中における半導体基板４０中にはＮ型の分離拡散層（埋
め込み領域層）２０１．３０１が形成されている。

【００１４】そして、上記のように形成された半導体基
板４０における第１領域１００の表面側に、Ｎ型のコレ
クタ取り出し部１０２を形成する。このコレクタ取り出
し部１０２は、第１領域１００において分離領域４１で
分離された半導体基板４０の表面側の一方に設ける。そ
の後、例えば熱酸化法によって、半導体基板４０の表面
に膜厚１０〜３０ｎｍ程度の酸化シリコン膜４３を成膜
する。次に、第１領域１００において分離領域４１で分
離された半導体基板４０の表面側の領域のうち、コレク
タ取り出し部１０２が設けられていない領域上に開口部
を有するレジストパターン（図示せず）を形成し、これ
をマスクに用いたイオン注入によって半導体基板４０の
表面側にバイポーラトランジスタのベース１０３を形成
するための不純物を導入する。このイオン注入は、例え
ばＰ型不純物としてホウ素イオン（Ｂ⁺ ）を３０〜５０
ｋｅＶの注入エネルギーで、１０¹⁴〜１０¹⁶個／ｃｍ²
だけ導入する。その後、上記レジストパターンを除去
し、次いで熱処理（例えば、窒素雰囲気中において９０
０℃で３０分）を行うことによって上記不純物を活性化
させる。

【００１５】以上までの工程を従来と同様に行った後、
第３領域３００において分離領域４１で分離された一方
の領域の酸化シリコン膜４３を除去する。次いで、窒化
シリコン膜のような絶縁膜を半導体基板４０上に成膜
し、この絶縁膜をパターニングすることによって半導体
基板４０上における第３領域３００に当該絶縁膜からな
る容量誘電膜３０５を形成する。この容量誘電膜３０５
は、容量素子に求められる容量によって適切な膜厚で形
成することとする。また、この工程では、酸化シリコン
膜４３が、上記パターニングの際のエッチングストッパ
になると共に半導体基板４０の保護膜になる。尚、上記
容量誘電膜３０５の形成工程は、酸化シリコン膜４３を
成膜した後で、かつ第１領域１００にベース１０３を形
成する前に行っても良い。

【００１６】次に、図１（２）に示すように、ＣＶＤ法
によって、半導体基板４０上に酸化シリコンからなる層
間絶縁膜４４を成膜する。次いで、第２領域２００上に
おける半導体基板４０上の層間絶縁膜４４を除去し、第
２領域２００の半導体基板４０表面を露出させる。その
後、例えば熱酸化法によって、第２領域２００の半導体
基板４０表面に酸化シリコンを生成させ、この酸化シリ
コンからなるゲート絶縁膜２０２を形成する。ゲート絶
縁膜２０２の膜厚は、１０〜３０ｎｍ程度にする。

【００１７】次に、図１（３）に示すように、層間絶縁
膜４４をパターニングし、第１領域１００におけるベー
ス１０３の中央部及びコレクタ取り出し部１０２におけ
る半導体基板４０上、さらに第３領域３００における半
導体基板４０上の層間絶縁膜４４を除去する。この際、
第２領域２００における半導体基板４０上をレジストパ
ターンで覆い、層間絶縁膜４４のパターニングにおける
エッチングダメージがゲート絶縁膜２０２に及ぶことを
防止することとする。

【００１８】その後、図１（４）に示すように、層間絶
縁膜４４，ゲート絶縁膜２０２及び容量誘電膜３０５を
覆う状態で半導体基板４０上にポリシリコン膜４５を成
膜する。次いで、イオン注入によって、このポリシリコ
ン膜４５中にＮ型の不純物を導入する、ここでは、例え
ばＮ型不純物として、砒素（Ａｓ）イオンを４０〜６０
ｋｅＶの注入エネルギーで１０¹⁵〜１０¹⁶個／ｃｍ² 程
度導入する。尚、上記ポリシリコン膜４５への不純物導
入は、不純物を含有する酸化膜からの固相拡散でも良
い。

【００１９】次に、ＣＶＤ法によって、ポリシリコン膜
４５上に酸化シリコン膜４６を成膜する。その後、酸化
シリコン膜４６，ポリシリコン膜４５，層間絶縁膜４４
及びゲート絶縁膜２０２をパターニングすることによっ
て、半導体基板４０上における第１領域１００にベース
１０３の中央部分に達するエミッタ電極１０４とコレク
タ取り出し部１０２に達するコレクタ電極１０５を形成
し、同第２領域２００にゲート電極２０３を形成し、同
第３領域３００における容量誘電膜３０５上に上部電極
３０６を形成し、同第３領域３００における半導体基板
４０の露出面上に下部電極３０７を形成する。上記パタ
ーニングでは、ベース１０３の表面部分を露出させるよ
うにする。以上のようにして、同一のポリシリコン膜４
５を同一の工程でエッチングしてなる上記各電極１０
４，１０５，２０３，３０６．３０７を形成する。

【００２０】次に、図２（５）に示すように、上記各電
極１０４，１０５，２０３，３０６．３０７をマスクに
用いたイオン注入によって、第１領域１００のベース１
０３の表面側にグラフトベース１０６を形成すると共に
第２領域２００の半導体基板４０の表面側にソース２０
４及びドレイン２０５を形成するためのＰ型不純物を導
入する。ここでは、例えばＰ型不純物として二フッ化ホ
ウ素イオン（ＢＦ₂ ⁺）を５０〜７０ｋｅＶの注入エネ
ルギーで１０¹⁵〜１０¹⁶個／ｃｍ² 程度導入する。

【００２１】しかる後、半導体基板４０上に窒化シリコ
ン膜（図示せず）を５０〜１００ｎｍ程度の膜厚で成膜
する。その後、熱処理（例えば、９００℃で３０分）を
行うことによって、半導体基板４０中の上記不純物を活
性化させると共に、エミッタ電極１０４からベース１０
３の表面層にＮ型不純物を固相拡散させてエミッタ１０
７を形成し、コレクタ電極１０５からコレクタ取り出し
部１０２の表面層にＮ型不純物を固相拡散させて低抵抗
層１０８を形成し、下部電極３０７から半導体基板４０
の表面層にＮ型不純物を固相拡散させて低抵抗層３０８
を形成する。その後、異方性エッチングによって上記窒
化シリコン膜を全面エッチバックし、エミッタ電極１０
４，コレクタ電極１０５，ゲート電極２０３，上部電極
３０６及び下部電極３０７の側壁に当該窒化シリコン膜
からなるサイドウォール４７を形成する。

【００２２】次に、図２（６）に示すように、上記各電
極１０４，１０５，２０３，３０６．３０７上の酸化シ
リコン膜（１８）を除去した後、例えばセルフアライン
シリサイド法によって、半導体基板４０及びポリシリコ
ン膜４５からなる各電極１０４，１０５，２０３，３０
６．３０７の露出表面層にシリサイド膜４８を成膜す
る。上記セルフアラインシリサイド法は、以下のように
行う。先ず、上記各電極１０４，１０５，２０３，３０
６．３０７を覆う状態で例えばタングステンのような高
融点金属膜を成膜した後、熱処理（例えば、Rapid Ther
mal Anneal:RTAで１０００℃，１０秒）を行うことによ
って高融点金属膜とシリコン（半導体基板４０及びポリ
シリコン膜４５）との接触部分に選択的に高融点金属の
シリサイドを生成させてシリサイド膜４８にする。そし
て、このシリサイド膜４８を成膜した後には、残りの高
融点金属膜を選択的にエッチング除去する。

【００２３】以上によって、半導体基板４０にポリウオ
ッシュド構造のバイポーラトランジスタ１０とＭＩＳ
（ＭＯＳ）トランジスタ２０とＭＩＳ型の容量素子３０
とを設けてなる半導体装置１を形成する。

【００２４】このようにして形成された半導体装置１の
バイポーラトランジスタ１０は、エミッタ１０７がエミ
ッタ電極１０４からの不純物拡散によって形成されたい
わゆるポリウオッシュド構造になるため、エミッタ１０
７の面積を縮小して半導体装置１の高集積化を図ること
が可能になる。また、容量素子３０は、上部電極３０６
がポリシリコンからなるものであることから、上記製造
工程の後で熱処理が行われても上部電極３０６は熱的に
安定な状態に保たれ、半導体装置１の高信頼性が維持さ
れる。

【００２５】さらに、上記の半導体装置１では、各電極
１０４，１０５，２０３，３０６．３０７及びベース１
０３，ソース２０４及びドレイン２０５の露出表面層を
シリサイド化させていることから、当該露出表面部分の
低抵抗化が図られる。

【００２６】そして、上記製造方法では、同一のポリシ
リコン膜４５をパターニングすることで、バイポーラト
ランジスタ１０のエミッタ電極１０４とＭＩＳトランジ
スタ２０のゲート電極２０３と容量素子３０の上部電極
３０６とが形成されるため、上記のような効果を有する
半導体装置１の製造工程においてポリシリコンの成膜工
程及びパターニング工程をそれぞれ１回ずつに削減する
ことができる。

【００２７】（第２実施形態）図３及び図４は、第２実
施形態の製造方法を示す製造工程図であり、これらの図
を用いて第２実施形態の製造方法を説明する。尚、この
第２実施形態においては、上記第１実施形態と共通の構
成要素には同一の符号を付し、第１実施形態と重複する
工程の説明は省略する。この第２実施形態と上記第１実
施形態との異なるところは、容量素子をＭＯＳ型で形成
するところにあり、以下のようにする。

【００２８】先ず、図３（１）に示すように、半導体装
置を形成する半導体基板４０は、上記第１実施形態と同
様に構成されたものであり、この半導体基板４０におけ
る第１領域１００の表面側に、図１（１）を用いて説明
したと同様にしてコレクタ取り出し部１０２を形成し、
その後半導体基板４０上に膜厚１０〜３０ｎｍ程度の酸
化シリコン膜４３を成膜し、次いで第１領域１００にお
ける半導体基板４０の表面側にバイポーラトランジスタ
のベース１０３を形成する。以上までの工程は、第１実
施形態と同様に行う。

【００２９】次に、図３（２）に示すように、酸化シリ
コン膜（４３）を覆う状態で、半導体基板４０上に酸化
シリコンからなる層間絶縁膜４４を成膜し、第２領域２
００上及び第３領域３００の上部電極形成領域上におけ
る層間絶縁膜４４部分を除去する。この際、上記酸化シ
リコン膜（４３）も同時に除去され、第２領域２００及
び第３領域３００においては半導体基板４０の表面が露
出する。次いで、例えば熱酸化法によって、半導体基板
４０の露出表面に膜厚１０〜３０ｎｍ程度の酸化シリコ
ンを生成させ、第２領域２００に当該酸化シリコンから
なるゲート絶縁膜２０２を形成すると共に第３領域３０
０に当該酸化シリコンからなる容量誘電膜３０１ａを形
成する。

【００３０】次に、図３（３），図３（４）に示す工程
を、上記第１実施形態で図１（３）図１（４）を用いて
説明したと同様に行う。これによって、半導体基板４０
に同一のポリシリコン膜かなるエミッタ電極１０４，コ
レクタ電極１０５，ゲート電極２０３，上部電極３０６
及び下部電極３０７を形成する。

【００３１】その後、図４（５）に示す工程を、上記第
１実施形態で図２（５）を用いて説明したと同様に行
う。これによって、バイポーラトランジスタのエミッタ
１０７及びグラフトベース１０６とＭＩＳトランジスタ
のソース２０４及びドレイン２０５を形成する。また、
上記各電極１０４，１０５，２０３，３０６，３０７の
側壁にサイドウォール４７を形成する。

【００３２】次に、図４（６）に示す工程を、上記第１
実施形態で図２（６）を用いて説明したと同様に行う。
これによって、エミッタ電極１０４，コレクタ電極１０
５，ゲート電極２０３，上部電極３０６，下部電極３０
７，グラフトベース１０３，ソース２０４及びドレイン
２０５の表面層にシリサイド膜４８を形成する。

【００３３】以上によって、半導体基板４０にポリウオ
ッシュド構造のバイポーラトランジスタ１０とＭＩＳ
（ＭＯＳ）トランジスタ２０とＭＯＳ型の容量素子３０
ａとを設けてなる半導体装置１ａを形成する。

【００３４】上記この半導体装置１ａは、上記第１実施
形態と同様の効果を有するものになる。そして、上記製
造方法では、同一工程でＭＩＳトランジスタ２０のゲー
ト絶縁膜２０２と容量素子３０の容量誘電膜３０５ａと
が形成され、これらのゲート絶縁膜２０２及び容量誘電
膜３０５ａの製造工程を個別に行う必要はない。このた
め、上記第１実施形態の方法と比較して、さらに半導体
装置の製造工程が削減される。

【００３５】尚、上記各実施形態では、イオン注入によ
ってグラフトベースを形成するための不純物導入を行っ
た。しかし、シリサイド膜４８を形成する場合には、当
該シリサイド膜４８によってベース１０３表面の抵抗が
低くなるため、上記グラフトベースを特に形成する必要
はなく上記半導体装置の製造工程をさらに削減すること
ができる。また、エミッタ電極１０４及び下部電極３０
７は、必ずしもポリシリコン膜で形成する必要はない。
エミッタ電極１０４及び下部電極３０７をポリシリコン
膜で形成しない場合には、第１領域１００におけるコレ
クタ取り出し部１０２及び第３領域３００における半導
体基板４０の露出表面層にもシリサイド膜が形成され、
このシリサイド膜によってエミッタ及び下部電極（半導
体基板８０部分）のコンタクト抵抗が低減される。

【００３６】

【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、同一のポリシリコン膜をパター
ニングすることによって、バイポーラトランジスタのエ
ミッタ電極，ＭＩＳトランジスタのゲート電極さらに容
量素子の上部電極が形成され、その後エミッタ電極から
の不純物拡散によってバイポーラトランジスタのエミッ
タが形成される。このことから、同一の半導体基板にポ
リウオッシュド構造のバイポーラトランジスタとＭＩＳ
トランジスタとを設けてなる半導体装置や、さらにこの
半導体基板に容量素子を設けてなる半導体装置の製造に
おいて、電極を構成するポリシリコンの成膜工程及びパ
ターニング工程をそれぞれ１回づつに減らすことが可能
になる。したがって、半導体装置の製造工程を簡略化す
ることができる。また、上記エミッタ電極，ゲート電極
さらに上部電極を形成し、半導体基板に拡散層を形成し
た後に、半導体基板及び上記各電極の各露出表面をシリ
サイド化することで、半導体装置における接続抵抗を低
減することが可能になる。

【図面の簡単な説明】

【図１】本発明の第１実施形態を示す断面工程図（その
１）である。

【図２】本発明の第１実施形態を示す断面工程図（その
２）である。

【図３】本発明の第２実施形態を示す断面工程図（その
１）である。

【図４】本発明の第２実施形態を示す断面工程図（その
２）である。

【図５】従来の半導体装置の断面図である。

【図６】従来の他の半導体装置の断面図である。

【符号の説明】

１，１ａ 半導体装置 １０ バイポーラトランジス
タ ２０ ＭＩＳトランジスタ ３０，３０ａ 容量素子
４０ 半導体基板 ４１ 分離領域 ４５ ポリシリコン膜 ４８ シ
リサイド膜 １００ 第１領域 １０１ 埋め込みコレクタ １０２ コレクタ取り出し部 １０３ ベース １
０４ エミッタ電極 １０７ エミッタ ２００ 第２領域 ２０３ ゲ
ート電極 ２０４ ソース ２０５ ドレイン ３００ 第３
領域 ３０５，３０５ａ 容量誘電膜 ３０６ 上部電極

Claims (6)

【特許請求の範囲】
1. 【請求項１】 同一の半導体基板上にバイポーラトラン
   ジスタとＭＩＳトランジスタとを設けてなる半導体装置
   の製造方法であって、 表面側が分離領域によって第１領域と第２領域とに分離
   されると共に当該第１領域に前記バイポーラトランジス
   タのコレクタを設けてなる半導体基板を形成し、当該第
   １領域における半導体基板の表面側に前記バイポーラト
   ランジスタのベースを形成する第１工程と、 前記第２領域上に開口部を有する層間絶縁膜を前記半導
   体基板上に形成し、当該半導体基板の露出表面にゲート
   絶縁膜を形成する第２工程と、 前記ベースの中央部上における前記層間絶縁膜を除去す
   る第３工程と、 前記層間絶縁膜及び前記ゲート絶縁膜を覆う状態で前記
   半導体基板上にポリシリコン膜を成膜した後、当該ポリ
   シリコン膜，当該層間絶縁膜及び当該ゲート絶縁膜をパ
   ターニングすることによって、前記第１領域に前記ベー
   スに達するエミッタ電極を形成し、前記第２領域にゲー
   ト電極を形成する第４工程と、 前記ゲート電極をマスクに用いて、前記第２領域におけ
   る半導体基板の表面側にソース及びドレインを形成する
   ための不純物を導入する第５工程と、 熱処理によって、前記エミッタ電極から前記ベースの表
   面層に不純物を拡散させて前記バイポーラトランジスタ
   のエミッタを形成すると共に、前記半導体基板中の不純
   物を活性化させる第６工程と、 を行うことを特徴とする半導体装置の製造方法。
2. 【請求項２】 請求項１記載の半導体装置の製造方法に
   おいて、 前記半導体基板はシリコンからなるものであり、 前記第６工程の後、前記エミッタ電極，ゲート電極，ベ
   ース，ソース及びドレインの各露出表面層をシリサイド
   化する第７工程を行うこと、 を特徴とする半導体装置の製造方法。
3. 【請求項３】 同一の半導体基板上にバイポーラトラン
   ジスタとＭＩＳトランジスタと容量素子とを設けてなる
   半導体装置の製造方法であって、 表面側が分離領域によって第１領域，第２領域及び第３
   領域に分離されると共に当該第１領域に前記バイポーラ
   トランジスタのコレクタを設けてなる半導体基板を形成
   した後、当該第１領域における半導体基板の表面側に前
   記バイポーラトランジスタのベースを形成し、当該第３
   領域における半導体基板上に容量誘電膜を形成する第１
   工程と、 前記第２領域上に開口部を有する層間絶縁膜を前記半導
   体基板上に形成し、当該半導体基板の露出表面にゲート
   絶縁膜を形成する第２工程と、 前記ベースの中央部上及び前記第３領域上における前記
   層間絶縁膜を除去する第３工程と、 前記層間絶縁膜，ゲート絶縁膜及び容量誘電膜を覆う状
   態で前記半導体基板上にポリシリコン膜を成膜した後、
   当該ポリシリコン膜，層間絶縁膜及びゲート絶縁膜及を
   パターニングすることによって、前記第１領域に前記ベ
   ースに達するエミッタ電極を形成し、前記第２領域にゲ
   ート電極を形成し、前記第３領域の容量誘電膜上に上部
   電極を形成する第４工程と、 前記ゲート電極をマスクに用いて、前記第２領域におけ
   る半導体基板の表面側にソース及びドレインを形成する
   ための不純物を導入する第５工程と、 熱処理によって、前記エミッタ電極から前記ベースの表
   面層に不純物を拡散させて前記バイポーラトランジスタ
   のエミッタを形成すると共に、当該半導体基板中の不純
   物を活性化させる第６工程と、 を行うことを特徴とする半導体装置の製造方法。
4. 【請求項４】 請求項３記載の半導体装置の製造方法に
   おいて、 前記半導体基板はシリコンからなるものであり、 前記第６工程の後、前記エミッタ電極，ゲート電極，上
   部電極，ベース，ソース及びドレインの各露出表面層を
   シリサイド化する第７工程を行うこと、を特徴とする半
   導体装置の製造方法。
5. 【請求項５】 同一の半導体基板上にバイポーラトラン
   ジスタとＭＩＳトランジスタと容量素子とを設けてなる
   半導体装置の製造方法であって、 表面側が分離領域によって第１領域，第２領域及び第３
   領域に分離されると共に当該第１領域に前記バイポーラ
   トランジスタのコレクタを設けてなる半導体基板を形成
   した後、当該第１領域における半導体基板の表面側に前
   記バイポーラトランジスタのベースを形成する第１工程
   と、 前記第２領域及び前記第３領域上に開口部を有する層間
   絶縁膜を前記半導体基板上に形成し、当該半導体基板の
   露出表面における第２領域にゲート絶縁膜及び当該ゲー
   ト絶縁膜と同一材料の容量誘電膜を形成する第２工程
   と、 前記ベースの中央部上及び前記第３領域上における前記
   層間絶縁膜を除去する第３工程と、 前記層間絶縁膜，ゲート絶縁膜及び容量誘電膜を覆う状
   態で前記半導体基板上にポリシリコン膜を成膜した後、
   当該ポリシリコン膜，層間絶縁膜及びゲート絶縁膜及を
   パターニングすることによって、前記第１領域に前記ベ
   ースに達するエミッタ電極を形成し、前記第２領域にゲ
   ート電極を形成し、前記第３領域の容量誘電膜上に上部
   電極を形成する第４工程と、 前記ゲート電極をマスクに用いて、前記第２領域におけ
   る半導体基板の表面側にソース及びドレインを形成する
   ための不純物を導入する第５工程と、 熱処理によって、前記エミッタ電極から前記ベースの表
   面層に不純物を拡散させて前記バイポーラトランジスタ
   のエミッタを形成すると共に、当該半導体基板中の不純
   物を活性化させる第６工程と、 を行うことを特徴とする半導体装置の製造方法。
6. 【請求項６】 請求項３記載の半導体装置の製造方法に
   おいて、 前記半導体基板はシリコンからなるものであり、 前記第６工程の後、前記エミッタ電極，ゲート電極，上
   部電極，ベース，ソース及びドレインの露出表面層をシ
   リサイド化する第７工程を行うこと、を特徴とする半導
   体装置の製造方法。