JP2000332581A - 低閾値電圧出力付勢回路を使用したデータ記憶回路 - Google Patents

低閾値電圧出力付勢回路を使用したデータ記憶回路

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JP2000332581A JP2000116428A JP2000116428A JP2000332581A JP 2000332581 A JP2000332581 A JP 2000332581A JP 2000116428 A JP2000116428 A JP 2000116428A JP 2000116428 A JP2000116428 A JP 2000116428A JP 2000332581 A JP2000332581 A JP 2000332581A
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Abstract

(57)【要約】 【課題】 技術の現状と比較して漏れ電流を減少しつつ
増加した回路速度を与えるデータ記憶回路（３０）を提
供する。 【解決手段】 データ記憶回路は、データ電圧（Ｄ'）
を受取るデータ入力（１２'）とデータ電圧に応答して
中間電圧を受取る節点（１７'）とを含む。データ記憶
回路は又、節点に結合された少なくとも１個の条件路を
与えかつ節点に中間電圧を結合する出力付勢回路（３
２）を含む。出力付勢回路は、第１閾値電圧を有し、少
なくとも１つの条件路に沿った電導路を与えるように動
作するトランジスタ（３２ｐ）を含む。データ記憶回路
は又、節点の中間電圧に応答して出力電圧を与えるデー
タ出力（１９'）と節点とデータ出力との間に結合され
たデータ保持回路とを含む。データ保持回路（１８'と
２０'）は第１閾値電圧より電位が高い第２閾値電圧を
有する少なくとも１個のトランジスタを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本実施例はデータ記憶回路に
関係し、特に低閾値電圧出力付勢回路を使用したレジス
タやラッチのような回路に向けられる。
【０００２】
【従来の技術】大多数の現代回路応用では、回路応用の
動作速度を改善することが望ましく、この必要性が適用
される一般的な回路応用はレジスタである。レジスタは
ある期間情報を記憶可能である素子と標準的には考えら
れ、レジスタと関連する記憶時間はしばしば１クロック
時間である。さらに背景を説明するため、図１は全体を
１０で指示するレジスタの概略を図示し、以下で最初に
レジスタ１０の部品を説明し、続けてその動作を説明す
る。
【０００３】レジスタ１０はデータＤを受取る入力１２
とクロック信号ＣＬＫを受取る入力１４とを含む。まず
入力１２から始めると、これは第１出力付勢回路１６に
接続され、回路１６は当該技術で通過又は通信ゲートの
ような他の名前によりしばしば呼ばれている。いずれに
せよ、出力付勢回路１６はｐチャネル・トランジスタ１
６ｐとｎチャネル・トランジスタ１６ｎから構成され
る。回路１６の各トランジスタの第１ソース／ドレイン
は入力１２に接続され、これらのトランジスタの各々の
第２ソース／ドレインは、インバータ１８の入力にさら
に接続されている節点１７に接続される。インバータ１
８の出力は帰還インバータ２０の入力に接続され、帰還
インバータ２０の出力はインバータ１８の入力に接続さ
れる。インバータ１８の出力は又、第２出力付勢回路２
２の入力に接続された節点１９にも接続される。第２出
力付勢回路２２はｐチャネル・トランジスタ２２ｐとｎ
チャネル・トランジスタ２２ｎから構成される。第２出
力付勢回路２２の各トランジスタの第１ソース／ドレイ
ンはインバータ１８の出力に接続され、これらのトラン
ジスタの各々の第２ソース／ドレインは、インバータ２
４の入力にさらに接続されている節点２３に接続され
る。インバータ２４の出力は帰還インバータ２６の入力
に接続され、帰還インバータ２６の出力はインバータ２
４の入力に接続される。さらに、インバータ２４の出力
はレジスタ１０のデータ出力Ｑを与える。最後に、入力
１４のクロック信号ＣＬＫを使用して出力付勢回路１６
と２２のトランジスタをクロックする。特に、入力１４
はｐチャネル・トランジスタ１６ｐとｎチャネル・トラ
ンジスタ２２ｎのゲートに、さらにインバータ２８の入
力に直接接続される。インバータ２８の出力からの反転
クロック信号（図１でＣＬＫと図示）はｎチャネル・ト
ランジスタ１６ｎとｐチャネル・トランジスタ２２ｐの
ゲートに接続される。
【０００４】レジスタ１０の動作をここで説明し、図２
のタイミング図を参照して図示するが、ここで図２はそ
の上部にレジスタ１０に印加されるクロック信号ＣＬＫ
を図示する。一般に、ＣＬＫは標準的なアクティブ・モ
ード動作時に５０％デューティサイクルの周期であり、
以下から分かるようにＣＬＫ転移によりデータがレジス
タ１０に渡る。しかしながら、後述する重要な概念の導
入のため、サイクル変化するのではなく一定に留まる、
本例ではこの期間の間低レベルに留まる、時間ｔ8とｔ9
の間の延長時間周期のクロック期間も図示されているこ
とに注意されたい。この期間の間は、以下で認識される
ように、レジスタ１０はインアクティブに留まる。
【０００５】アクティブ・モードの動作時のレジスタ１
０によるデータ転送に戻ると、レジスタ１０の第１段を
介した入力１２からデータＤの通過を以下に説明し、こ
こでこの段は出力付勢回路１６と共にこれに続く２イン
バータ組合せから構成される。このデータ転送をさらに
説明するため、図２の第２行にまず注意を向ける、これ
は入力１２に結合されたデータＤを図示している。簡単
のため、ＣＬＫはｔ0の前にもアクティブではあるが、
ｔ0の前には未知データが入力として図示されている。
ｔ0で、第１データビットＤ１がレジスタ１０に入力さ
れる。さらに、ｔ0では、ＣＬＫは低でｐチャネル・ト
ランジスタ１６ｐのゲートに印可され、一方その反転形
式ＣＬＫがｎチャネル・トランジスタ１６ｎに印加され
ることに注意されたい。結果として、図２でｔ0とｔ1と
の間で表されるいくらかの遅延の後、低クロックとその
補数が出力付勢回路１６の一方又は両方のトランジスタ
を付勢し、これにより図２の第３行により示すようにＤ
１を入力１２から節点１７へ通過させる。用語「付勢
（enabling）」は当該技術で公知であり、ゲート電位が
接続されているトランジスタの電導路（すなわちソース
／ドレイン）に沿って電導させるのにゲート電位が十分
であることを指示している。次いで、節点１７のＤ１が
通過してインバータ１８により反転され、これはレジス
タ１０を通過し続ける時に信号に１インバータ遅延を追
加し、図２の第４行のｔ2で示すように節点１９にＤ１
として現れる。この時点で、それ故、当業者は、データ
Ｄ１が節点１９に有効にラッチされたことを認識し、そ
の状態はインバータ２０の帰還動作によりさらに保持さ
れる。それ故、この点に関して、インバータ１８と２０
の組合せは本文書ではデータ保持回路と呼ばれる。
【０００６】レジスタ１０中のデータ転送を続行する
と、以下がレジスタ１０の第２段中のデータＤの通過を
完了し、ここでこの段は出力付勢回路２２と共にこれに
続く２インバータ組合せから構成される。再び図２を見
ると、時刻ｔ3でＣＬＫは高レベルに上昇し、この転移
と新たなレベルがｎチャネル・トランジスタ２２ｎのゲ
ートに印可され、一方その反転形式、ＣＬＫがｐチャネ
ル・トランジスタ２２ｐのゲートに印加される。結果と
して、ｔ3とｔ4の間の図２に表示したいくらかの遅延後
に、出力付勢回路２２はそのトランジスタの一方又は両
方を介して動作して、図２の第５行に示されるようにＤ
１を節点１９から節点２３へ通過させる。次いで、節点
２３のＤ１はインバータ２４を通過して反転され、この
インバータは信号に１インバータ遅延を追加してレジス
タ１０中の路を完成する、何故なら図２の最終行のｔ5
に示すようにデータＤが出力Ｑに現れるからである。そ
れ故、この時点で、データＤ１は出力Ｑにラッチされ、
その状態はインバータ２６の帰還動作によりさらに保持
され、このデータはこのデータへのアクセスを必要とす
る他の回路等により次いでサンプルされる。
【０００７】そのアクティブ・モードの動作時のレジス
タ１０中のＤ１の通過を説明したが、レジスタ１０の動
作の説明はインアクティブ・モードのより詳細な調査で
完了する。特にｔ6で始まるＣＬＫが低となり、上述し
たようにレジスタ１０中のその他の転移に続いて、ｔ8
からｔ9までCLKが低状態に留まるためレジスタ１０中の
アクティブな転移はない。この期間の間、それ故、レジ
スタ１０の状態は変化しない。しかしながら、以後に説
明する発明の概念の導入により、レジスタ１０を形成す
るいくつかのトランジスタはこの期間の間導通し、一方
他のトランジスタは導通していないことに注意すべきで
ある。最後に、ｔ9で、CLKが再び転移すると、レジスタ
１０はアクティブ・モードに復帰し、図2のD2に示す次
のデータ・ビットが、D1と関連して上述したものと同じ
方法で処理される。
【０００８】
【発明が解決しようとする課題】レジスタ１０とその動
作は長く使用され当該技術で確立しているが、この背景
部分の開始時に、素子の速度が重要な問題であることに
注意すべきであったことを想起されたい。さらに、ここ
でレジスタは、速度が必要なシステムの多数のクリティ
カルパスで重要部品であることにも注意されたい。実際
に、レジスタの分野では、セットアップ時間やホールド
時間のような各種の特性の解析がしばしば行われ、これ
ら２つの特性が組合されて素子のスループット時間を形
成する。これらの特性を与えて、素子のスループット時
間を減少し、すなわち、レジスタの動作速度を改良する
ことが大抵の場合目標となる。従って、本発明者は、レ
ジスタ１０のようなレジスタ又は後述するその他の記憶
回路のデータ・スループット時間を減少することを本望
ましい実施例で尽力し、かつさらに速度改善からそれ自
体存在するトレードオフを最小にする又は避けるよう努
力している。
【０００９】速度強化へのさらなる背景として、素子速
度を増大するため一般的な回路設計にいくつかの技術が
存在することに注意されたい。例えば、トランジスタの
寸法を増加して素子速度の対応した増加を発生できる。
その他の例として、製造現場で現在使用されている１つ
の性能技術は、ある回路期待値を与えたトランジスタの
閾値電圧を目標にすることである。特に、一般的に製造
業者は、一定の閾値電圧のトランジスタを含む、トラン
ジスタを構築する、又はトランジスタ製造プロセスを利
用可能とする。このプロセスを設けると、製造業者は電
力消費に対する速度改良のトレードオフを通常考慮す
る。動作速度を増大するため、回路内の全てのトランジ
スタの閾値電圧を減少させることが公知である。閾値電
圧を減少することにより、これらのトランジスタの駆動
電流は増大し、従ってスループット時間が改善される。
【００１０】上記の方式は回路動作速度を進歩させる技
術の代表であるが、これは各種の制限又は欠点がある。
例えば、トランジスタ寸法を増加すると、面積と電力に
高コストが発生する。その他の例として、回路中の全て
のトランジスタの閾値電圧を減少させることにより、回
路の漏れ電流も増加する。さらに、電源電圧が減少し、
トランジスタの閾値電圧が電源電圧の大部分となると、
全てのトランジスタの閾値電圧を低下させる可能性はさ
らに限定されてくる。またさらに、インアクティブ又は
待機期間がある場合、特にこれらの期間が相対的に長い
場合、漏れ電流は大問題となる。このように、しばしば
製造業者はあるレベルの漏れは受入れ可能な制限である
ことを期待し、この制限の観点から、既知のパラメータ
を調節し、従って回路のトランジスタの各々が、この制
限を越えない指定閾値電圧を共有する。
【００１１】本実施例の発明者は上記の問題を認識し、
以下に技術の現状と比較して漏れ電流を減少しつつ増加
した回路速度を提供する実施例を記載する。
【００１２】
【課題を解決するための手段】望ましい実施例に、デー
タ記憶回路がある。データ記憶回路は、データ電圧を受
取るデータ入力とデータ電圧に応答して中間電圧を受取
る節点とを含む。データ記憶回路は又、節点に結合され
た少なくとも１個の条件路を与えかつ節点に中間電圧を
結合する出力付勢回路を含む。出力付勢回路は、第１閾
値電圧を有し、少なくとも１個の条件路に沿った電導路
を与えるように動作するトランジスタを含む。データ記
憶回路は又、節点の中間電圧に応答して出力電圧を与え
るデータ出力と、節点とデータ出力との間に結合された
データ保持回路とを含む。データ保持回路は第１閾値電
圧より電位が高い第２閾値電圧を有する少なくとも１個
のトランジスタを含む。その他の回路とシステムも開示
され特許請求される。
【００１３】
【発明の実施の形態】従来技術に対して上記背景で図１
と図２を説明した。さらに、以下に説明する図面に表示
される各種の実施例に進む前に、上記の背景から現状の
技術は、トランジスタの閾値電圧を低下させることによ
る回路速度の改良は電流漏れを不必要に増加させるよう
なトレードオフを必要としていることを想起されたい。
逆に、トランジスタ閾値電圧を上昇させることによる電
流漏れの改良は回路速度を不必要に低下させる。しかし
ながら、対照的に、以下の実施例は、上述した従来技術
の構成と比較して電流漏れを対応して増加することなく
回路速度を改善できる。
【００１４】図３は全体を３０で指示する本発明のレジ
スタの第１実施例を図示する。各種の面で、レジスタ３
０は図１のレジスタ１０と比較して同様の部品と接続を
有する。それ故、簡単のため、前記部品の番号を図１か
ら図３へ転写するが、このような各番号にはアポストロ
フィを追加して、図１と関連した同じ番号の使用により
混乱を招くことのないように項目を参照する。読者が図
１に慣れ親しんでいるものと仮定して、レジスタ３０の
転写項目を以下に簡単に説明し、代わりに従来技術と異
なり従来技術に対して改善を生じる項目に力点と詳細を
合わせる。
【００１５】レジスタ３０、特にその第１段に戻ると、
これはデータD'を受取るデータ入力１２'とクロック信
号ＣＬＫ'を受取る入力１４'を含む。入力１２'は第１
出力付勢回路３２に接続され、これは従来技術の回路１
６のように通過又は通信ゲートのような他の名前により
参照しても良い。出力付勢回路３２はｐチャネル・トラ
ンジスタ３２ｐとｎチャネル・トランジスタ３２ｎから
構成される。しかしながら、ここで、出力付勢回路３２
の各々のトランジスタに星印が付けられていることに注
意されたい。この規約は以下で詳細に説明されて本発明
範囲をさらに表示するが、この時点でこれらのトランジ
スタは従来技術のトランジスタ１６ｐと１６ｎに対して
異なっていることを示すものであることを紹介してお
く。回路３２の各トランジスタの第１ソース／ドレイン
は入力１２'に接続され、これらのトランジスタの各々
の第２ソース／ドレインは節点１７'に接続される。
【００１６】レジスタ３０の残りの部品はその第２段を
形成して、同じであり、かつ図１のレジスタ１０と関連
して前述したものと同様に接続される。それ故、簡単に
は、節点１７'は、その出力を帰還インバータ２０'の入
力に接続されたインバータ１８'の入力に接続され、こ
こで帰還インバータ２０'の出力はインバータ１８'の入
力に接続される。インバータ１８'の出力はまた節点１
９'にも接続され、第２出力付勢回路２２'は節点１９'
と節点２３'との間に接続される。出力付勢回路２２'は
ｐチャネル・トランジスタ２２ｐ'とｎチャネル・トラ
ンジスタ２２ｎ'から構成され、ここで前記各トランジ
スタの第１ソース／ドレインは節点１９'に接続され、
前記各トランジスタの第２ソース／ドレインは節点２
３'に接続される。節点２３'はさらにインバータ２４'
の入力に接続され、このインバータは、出力をインバー
タ２４'の入力に接続されている帰還インバータ２６'の
入力にその出力を接続されている。さらに、インバータ
２４'の出力はレジスタ１０のデータ出力Ｑ'を与える。
最後に、入力１４'のクロック信号ＣＬＫ'を使用して出
力付勢回路３２と２２'のトランジスタをクロックす
る。特に、入力１４'はｐチャネル・トランジスタ３２
ｐとｎチャネル・トランジスタ２２ｎ'のゲート、及び
さらにインバータ２８'の入力に直接接続される。イン
バータ２８'の出力からの反転クロック信号（ＣＬＫ'と
して図１に図示）はｎチャネル・トランジスタ３２ｎと
ｐチャネル・トランジスタ２２ｐ'のゲートに接続され
る。
【００１７】レジスタ３０と従来技術レジスタ１０との
間の重要な差に戻ると、ｐチャネル・トランジスタ３２
ｐとｎチャネル・トランジスタ３２ｎに星印が図示され
ていることを想起されたい。望ましい実施例では、これ
らの星印指定のトランジスタの閾値電圧（「ＶT」）
は、出力付勢回路２２'のｐチャネル・トランジスタ２
２ｐ'とｎチャネル・トランジスタ２２ｎ'に対するよう
な、レジスタ３０中のその他のトランジスタより低い。
この方法の星印の使用、すなわち、低閾値電圧トランジ
スタの指定は、図面の残りの部分でも同様に続行される
ことに注意されたい。高閾値電圧トランジスタに対する
低閾値電圧トランジスタの使用の重要性を詳細化する前
に、これらの用語は他方のトランジスタの閾値電圧に対
する一方のトランジスタの閾値電圧の相対値を指定する
ために使用され、これらの用語をある特定の絶対値に必
ずしも限定するものではないことに注意されたい。特
に、トランジスタの閾値電圧は、トランジスタが少量の
電流を電導している場合のゲート対ソース電圧を決定す
るためにその電流・電圧特性を測定することにより決定
されることが当該技術において公知である。閾値電圧の
相対特性を示すために、以下を考える。第１閾値電圧の
第１トランジスタに対して、特定のドレイン対ソース電
圧（そのゲートをそのドレインに接続して）で第１量の
駆動電流を与える。第１トランジスタのそれより低い第
２閾値電圧の第２トランジスタに対しては、第２トラン
ジスタは一定のドレイン対ソース電圧（そのゲートをそ
のドレインに接続した）で第２量の駆動電流を与え、こ
の駆動電流は同じドレイン対ソース電圧で第１トランジ
スタにより与えられる駆動電流の第１量より大きい。本
文書の以下では、第１型式のトランジスタはＨＶＴトラ
ンジスタ（すなわち、相対的に高いＶTのトランジス
タ）として参照され、一方第２型式のトランジスタはＬ
ＶＴトランジスタ（すなわち、相対的に低いＶTのトラ
ンジスタ）として参照される。さらに、ＨＶＴトランジ
スタは、全てのトランジスタが同じＶTを共有し、かつ
ＶTが受入れ不能に大きい漏れ電流を避けるのに十分高
くなるように決定されたトランジスタのそのオーダーで
のＶTを有することが望ましいことに注意されたい。
又、ＬＶＴトランジスタはＨＶＴトランジスタとは対照
的に高駆動電流の利点を与えるが、対照的にこれはＨＶ
Ｔトランジスタより大きな漏れ電流を与える点で損害を
生じることにも注意されたい。実際、ＬＶＴトランジス
タによる標準的な漏れは２又は３オーダー以上ＨＶＴト
ランジスタのそれより大きいこともある。
【００１８】ここで図３に戻ると、星印から出力付勢回
路３２はＬＶＴトランジスタであり、一方出力付勢回路
２２のトランジスタはＨＶＴトランジスタ（レジスタ３
０の全ての又は大部分の他のトランジスタのように）で
あることを想起されたい。この区別は、図１のような構
成のトランジスタの各々が同じ高ＶT（すなわち、低ＶT
を使用した場合に存在するであろう受入れ不能に大きい
漏れ電流を避けるため）を有するように構成された、従
来技術に対する明確な対比である。本実施例がＨＶＴ及
びＬＶＴ両トランジスタを使用している上述の区別の利
点に進む前に、本文書で記載する実施例は、異なる閾値
電圧を有する異なるトランジスタを実施するために各種
の方法で構成可能であり、このような方式のいくつかの
例を以下に説明する。
【００１９】与えられた回路にＬＶＴ及びＨＶＴ両トラ
ンジスタを作成する第１の例として、この目標を達成す
る１つの方法は、異なる閾値電圧を有するトランジスタ
の作成を特に可能とする製造プロセスの使用することが
可能である。例えば、現在の技術では、標準的には単一
の半導体区域（例えば、ウェファ）をマスクし、露光域
に第１電導型の露光トランジスタ・チャネルの閾値電圧
を設定する打ち込みを受けさせる。例えば、全ｎチャネ
ル・トランジスタのＶTをこのプロセスを使用すること
によりセットし、次いで全てのｐチャネル・トランジス
タに対して異なるマスク組によりこれを繰返す。従っ
て、２つの打ち込み段階を使用し、ＶTをｎチャネル及
びｐチャネル・トランジスタの両方にセットする。さら
に、両方の電導型に対して、本方法で使用される打ち込
みの深度及び／又は濃度が露光から生じる閾値電圧のレ
ベルに影響を与える。現在の標準では、一般的なトラン
ジスタは500ミリボルトのオーダーのＶTを有する。しか
しながら、この方式を拡張して、少なくとも２つの異な
る組のトランジスタを与えても良く、ここで両方の組は
同じ電導型を有するが、一方の組はＨＶＴトランジスタ
を含み、かつ他方はＬＶＴトランジスタを含む。この拡
張方式を使用し、１つの電導型に対して、第１組のマス
クを使用して適当な位置にＨＶＴトランジスタの組を作
成し、かつ第２組のマスクを使用して異なる位置にＬＶ
Ｔトランジスタの組を作成可能である。このように、特
定のトランジスタ電導型に対して、第１組のマスクを使
用して１打ち込みを発生してＨＶＴトランジスタを作成
する。以後、第２組のマスクを使用して他の打ち込みを
発生してＬＶＴトランジスタを作成する。さらに、第２
のトランジスタ電導型に対して、さらに２組のマスクと
打ち込みを同様に使用する。さらに、ＨＶＴトランジス
タの500ミリボルトＶTと対比して、現在のトランジスタ
技術はＬＶＴトランジスタに対して200ミリボルトのオ
ーダーのＶTを期待できる。さらに、これらの値は当該
技術で公知の各種の考慮に従って変更可能である。
【００２０】与えられた回路にＬＶＴ及びＨＶＴ両トラ
ンジスタを作成する第２の例として、いくつかのトラン
ジスタは絶縁体上シリコン（「ＳＯＩ」）として公知で
あるものを使用して形成される。この技術では、各ＳＯ
Ｉトランジスタは別々のボディ接続を含む。標準的に
は、ボディはある節点に接続されるか、又はフロート可
能であるかのどちらかである。本実施例の発明者はさら
に、この別々に利用可能な接続を使用してさらに本文書
で記載した相対ＶT基準を達成し、かつVDDのレベルがこ
のようなトランジスタのダイオード順方向バイアス電圧
レベル以下に一旦落ちるとこの点に関する別の考慮が将
来に発生することを認識している。約0.8ボルトの標準
的な順方向バイアス電圧より依然として相当高い、現在
のVDDレベルを与えて、ＬＶＴ構成を作成したい場合、
トランジスタ・ボディを分離して、これによりフロート
させることを可能にすることは受入可能である。逆に、
同じＶDDを与えて、ＨＶＴ構成を作成したい場合、トラ
ンジスタ・ボディをｎチャネル・トランジスタのアース
に接地（又はｐチャネル・トランジスタのＶDDに）する
ことも受入可能である。上記に加えて、将来のある時点
でＶDDレベルは0.5ボルト以下、それ故、0.8ボルトの標
準的に期待される順方向バイアス電圧以下に相当降下す
るべきであることに注意されたい。この場合に、ＬＶＴ
構成を作成したい場合、前と同様にトランジスタ・ボデ
ィを分離し、これによりこれをフロートさせることが可
能である。結果として、このトランジスタの閾値電圧は
相対的に低い。対照的に、ＨＶＴ構成を作成したい場
合、ある時間の間そのトランジスタがオフであることが
既知である場合、トランジスタ・ボディをトランジスタ
のゲートに接続してもよい。例えば、ｎチャネル・トラ
ンジスタ２２ｎ'に対して、ＳＯＩトランジスタとして
形成されているものと仮定すると、クロック信号が低の
時の低ゲート電圧もそのトランジスタのボディに接続さ
れる。結果として、そのトランジスタの閾値電圧はＣＬ
Ｋが低の間は相対的に高い。実際、トランジスタ・ボデ
ィをトランジスタを非付勢する電位（例えば、ボディを
ｎチャネル・トランジスタのアースに接続）、又はトラ
ンジスタが付勢されていない間は接地されている異なる
信号に接続することにより、相対的に高いＶTが達成さ
れる。さらにその他の技術も当業者により確認可能であ
り、選択した特定の技術を本明細書で詳細に説明する必
要はない。例えば、あるトランジスタはＬＶＴトランジ
スタであり一方他のトランジスタがＨＶＴトランジスタ
でもよい静的回路で使用される現在の製造技術がある。
これらの技術は、全回路ダイ上の回路の組のような全体
域がＬＶＴトランジスタを使用して構成されて回路の組
の速度を増加するように現在使用されているが、この方
法で構築された区域は、ＨＶＴトランジスタを使用して
構築された回路ダイ上の残りの区域と比較して増大した
電流漏れの量を有していることが認められる。従って、
当業者に利用可能なこの技術を変更し又は他の技術を使
用することにより、本実施例の目的のために、本文書に
記載した実施例により案内される回路構成内のＬＶＴ又
はＨＶＴトランジスタのどちらかの選択により異なるト
ランジスタに対して異なる閾値電圧を意図的に指定する
ことにより特定の回路を構築可能である。
【００２１】混合ＨＶＴ及びＬＶＴトランジスタ回路の
概念を紹介したが、本実施例の発明者は上述した原理を
認識し、データ記憶動作のある種の特性とＨＶＴ及びＬ
ＶＴ両トランジスタを組合せる利点から利益を得る各種
の他に例をみない実施例を作成したことが認められる。
これらの利点は、レジスタ３０の異なる閾値電圧トラン
ジスタの詳細な動作を概観することによりここで了解で
きる。この点に関して、レジスタ３０は一般にレジスタ
１０と同様に動作する。それ故、レジスタ３０の利点を
認識するためには、アクティブ及びインアクティブ・モ
ードの両動作が説明されている、図２の前述の説明に読
者が慣れ親しんでいるものと仮定する。これらのモード
の一般的理解を得た上で、最初にアクティブ・モードの
動作を、次いでインアクティブ・モードの動作を説明す
ることにより、以下の説明はレジスタ３０の混合ＨＶＴ
及びＬＶＴトランジスタの効果を証明する。
【００２２】アクティブ・モードの動作時に、ＣＬＫ'
は低及び高レベル間をサイクルする。低に転移したＣＬ
Ｋ'に応答して、出力付勢回路３２のｐチャネル・トラ
ンジスタ３２ｐとｎチャネル・トランジスタ３２ｎの一
方又は両方が付勢され、入力１２'から節点１７'へデー
タＤ'を通過させる。従って、入力１２'と節点１７'と
の間に条件路が設けられ、ＣＬＫ'が低でかつｐチャネ
ル・トランジスタ３２ｐとｎチャネル・トランジスタ３
２ｎ上の発生するゲート対ソース電位を基に条件が満足
される。さらに、望ましい実施例ではこれらのトランジ
スタはＬＶＴトランジスタであることを想起されたい。
結果として、従来技術の出力付勢回路１６の高閾値電圧
トランジスタと比較して、出力付勢回路３２のトランジ
スタは高速にスイッチする。この点をさらに説明するた
め、図４は従来技術（すなわち、出力付勢回路１６）に
対する出力付勢回路３０との間の応答時間の対比を示す
タイミング図を図示する。さらに、図４は必ずしもスケ
ールを合わせて描かれておらず、これらの回路の速度間
の相対差の表現としてのみの意図であることに注意され
たい。特に、図４の上の行は従来技術のレジスタ１０と
本実施例としてのレジスタ３０両方のクロック信号を図
示している。従って、時刻ｔ0で、クロック信号は高へ
の転移を開始し、時刻ｔ1でクロック信号は低への転移
を開始している。ｔ1に続き特にｔ2で、図４の第２行は
両回路１０と３０のデータ転移、すなわちＤとＤ'の両
方を各々図示している。図解を簡単化するため、１例と
して低から高への転移としてデータ転移は図示されてい
る。しかしながら、図４の下段行は、節点１７'に対す
る節点１７で生じる応答時間の差を表示している。特
に、出力付勢回路３２はＬＶＴトランジスタを使用して
形成されているため、低から高への節点１７'での転移
はｔ3で開始する。対照的に、出力付勢回路１６はＨＶ
Ｔトランジスタを使用して形成されているため、低から
高への節点１７の転移は後の時刻ｔ4で開始する。それ
故、結論として、ｔ3とｔ4との間の差は出力付勢回路３
２の動作の速度増加を表示する。さらに、この時間節約
はレジスタの動作の全体速度を究極的に反映し、従って
出力Ｑ'でも同様に実現される。例えば、出力付勢回路
３２の応答時間は従来技術に対して改良されるため、ク
ロック信号ＣＬＫ'の周波数の増大の可能性があり、レ
ジスタ３０の速度を全体として増加する。それ故、全く
自然に、レジスタ３０を含みそのデータ出力に依存する
大きな回路でもこの時間節約が実現される。追加事項と
して、節点１７'で発生する電圧と応答は、これもイン
バータ１８'により反転されて同等な、しかし反転して
いる、応答と最終電圧を節点１９'に作成するので、中
間の電圧と応答と考えても良い。さらに、ＣＬＫ'が高
に転移した後でさえも節点１９'の状態はインバータ２
０'の帰還動作によりこれも保持される。従って、イン
バータ１８'と２０'の組合せは本文書ではデータ保持回
路と呼ばれる。さらにこの点に関して、以後簡単に説明
するように、当業者は本発明の教示を依然として適用し
つつ節点にデータを保持するデータ保持回路を形成する
ため他の構造を開発できる。最後に、レジスタ３０の第
２段の動作は前述したものと同様であることに注意され
たく、従って、ここではこれ以上詳細に説明しない。も
ちろん、データがレジスタ３０の第２段により迅速に利
用可能であるという点で第１段の改良性能はレジスタ３
０に利点を与える。
【００２３】インアクティブ・モードの動作に戻ると、
出力付勢回路３０でのＬＶＴトランジスタの使用は、デ
ータ路のトランジスタの閾値電圧を減少したことにより
期待されるような大きさの電流漏れの不利をもたらすこ
とはないことがさらに示される。特に、図２はインアク
ティブ・モードの動作を紹介していることを想起された
い。さらに、図２の例に対して、クロック信号ＣＬＫは
低である。同様に、それ故、本発明のレジスタ３０に対
しては、クロック信号ＣＬＫ'はインアクティブ・モー
ドの動作に対しては低であるものと仮定すべきである。
従って、インアクティブ・モードでは、付勢低電位がｐ
チャネル・トランジスタ３２ｐのゲートに印加され、か
つその補数、付勢高電位がｎチャネル・トランジスタ３
２ｎのゲートに印加されることが知られている。このよ
うに、出力付勢回路３０はインアクティブ・モードの間
オン状態にあると考えても良い。当該技術では、しかし
ながら、オン素子に対しては電流漏れは問題ではないこ
とが公知である。結果として、インアクティブ・モード
の動作時には、これらのＬＶＴトランジスタはインアク
ティブ・モード時にはオンであり、従って漏れに影響し
ないため、ＬＶＴトランジスタの選択的使用に係らず、
レジスタ３０は過大な電流漏れを示さない。さらに、図
３は単一のレジスタ３０のみを図示しているが、同じク
ロッキング概念をレジスタの群又は全チップ又はシステ
ムに使用してもよい。言い換えると、インアクティブ・
モードの動作時に付勢信号を受取るように接続された出
力付勢回路を含むことが知られているこれらのレジスタ
素子の各々に対して、この出力付勢回路のトランジスタ
をＬＶＴトランジスタにして、インアクティブ・モード
の動作時に電流漏れを増加することなく素子速度を増加
できる。
【００２４】レジスタ３０のインアクティブ・モードの
動作の先行する説明を得て、別の実施例をここで説明
し、認めるべきである。特に、既知の低クロック信号Ｃ
ＬＫ'はインアクティブ・モードの間オン状態である出
力付勢回路３２を生成することを上記は示している。従
って、本発明範囲内の別の実施例は、インアクティブ・
モードの間ＣＬＫ'が代わりに高であることが知られて
いる場合に生じる。この場合、出力付勢回路２２'がイ
ンアクティブ・モードの間オンであり、一方出力付勢回
路３２はオフであることが知られている。結果として、
この別の実施例に対しては、出力付勢回路２２'のトラ
ンジスタはＬＶＴトランジスタであり、一方出力付勢回
路３２のトランジスタはＨＶＴトランジスタである。従
って、再びインアクティブ・モードの間、この場合ＣＬ
Ｋ'の高値からの付勢電位が出力付勢回路のＬＶＴトラ
ンジスタのゲートに印加されることが分かる。従って、
インアクティブ・モードの動作時にこの別案のレジスタ
は、ＬＶＴトランジスタの選択的使用に係らず過大な電
流漏れは示さず、アクティブ・モードの動作時にこれら
のＬＶＴトランジスタは素子速度を増加する。
【００２５】さらに他の別例として、当業者はデータ保
持回路を形成するため別の構造を開発してもよいと前述
したことを想起されたい。１例として、このような別例
の１つは、インバータ１８'と２０'により示すインバー
タ及び帰還インバータ組合せを含み、さらに帰還インバ
ータ２０'の出力と節点１７'との間に接続されたパスゲ
ートを含む。特に、節点１７'のような節点がインバー
タ１８'と２０'により与えられるような帰還インバータ
組合せを駆動する場合、状態変化を達成するため節点１
７'が実際にインバータ２０'の帰還効果と競合しなけれ
ばならないことが他の回路で観察された。この衝突を避
けるため、節点１７'と帰還インバータ２０'との間にパ
スゲートを含む別の実施例が実装され、節点１７'が第
１出力付勢回路３２により駆動されている間帰還インバ
ータ２０'の効果が実質的に回路から取除かれるようデ
ータの路をゲートするよう制御される。言い換えると、
第１出力付勢回路３２によりデータ値が節点１７'に設
定されている間パスゲートが開放される。以後、設定値
がインバータ１８'への入力を駆動し、それ以降にのみ
パスゲートが閉じられ、従って帰還インバータ２０'が
電道路に有効に配置されてさらに節点１７'のデータを
保持する。さらにこれ以外の別例は当業者に任されてい
る。
【００２６】図５はレジスタ３０のさらなる強化を図示
し、特に、インバータ２８'を詳細に図示している。一
般に、インバータ２８'はインバータを作成する既知の
方式に従って形成され、この点に関して、ｐチャネル・
トランジスタ２８ｐとｎチャネル・トランジスタ２８ｎ
とを含む。特に、ｐチャネル・トランジスタ２８ｐの第
１ソース／ドレインは供給電圧ＶDDに接続され、ｐチャ
ネル・トランジスタ２８ｐの第２ソース／ドレインはｎ
チャネル・トランジスタ２８ｎの第１ソース／ドレイン
に接続される。ｎチャネル・トランジスタ２８ｎの第２
ソース／ドレインは接地される。トランジスタ２８ｐと
２８ｎのゲートは互いに接続されてクロック信号ＣＬ
Ｋ'を受取り、インバータ２８'の出力はトランジスタの
相互接続されたソース／ドレインにより形成される節点
により与えられる。
【００２７】本発明の実施例によると、本文書の星印規
約により指示するように、ｐチャネル・トランジスタ２
８ｐはＬＶＴトランジスタであり、一方ｎチャネル・ト
ランジスタ２８ｎはＨＶＴトランジスタである点で、イ
ンバータ２８'は従来技術と異なる。この選択は、イン
アクティブ・モード時のクロック信号ＣＬＫ'の付勢電
位に関する前述の教示と一致している。特に、インアク
ティブ・モード時にＣＬＫ'がレジスタ３０に対して低
であることが知られている前記の例に戻ると、インバー
タ２８'に印加される時、この信号はそのモード時にｐ
チャネル・トランジスタ２８ｐを付勢する。結果とし
て、ｐチャネル・トランジスタ２８ｐは、インアクティ
ブ・モード時にオン状態であることが知られているレジ
スタ３０中の外のトランジスタであり、従って、図５の
実施例はこのトランジスタをＬＶＴトランジスタとして
実装する。さらに、アクティブ・モードの動作時には、
このＬＶＴ選択は、ｎチャネル・トランジスタ２８ｎの
ようなＨＶＴトランジスタより多くの電流を駆動し、従
ってより速くスイッチする。従って、図５のこの別の変
更を実装することにより再び速度強化がレジスタ３０で
達成される。
【００２８】図６は全体を３４で指定する本発明のラッ
チの他の実施例を図示し、ここでラッチ３４は独立のラ
ッチ素子でもよく、又は同等の第２段に接続された第１
段として使用し、この２段を組合せてレジスタを形成し
てもよい。ラッチ３４の素子と接続を見ると、これはデ
ータＤ''を受取る入力３６とクロック信号ＣＬＫ''を受
け取る入力３８とを含む。入力３６はデータＤ''をｐチ
ャネル・トランジスタ４０ｐのゲートとｎチャネル・ト
ランジスタ４０ｎのゲートに結合するよう接続される。
それ故、この点に関して、レジスタ３０のラッチ段のど
ちらかに対するラッチ３４の１つの相違は、ラッチ３４
のデータはトランジスタのソース／ドレインではなくト
ランジスタのゲートを駆動する点であることに注意され
たい。ラッチ３４の別の接続を見ると、ｐチャネル・ト
ランジスタ４０ｐの第１ソース／ドレインは供給電圧Ｖ
DDを受取るよう接続され、一方ｐチャネル・トランジス
タ４０ｐの第２ソース／ドレインはｐチャネル・トラン
ジスタ４２ｐの第１ソース／ドレインに接続される。ｎ
チャネル・トランジスタ４０ｎの第１ソース／ドレイン
は接地され、一方ｎチャネル・トランジスタ４０ｎの第
２ソース／ドレインはｎチャネル・トランジスタ４２ｎ
の第１ソース／ドレインに接続される。ｐチャネル・ト
ランジスタ４２ｐとｎチャネル・トランジスタ４２ｎの
両方の第２ソース／ドレインは共に節点４４に接続され
る。さらに、入力３８に戻ると、これはｐチャネル・ト
ランジスタ４２ｐのゲートとインバータ４６の入力に直
接接続され、従って相補クロック信号ＣＬＫ''はインバ
ータ４６の出力からｎチャネル・トランジスタ４２ｎの
ゲートに接続される。最後に、節点４４はインバータ４
６の入力に接続される。インバータ４６の出力は帰還イ
ンバータ４８の入力に接続され、帰還インバータ４８の
出力はインバータ４６の入力に接続される。さらに、イ
ンバータ４６の出力はラッチ３４のデータ出力ＬＱを与
える。
【００２９】ラッチ３４の素子と接続をここで説明して
来たが、星印によるｐチャネル・トランジスタ４２ｐと
ｎチャネル・トランジスタ４２ｎのマーク付けが特に注
意を引く。このように、前述の規約と一致して、本実施
例ではこれら２個のトランジスタはＬＶＴトランジスタ
であり、一方ラッチ３４の残りのトランジスタの大部分
又は全てはＨＶＴトランジスタである。この相違から、
以下の動作説明は、ＬＶＴトランジスタのこの選択使用
が再び、ラッチ３４のアクティブ・モード時に電流漏れ
の不利を付与することなく、ラッチ速度を改善すること
を示す。
【００３０】ラッチ３４の動作をここで説明するが、既
出の説明を与えてあるため、別のタイミング図を必要と
することなく容易に理解できる。さらに、ラッチ３４は
前述の実施例の場合と同様にアクティブ・モードとイン
アクティブ・モードの両方で動作するため、それ故これ
らのモードの各々を以下に別々に記載する。
【００３１】ラッチ３４のアクティブ・モードの動作時
には、クロック信号ＣＬＫ''が高と低の間を交番する。
ＣＬＫ''が低の時ｐチャネル・トランジスタ４２ｐとｎ
チャネル・トランジスタ４２ｎの一方又は両方が導通す
る（すなわち、オン状態となる）。さらに、この時点
で、データＤ''がアサートされ、このアサートによりｐ
チャネル・トランジスタ４０ｐ又はｎチャネル・トラン
ジスタ４０ｎの一方が導通する。これにより、クロック
されたトランジスタ４２ｐと４２ｎの状態により一方又
は他方が、Ｄ''に応答してどちらかのトランジスタ４０
ｎ又は４０ｐが導通している所の電位を節点４４に渡
す。例えば、Ｄ''が高である場合、ｎチャネル・トラン
ジスタ４０ｎが導通し接地電位がｎチャネル・トランジ
スタ４２ｎにより節点４４へ渡される。又は、Ｄ''が低
である場合、ｐチャネル・トランジスタ４０ｐが導通
し、供給電位がｐチャネル・トランジスタ４２ｐにより
節点４４へ渡される。いずれの場合でも、それ故、クロ
ックされたトランジスタ４２ｐと４２ｎの組合せは出力
付勢回路と考えられる。言い換えると、ここでは２つの
条件路が与えられ、一方はｐチャネル・トランジスタ４
０ｐを通して与えられる電圧を節点４４へ渡すことが可
能で、他方はｎチャネル・トランジスタ４０を通して与
えられる電圧を節点４４へ渡すことが可能であり、この
条件はＣＬＫ''が低の時かつこれらの路中のトランジス
タ上の生成したゲート対ソース電位を基にして満足され
る。さらに、これらの２個のトランジスタはＬＶＴトラ
ンジスタであるため、これらはＨＶＴトランジスタと比
較して高速にスイッチする。従って、ラッチ３４の速度
は、従来技術の場合のように全てＨＶＴトランジスタか
ら構成された場合にそうであるものに対して改良され
る。最後に、一旦出力付勢回路が電位を節点４４へ渡す
と、これは反転されラッチ出力ＬＱに与えられるため、
この電圧は再び本明細書では中間電圧として参照され
る。さらに、節点４４の状態と出力ＬＱも、インバータ
４６と組合されてデータ保持回路を提供するインバータ
４８の帰還動作により保持される。従って、この状態は
ＣＬＫ''が高に転移したアクティブ・モード時も以後保
存される。
【００３２】ラッチ３４のインアクティブ・モードの動
作時には、前述したレジスタ３０の場合のように、クロ
ック信号ＣＬＫ''は低である。従って、インアクティブ
・モード時にはラッチ３４の動作は、ＣＬＫ''が低の時
の場合のアクティブ・モードの先行する説明に記載した
ものと同等である。従って、インアクティブ・モード時
には、ｐチャネル・トランジスタ４２ｐとｎチャネル・
トランジスタ４２ｎの一方又は両方が導通する。結果と
して、ＬＶＴトランジスタがこの時間の間導通すること
が知られているが、オン素子に対しては電流漏れは問題
ではないことを再度想起されたい。結果として、インア
クティブ・モードの動作時には、ラッチ３４はＬＶＴト
ランジスタの選択使用によってさえも過大な電流漏れは
示さない。
【００３３】図６の説明を締め括ると、上記は別の実施
例を示し、さらに本発明範囲のその他の可能性を示して
いる。例えば、３４のインアクティブ・モードの例は、
クロック信号ＣＬＫ''がインアクティブ・モードの動作
時に低であるものと仮定している。反対に、インアクテ
ィブ・モードでＣＬＫ''が高である場合、出力付勢回路
のトランジスタはオフであり、従って、高い漏れの可能
性のためＬＶＴトランジスタを使用してこれらを形成す
ることは望ましくない。しかしながら、同様な考えによ
り、インアクティブ・モードの間ＣＬＫ''が高であると
意図していることが知られている場合、ＣＬＫ''とｎチ
ャネル・トランジスタ４２ｎとの間の路からインバータ
４６を取除き、代わりにＣＬＫ''とｐチャネル・トラン
ジスタ４２ｐとの間の路に挿入し、これらのトランジス
タを再びＬＶＴトランジスタのままにしておくことも可
能である。この代案では、それ故、アクティブ動作時に
ＬＶＴトランジスタの速度利点を再び使用しつつ、かつ
これらの同じトランジスタがインアクティブ・モード時
にオンに出来る。従って、これらの別の考慮は、レジス
タに使用されるか又は単独で形成されるかどちらかのラ
ッチのその他の例への本発明の教示の適用をさらに示す
ものである。この後者の考えにさらに追加すると、ある
設計方式ではレジスタの代わりに別々のラッチを使用す
ることが一般的な習慣である。この方式では、各ラッチ
は特定のクロック位相に所属する、すなわち、これはク
ロック位相の一方の間オンで（又は「透明」）あり、２
位相システムでは各ラッチは高又は低のクロック状態に
応じてオン又はオフのどちらかである。従って、以上の
発明教示と一致して、インアクティブ・モードの動作に
対応するクロック状態でラッチが確かにオンである時、
そのラッチの出力付勢回路を形成するトランジスタはＬ
ＶＴトランジスタを使用して形成されることが望まし
い。
【００３４】図７は全体を５０で指示する他の本発明レ
ジスタを図示し、１つの例外を除いて図６のラッチ３４
と同じ接続と構造を含む。ラッチ５０のこの例外に関し
ては、インバータ４６の出力を使用するのではなく、ラ
ッチ３４の節点４４の中間電圧を次ぎの段のデータ出力
として使用する。この次ぎの段は第２ラッチ５２として
識別される。特に、ラッチ３４の節点４４はｐチャネル
・トランジスタ５４ｐとｎチャネル・トランジスタ５４
ｎのゲートに接続される。以後に説明する理由のため、
望ましい実施例ではｐチャネル・トランジスタ５４ｐと
ｎチャネル・トランジスタ５４ｎはＬＶＴトランジスタ
であることに注意されたい。これら２個のトランジスタ
のさらなる接続を見ると、ｐチャネル・トランジスタ５
４ｐの第１ソース／ドレインは供給電圧ＶDDを受取るよ
うに接続され、ｐチャネル・トランジスタ５４ｐの第２
ソース／ドレインはｐチャネル・トランジスタ５６ｐの
第１ソース／ドレインに接続される。ｎチャネル・トラ
ンジスタ５４ｎの第１ソース／ドレインは接地され、一
方ｎチャネル・トランジスタ５４ｎの第２ソース／ドレ
インはｎチャネル・トランジスタ５６ｎの第１ソース／
ドレインに接続される。ｐチャネル・トランジスタ５６
ｐとｎチャネル・トランジスタ５６ｎの両方の第２ソー
ス／ドレインは節点５８に接続される。ラッチ５２のク
ロック接続を見ると、ＣＬＫ''はｎチャネル・トランジ
スタ５６ｎのゲートに直接接続され、その補数ＣＬＫ''
はｐチャネル・トランジスタ５６ｐのゲートに接続され
る。ラッチ５２のデータ路に戻ると、節点５８はインバ
ータ６０の入力に接続され、このインバータは、帰還イ
ンバータ６２の出力がインバータ６０の入力に接続され
ている、帰還インバータ６２の入力のその出力を接続さ
れる。加えて、インバータ６０の出力はレジスタ５０の
データ出力Ｑ''を与える。
【００３５】レジスタ５０の動作は、ＣＬＫ''が転移し
ているアクティブ・モード時又はＣＬＫ''が固定の既知
状態である時のインアクティブ・モード時のどちらでも
生じる。これらのモードの各々を以下に記載するが、イ
ンアクティブ・モード時のＣＬＫ''の既知状態は低であ
るものと仮定する。しかしながら、先行する教示を与え
てあり、当業者は容易にラッチ５０を変更して、インア
クティブ・モード時のＣＬＫ''の既知状態が高である場
合の例に適応させ、かつインアクティブ・モードの動作
時に殆ど又は全く漏れの不利がなく、改良された素子速
度の強化を依然として達成可能である。
【００３６】レジスタ５０のアクティブ・モード時に
は、レジスタ５０の第１段は前述したラッチ３４と一般
的に同様に動作し、従って読者は詳細については上記を
参照されたい。この動作を簡単に要約すると、ＣＬＫ''
が低に転移すると、トランジスタ４２ｎと４２ｐは出力
付勢回路として動作して電圧を節点４４へ渡し、ここで
この電圧はデータＤ''の状態に応答する。次いで、ＣＬ
Ｋ''が高に転移すると、節点４４の電圧はインバータ４
６と４８により保存され、従ってデータＤ''に転移があ
った場合でも変化しない。ラッチ５２により表されるレ
ジスタ５０の第２段はＣＬＫ''の転移に応答してラッチ
３４と相補的な方法で動作する。従って、ＣＬＫ''が低
に転移すると、ｐチャネル・トランジスタ５６ｐとｎチ
ャネル・トランジスタ５６ｎから構成される出力付勢回
路はオフとなり、従って電圧の変化は節点５８に渡され
ず、従って、出力Ｑ''の電圧も変化しない。しかしなが
ら、これと同時に、Ｄ''の状態がラッチ３４の節点４４
に影響を与えることと、節点４４の電圧は２個のＬＶＴ
トランジスタ、すなわち、ｐチャネル・トランジスタ５
４ｐとｎチャネル・トランジスタ５４ｎのゲートに接続
されていることを想起されたい。これらのトランジスタ
はＬＶＴトランジスタであるため、これらはこれらがＨ
ＶＴトランジスタである場合より高速にゲート変化に応
答する。次いで、ＣＬＫ''が高に転移すると、ｐチャネ
ル・トランジスタ５６ｐとｎチャネル・トランジスタ５
６ｎから構成される出力付勢回路はオンとなり、結果と
して、ｐチャネル・トランジスタ５４ｐ又はｎチャネル
・トランジスタ５４ｎのどちらか一方により渡される電
圧は中間電圧として節点５８に出力され、次いで反転さ
れてインバータ６０と６２から構成される保持回路によ
り出力Ｑ''に保持される。
【００３７】レジスタ５０のインアクティブ・モードの
動作時には、ＣＬＫ''は低であることを想起されたい。
従って、インアクティブ・モード時には、レジスタ５０
の動作は、ＣＬＫ''が低である時の場合のアクティブ・
モードの先行する説明に記載したものと同等である。従
って、インアクティブ・モード時には、ラッチ３４のＬ
ＶＴトランジスタは導通する（すなわち、出力付勢回路
で）。又、インアクティブ・モード時にはラッチ５２の
２個のＬＶＴトランジスタ、すなわちトランジスタ５４
ｐと５４ｎの一方も導通する。それ故、この後者の段に
関しては、導通ＬＶＴトランジスタは出力付勢回路（こ
れはラッチ５２ではトランジスタ５６ｐと５６ｎ）では
なく、代わりにデータ付勢されたトランジスタであるこ
とに注意されたい。しかしながら、これらはインアクテ
ィブ・モード時に導通することが知られているＬＶＴト
ランジスタを表し、オン素子に対しては電流漏れは再び
問題ではない。さらに、トランジスタ５４ｐと５４ｎの
ソース／ドレインは、ＨＶＴトランジスタ５６ｐと５６
ｎを含むＶDDとアースとの間の直列路に沿っており、こ
れらのＨＶＴトランジスタはインアクティブ・モード時
にはオフである。それ故、ＬＶＴトランジスタの一方が
インアクティブ・モード時にオフであったとしても、オ
フであるＶTトランジスタが直列路に沿った漏れを防止
するよう動作する。結果として、インアクティブ・モー
ドの動作時には、レジスタ５０はＬＶＴトランジスタの
選択使用に係らず過大な電流漏れを示さない。
【００３８】図8は全体を６２で示す本発明のラッチの
他の実施例を図示し、これはラッチ３４のように単独の
ラッチ素子であってもよいし、又はレジスタの段として
使用してもよい。ラッチ６２の素子と接続を見ると、こ
れはデータＤ'''を受取るデータ入力６３を含み、これ
はｐチャネル・トランジスタ６４ｐのゲートとｎチャネ
ル・トランジスタ６４ｎのゲートに接続される。ｐチャ
ネル・トランジスタ６４ｐの第１ソース／ドレインはＶ
DDを受取るように接続され、一方ｐチャネル・トランジ
スタ６４ｐの第２ソース／ドレインはｐチャネル・トラ
ンジスタ６６ｐの第１ソース／ドレインに接続される。
ｎチャネル・トランジスタ６４ｎの第１ソース／ドレイ
ンは接地され、一方ｎチャネル・トランジスタ６４ｎの
第２ソース／ドレインはｎチャネル・トランジスタ６６
ｎの第１ソース／ドレインに接続される。望ましい実施
例では、Ｐチャネル・トランジスタ６６ｐとｎチャネル
・トランジスタ６６ｎは両方ＬＶＴトランジスタであ
り、以下で説明するように、ラッチ６２の出力付勢回路
を形成する。ｐチャネル・トランジスタ６６ｐとｎチャ
ネル・トランジスタ６６ｎの両方の第２ソース／ドレイ
ンは節点６８に接続される。さらに、ｐチャネル・トラ
ンジスタ６６ｐのゲートはクロック信号ＣＬＫ'''を受
取るように接続され、ｎチャネル・トランジスタ６６ｎ
のゲートは相補クロック信号ＣＬＫ'''を受取るように
接続される。節点６８に戻ると、これはインバータ７０
の入力に接続される。インバータ７０の出力は帰還イン
バータ７２の入力に接続され、帰還インバータ７２の出
力はインバータ７０の入力に接続される。最後に、イン
バータ７０の出力はラッチ６２のデータ出力Ｑ'''を与
える。
【００３９】ラッチ６４の動作は、他の実施例の前述し
た説明を得て同業者には容易に認識できる。前述の回路
の場合のように、ラッチ６２はアクティブ・モードとイ
ンアクティブ・モードの両方で動作し、従ってこれらの
モードの各々を以下に別々に説明する。
【００４０】ラッチ６２のアクティブ・モードの動作時
に、クロック信号ＣＬＫ'''は高と低との間を交番す
る。ＣＬＫ'''が低の時、ｐチャネル・トランジスタ６
６ｐとｎチャネル・トランジスタ６６ｎの一方又は両方
が導通する。この時に、データＤ'''がアサートされ
て、ｐチャネル・トランジスタ６４ｐ又はｎチャネル・
トランジスタ６４ｎを導通させ、クロックされたトラン
ジスタ６６ｐと６６ｎの一方のオン状態により、Ｄ'''
に応答してトランジスタ６４ｎ又は６４ｐのどちらか導
通しているものからの中間電圧を節点６７へ通過させ
る。このため、クロックされたトランジスタ６４ｐと６
４ｎの組合せは、用語を以前に如何に使用するかを説明
したが、これと一致して出力付勢回路を形成する。さら
に、これら２個のトランジスタはＬＶＴトランジスタで
あるため、これはＨＶＴトランジスタと比較して高速に
スイッチし、これによりＨＶＴトランジスタのみにより
構成された従来技術の素子に対してラッチ６２の速度を
改良する。最後に、一旦出力付勢回路が中間電圧を節点
６８に出力すると、これは反転されてラッチ出力Ｑ'''
に与えられ、節点６８の状態はインバータ７０と７２か
ら構成されるデータ保持回路の動作により保持される。
従って、ＣＬＫ'''が高に転移した時のアクティブ・モ
ード時にこの状態は保存される。
【００４１】インアクティブ・モードの動作時には、１
例として再びクロック信号ＣＬＫ'''は低であるものと
仮定する。従って、ラッチ６２のインアクティブ・モー
ドは、ＣＬＫ'''が低の時の場合のアクティブ・モード
の期間と同様である。従って、インアクティブ・モード
時には、ｐチャネル・トランジスタ６６ｐとｎチャネル
・トランジスタ６６ｎの一方又は両方が導通し、ここで
再びこの時間にＬＶＴトランジスタが導通することが分
かる。しかしながら、オン素子に対しては電流漏れは問
題ではなく、それ故、インアクティブ・モード時のＬＶ
Ｔトランジスタの導通は、ＬＶＴトランジスタの選択使
用に係らず、ラッチ６２に過大な電流漏れを発生しな
い。
【００４２】以上から、上記の実施例は従来技術に対し
て多数の利点を与えることが認められる。例えば、電流
漏れは減少され一方データ転移速度は増加される。さら
に、電流漏れを減少すると必ず速度的に不利になる従来
技術の欠点による重大な問題もない。またさらに、デー
タがトランジスタ・ゲート又はトランジスタ・ソース／
ドレインを駆動するものを含む異なる型式のラッチやレ
ジスタで電流漏れを減少した実施例を図示した。さら
に、本実施例は他の例も記載した別の文章と共に各種の
図面に示すように、広範囲の例にまたがる。実際、当業
者は以上に特に示していないさらに別の実施例に上記を
容易に適用できる。この点に関して、本発明の教示は、
その他の回路がラッチと関係しているより複雑な回路に
適用してもよい。例えば、入出力バッファを本明細書で
示した型式のラッチに接続してもよい。出力バッファリ
ングの例として、別のインバータをデータ保持回路の出
力に接続し、ここでこのインバータの出力はそれ故デー
タを識別するためにサンプルされ、これによりデータに
影響を与えるであろう容量性負荷のような効果からデー
タ保持回路の出力を分離する、又は「バッファする」。
入力バッファリングの例として、別のインバータをラッ
チの入力に接続して、入力信号がアースレベル以下に降
下することをバッファし、これは入力バッファ無しで
は、記憶されたデータ値に誤った影響を与える。ラッチ
に関係する別の回路のさらに別の例として、複数入力パ
スゲートを特定の入力節点に設けることも可能である。
特定の例として、異なるソースからのデータを異なる各
々のパスゲートを介して単一のラッチ節点に結合しても
よい。その他の特定の例として、テスト用に（例えばデ
バッグ及び製造テスト）別のパスゲートを介して走査入
力をラッチへの別な入力として接続してもよい。従っ
て、本実施例を詳細に説明して来たが、以下に記載した
特許請求の範囲により定められる発明の範囲から逸脱す
ることなく、上記の説明に各種の置換え、修正又は変更
を加えることが可能である。
【００４３】以上の説明に関して更に以下の項を開示す
る。 （１） データ記憶回路において、データ電圧を受取る
データ入力と、データ電圧に応答して中間電圧を受取る
節点と、節点に結合された少なくとも１つの条件路を与
え、かつ節点に中間電圧を結合する出力付勢回路であっ
て、第１閾値電圧を有しかつ少なくとも１つの条件路に
沿って電導路を与えるように動作するトランジスタを含
む前記出力付勢回路と、節点の中間電圧に応答して出力
電圧を与えるデータ出力と、節点とデータ出力との間に
結合されたデータ保持回路であって、第１閾値電圧より
電位が高い第２閾値電圧を有する少なくとも１個のトラ
ンジスタを含む前記データ保持回路と、を含むデータ記
憶回路。 （２） 第１項記載のデータ記憶回路において、出力付
勢回路は第１閾値電圧を有する第１トランジスタを含む
第１条件路を与え、出力付勢回路は第１閾値電圧を有す
る第２トランジスタを含む第２条件路を与え、第１トラ
ンジスタの第１ソース／ドレインと第２トランジスタの
第１ソース／ドレインはデータ入力に接続され、第１ト
ランジスタの第２ソース／ドレインと第２トランジスタ
の第２ソース／ドレインは節点に接続された、データ記
憶回路。 （３） 第１項又は第２項記載のデータ記憶回路におい
て、クロック信号を受取る入力をさらに含み、第１トラ
ンジスタと第２トランジスタの各々は所定状態にあるク
ロック信号に応答して電道路を与える、データ記憶回
路。
【００４４】（４） 第３項記載のデータ記憶回路にお
いて、所定状態は第１の所定状態を含み、アクティブ・
モードではクロック信号は第１所定状態と第１所定状態
とは異なる第２所定状態との間を転移する、データ記憶
回路。 （５） 第４項記載のデータ記憶回路において、第１ト
ランジスタと第２トランジスタは、第１所定状態にある
クロック信号にのみ応答して電導路を与えるように各々
動作するデータ記憶回路。 （６）第５項記載のデータ記憶回路において、インアク
ティブ・モードではクロック信号は第１所定状態に留ま
り、これにより出力付勢回路に少なくとも１つの条件路
に沿った電道路を与えさせるデータ記憶回路。 （７）第６項記載のデータ記憶回路において、第１トラ
ンジスタはクロック信号を受取るように結合され、第２
トランジスタはクロック・インバータからクロック信号
の補数を受取るように結合され、クロック・インバータ
は、第１ソース／ドレインを第１電圧電位に結合し、第
２ソース／ドレインをクロック信号の補数を与える節点
に結合したｐチャネル・トランジスタであって、第１閾
値電圧を有する前記ｐチャネル・トランジスタと、第１
ソース／ドレインを第１電圧電位と異なる第２電圧電位
に結合し、第２ソース／ドレインをクロック信号の補数
を与える節点に結合したｎチャネル・トランジスタであ
って、第２閾値電圧を有する前記ｎチャネル・トランジ
スタと、を含むデータ記憶回路。
【００４５】（８）第１項記載のデータ記憶回路におい
て、データ入力は第１データ入力を含み、節点は第１節
点を含み、中間電圧は第１中間電圧を含み、出力付勢回
路は第１出力付勢回路を含み、データ出力は第１データ
出力を含み、データ保持回路は第１データ保持回路を含
み、出力電圧は第１出力電圧を含み、データ記憶回路は
さらに、第１出力電圧を受取る第２データ入力と、出力
電圧に応答して第２中間電圧を受取る第２節点と、第２
節点に結合された少なくとも１つの条件路を与え、かつ
第２中間電圧を第２節点に結合する第２出力付勢回路で
あって、第２出力付勢回路の少なくとも１つの条件路に
沿って電道路を与えるように動作するトランジスタを含
む前記第２出力付勢回路と、第２節点の第２中間電圧に
応答して第２出力電圧を与える第２データ出力と、第２
節点と第２データ出力との間に結合された第２データ保
持回路と、を含むデータ記憶回路。 （９）第８項記載のデータ記憶回路において、第２出力
付勢回路は、第１トランジスタを含む第１条件路と、第
２トランジスタを含む第２条件路と、を含み、第２出力
付勢回路の第１トランジスタの第１ソース／ドレインと
第２出力付勢回路の第２トランジスタの第１ソース／ド
レインは第２データ入力に接続され、第２出力付勢回路
の第１トランジスタの第２ソース／ドレインと第２出力
付勢回路の第２トランジスタの第２ソース／ドレインは
第２節点に接続された、データ記憶回路。
【００４６】（１０）第１項記載のデータ記憶回路にお
いて、第１閾値電圧を有するトランジスタは第１トラン
ジスタを含み、出力付勢回路は節点に結合された第１条
件路と節点に結合された第２条件路とを与え、第１条件
路は第１トランジスタを含み、第１トランジスタは節点
に接続された第１ソース／ドレインを有し、第２条件路
は、第１閾値電圧を有し、節点に接続された第１ソース
／ドレインを有する第２トランジスタを含み、第１トラ
ンジスタの第２ソース／ドレインは第３トランジスタの
第１ソース／ドレインに接続され、第３トランジスタは
第１電圧電位に接続された第２ソース／ドレインを有
し、第２トランジスタの第２ソース／ドレインは第４ト
ランジスタの第１ソース／ドレインに接続され、第４ト
ランジスタは第１電圧電位とは異なる第２電圧電位に接
続された第２ソース／ドレインを有する、データ記憶回
路。 （１１） データ記憶回路（３０）である。データ記憶
回路は、データ電圧（Ｄ'）を受取るデータ入力（１
２'）とデータ電圧に応答して中間電圧を受取る節点
（１７'）とを含む。データ記憶回路は又、節点に結合
された少なくとも１つの条件路を与え、かつ節点に中間
電圧を結合する出力付勢回路（３２）を含む。出力付勢
回路は、第１閾値電圧を有し、少なくとも１つの条件路
に沿った電導路を与えるように動作するトランジスタ
（３２ｐ）を含む。データ記憶回路は又、節点の中間電
圧に応答して出力電圧を与えるデータ出力（１９'）
と、節点とデータ出力との間に結合されたデータ保持回
路とを含む。データ保持回路（１８'と２０'）は第１閾
値電圧より電位が高い第２閾値電圧を有する少なくとも
１個のトランジスタを含む。
【図面の簡単な説明】
【図１】従来技術のレジスタの概略図。
【図２】図１のレジスタの動作のタイミング図。
【図３】本発明レジスタの第１実施例の概略図。
【図４】図１のレジスタのスループット時間に対する図
３のレジスタの改良されたスループット時間を対比する
タイミング図。
【図５】図３のレジスタでクロック信号を反転するため
に使用されるインバータの概略図。
【図６】入力データがソース／ドレインではなくトラン
ジスタ・ゲートを駆動する本発明ラッチの実施例の概略
図。
【図７】図６のラッチ概略を使用した本発明レジスタの
他の実施例の概略図。
【図８】本発明レジスタの他の実施例の概略図。
【符号の説明】
１２' データ入力 １７' 節点 １９' データ出力 １８'、２０' データ保持回路 ３０ データ記憶回路 ３２ 出力付勢回路 ３２ｐ' トランジスタ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 データ記憶回路において、 データ電圧を受取るデータ入力と、 データ電圧に応答して中間電圧を受取る節点と、 節点に結合された少なくとも１つの条件路を与え、かつ
    節点に中間電圧を結合する出力付勢回路であって、第１
    閾値電圧を有しかつ少なくとも１つの条件路に沿って電
    導路を与えるように動作するトランジスタを含む前記出
    力付勢回路と、 節点の中間電圧に応答して出力電圧を与えるデータ出力
    と、 節点とデータ出力との間に結合されたデータ保持回路で
    あって、第１閾値電圧より電位が高い第２閾値電圧を有
    する少なくとも１個のトランジスタを含む前記データ保
    持回路と、を含むデータ記憶回路。
JP2000116428A 1999-04-19 2000-04-18 低閾値電圧出力付勢回路を使用したデータ記憶回路 Pending JP2000332581A (ja)

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