JP2000339954A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
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- Engineering & Computer Science (AREA)
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- Dram (AREA)
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Abstract
(57)【要約】
【課題】メモリ容量を大幅に増加しても、ＳＲＡＭのみ
を使用してメモリ容量を大幅に増加する場合に招くコス
トの大幅な上昇を避けることができ、また、ＤＲＡＭの
みを使用する場合に招く消費電力の大幅な増加を避ける
ことができ、これを、たとえば、携帯電話に使用する場
合には、コストの大幅な上昇を招くことなく、携帯電話
とインターネットとの連携を可能とする。 【解決手段】同一チップにＳＲＡＭバンク２−０とＤＲ
ＡＭバンク２−１〜２−３とを混載する。
を使用してメモリ容量を大幅に増加する場合に招くコス
トの大幅な上昇を避けることができ、また、ＤＲＡＭの
みを使用する場合に招く消費電力の大幅な増加を避ける
ことができ、これを、たとえば、携帯電話に使用する場
合には、コストの大幅な上昇を招くことなく、携帯電話
とインターネットとの連携を可能とする。 【解決手段】同一チップにＳＲＡＭバンク２−０とＤＲ
ＡＭバンク２−１〜２−３とを混載する。
Description
【０００１】
【発明の属する技術分野】本発明は、同一チップにＳＲ
ＡＭ（Ｓtatic Ｒandom Ａccess Ｍemory）とＤＲＡＭ
（Ｄynamic Ｒandom Ａccess Ｍemory ）とを混載した
半導体記憶装置に関する。
ＡＭ（Ｓtatic Ｒandom Ａccess Ｍemory）とＤＲＡＭ
（Ｄynamic Ｒandom Ａccess Ｍemory ）とを混載した
半導体記憶装置に関する。
【０００２】
【従来の技術】従来、例えば、携帯電話には、半導体記
憶装置として、ＳＲＡＭが搭載されていた。
憶装置として、ＳＲＡＭが搭載されていた。
【０００３】
【発明が解決しようとする課題】近年、携帯電話とイン
ターネットとの連携を図るため、携帯電話にもＤＲＡＭ
等の大容量のメモリが必要となりつつある。
ターネットとの連携を図るため、携帯電話にもＤＲＡＭ
等の大容量のメモリが必要となりつつある。
【０００４】しかし、ＤＲＡＭは、データ保持のため
に、定期的なリフレッシュ動作が必要であり、電力を常
に消費するため、ＳＲＡＭの代わりに、ＤＲＡＭを携帯
電話に搭載すると、携帯電話の待ち受け時間における消
費電力が増大し、待ち受け時間が短くなってしまうとい
う問題点があった。
に、定期的なリフレッシュ動作が必要であり、電力を常
に消費するため、ＳＲＡＭの代わりに、ＤＲＡＭを携帯
電話に搭載すると、携帯電話の待ち受け時間における消
費電力が増大し、待ち受け時間が短くなってしまうとい
う問題点があった。
【０００５】これに対して、ＳＲＡＭは、データ保持の
ために、電力を殆ど消費しないが、集積度がＤＲＡＭに
比べて低く、必要なメモリ容量のＳＲＡＭを搭載する
と、コストが大幅に上昇してしまうという問題点があっ
た。
ために、電力を殆ど消費しないが、集積度がＤＲＡＭに
比べて低く、必要なメモリ容量のＳＲＡＭを搭載する
と、コストが大幅に上昇してしまうという問題点があっ
た。
【０００６】本発明は、かかる点に鑑み、メモリ容量を
大幅に増加しても、ＳＲＡＭのみを使用してメモリ容量
を大幅に増加する場合に招くコストの大幅な上昇を避け
ることができ、また、ＤＲＡＭのみを使用する場合に招
く消費電力の大幅な増加を避けることができ、これを、
たとえば、携帯電話に使用する場合には、コストの大幅
な上昇を招くことなく、携帯電話とインターネットとの
連携を可能とする半導体記憶装置を提供することを目的
とする。
大幅に増加しても、ＳＲＡＭのみを使用してメモリ容量
を大幅に増加する場合に招くコストの大幅な上昇を避け
ることができ、また、ＤＲＡＭのみを使用する場合に招
く消費電力の大幅な増加を避けることができ、これを、
たとえば、携帯電話に使用する場合には、コストの大幅
な上昇を招くことなく、携帯電話とインターネットとの
連携を可能とする半導体記憶装置を提供することを目的
とする。
【０００７】
【課題を解決するための手段】本発明中、第１の発明の
半導体記憶装置は、同一チップにＳＲＡＭとＤＲＡＭと
を混載し、かつ、ＳＲＡＭとＤＲＡＭとに異なるアドレ
スを割り付けているというものである。
半導体記憶装置は、同一チップにＳＲＡＭとＤＲＡＭと
を混載し、かつ、ＳＲＡＭとＤＲＡＭとに異なるアドレ
スを割り付けているというものである。
【０００８】第１の発明によれば、同一チップにＳＲＡ
ＭとＤＲＡＭとを混載するとしているので、メモリ容量
を大幅に増加しても、ＳＲＡＭのみを使用してメモリ容
量を大幅に増加する場合に招くコストの大幅な上昇を避
けることができ、また、ＤＲＡＭのみを使用する場合に
招く消費電力の大幅な増加を避けることができる。
ＭとＤＲＡＭとを混載するとしているので、メモリ容量
を大幅に増加しても、ＳＲＡＭのみを使用してメモリ容
量を大幅に増加する場合に招くコストの大幅な上昇を避
けることができ、また、ＤＲＡＭのみを使用する場合に
招く消費電力の大幅な増加を避けることができる。
【０００９】なお、携帯電話においては、通話中に発生
するデータの大部分は通話後に保持する必要がない。そ
こで、第１の発明を携帯電話に搭載する場合には、通話
後にも保持する必要のある一部のデータはＳＲＡＭに記
憶させ、それ以外のデータはＤＲＡＭに記憶させるよう
に制御することが好適である。
するデータの大部分は通話後に保持する必要がない。そ
こで、第１の発明を携帯電話に搭載する場合には、通話
後にも保持する必要のある一部のデータはＳＲＡＭに記
憶させ、それ以外のデータはＤＲＡＭに記憶させるよう
に制御することが好適である。
【００１０】本発明中、第２の発明の半導体記憶装置
は、同一チップにＳＲＡＭとＤＲＡＭとを混載し、か
つ、ＤＲＡＭに対する電源電圧の供給を外部から制御す
ることができるように構成されているというものであ
る。
は、同一チップにＳＲＡＭとＤＲＡＭとを混載し、か
つ、ＤＲＡＭに対する電源電圧の供給を外部から制御す
ることができるように構成されているというものであ
る。
【００１１】第２の発明によれば、同一チップにＳＲＡ
ＭとＤＲＡＭとを混載するとしているので、メモリ容量
を大幅に増加しても、ＳＲＡＭのみを使用してメモリ容
量を大幅に増加する場合に招くコストの大幅な上昇を避
けることができ、また、ＤＲＡＭのみを使用する場合に
招く消費電力の大幅な増加を避けることができる。
ＭとＤＲＡＭとを混載するとしているので、メモリ容量
を大幅に増加しても、ＳＲＡＭのみを使用してメモリ容
量を大幅に増加する場合に招くコストの大幅な上昇を避
けることができ、また、ＤＲＡＭのみを使用する場合に
招く消費電力の大幅な増加を避けることができる。
【００１２】また、ＤＲＡＭに対する電源電圧の供給を
外部から制御することができるように構成されているの
で、ＤＲＡＭを使用しない場合には、ＤＲＡＭに対する
電源電圧の供給を停止することにより、無駄な電力消費
を避けることができる。
外部から制御することができるように構成されているの
で、ＤＲＡＭを使用しない場合には、ＤＲＡＭに対する
電源電圧の供給を停止することにより、無駄な電力消費
を避けることができる。
【００１３】本発明中、第３の発明の半導体記憶装置
は、同一チップにＳＲＡＭとＤＲＡＭとを混載し、か
つ、外部からの制御信号に従いＤＲＡＭの内部電源回路
の発生電圧を制御する制御回路を備えているというもの
である。
は、同一チップにＳＲＡＭとＤＲＡＭとを混載し、か
つ、外部からの制御信号に従いＤＲＡＭの内部電源回路
の発生電圧を制御する制御回路を備えているというもの
である。
【００１４】第３の発明によれば、同一チップにＳＲＡ
ＭとＤＲＡＭとを混載するとしているので、メモリ容量
を大幅に増加しても、ＳＲＡＭのみを使用してメモリ容
量を大幅に増加する場合に招くコストの大幅な上昇を避
けることができ、また、ＤＲＡＭのみを使用する場合に
招く消費電力の大幅な増加を避けることができる。
ＭとＤＲＡＭとを混載するとしているので、メモリ容量
を大幅に増加しても、ＳＲＡＭのみを使用してメモリ容
量を大幅に増加する場合に招くコストの大幅な上昇を避
けることができ、また、ＤＲＡＭのみを使用する場合に
招く消費電力の大幅な増加を避けることができる。
【００１５】また、外部からの制御信号に従いＤＲＡＭ
の内部電源回路の発生電圧を制御する制御回路を備えて
いるので、ＤＲＡＭを使用しない場合には、内部電源回
路の発生電圧を電力消費を抑えることができる電圧にす
ることにより、無駄な電力消費を避けることができる。
の内部電源回路の発生電圧を制御する制御回路を備えて
いるので、ＤＲＡＭを使用しない場合には、内部電源回
路の発生電圧を電力消費を抑えることができる電圧にす
ることにより、無駄な電力消費を避けることができる。
【００１６】本発明中、第４の発明の半導体記憶装置
は、同一チップにＤＲＡＭとＳＲＡＭとを混載し、か
つ、ＤＲＡＭに対するアクセスとＳＲＡＭに対するアク
セスとをコマンド信号により識別するように構成されて
いるというものである。
は、同一チップにＤＲＡＭとＳＲＡＭとを混載し、か
つ、ＤＲＡＭに対するアクセスとＳＲＡＭに対するアク
セスとをコマンド信号により識別するように構成されて
いるというものである。
【００１７】第４の発明によれば、同一チップにＳＲＡ
ＭとＤＲＡＭとを混載するとしているので、メモリ容量
を大幅に増加しても、ＳＲＡＭのみを使用してメモリ容
量を大幅に増加する場合に招くコストの大幅な上昇を避
けることができ、また、ＤＲＡＭのみを使用する場合に
招く消費電力の大幅な増加を避けることができる。
ＭとＤＲＡＭとを混載するとしているので、メモリ容量
を大幅に増加しても、ＳＲＡＭのみを使用してメモリ容
量を大幅に増加する場合に招くコストの大幅な上昇を避
けることができ、また、ＤＲＡＭのみを使用する場合に
招く消費電力の大幅な増加を避けることができる。
【００１８】本発明中、第５の発明の半導体記憶装置
は、同一チップにＳＲＡＭとＤＲＡＭとを混載し、か
つ、ＤＲＡＭのリフレッシュ中におけるＳＲＡＭに対す
るアクセスを可能にする手段を備えているというもので
ある。
は、同一チップにＳＲＡＭとＤＲＡＭとを混載し、か
つ、ＤＲＡＭのリフレッシュ中におけるＳＲＡＭに対す
るアクセスを可能にする手段を備えているというもので
ある。
【００１９】第５の発明によれば、同一チップにＳＲＡ
ＭとＤＲＡＭとを混載するとしているので、メモリ容量
を大幅に増加しても、ＳＲＡＭのみを使用してメモリ容
量を大幅に増加する場合に招くコストの大幅な上昇を避
けることができ、また、ＤＲＡＭのみを使用する場合に
招く消費電力の大幅な増加を避けることができる。
ＭとＤＲＡＭとを混載するとしているので、メモリ容量
を大幅に増加しても、ＳＲＡＭのみを使用してメモリ容
量を大幅に増加する場合に招くコストの大幅な上昇を避
けることができ、また、ＤＲＡＭのみを使用する場合に
招く消費電力の大幅な増加を避けることができる。
【００２０】また、ＤＲＡＭのリフレッシュ中における
ＳＲＡＭに対するアクセスを可能にする手段を備えてい
るので、効率的に動作するシステムを構成することが可
能となる。
ＳＲＡＭに対するアクセスを可能にする手段を備えてい
るので、効率的に動作するシステムを構成することが可
能となる。
【００２１】
【発明の実施の形態】以下、図１〜図１６を参照して、
本発明の第１実施形態〜第１１実施形態について説明す
る。なお、本発明の第１実施形態〜第１１実施形態は、
１チップ構成の半導体記憶装置である。
本発明の第１実施形態〜第１１実施形態について説明す
る。なお、本発明の第１実施形態〜第１１実施形態は、
１チップ構成の半導体記憶装置である。
【００２２】第１実施形態・・図１、図２ 図１は本発明の第１実施形態の概念図である。図１中、
１はコア部、２−０〜２−３はバンクアドレス信号によ
りアクセスすることができるメモリ領域であるバンク
（ＢＡＮＫ）であり、２−０はＳＲＡＭバンク、２−１
〜２−３はＤＲＡＭバンクである。
１はコア部、２−０〜２−３はバンクアドレス信号によ
りアクセスすることができるメモリ領域であるバンク
（ＢＡＮＫ）であり、２−０はＳＲＡＭバンク、２−１
〜２−３はＤＲＡＭバンクである。
【００２３】ＳＲＡＭバンク２−０は、ＳＲＡＭセルア
レイ、ロウデコーダ、センスアンプ及びコラムデコーダ
を備える４個のＳＲＡＭブロックと、これら４個のＳＲ
ＡＭブロックに共通のライトアンプ及びセンスバッファ
を設けて構成されている。
レイ、ロウデコーダ、センスアンプ及びコラムデコーダ
を備える４個のＳＲＡＭブロックと、これら４個のＳＲ
ＡＭブロックに共通のライトアンプ及びセンスバッファ
を設けて構成されている。
【００２４】ＤＲＡＭバンク２−１〜２−３は、ＤＲＡ
Ｍセルアレイ、ロウデコーダ、センスアンプ及びコラム
デコーダを備える４個のＤＲＡＭブロックと、これら４
個のＤＲＡＭブロックに共通のライトアンプ／センスバ
ッファを設けて構成されている。
Ｍセルアレイ、ロウデコーダ、センスアンプ及びコラム
デコーダを備える４個のＤＲＡＭブロックと、これら４
個のＤＲＡＭブロックに共通のライトアンプ／センスバ
ッファを設けて構成されている。
【００２５】そして、アドレスＡ１、Ａ０がバンク２−
０〜２−３に割り当てられており、例えば、ＳＲＡＭバ
ンク２−０のアドレスＡ１、Ａ０は［００］、ＤＲＡＭ
バンク２−１のアドレスＡ１、Ａ０は［０１］、ＤＲＡ
Ｍバンク２−２のアドレスＡ１、Ａ０は［１０］、ＤＲ
ＡＭバンク２−３のアドレスＡ２、Ａ０は［１１］とさ
れている。
０〜２−３に割り当てられており、例えば、ＳＲＡＭバ
ンク２−０のアドレスＡ１、Ａ０は［００］、ＤＲＡＭ
バンク２−１のアドレスＡ１、Ａ０は［０１］、ＤＲＡ
Ｍバンク２−２のアドレスＡ１、Ａ０は［１０］、ＤＲ
ＡＭバンク２−３のアドレスＡ２、Ａ０は［１１］とさ
れている。
【００２６】また、３は外部相補クロックＣＬＫ、／Ｃ
ＬＫ及びクロックイネーブル信号ＣＫＥを取り込むクロ
ックバッファ、４はコマンド信号／ＣＳ、／ＲＡＳ、／
ＣＡＳ、／ＷＥをデコードするコマンドデコーダ、５−
０〜５−３はコマンドデコーダ４から出力される制御信
号をラッチする制御信号ラッチである。
ＬＫ及びクロックイネーブル信号ＣＫＥを取り込むクロ
ックバッファ、４はコマンド信号／ＣＳ、／ＲＡＳ、／
ＣＡＳ、／ＷＥをデコードするコマンドデコーダ、５−
０〜５−３はコマンドデコーダ４から出力される制御信
号をラッチする制御信号ラッチである。
【００２７】また、６はアドレス信号Ａ０〜Ａｎを取り
込んで、保持するアドレスバッファ／レジスタ、７はア
ドレス信号Ａ１、Ａ０をデコードしてバンク２−０〜２
−３の選択を行うデコーダ、８はデータＤＱ０〜ＤＱｎ
の入出力、保持を行うＩ／Ｏデータバッファ／レジス
タ、９はＳＲＡＭバンク２−０及びＤＲＡＭバンク２−
１〜２−３に共通に設けられている共通バスである。
込んで、保持するアドレスバッファ／レジスタ、７はア
ドレス信号Ａ１、Ａ０をデコードしてバンク２−０〜２
−３の選択を行うデコーダ、８はデータＤＱ０〜ＤＱｎ
の入出力、保持を行うＩ／Ｏデータバッファ／レジス
タ、９はＳＲＡＭバンク２−０及びＤＲＡＭバンク２−
１〜２−３に共通に設けられている共通バスである。
【００２８】図２はデコーダ７の機能を説明するための
回路図である。図２中、Ａ００〜Ａ１１はアドレス信号
Ａ１、Ａ０をデコードしてなるデコード信号であり、表
１はデコーダ７の機能表である。
回路図である。図２中、Ａ００〜Ａ１１はアドレス信号
Ａ１、Ａ０をデコードしてなるデコード信号であり、表
１はデコーダ７の機能表である。
【００２９】
【表１】
【００３０】ここに、Ａ００＝“Ｈ”の場合にはＳＲＡ
Ｍバンク２−０が選択され、Ａ０１＝“Ｈ”の場合には
ＤＲＡＭバンク２−１が選択され、Ａ１０＝“Ｈ”の場
合にはＤＲＡＭバンク２−２が選択され、Ａ１１＝
“Ｈ”の場合にはＤＲＡＭバンク２−３が選択される。
Ｍバンク２−０が選択され、Ａ０１＝“Ｈ”の場合には
ＤＲＡＭバンク２−１が選択され、Ａ１０＝“Ｈ”の場
合にはＤＲＡＭバンク２−２が選択され、Ａ１１＝
“Ｈ”の場合にはＤＲＡＭバンク２−３が選択される。
【００３１】したがって、Ａ１＝“Ｌ”、Ａ０＝“Ｌ”
とする場合には、ＳＲＡＭバンク２−０を選択し、Ａ１
＝“Ｌ”、Ａ０＝“Ｈ”とする場合には、ＤＲＡＭバン
ク２−１を選択し、Ａ１＝“Ｈ”、Ａ０＝“Ｌ”とする
場合には、ＤＲＡＭバンク２−２を選択し、Ａ１＝
“Ｈ”、Ａ０＝“Ｈ”とする場合には、ＤＲＡＭバンク
２−３を選択することができる。
とする場合には、ＳＲＡＭバンク２−０を選択し、Ａ１
＝“Ｌ”、Ａ０＝“Ｈ”とする場合には、ＤＲＡＭバン
ク２−１を選択し、Ａ１＝“Ｈ”、Ａ０＝“Ｌ”とする
場合には、ＤＲＡＭバンク２−２を選択し、Ａ１＝
“Ｈ”、Ａ０＝“Ｈ”とする場合には、ＤＲＡＭバンク
２−３を選択することができる。
【００３２】このように、本発明の第１実施形態によれ
ば、同一チップにＳＲＡＭバンク２−０とＤＲＡＭバン
ク２−１〜２−３とを混載するとしているので、メモリ
容量を大幅に増加しても、ＳＲＡＭのみを使用してメモ
リ容量を大幅に増加する場合に招くコストの大幅な上昇
を避けることができ、また、ＤＲＡＭのみを使用する場
合に招く消費電力の大幅な増加を避けることができる。
ば、同一チップにＳＲＡＭバンク２−０とＤＲＡＭバン
ク２−１〜２−３とを混載するとしているので、メモリ
容量を大幅に増加しても、ＳＲＡＭのみを使用してメモ
リ容量を大幅に増加する場合に招くコストの大幅な上昇
を避けることができ、また、ＤＲＡＭのみを使用する場
合に招く消費電力の大幅な増加を避けることができる。
【００３３】第２実施形態・・図３、図４ 図３は本発明の第２実施形態の概念図である。図２中、
１１はコア部であり、１２−０〜１２−３はバンクであ
る。バンク１２−０〜１２−３は、それぞれ、ＳＲＡＭ
ブロック１３−０及びＤＲＡＭブロック１３−１〜１３
−３と、これらＳＲＡＭブロック１３−０及びＤＲＡＭ
ブロック１３−１〜１３−３に共通のライトアンプ／セ
ンスバッファ１４を備えて構成されている。
１１はコア部であり、１２−０〜１２−３はバンクであ
る。バンク１２−０〜１２−３は、それぞれ、ＳＲＡＭ
ブロック１３−０及びＤＲＡＭブロック１３−１〜１３
−３と、これらＳＲＡＭブロック１３−０及びＤＲＡＭ
ブロック１３−１〜１３−３に共通のライトアンプ／セ
ンスバッファ１４を備えて構成されている。
【００３４】ここに、ＳＲＡＭブロック１３−０は、Ｓ
ＲＡＭセルアレイ、ロウデコーダ、センスアンプ及びコ
ラムデコーダを設けて構成され、ＤＲＡＭブロック１３
−１〜１３−３は、ＤＲＡＭセルアレイ、ロウデコー
ダ、センスアンプ及びコラムデコーダを設けて構成され
ている。
ＲＡＭセルアレイ、ロウデコーダ、センスアンプ及びコ
ラムデコーダを設けて構成され、ＤＲＡＭブロック１３
−１〜１３−３は、ＤＲＡＭセルアレイ、ロウデコー
ダ、センスアンプ及びコラムデコーダを設けて構成され
ている。
【００３５】そして、アドレスＡ１、Ａ０がブロック１
３−０〜１３−３に割り当てられており、たとえば、Ｓ
ＲＡＭブロック１３−０のアドレスＡ１、Ａ０は［０
０］、ＤＲＡＭブロック１３−１のアドレスＡ１、Ａ０
は［０１］、ＤＲＡＭブロック１３−２のアドレスＡ
１、Ａ０は［１０］、ＤＲＡＭブロック１３−３のアド
レスＡ１、Ａ０は［１１］とされている。
３−０〜１３−３に割り当てられており、たとえば、Ｓ
ＲＡＭブロック１３−０のアドレスＡ１、Ａ０は［０
０］、ＤＲＡＭブロック１３−１のアドレスＡ１、Ａ０
は［０１］、ＤＲＡＭブロック１３−２のアドレスＡ
１、Ａ０は［１０］、ＤＲＡＭブロック１３−３のアド
レスＡ１、Ａ０は［１１］とされている。
【００３６】また、１５は外部相補クロックＣＬＫ、／
ＣＬＫ及びクロックイネーブル信号ＣＫＥを取り込むク
ロックバッファ、１６はコマンド信号／ＣＳ、／ＲＡ
Ｓ、／ＣＡＳ、／ＷＥをデコードするコマンドデコー
ダ、１７−０〜１７−３はコマンドデコーダ１６から出
力される制御信号をラッチする制御信号ラッチである。
ＣＬＫ及びクロックイネーブル信号ＣＫＥを取り込むク
ロックバッファ、１６はコマンド信号／ＣＳ、／ＲＡ
Ｓ、／ＣＡＳ、／ＷＥをデコードするコマンドデコー
ダ、１７−０〜１７−３はコマンドデコーダ１６から出
力される制御信号をラッチする制御信号ラッチである。
【００３７】また、１８はアドレス信号Ａ０〜Ａｎを取
り込んで保持するアドレスバッファ／レジスタ、１９は
アドレス信号Ａ１、Ａ０をデコードしてブロック１３−
０〜１３−３の選択を行うデコーダ、２０はデータＤＱ
０〜ＤＱｎの入出力、保持を行うＩ／Ｏデータバッファ
／レジスタ、２１はバンク１２−０〜１２−３に共通に
設けられている共通バスである。
り込んで保持するアドレスバッファ／レジスタ、１９は
アドレス信号Ａ１、Ａ０をデコードしてブロック１３−
０〜１３−３の選択を行うデコーダ、２０はデータＤＱ
０〜ＤＱｎの入出力、保持を行うＩ／Ｏデータバッファ
／レジスタ、２１はバンク１２−０〜１２−３に共通に
設けられている共通バスである。
【００３８】図４はデコーダ１９の機能を説明するため
の回路図である。図４中、Ａ００〜Ａ１１はアドレス信
号Ａ１、Ａ０をデコードしてなるデコード信号であり、
表２はデコーダ１９の機能表である。
の回路図である。図４中、Ａ００〜Ａ１１はアドレス信
号Ａ１、Ａ０をデコードしてなるデコード信号であり、
表２はデコーダ１９の機能表である。
【００３９】
【表２】
【００４０】ここに、Ａ００＝“Ｈ”の場合にはＳＲＡ
Ｍブロック１３−０が選択され、Ａ０１＝“Ｈ”の場合
にはＤＲＡＭバンク１３−１が選択され、Ａ１０＝
“Ｈ”の場合にはＤＲＡＭバンク１３−２が選択され、
Ａ１１＝“Ｈ”の場合にはＤＲＡＭバンク１３−３が選
択される。
Ｍブロック１３−０が選択され、Ａ０１＝“Ｈ”の場合
にはＤＲＡＭバンク１３−１が選択され、Ａ１０＝
“Ｈ”の場合にはＤＲＡＭバンク１３−２が選択され、
Ａ１１＝“Ｈ”の場合にはＤＲＡＭバンク１３−３が選
択される。
【００４１】したがって、Ａ１＝“Ｌ”、Ａ０＝“Ｌ”
とする場合には、ＳＲＡＭブロック１３−０を選択し、
Ａ１＝“Ｌ”、Ａ０＝“Ｈ”とする場合には、ＤＲＡＭ
ブロック１３−１を選択し、Ａ１＝“Ｈ”、Ａ０＝
“Ｌ”とする場合には、ＤＲＡＭブロック１３−２を選
択し、Ａ１＝“Ｈ”、Ａ０＝“Ｈ”とする場合には、Ｄ
ＲＡＭブロック１３−３を選択することができる。
とする場合には、ＳＲＡＭブロック１３−０を選択し、
Ａ１＝“Ｌ”、Ａ０＝“Ｈ”とする場合には、ＤＲＡＭ
ブロック１３−１を選択し、Ａ１＝“Ｈ”、Ａ０＝
“Ｌ”とする場合には、ＤＲＡＭブロック１３−２を選
択し、Ａ１＝“Ｈ”、Ａ０＝“Ｈ”とする場合には、Ｄ
ＲＡＭブロック１３−３を選択することができる。
【００４２】このように、本発明の第２実施形態によれ
ば、同一チップの各バンク１２−０〜１２−３にＳＲＡ
Ｍブロック１３−０とＤＲＡＭブロック１３−１〜１３
−３とを混載するとしているので、メモリ容量を大幅に
増加しても、ＳＲＡＭのみを使用してメモリ容量を大幅
に増加する場合に招くコストの大幅な上昇を避けること
ができ、また、ＤＲＡＭのみを使用する場合に招く消費
電力の大幅な増加を避けることができる。
ば、同一チップの各バンク１２−０〜１２−３にＳＲＡ
Ｍブロック１３−０とＤＲＡＭブロック１３−１〜１３
−３とを混載するとしているので、メモリ容量を大幅に
増加しても、ＳＲＡＭのみを使用してメモリ容量を大幅
に増加する場合に招くコストの大幅な上昇を避けること
ができ、また、ＤＲＡＭのみを使用する場合に招く消費
電力の大幅な増加を避けることができる。
【００４３】第３実施形態・・図５ 図５は本発明の第３実施形態の概念図である。本発明の
第３実施形態は、図３に示す本発明の第２実施形態が設
けるコア部１１と回路構成の異なるコア部２３を設け、
その他については、図３に示す本発明の第２実施形態と
同様に構成したものである。
第３実施形態は、図３に示す本発明の第２実施形態が設
けるコア部１１と回路構成の異なるコア部２３を設け、
その他については、図３に示す本発明の第２実施形態と
同様に構成したものである。
【００４４】コア部２３は、図３に示すコア部１１が設
けるバンク１２−０〜１２−３と回路構成の異なるバン
ク２４−０〜２４−３を設け、その他については、図３
に示すコア部１１と同様に構成したものである。
けるバンク１２−０〜１２−３と回路構成の異なるバン
ク２４−０〜２４−３を設け、その他については、図３
に示すコア部１１と同様に構成したものである。
【００４５】バンク２４−０〜２４−３は、それぞれ、
ＳＲＡＭブロック２５−０及びＤＲＡＭブロック２５−
１〜２５−３と、これらＳＲＡＭブロック２５−０及び
ＤＲＡＭブロック２５−１〜２５−３に共通のコラムデ
コーダ２６と、ライトアンプ／センスバッファ１４とを
設けて構成されている。
ＳＲＡＭブロック２５−０及びＤＲＡＭブロック２５−
１〜２５−３と、これらＳＲＡＭブロック２５−０及び
ＤＲＡＭブロック２５−１〜２５−３に共通のコラムデ
コーダ２６と、ライトアンプ／センスバッファ１４とを
設けて構成されている。
【００４６】したがって、本発明の第３実施形態におい
ては、ＳＲＡＭブロック２５−０は、ＳＲＡＭセルアレ
イ、ロウデコーダ及びセンスアンプを設けて構成され、
ＤＲＡＭブロック２５−１〜２５−３は、ＤＲＡＭセル
アレイ、ロウデコーダ及びセンスアンプを設けて構成さ
れている。
ては、ＳＲＡＭブロック２５−０は、ＳＲＡＭセルアレ
イ、ロウデコーダ及びセンスアンプを設けて構成され、
ＤＲＡＭブロック２５−１〜２５−３は、ＤＲＡＭセル
アレイ、ロウデコーダ及びセンスアンプを設けて構成さ
れている。
【００４７】このように、本発明の第３実施形態によれ
ば、同一チップの各バンク２４−０〜２４−３にＳＲＡ
Ｍブロック２５−０とＤＲＡＭブロック２５−１〜２５
−３とを混載するとしているので、メモリ容量を大幅に
増加しても、ＳＲＡＭのみを使用してメモリ容量を大幅
に増加する場合に招くコストの大幅な上昇を避けること
ができ、また、ＤＲＡＭのみを使用する場合に招く消費
電力の大幅な増加を避けることができる。
ば、同一チップの各バンク２４−０〜２４−３にＳＲＡ
Ｍブロック２５−０とＤＲＡＭブロック２５−１〜２５
−３とを混載するとしているので、メモリ容量を大幅に
増加しても、ＳＲＡＭのみを使用してメモリ容量を大幅
に増加する場合に招くコストの大幅な上昇を避けること
ができ、また、ＤＲＡＭのみを使用する場合に招く消費
電力の大幅な増加を避けることができる。
【００４８】第４実施形態・・図６〜図８ 図６は本発明の第４実施形態の概念図である。図６中、
２８−０はＳＲＡＭ、２８−１〜２８−３はＤＲＡＭで
あり、これらＳＲＡＭ２８−０及びＤＲＡＭ２８−１〜
２８−３は、図１に示すＳＲＡＭバンク２−０及びＤＲ
ＡＭバンク２−１〜２−３や、図３に示すＳＲＡＭブロ
ック１３−０及びＳＲＡＭブロック１３−１〜１３−３
や、図５に示すＳＲＡＭブロック２５−０及びＤＲＡＭ
ブロック２５−１〜２５−３に相当する。
２８−０はＳＲＡＭ、２８−１〜２８−３はＤＲＡＭで
あり、これらＳＲＡＭ２８−０及びＤＲＡＭ２８−１〜
２８−３は、図１に示すＳＲＡＭバンク２−０及びＤＲ
ＡＭバンク２−１〜２−３や、図３に示すＳＲＡＭブロ
ック１３−０及びＳＲＡＭブロック１３−１〜１３−３
や、図５に示すＳＲＡＭブロック２５−０及びＤＲＡＭ
ブロック２５−１〜２５−３に相当する。
【００４９】また、Ａ１、Ａ０はＳＲＡＭ２８−０及び
ＤＲＡＭ２８−１〜２８−３をアクセスするためのアド
レス信号、２９はアドレス信号Ａ１、Ａ０をデコードす
るデコーダ、Ａ００〜Ａ１１はデコード信号であり、表
３はデコーダ２９の機能表である。
ＤＲＡＭ２８−１〜２８−３をアクセスするためのアド
レス信号、２９はアドレス信号Ａ１、Ａ０をデコードす
るデコーダ、Ａ００〜Ａ１１はデコード信号であり、表
３はデコーダ２９の機能表である。
【００５０】
【表３】
【００５１】また、３０はＳＲＡＭ２８−０及びＤＲＡ
Ｍ２８−１〜２８−３に割り当てるアドレスを変更可能
に設定するアドレス設定回路、ＳＡ０、ＤＡ１〜ＤＡ３
はそれぞれＳＲＡＭ２８−０、ＤＲＡＭ２８−１〜２８
−３の選択を行うメモリ選択信号、３１はモード設定信
号ＭＳ０〜ＭＳ３によりアドレス設定回路３０を制御す
るモードレジスタである。
Ｍ２８−１〜２８−３に割り当てるアドレスを変更可能
に設定するアドレス設定回路、ＳＡ０、ＤＡ１〜ＤＡ３
はそれぞれＳＲＡＭ２８−０、ＤＲＡＭ２８−１〜２８
−３の選択を行うメモリ選択信号、３１はモード設定信
号ＭＳ０〜ＭＳ３によりアドレス設定回路３０を制御す
るモードレジスタである。
【００５２】図７はアドレス設定回路３０の第１構成例
を示す回路図である。図７中、３３−０はメモリ選択信
号ＳＡ０を生成するＳＡ０生成回路であり、３４、３
５、３６、３７はそれぞれデコード信号Ａ００、Ａ０
１、Ａ１０、Ａ１１の通過を制御するＣＭＯＳ伝送ゲー
ト、３８、３９、４０、４１はそれぞれモード設定信号
ＭＳ０、ＭＳ１、ＭＳ２、ＭＳ３を反転するインバータ
である。
を示す回路図である。図７中、３３−０はメモリ選択信
号ＳＡ０を生成するＳＡ０生成回路であり、３４、３
５、３６、３７はそれぞれデコード信号Ａ００、Ａ０
１、Ａ１０、Ａ１１の通過を制御するＣＭＯＳ伝送ゲー
ト、３８、３９、４０、４１はそれぞれモード設定信号
ＭＳ０、ＭＳ１、ＭＳ２、ＭＳ３を反転するインバータ
である。
【００５３】また、３３−１はメモリ選択信号ＤＡ１を
生成するＤＡ１生成回路であり、４２、４３、４４、４
５はそれぞれデコード信号Ａ００、Ａ０１、Ａ１０、Ａ
１１の通過を制御するＣＭＯＳ伝送ゲート、４６、４
７、４８、４９はそれぞれモード設定信号ＭＳ３、ＭＳ
０、ＭＳ１、ＭＳ２を反転するインバータである。
生成するＤＡ１生成回路であり、４２、４３、４４、４
５はそれぞれデコード信号Ａ００、Ａ０１、Ａ１０、Ａ
１１の通過を制御するＣＭＯＳ伝送ゲート、４６、４
７、４８、４９はそれぞれモード設定信号ＭＳ３、ＭＳ
０、ＭＳ１、ＭＳ２を反転するインバータである。
【００５４】また、３３−２はメモリ選択信号ＤＡ２を
生成するＤＡ２生成回路であり、５０、５１、５２、５
３はそれぞれデコード信号Ａ００、Ａ０１、Ａ１０、Ａ
１１の通過を制御するＣＭＯＳ伝送ゲート、５４、５
５、５６、５７はそれぞれモード設定信号ＭＳ２、ＭＳ
３、ＭＳ０、ＭＳ１を反転するインバータである。
生成するＤＡ２生成回路であり、５０、５１、５２、５
３はそれぞれデコード信号Ａ００、Ａ０１、Ａ１０、Ａ
１１の通過を制御するＣＭＯＳ伝送ゲート、５４、５
５、５６、５７はそれぞれモード設定信号ＭＳ２、ＭＳ
３、ＭＳ０、ＭＳ１を反転するインバータである。
【００５５】また、３３−３はメモリ選択信号ＤＡ３を
生成するＤＡ３生成回路であり、５８、５９、６０、６
１はそれぞれデコード信号Ａ００、Ａ０１、Ａ１０、Ａ
１１の通過を制御するＣＭＯＳ伝送ゲート、６２、６
３、６４、６５はそれぞれモード設定信号ＭＳ１、ＭＳ
２、ＭＳ３、ＭＳ０を反転するインバータである。
生成するＤＡ３生成回路であり、５８、５９、６０、６
１はそれぞれデコード信号Ａ００、Ａ０１、Ａ１０、Ａ
１１の通過を制御するＣＭＯＳ伝送ゲート、６２、６
３、６４、６５はそれぞれモード設定信号ＭＳ１、ＭＳ
２、ＭＳ３、ＭＳ０を反転するインバータである。
【００５６】表４はアドレス設定回路３０を図７に示す
ように構成した場合のアドレス設定回路３０の機能表で
あり、したがって、モード設定信号ＭＳ０〜ＭＳ３と、
アドレス信号Ａ１、Ａ０と、メモリ選択信号ＳＡ０、Ｄ
Ａ１〜ＤＡ３との関係は表５に示すようになる。
ように構成した場合のアドレス設定回路３０の機能表で
あり、したがって、モード設定信号ＭＳ０〜ＭＳ３と、
アドレス信号Ａ１、Ａ０と、メモリ選択信号ＳＡ０、Ｄ
Ａ１〜ＤＡ３との関係は表５に示すようになる。
【００５７】
【表４】
【００５８】
【表５】
【００５９】したがって、アドレス設定回路３０を図７
に示すように構成する場合には、例えば、ＳＲＡＭ２８
−０のアドレスＡ１、Ａ０＝［００］、ＤＲＡＭ２８−
１のアドレスＡ１、Ａ０＝［０１］、ＤＲＡＭ２８−２
のアドレスＡ１、Ａ０＝［１０］、ＤＲＡＭ２８−３の
アドレスＡ１、Ａ０＝［１１］とすることができる。
に示すように構成する場合には、例えば、ＳＲＡＭ２８
−０のアドレスＡ１、Ａ０＝［００］、ＤＲＡＭ２８−
１のアドレスＡ１、Ａ０＝［０１］、ＤＲＡＭ２８−２
のアドレスＡ１、Ａ０＝［１０］、ＤＲＡＭ２８−３の
アドレスＡ１、Ａ０＝［１１］とすることができる。
【００６０】また、例えば、ＳＲＡＭ２８−０のアドレ
スＡ１、Ａ０＝［０１］、ＤＲＡＭ２８−１のアドレス
Ａ１、Ａ０＝［１０］、ＤＲＡＭ２８−２のアドレスＡ
１、Ａ０＝［１１］、ＤＲＡＭ２８−３のアドレスＡ
１、Ａ０＝［００］とすることができる。
スＡ１、Ａ０＝［０１］、ＤＲＡＭ２８−１のアドレス
Ａ１、Ａ０＝［１０］、ＤＲＡＭ２８−２のアドレスＡ
１、Ａ０＝［１１］、ＤＲＡＭ２８−３のアドレスＡ
１、Ａ０＝［００］とすることができる。
【００６１】また、例えば、ＳＲＡＭ２８−０のアドレ
スＡ１、Ａ０＝［１０］、ＤＲＡＭ２８−１のアドレス
Ａ１、Ａ０＝［１１］、ＤＲＡＭ２８−２のアドレスＡ
１、Ａ０＝［００］、ＤＲＡＭ２８−３のアドレスＡ
１、Ａ０＝［０１］とすることができる。
スＡ１、Ａ０＝［１０］、ＤＲＡＭ２８−１のアドレス
Ａ１、Ａ０＝［１１］、ＤＲＡＭ２８−２のアドレスＡ
１、Ａ０＝［００］、ＤＲＡＭ２８−３のアドレスＡ
１、Ａ０＝［０１］とすることができる。
【００６２】また、例えば、ＳＲＡＭ２８−０のアドレ
スＡ１、Ａ０＝［１１］、ＤＲＡＭ２８−１のアドレス
Ａ１、Ａ０＝［００］、ＤＲＡＭ２８−２のアドレスＡ
１、Ａ０＝［０１］、ＤＲＡＭ２８−３のアドレスＡ
１、Ａ０＝［１０］とすることができる。
スＡ１、Ａ０＝［１１］、ＤＲＡＭ２８−１のアドレス
Ａ１、Ａ０＝［００］、ＤＲＡＭ２８−２のアドレスＡ
１、Ａ０＝［０１］、ＤＲＡＭ２８−３のアドレスＡ
１、Ａ０＝［１０］とすることができる。
【００６３】また、図８はアドレス設定回路３０の第２
構成例を示す回路図である。図８中、６７−０はメモリ
選択信号ＳＡ０を生成するＳＡ０生成回路であり、６
８、６９、７０、７１はそれぞれデコード信号Ａ００、
Ａ０１、Ａ１０、Ａ１１の通過を制御するＣＭＯＳ伝送
ゲート、７２、７３、７４、７５はそれぞれモード設定
信号ＭＳ０、ＭＳ１、ＭＳ２、ＭＳ３を反転するインバ
ータである。
構成例を示す回路図である。図８中、６７−０はメモリ
選択信号ＳＡ０を生成するＳＡ０生成回路であり、６
８、６９、７０、７１はそれぞれデコード信号Ａ００、
Ａ０１、Ａ１０、Ａ１１の通過を制御するＣＭＯＳ伝送
ゲート、７２、７３、７４、７５はそれぞれモード設定
信号ＭＳ０、ＭＳ１、ＭＳ２、ＭＳ３を反転するインバ
ータである。
【００６４】また、６７−１はメモリ選択信号ＤＡ１を
生成するＤＡ１生成回路であり、７６、７７はそれぞれ
デコード信号Ａ００、Ａ０１の通過を制御するＣＭＯＳ
伝送ゲート、７８はモード設定信号ＭＳ３を反転するイ
ンバータ、７９はモード設定信号ＭＳ０、ＭＳ１、ＭＳ
２をＮＯＲ処理するＮＯＲ回路、８０はＮＯＲ回路７９
の出力を反転するインバータである。
生成するＤＡ１生成回路であり、７６、７７はそれぞれ
デコード信号Ａ００、Ａ０１の通過を制御するＣＭＯＳ
伝送ゲート、７８はモード設定信号ＭＳ３を反転するイ
ンバータ、７９はモード設定信号ＭＳ０、ＭＳ１、ＭＳ
２をＮＯＲ処理するＮＯＲ回路、８０はＮＯＲ回路７９
の出力を反転するインバータである。
【００６５】また、６７−２はメモリ選択信号ＤＡ２を
生成するＤＡ２生成回路であり、８１、８２はそれぞれ
デコード信号Ａ００、Ａ１０の通過を制御するＣＭＯＳ
伝送ゲート、８３はモード設定信号ＭＳ２を反転するイ
ンバータ、８４はモード設定信号ＭＳ０、ＭＳ１、ＭＳ
３をＮＯＲ処理するＮＯＲ回路、８５はＮＯＲ回路８４
の出力を反転するインバータである。
生成するＤＡ２生成回路であり、８１、８２はそれぞれ
デコード信号Ａ００、Ａ１０の通過を制御するＣＭＯＳ
伝送ゲート、８３はモード設定信号ＭＳ２を反転するイ
ンバータ、８４はモード設定信号ＭＳ０、ＭＳ１、ＭＳ
３をＮＯＲ処理するＮＯＲ回路、８５はＮＯＲ回路８４
の出力を反転するインバータである。
【００６６】また、６７−３はメモリ選択信号ＤＡ３を
生成するＤＡ３生成回路であり、８６、８７はそれぞれ
デコード信号Ａ００、Ａ１１の通過を制御するＣＭＯＳ
伝送ゲート、８８はモード設定信号ＭＳ１を反転するイ
ンバータ、８９はモード設定信号ＭＳ０、ＭＳ２、ＭＳ
３をＮＯＲ処理するＮＯＲ回路、９０はＮＯＲ回路８９
の出力を反転するインバータである。
生成するＤＡ３生成回路であり、８６、８７はそれぞれ
デコード信号Ａ００、Ａ１１の通過を制御するＣＭＯＳ
伝送ゲート、８８はモード設定信号ＭＳ１を反転するイ
ンバータ、８９はモード設定信号ＭＳ０、ＭＳ２、ＭＳ
３をＮＯＲ処理するＮＯＲ回路、９０はＮＯＲ回路８９
の出力を反転するインバータである。
【００６７】表６はアドレス設定回路３０を図８に示す
ように構成した場合のアドレス設定回路３０の機能表で
あり、したがって、モード設定信号ＭＳ０〜ＭＳ３と、
アドレス信号Ａ１、Ａ０と、メモリ選択信号ＳＡ０、Ｄ
Ａ１〜ＤＡ３との関係は表７に示すようになる。
ように構成した場合のアドレス設定回路３０の機能表で
あり、したがって、モード設定信号ＭＳ０〜ＭＳ３と、
アドレス信号Ａ１、Ａ０と、メモリ選択信号ＳＡ０、Ｄ
Ａ１〜ＤＡ３との関係は表７に示すようになる。
【００６８】
【表６】
【００６９】
【表７】
【００７０】したがって、アドレス設定回路３０を図８
に示すように構成する場合には、例えば、ＳＲＡＭ２８
−０のアドレスＡ１、Ａ０＝［００］、ＤＲＡＭ２８−
１のアドレスＡ１、Ａ０＝［０１］、ＤＲＡＭ２８−２
のアドレスＡ１、Ａ０＝［１０］、ＤＲＡＭ２８−３の
アドレスＡ１、Ａ０＝［１１］とすることができる。
に示すように構成する場合には、例えば、ＳＲＡＭ２８
−０のアドレスＡ１、Ａ０＝［００］、ＤＲＡＭ２８−
１のアドレスＡ１、Ａ０＝［０１］、ＤＲＡＭ２８−２
のアドレスＡ１、Ａ０＝［１０］、ＤＲＡＭ２８−３の
アドレスＡ１、Ａ０＝［１１］とすることができる。
【００７１】また、例えば、ＳＲＡＭ２８−０のアドレ
スＡ１、Ａ０＝［０１］、ＤＲＡＭ２８−１のアドレス
Ａ１、Ａ０＝［００］、ＤＲＡＭ２８−２のアドレスＡ
１、Ａ０＝［１０］、ＤＲＡＭ２８−３のアドレスＡ
１、Ａ０＝［１１］とすることができる。
スＡ１、Ａ０＝［０１］、ＤＲＡＭ２８−１のアドレス
Ａ１、Ａ０＝［００］、ＤＲＡＭ２８−２のアドレスＡ
１、Ａ０＝［１０］、ＤＲＡＭ２８−３のアドレスＡ
１、Ａ０＝［１１］とすることができる。
【００７２】また、例えば、ＳＲＡＭ２８−０のアドレ
スＡ１、Ａ０＝［１０］、ＤＲＡＭ２８−１のアドレス
Ａ１、Ａ０＝［０１］、ＤＲＡＭ２８−２のアドレスＡ
１、Ａ０＝［００］、ＤＲＡＭ２８−３のアドレスＡ
１、Ａ０＝［１１］とすることができる。
スＡ１、Ａ０＝［１０］、ＤＲＡＭ２８−１のアドレス
Ａ１、Ａ０＝［０１］、ＤＲＡＭ２８−２のアドレスＡ
１、Ａ０＝［００］、ＤＲＡＭ２８−３のアドレスＡ
１、Ａ０＝［１１］とすることができる。
【００７３】また、例えば、ＳＲＡＭ２８−０のアドレ
スＡ１、Ａ０＝［１１］、ＤＲＡＭ２８−１のアドレス
Ａ１、Ａ０＝［０１］、ＤＲＡＭ２８−２のアドレスＡ
１、Ａ０＝［１０］、ＤＲＡＭ２８−３のアドレスＡ
１、Ａ０＝［００］とすることができる。
スＡ１、Ａ０＝［１１］、ＤＲＡＭ２８−１のアドレス
Ａ１、Ａ０＝［０１］、ＤＲＡＭ２８−２のアドレスＡ
１、Ａ０＝［１０］、ＤＲＡＭ２８−３のアドレスＡ
１、Ａ０＝［００］とすることができる。
【００７４】このように、本発明の第４実施形態によれ
ば、同一チップにＳＲＡＭ２８−０とＤＲＡＭ２８−１
〜２８−３とを混載するとしているので、メモリ容量を
大幅に増加しても、ＳＲＡＭのみを使用してメモリ容量
を大幅に増加する場合に招くコストの大幅な上昇を避け
ることができ、また、ＤＲＡＭのみを使用する場合に招
く消費電力の大幅な増加を避けることができる。
ば、同一チップにＳＲＡＭ２８−０とＤＲＡＭ２８−１
〜２８−３とを混載するとしているので、メモリ容量を
大幅に増加しても、ＳＲＡＭのみを使用してメモリ容量
を大幅に増加する場合に招くコストの大幅な上昇を避け
ることができ、また、ＤＲＡＭのみを使用する場合に招
く消費電力の大幅な増加を避けることができる。
【００７５】また、アドレス設定回路３０を備えている
ので、ユーザによるＳＲＡＭ２８−０とＤＲＡＭ２８−
１〜２８−３のアドレスの設定を行うことができ、利便
性の向上を図ることができる。
ので、ユーザによるＳＲＡＭ２８−０とＤＲＡＭ２８−
１〜２８−３のアドレスの設定を行うことができ、利便
性の向上を図ることができる。
【００７６】なお、本発明の第４実施形態では、アドレ
ス設定回路３０を制御する方法としてモードレジスタ３
１を設ける方法を採用したが、この代わりに、ヒューズ
等のプログラマブル素子を設ける方法や、ボンディング
オプションあるいはマスクオプション等の方法を採用す
るようにしても良い。
ス設定回路３０を制御する方法としてモードレジスタ３
１を設ける方法を採用したが、この代わりに、ヒューズ
等のプログラマブル素子を設ける方法や、ボンディング
オプションあるいはマスクオプション等の方法を採用す
るようにしても良い。
【００７７】第５実施形態・・図９、図１０ 図９は本発明の第５実施形態の概念図である。図９中、
９１はチップ本体、９２はＳＲＡＭ、９３はＤＲＡＭ、
９４はＳＲＡＭ９２にＳＲＡＭ用の電源電圧Ｖｄｄ＿Ｓ
を供給するための電源パッド、９５はＤＲＡＭ９３にＤ
ＲＡＭ用の電源電圧Ｖｄｄ＿Ｄを供給するための電源パ
ッドである。
９１はチップ本体、９２はＳＲＡＭ、９３はＤＲＡＭ、
９４はＳＲＡＭ９２にＳＲＡＭ用の電源電圧Ｖｄｄ＿Ｓ
を供給するための電源パッド、９５はＤＲＡＭ９３にＤ
ＲＡＭ用の電源電圧Ｖｄｄ＿Ｄを供給するための電源パ
ッドである。
【００７８】すなわち、本発明の第５実施形態は、ＳＲ
ＡＭ９２とＤＲＡＭ９３とに対応させて、ＳＲＡＭ９２
用の電源パッド９４とＤＲＡＭ９３用の電源パッド９５
とを別個に設けるというものである。
ＡＭ９２とＤＲＡＭ９３とに対応させて、ＳＲＡＭ９２
用の電源パッド９４とＤＲＡＭ９３用の電源パッド９５
とを別個に設けるというものである。
【００７９】図１０は本発明の第５実施形態を備えるシ
ステムの一部分を示す回路図である。図１０中、９６は
本発明の第５実施形態、９７はコントローラ、９８はコ
ントローラ９７から供給される電源制御信号により制御
され、本発明の第５実施形態９６にＳＲＡＭ９２用の電
源電圧Ｖｄｄ＿Ｓ及びＤＲＡＭ９３用の電源電圧Ｖｄｄ
＿Ｄを供給する電源回路である。
ステムの一部分を示す回路図である。図１０中、９６は
本発明の第５実施形態、９７はコントローラ、９８はコ
ントローラ９７から供給される電源制御信号により制御
され、本発明の第５実施形態９６にＳＲＡＭ９２用の電
源電圧Ｖｄｄ＿Ｓ及びＤＲＡＭ９３用の電源電圧Ｖｄｄ
＿Ｄを供給する電源回路である。
【００８０】ここに、電源回路９８は、コントローラ９
７により、ＤＲＡＭ９３を使用しない場合には、ＤＲＡ
Ｍ９３に電源電圧Ｖｄｄ＿Ｄの代わりに接地電圧０
［Ｖ］を供給し、ＤＲＡＭ９３を使用する場合のみ、Ｄ
ＲＡＭ９３に電源電圧Ｖｄｄ＿Ｄを供給するように制御
される。
７により、ＤＲＡＭ９３を使用しない場合には、ＤＲＡ
Ｍ９３に電源電圧Ｖｄｄ＿Ｄの代わりに接地電圧０
［Ｖ］を供給し、ＤＲＡＭ９３を使用する場合のみ、Ｄ
ＲＡＭ９３に電源電圧Ｖｄｄ＿Ｄを供給するように制御
される。
【００８１】このように、本発明の第５実施形態によれ
ば、同一チップにＳＲＡＭ９２とＤＲＡＭ９３とを混載
するとしているので、メモリ容量を大幅に増加しても、
ＳＲＡＭのみを使用してメモリ容量を大幅に増加する場
合に招くコストの大幅な上昇を避けることができ、ま
た、ＤＲＡＭのみを使用する場合に招く消費電力の大幅
な増加を避けることができる。
ば、同一チップにＳＲＡＭ９２とＤＲＡＭ９３とを混載
するとしているので、メモリ容量を大幅に増加しても、
ＳＲＡＭのみを使用してメモリ容量を大幅に増加する場
合に招くコストの大幅な上昇を避けることができ、ま
た、ＤＲＡＭのみを使用する場合に招く消費電力の大幅
な増加を避けることができる。
【００８２】また、ＳＲＡＭ９２用の電源パッド９４と
ＤＲＡＭ９３用の電源パッド９５とを別個に設けるとし
ているので、ＤＲＡＭ９３を使用しない場合には、ＤＲ
ＡＭ９３に対する電源電圧Ｖｄｄ＿Ｄの供給を停止する
ように電源回路９８を制御することにより、無駄な電力
消費を避けることができる。
ＤＲＡＭ９３用の電源パッド９５とを別個に設けるとし
ているので、ＤＲＡＭ９３を使用しない場合には、ＤＲ
ＡＭ９３に対する電源電圧Ｖｄｄ＿Ｄの供給を停止する
ように電源回路９８を制御することにより、無駄な電力
消費を避けることができる。
【００８３】第６実施形態・・図１１ 図１１は本発明の第６実施形態の概念図である。図１１
中、１００はＳＲＡＭ、１０１はＤＲＡＭ、１０２は外
部の電源回路から電源電圧Ｖｄｄが印加される電源パッ
ド、１０３、１０４はスイッチ、１０５、１０６は制御
信号が印加される制御信号パッドである。
中、１００はＳＲＡＭ、１０１はＤＲＡＭ、１０２は外
部の電源回路から電源電圧Ｖｄｄが印加される電源パッ
ド、１０３、１０４はスイッチ、１０５、１０６は制御
信号が印加される制御信号パッドである。
【００８４】また、１０７は制御信号パッドに印加され
る制御信号に基づいてスイッチ１０３、１０４のＯＮ、
ＯＦＦを制御する制御回路であり、ＤＲＡＭ１０１が使
用される場合には、スイッチ１０３＝ＯＮ、スイッチ１
０４＝ＯＦＦとなり、ＤＲＡＭ１０１が使用されない場
合には、スイッチ１０３＝ＯＦＦ、スイッチ１０４＝Ｏ
Ｎとなるように、スイッチ１０３、１０４を制御するも
のである。なお、制御信号として、例えば、ＤＲＡＭ１
０１の活性化を制御する制御信号を使用することができ
る。
る制御信号に基づいてスイッチ１０３、１０４のＯＮ、
ＯＦＦを制御する制御回路であり、ＤＲＡＭ１０１が使
用される場合には、スイッチ１０３＝ＯＮ、スイッチ１
０４＝ＯＦＦとなり、ＤＲＡＭ１０１が使用されない場
合には、スイッチ１０３＝ＯＦＦ、スイッチ１０４＝Ｏ
Ｎとなるように、スイッチ１０３、１０４を制御するも
のである。なお、制御信号として、例えば、ＤＲＡＭ１
０１の活性化を制御する制御信号を使用することができ
る。
【００８５】このように、本発明の第６実施形態によれ
ば、ＳＲＡＭ１００とＤＲＡＭ１０１とを混載するとし
ているので、メモリ容量を大幅に増加しても、ＳＲＡＭ
のみを使用してメモリ容量を大幅に増加する場合に招く
コストの大幅な上昇を避けることができ、また、ＤＲＡ
Ｍのみを使用する場合に招く消費電力の大幅な増加を避
けることができる。
ば、ＳＲＡＭ１００とＤＲＡＭ１０１とを混載するとし
ているので、メモリ容量を大幅に増加しても、ＳＲＡＭ
のみを使用してメモリ容量を大幅に増加する場合に招く
コストの大幅な上昇を避けることができ、また、ＤＲＡ
Ｍのみを使用する場合に招く消費電力の大幅な増加を避
けることができる。
【００８６】また、ＤＲＡＭ１０１を使用しない場合に
は、ＤＲＡＭ１０１に対する電源電圧Ｖｄｄの供給を停
止することができるので、無駄な電力消費を避けること
ができる。
は、ＤＲＡＭ１０１に対する電源電圧Ｖｄｄの供給を停
止することができるので、無駄な電力消費を避けること
ができる。
【００８７】第７実施形態・・図１２ 図１２は本発明の第７実施形態の概念図である。図１２
中、１０９はＳＲＡＭ、１１０はＤＲＡＭ、１１１は外
部の電源回路から電源電圧Ｖｄｄが印加される電源パッ
ドである。
中、１０９はＳＲＡＭ、１１０はＤＲＡＭ、１１１は外
部の電源回路から電源電圧Ｖｄｄが印加される電源パッ
ドである。
【００８８】また、ＤＲＡＭ１１０において、１１２は
昇圧電圧Ｖｐｐ、降圧電圧Ｖｉｉ、プリチャージ電圧Ｖ
ｐｒ、セルプレート電圧Ｖｃｐ及び基板バイアス電圧Ｖ
ｂｂを生成する内部電源回路である。
昇圧電圧Ｖｐｐ、降圧電圧Ｖｉｉ、プリチャージ電圧Ｖ
ｐｒ、セルプレート電圧Ｖｃｐ及び基板バイアス電圧Ｖ
ｂｂを生成する内部電源回路である。
【００８９】また、１１３、１１４は制御信号パッド、
１１５は制御信号パッドに印加される制御信号により内
部電源回路１１２を制御する制御回路であり、ＤＲＡＭ
１１０が使用される場合には、Ｖｐｐ、Ｖｉｉ、Ｖｐ
ｒ、Ｖｃｐ及びＶｂｂが通常に生成され、ＤＲＡＭ１１
０が使用されない場合には、内部電源回路１１２の動作
を停止させ、Ｖｐｐ＝Ｖｉｉ＝Ｖｄｄ、Ｖｐｒ＝Ｖｃｐ
＝Ｖｂｂ＝Ｖｓｓとなるように内部電源回路１１２を制
御するものである。なお、制御信号として、例えば、Ｄ
ＲＡＭ１１０の活性化を制御する制御信号を使用するこ
とができる。
１１５は制御信号パッドに印加される制御信号により内
部電源回路１１２を制御する制御回路であり、ＤＲＡＭ
１１０が使用される場合には、Ｖｐｐ、Ｖｉｉ、Ｖｐ
ｒ、Ｖｃｐ及びＶｂｂが通常に生成され、ＤＲＡＭ１１
０が使用されない場合には、内部電源回路１１２の動作
を停止させ、Ｖｐｐ＝Ｖｉｉ＝Ｖｄｄ、Ｖｐｒ＝Ｖｃｐ
＝Ｖｂｂ＝Ｖｓｓとなるように内部電源回路１１２を制
御するものである。なお、制御信号として、例えば、Ｄ
ＲＡＭ１１０の活性化を制御する制御信号を使用するこ
とができる。
【００９０】このように、本発明の第７実施形態によれ
ば、同一チップにＳＲＡＭ１０９とＤＲＡＭ１１０とを
混載するとしているので、メモリ容量を大幅に増加して
も、ＳＲＡＭのみを使用してメモリ容量を大幅に増加す
る場合に招くコストの大幅な上昇を避けることができ、
また、ＤＲＡＭのみを使用する場合に招く消費電力の大
幅な増加を避けることができる。
ば、同一チップにＳＲＡＭ１０９とＤＲＡＭ１１０とを
混載するとしているので、メモリ容量を大幅に増加して
も、ＳＲＡＭのみを使用してメモリ容量を大幅に増加す
る場合に招くコストの大幅な上昇を避けることができ、
また、ＤＲＡＭのみを使用する場合に招く消費電力の大
幅な増加を避けることができる。
【００９１】また、ＤＲＡＭ１１０を使用しない場合に
は、内部電源回路１１２の動作を停止することができる
ので、無駄な電力消費を低減化することができる。な
お、本発明の第７実施形態によれば、ＤＲＡＭ１１０を
非活性状態から活性状態にするまでの時間を本発明の第
５実施形態及び第６実施形態の場合よりも短くすること
ができる。
は、内部電源回路１１２の動作を停止することができる
ので、無駄な電力消費を低減化することができる。な
お、本発明の第７実施形態によれば、ＤＲＡＭ１１０を
非活性状態から活性状態にするまでの時間を本発明の第
５実施形態及び第６実施形態の場合よりも短くすること
ができる。
【００９２】なお、本発明の第５実施形態〜第７実施形
態において、周辺回路に対しては、ＳＲＡＭに対するの
と同様に電源電圧を供給するように構成する場合には、
ＤＲＡＭの不使用時にＳＲＡＭを使用することができ
る。
態において、周辺回路に対しては、ＳＲＡＭに対するの
と同様に電源電圧を供給するように構成する場合には、
ＤＲＡＭの不使用時にＳＲＡＭを使用することができ
る。
【００９３】第８実施形態・・図１３ 図１３は本発明の第８実施形態の概念図である。図１３
中、１１７はＳＲＡＭ、１１８はＤＲＡＭ、１１９はＳ
ＲＡＭ１１７及びＤＲＡＭ１１８の状態を制御するメモ
リ状態制御信号Ｓ／Ｄが印加される制御信号パッド、１
２０はチップイネーブル信号／ＣＥが印加される制御信
号パッドである。
中、１１７はＳＲＡＭ、１１８はＤＲＡＭ、１１９はＳ
ＲＡＭ１１７及びＤＲＡＭ１１８の状態を制御するメモ
リ状態制御信号Ｓ／Ｄが印加される制御信号パッド、１
２０はチップイネーブル信号／ＣＥが印加される制御信
号パッドである。
【００９４】また、１２１はメモリ状態制御信号Ｓ／Ｄ
及びチップイネーブル信号／ＣＥに基づいてＳＲＡＭ１
１７及びＤＲＡＭ１１８の状態を制御する制御回路であ
り、表８は制御回路１２１の機能表である。
及びチップイネーブル信号／ＣＥに基づいてＳＲＡＭ１
１７及びＤＲＡＭ１１８の状態を制御する制御回路であ
り、表８は制御回路１２１の機能表である。
【００９５】
【表８】
【００９６】すなわち、チップイネーブル信号／ＣＥ＝
“Ｈ”の場合には、ＳＲＡＭ１１７及びＤＲＡＭ１１８
はスタンバイ状態とされ、チップイネーブル信号／ＣＥ
＝“Ｌ”で、メモリ状態制御信号Ｓ／Ｄ＝“Ｌ”の場合
には、ＳＲＡＭ１１７＝活性状態、メモリ状態制御信号
Ｓ／Ｄ＝“Ｈ”の場合には、ＤＲＡＭ１１８＝活性状態
とされる。したがって、本発明の第８実施形態において
は、ＳＲＡＭ１１７とＤＲＡＭ１１８には同一アドレス
が割り当てられる。
“Ｈ”の場合には、ＳＲＡＭ１１７及びＤＲＡＭ１１８
はスタンバイ状態とされ、チップイネーブル信号／ＣＥ
＝“Ｌ”で、メモリ状態制御信号Ｓ／Ｄ＝“Ｌ”の場合
には、ＳＲＡＭ１１７＝活性状態、メモリ状態制御信号
Ｓ／Ｄ＝“Ｈ”の場合には、ＤＲＡＭ１１８＝活性状態
とされる。したがって、本発明の第８実施形態において
は、ＳＲＡＭ１１７とＤＲＡＭ１１８には同一アドレス
が割り当てられる。
【００９７】このように、本発明の第８実施形態によれ
ば、同一チップにＳＲＡＭ１１７とＤＲＡＭ１１８とを
混載するとしているので、メモリ容量を大幅に増加して
も、ＳＲＡＭのみを使用してメモリ容量を大幅に増加す
る場合に招くコストの大幅な上昇を避けることができ、
また、ＤＲＡＭのみを使用する場合に招く消費電力の大
幅な増加を避けることができる。
ば、同一チップにＳＲＡＭ１１７とＤＲＡＭ１１８とを
混載するとしているので、メモリ容量を大幅に増加して
も、ＳＲＡＭのみを使用してメモリ容量を大幅に増加す
る場合に招くコストの大幅な上昇を避けることができ、
また、ＤＲＡＭのみを使用する場合に招く消費電力の大
幅な増加を避けることができる。
【００９８】第９実施形態・・図１４ 図１４は本発明の第９実施形態の概念図である。図１４
中、１２３はＳＲＡＭ、１２４はＤＲＡＭ、１２５はＳ
ＲＡＭ１２３の状態を制御するＳＲＡＭイネーブル信号
／ＣＥＳが印加される制御信号パッド、１２６はＤＲＡ
Ｍ１２４の状態を制御するＤＲＡＭイネーブル信号／Ｃ
ＥＤが印加される制御信号パッドである。
中、１２３はＳＲＡＭ、１２４はＤＲＡＭ、１２５はＳ
ＲＡＭ１２３の状態を制御するＳＲＡＭイネーブル信号
／ＣＥＳが印加される制御信号パッド、１２６はＤＲＡ
Ｍ１２４の状態を制御するＤＲＡＭイネーブル信号／Ｃ
ＥＤが印加される制御信号パッドである。
【００９９】また、１２７はＳＲＡＭイネーブル信号／
ＣＥＳ及びＤＲＡＭイネーブル信号／ＣＥＤに基づいて
ＳＲＡＭ１２３及びＤＲＡＭ１２４の状態を制御する制
御回路であり、表９は制御回路１２７の機能表である。
ＣＥＳ及びＤＲＡＭイネーブル信号／ＣＥＤに基づいて
ＳＲＡＭ１２３及びＤＲＡＭ１２４の状態を制御する制
御回路であり、表９は制御回路１２７の機能表である。
【０１００】
【表９】
【０１０１】すなわち、ＳＲＡＭ１２３は、ＤＲＡＭイ
ネーブル信号／ＣＥＤ＝“Ｈ”で、ＳＲＡＭイネーブル
信号／ＣＥＳ＝“Ｌ”の場合に活性化され、ＤＲＡＭ１
２４は、ＳＲＡＭイネーブル信号／ＣＥＳ＝“Ｈ”で、
ＤＲＡＭイネーブル信号／ＣＥＤ＝“Ｌ”の場合に活性
化される。したがって、本発明の第９実施形態において
は、ＳＲＡＭ１２３とＤＲＡＭ１２４には同一アドレス
が割り当てられる。
ネーブル信号／ＣＥＤ＝“Ｈ”で、ＳＲＡＭイネーブル
信号／ＣＥＳ＝“Ｌ”の場合に活性化され、ＤＲＡＭ１
２４は、ＳＲＡＭイネーブル信号／ＣＥＳ＝“Ｈ”で、
ＤＲＡＭイネーブル信号／ＣＥＤ＝“Ｌ”の場合に活性
化される。したがって、本発明の第９実施形態において
は、ＳＲＡＭ１２３とＤＲＡＭ１２４には同一アドレス
が割り当てられる。
【０１０２】このように、本発明の第９実施形態によれ
ば、同一チップにＳＲＡＭ１２３とＤＲＡＭ１２４とを
混載するとしているので、メモリ容量を大幅に増加して
も、ＳＲＡＭのみを使用してメモリ容量を大幅に増加す
る場合に招くコストの大幅な上昇を避けることができ、
また、ＤＲＡＭのみを使用する場合に招く消費電力の大
幅な増加を避けることができる。
ば、同一チップにＳＲＡＭ１２３とＤＲＡＭ１２４とを
混載するとしているので、メモリ容量を大幅に増加して
も、ＳＲＡＭのみを使用してメモリ容量を大幅に増加す
る場合に招くコストの大幅な上昇を避けることができ、
また、ＤＲＡＭのみを使用する場合に招く消費電力の大
幅な増加を避けることができる。
【０１０３】第１０実施形態・・図１５ 図１５は本発明の第１０実施形態の概念図である。図１
５中、１２９はＤＲＡＭセルアレイ、１３０はＳＲＡＭ
セルアレイ、１３１はＤＲＡＭセルアレイ１２９のワー
ド線の選択を行うワードデコーダ、１３２はＳＲＡＭセ
ルアレイ１３０のワード線の選択を行うワードデコーダ
である。
５中、１２９はＤＲＡＭセルアレイ、１３０はＳＲＡＭ
セルアレイ、１３１はＤＲＡＭセルアレイ１２９のワー
ド線の選択を行うワードデコーダ、１３２はＳＲＡＭセ
ルアレイ１３０のワード線の選択を行うワードデコーダ
である。
【０１０４】また、１３３はＤＲＡＭに対するリード制
御信号ＲＤ＿Ｄ、ライト制御信号ＷＲ＿Ｄ及びリフレッ
シュ制御信号ＲＥＦに基づいてＤＲＡＭセルアレイ１２
９のワード線の駆動タイミングを制御するＤＲＡＭセル
アレイ用のワード線制御回路である。
御信号ＲＤ＿Ｄ、ライト制御信号ＷＲ＿Ｄ及びリフレッ
シュ制御信号ＲＥＦに基づいてＤＲＡＭセルアレイ１２
９のワード線の駆動タイミングを制御するＤＲＡＭセル
アレイ用のワード線制御回路である。
【０１０５】また、１３４はＳＲＡＭに対するリード制
御信号ＲＤ＿Ｓ及びライト制御信号ＷＲ＿Ｓに基づいて
ＳＲＡＭセルアレイ１３０のワード線の駆動タイミング
を制御するＳＲＡＭセルアレイ用のワード線制御回路で
ある。
御信号ＲＤ＿Ｓ及びライト制御信号ＷＲ＿Ｓに基づいて
ＳＲＡＭセルアレイ１３０のワード線の駆動タイミング
を制御するＳＲＡＭセルアレイ用のワード線制御回路で
ある。
【０１０６】また、１３５はＤＲＡＭセルアレイ１２９
の非リフレッシュ時には、リード／ライト用アドレス信
号ＡＤＤ＿Ｒ／Ｗをワードデコーダ１３１及び１３２に
伝送し、ＤＲＡＭセルアレイ１２９のリフレッシュ時に
は、リフレッシュアドレスＡＤＤ＿ＲＥＦをワードデコ
ーダ１３１に供給し、リード／ライト用アドレスＡＤＤ
＿Ｒ／Ｗが供給された時は、リード／ライト用アドレス
ＡＤＤ＿Ｒ／Ｗをワードデコーダ１３２に伝送するアド
レス選択回路である。
の非リフレッシュ時には、リード／ライト用アドレス信
号ＡＤＤ＿Ｒ／Ｗをワードデコーダ１３１及び１３２に
伝送し、ＤＲＡＭセルアレイ１２９のリフレッシュ時に
は、リフレッシュアドレスＡＤＤ＿ＲＥＦをワードデコ
ーダ１３１に供給し、リード／ライト用アドレスＡＤＤ
＿Ｒ／Ｗが供給された時は、リード／ライト用アドレス
ＡＤＤ＿Ｒ／Ｗをワードデコーダ１３２に伝送するアド
レス選択回路である。
【０１０７】また、ＢＬ１−Ｄ、／ＢＬ１−Ｄ〜ＢＬｍ
−Ｄ、／ＢＬｍ−ＤはＤＲＡＭセルアレイ１２９のビッ
ト線、ＢＬ１−Ｓ、／ＢＬ１−Ｓ〜ＢＬｍ−Ｓ、／ＢＬ
ｍ−ＳはＳＲＡＭセルアレイ１３０のビット線である。
−Ｄ、／ＢＬｍ−ＤはＤＲＡＭセルアレイ１２９のビッ
ト線、ＢＬ１−Ｓ、／ＢＬ１−Ｓ〜ＢＬｍ−Ｓ、／ＢＬ
ｍ−ＳはＳＲＡＭセルアレイ１３０のビット線である。
【０１０８】また、１３６はＤＲＡＭセルアレイ１２９
に対応して設けられているセンスアンプ列、１３７はＤ
ＲＡＭセルアレイ１２９用のコラム選択信号ＣＬ１＿Ｄ
〜ＣＬｍ＿ＤによりＯＮ、ＯＦＦが制御されるコラムゲ
ートが配列されてなるコラムゲート列、１３８はＳＲＡ
Ｍセルアレイ１３０用のコラム選択信号ＣＬ１＿Ｓ〜Ｃ
Ｌｍ＿ＳによりＯＮ、ＯＦＦが制御されるコラムスイッ
チが配列されてなるコラムスイッチ列である。
に対応して設けられているセンスアンプ列、１３７はＤ
ＲＡＭセルアレイ１２９用のコラム選択信号ＣＬ１＿Ｄ
〜ＣＬｍ＿ＤによりＯＮ、ＯＦＦが制御されるコラムゲ
ートが配列されてなるコラムゲート列、１３８はＳＲＡ
Ｍセルアレイ１３０用のコラム選択信号ＣＬ１＿Ｓ〜Ｃ
Ｌｍ＿ＳによりＯＮ、ＯＦＦが制御されるコラムスイッ
チが配列されてなるコラムスイッチ列である。
【０１０９】ここに、ＤＲＡＭリフレッシュ時におい
て、ＳＲＡＭセルアレイ１３０がアクセスされる場合に
は、ＤＲＡＭセルアレイ１２９用のコラム選択信号ＣＬ
１＿Ｄ〜ＣＬｍ＿Ｄにより、コラムゲート列１３７内の
コラムゲートは、全てＯＦＦとされる。
て、ＳＲＡＭセルアレイ１３０がアクセスされる場合に
は、ＤＲＡＭセルアレイ１２９用のコラム選択信号ＣＬ
１＿Ｄ〜ＣＬｍ＿Ｄにより、コラムゲート列１３７内の
コラムゲートは、全てＯＦＦとされる。
【０１１０】また、ＬＤＢ＿Ｄ、／ＬＤＢ＿ＤはＤＲＡ
Ｍセルアレイ１２９に対応して設けられたローカルデー
タバス、ＬＤＢ＿Ｓ、／ＬＤＢ＿ＳはＳＲＡＭセルアレ
イ１３０に対応して設けられたローカルデータバス、１
３９、１４０はデータバススイッチ、ＤＢ、／ＤＢはデ
ータバスである。
Ｍセルアレイ１２９に対応して設けられたローカルデー
タバス、ＬＤＢ＿Ｓ、／ＬＤＢ＿ＳはＳＲＡＭセルアレ
イ１３０に対応して設けられたローカルデータバス、１
３９、１４０はデータバススイッチ、ＤＢ、／ＤＢはデ
ータバスである。
【０１１１】このように構成された本発明の第１０実施
形態においては、ＤＲＡＭリフレッシュ時において、Ｓ
ＲＡＭセルアレイ１３０がアクセスされる場合には、Ｄ
ＲＡＭセルアレイ１２９のワード線とＳＲＡＭセルアレ
イ１３０のワード線とが同時に立ち上げられることにな
るが、ＤＲＡＭセルアレイ１２９用のコラム選択信号Ｃ
Ｌ１＿Ｄ〜ＣＬｍ＿Ｄにより、コラムゲート列１３７内
のコラムゲートは全てＯＦＦとされるので、ＤＲＡＭセ
ルアレイ１２９のＤＲＡＭセルから出力されたデータ
と、ＳＲＡＭセルアレイ１３０のＳＲＡＭセルから出力
されたデータとがデータバスで衝突することを回避する
ことができる。
形態においては、ＤＲＡＭリフレッシュ時において、Ｓ
ＲＡＭセルアレイ１３０がアクセスされる場合には、Ｄ
ＲＡＭセルアレイ１２９のワード線とＳＲＡＭセルアレ
イ１３０のワード線とが同時に立ち上げられることにな
るが、ＤＲＡＭセルアレイ１２９用のコラム選択信号Ｃ
Ｌ１＿Ｄ〜ＣＬｍ＿Ｄにより、コラムゲート列１３７内
のコラムゲートは全てＯＦＦとされるので、ＤＲＡＭセ
ルアレイ１２９のＤＲＡＭセルから出力されたデータ
と、ＳＲＡＭセルアレイ１３０のＳＲＡＭセルから出力
されたデータとがデータバスで衝突することを回避する
ことができる。
【０１１２】このように、本発明の第１０実施形態によ
れば、同一チップにＤＲＡＭとＳＲＡＭとを混載すると
しているので、メモリ容量を大幅に増加しても、ＳＲＡ
Ｍのみを使用してメモリ容量を大幅に増加する場合に招
くコストの大幅な上昇を避けることができ、また、ＤＲ
ＡＭのみを使用する場合に招く消費電力の大幅な増加を
避けることができる。
れば、同一チップにＤＲＡＭとＳＲＡＭとを混載すると
しているので、メモリ容量を大幅に増加しても、ＳＲＡ
Ｍのみを使用してメモリ容量を大幅に増加する場合に招
くコストの大幅な上昇を避けることができ、また、ＤＲ
ＡＭのみを使用する場合に招く消費電力の大幅な増加を
避けることができる。
【０１１３】また、ＤＲＡＭセルアレイ１２９のリフレ
ッシュ時に、ＳＲＡＭセルアレイ１３０に対するアクセ
スが可能とされているので、効率的に動作するシステム
を構成することができる。
ッシュ時に、ＳＲＡＭセルアレイ１３０に対するアクセ
スが可能とされているので、効率的に動作するシステム
を構成することができる。
【０１１４】第１１実施形態・・図１６ 図１６は本発明の第１１実施形態の概念図であり、本発
明の第１１実施形態は、コラムゲート列１３７のコラム
ゲート及びコラムスイッチ列１３８のコラムスイッチ
は、同一のコラム選択信号ＣＬ１〜ＣＬｍによりＯＮ、
ＯＦＦが制御されるように構成すると共に、本発明の第
１０実施形態が設けるデータバススイッチ１３９、１４
０と回路構成の異なるデータバススイッチ１４２、１４
３を設け、その他については、本発明の第１０実施形態
と同様に構成したものである。
明の第１１実施形態は、コラムゲート列１３７のコラム
ゲート及びコラムスイッチ列１３８のコラムスイッチ
は、同一のコラム選択信号ＣＬ１〜ＣＬｍによりＯＮ、
ＯＦＦが制御されるように構成すると共に、本発明の第
１０実施形態が設けるデータバススイッチ１３９、１４
０と回路構成の異なるデータバススイッチ１４２、１４
３を設け、その他については、本発明の第１０実施形態
と同様に構成したものである。
【０１１５】ここに、データバススイッチ１４２、１４
３は、ＤＲＡＭ／ＳＲＡＭ選択信号によりＯＮ、ＯＦＦ
が制御されるものであり、ＤＲＡＭリフレッシュ時にお
いては、ＤＲＡＭ／ＳＲＡＭ選択信号により、データバ
ススイッチ１４２がＯＦＦ、データバススイッチ１４３
はＯＮとなるように制御されるものである。
３は、ＤＲＡＭ／ＳＲＡＭ選択信号によりＯＮ、ＯＦＦ
が制御されるものであり、ＤＲＡＭリフレッシュ時にお
いては、ＤＲＡＭ／ＳＲＡＭ選択信号により、データバ
ススイッチ１４２がＯＦＦ、データバススイッチ１４３
はＯＮとなるように制御されるものである。
【０１１６】このように構成された本発明の第１１実施
形態においては、ＤＲＡＭリフレッシュ時において、Ｓ
ＲＡＭセルアレイ１３０がアクセスされる場合には、Ｄ
ＲＡＭセルアレイ１２９のワード線とＳＲＡＭセルアレ
イ１３０のワード線とが同時に立ち上げられることにな
るが、ＤＲＡＭ／ＳＲＡＭ選択信号により、データバス
スイッチ１４２がＯＦＦ、データバススイッチ１４３は
ＯＮとされるので、ＤＲＡＭセルアレイ１２９のＤＲＡ
Ｍセルから出力されたデータと、ＳＲＡＭセルアレイ１
３０のＳＲＡＭセルから出力されたデータとがデータバ
スで衝突することを回避することができる。
形態においては、ＤＲＡＭリフレッシュ時において、Ｓ
ＲＡＭセルアレイ１３０がアクセスされる場合には、Ｄ
ＲＡＭセルアレイ１２９のワード線とＳＲＡＭセルアレ
イ１３０のワード線とが同時に立ち上げられることにな
るが、ＤＲＡＭ／ＳＲＡＭ選択信号により、データバス
スイッチ１４２がＯＦＦ、データバススイッチ１４３は
ＯＮとされるので、ＤＲＡＭセルアレイ１２９のＤＲＡ
Ｍセルから出力されたデータと、ＳＲＡＭセルアレイ１
３０のＳＲＡＭセルから出力されたデータとがデータバ
スで衝突することを回避することができる。
【０１１７】このように、本発明の第１１実施形態によ
れば、同一チップにＳＲＡＭとＤＲＡＭとを混載すると
しているので、メモリ容量を大幅に増加しても、ＳＲＡ
Ｍのみ使用してメモリ容量を大幅に増加する場合に招く
コストの大幅な上昇を避けることができ、また、ＤＲＡ
Ｍのみを使用する場合に招く消費電力の大幅な増加を避
けることができる。
れば、同一チップにＳＲＡＭとＤＲＡＭとを混載すると
しているので、メモリ容量を大幅に増加しても、ＳＲＡ
Ｍのみ使用してメモリ容量を大幅に増加する場合に招く
コストの大幅な上昇を避けることができ、また、ＤＲＡ
Ｍのみを使用する場合に招く消費電力の大幅な増加を避
けることができる。
【０１１８】また、ＤＲＡＭセルアレイ１２９のリフレ
ッシュ時に、ＳＲＡＭセルアレイ１３０に対するアクセ
スが可能とされているので、効率的に動作するシステム
を構成することができる。
ッシュ時に、ＳＲＡＭセルアレイ１３０に対するアクセ
スが可能とされているので、効率的に動作するシステム
を構成することができる。
【０１１９】ここで、本発明を整理すると、本発明に
は、以下の半導体記憶装置が含まれることになる。
は、以下の半導体記憶装置が含まれることになる。
【０１２０】（１）同一チップにＳＲＡＭとＤＲＡＭと
を混載し、かつ、ＳＲＡＭとＤＲＡＭとに異なるアドレ
スを割り付けていることを特徴とする半導体記憶装置。
を混載し、かつ、ＳＲＡＭとＤＲＡＭとに異なるアドレ
スを割り付けていることを特徴とする半導体記憶装置。
【０１２１】（２）ＳＲＡＭ及びＤＲＡＭは、それぞ
れ、ＳＲＡＭバンク及びＤＲＡＭバンクとして存在して
いることを特徴とする（１）に記載の半導体記憶装置。
れ、ＳＲＡＭバンク及びＤＲＡＭバンクとして存在して
いることを特徴とする（１）に記載の半導体記憶装置。
【０１２２】（３）ＳＲＡＭ及びＤＲＡＭは、同一のバ
ンク内にＳＲＡＭブロック及びＤＲＡＭブロックとして
存在していることを特徴とする（１）に記載の半導体記
憶装置。
ンク内にＳＲＡＭブロック及びＤＲＡＭブロックとして
存在していることを特徴とする（１）に記載の半導体記
憶装置。
【０１２３】（４）ＳＲＡＭブロックと、ＤＲＡＭブロ
ックとは、一部の回路を共有していることを特徴とする
（３）に記載の半導体記憶装置。
ックとは、一部の回路を共有していることを特徴とする
（３）に記載の半導体記憶装置。
【０１２４】（５）一部の回路は、コラムデコーダであ
ることを特徴とする（４）に記載の半導体記憶装置。
ることを特徴とする（４）に記載の半導体記憶装置。
【０１２５】（６）ＳＲＡＭ及びＤＲＡＭに割り当てる
アドレスを設定するアドレス設定回路を備えていること
を特徴とする（１）、（２）、（３）、（４）又は
（５）に記載の半導体記憶装置。
アドレスを設定するアドレス設定回路を備えていること
を特徴とする（１）、（２）、（３）、（４）又は
（５）に記載の半導体記憶装置。
【０１２６】（７）同一チップにＳＲＡＭとＤＲＡＭと
を混載し、かつ、ＳＲＡＭ及びＤＲＡＭに対する電源電
圧の供給を外部から制御することができるように構成さ
れていることを特徴とする半導体記憶装置。
を混載し、かつ、ＳＲＡＭ及びＤＲＡＭに対する電源電
圧の供給を外部から制御することができるように構成さ
れていることを特徴とする半導体記憶装置。
【０１２７】（８）ＳＲＡＭに電源電圧を供給するため
の電源パッドと、ＤＲＡＭに電源電圧を供給するための
電源パッドとを備えていることを特徴とする（７）に記
載の半導体記憶装置。
の電源パッドと、ＤＲＡＭに電源電圧を供給するための
電源パッドとを備えていることを特徴とする（７）に記
載の半導体記憶装置。
【０１２８】（９）ＳＲＡＭ及びＤＲＡＭに共通の電源
パッドと、外部からの制御信号に従いＤＲＡＭに対する
電源電圧の供給を制御する制御回路を備えていることを
特徴とする（７）に記載の半導体記憶装置。
パッドと、外部からの制御信号に従いＤＲＡＭに対する
電源電圧の供給を制御する制御回路を備えていることを
特徴とする（７）に記載の半導体記憶装置。
【０１２９】（１０）同一チップにＳＲＡＭとＤＲＡＭ
とを混載し、かつ、外部からの制御信号に従いＤＲＡＭ
の内部電源回路の発生電圧を制御する制御回路を備えて
いることを特徴とする半導体記憶装置。
とを混載し、かつ、外部からの制御信号に従いＤＲＡＭ
の内部電源回路の発生電圧を制御する制御回路を備えて
いることを特徴とする半導体記憶装置。
【０１３０】（１１）外部からの制御信号は、ＤＲＡＭ
の活性化を制御する信号であることを特徴とする（９）
又は（１０）に記載の半導体記憶装置。
の活性化を制御する信号であることを特徴とする（９）
又は（１０）に記載の半導体記憶装置。
【０１３１】（１２）ＳＲＡＭとＤＲＡＭとで共通に利
用する共通部を備え、共通部に対しては、ＳＲＡＭに対
するのと同様に電源電圧を供給されるように構成されて
いることを特徴とする（７）、（８）、（９）、（１
０）又は（１１）に記載の半導体記憶装置。
用する共通部を備え、共通部に対しては、ＳＲＡＭに対
するのと同様に電源電圧を供給されるように構成されて
いることを特徴とする（７）、（８）、（９）、（１
０）又は（１１）に記載の半導体記憶装置。
【０１３２】（１３）同一チップにＳＲＡＭとＤＲＡＭ
とを混載し、かつ、ＤＲＡＭに対するアクセスとＳＲＡ
Ｍに対するアクセスとをコマンド信号により識別するよ
うに構成されていることを特徴とする半導体記憶装置。
とを混載し、かつ、ＤＲＡＭに対するアクセスとＳＲＡ
Ｍに対するアクセスとをコマンド信号により識別するよ
うに構成されていることを特徴とする半導体記憶装置。
【０１３３】（１４）同一チップにＳＲＡＭとＤＲＡＭ
とを混載し、かつ、ＤＲＡＭのリフレッシュ中における
ＳＲＡＭに対するアクセスを可能にする手段を備えてい
ることを特徴とする半導体記憶装置。
とを混載し、かつ、ＤＲＡＭのリフレッシュ中における
ＳＲＡＭに対するアクセスを可能にする手段を備えてい
ることを特徴とする半導体記憶装置。
【０１３４】（１５）ＳＲＡＭ及びＤＲＡＭは、それぞ
れ、ＳＲＡＭバンク及びＤＲＡＭバンクとして存在して
いることを特徴とする（１４）に記載の半導体記憶装
置。
れ、ＳＲＡＭバンク及びＤＲＡＭバンクとして存在して
いることを特徴とする（１４）に記載の半導体記憶装
置。
【０１３５】（１６）ＳＲＡＭ及びＤＲＡＭは、同一の
バンク内に存在していることを特徴とする（１４）に記
載の半導体記憶装置。
バンク内に存在していることを特徴とする（１４）に記
載の半導体記憶装置。
【０１３６】
【発明の効果】以上のように、本発明中、第１〜第５の
発明のいずれによっても、同一チップにＳＲＡＭとＤＲ
ＡＭとを混載するとしているので、メモリ容量を大幅に
増加しても、ＳＲＡＭのみを使用してメモリ容量を大き
く増加する場合に招くコストの大幅な上昇を避けること
ができ、また、ＤＲＡＭのみを使用する場合に招く消費
電力の大幅な増加を避けることができ、これを、例え
ば、携帯電話に使用する場合には、コストの大幅な上昇
を招くことなく、携帯電話とインターネットとの連携が
可能となる。
発明のいずれによっても、同一チップにＳＲＡＭとＤＲ
ＡＭとを混載するとしているので、メモリ容量を大幅に
増加しても、ＳＲＡＭのみを使用してメモリ容量を大き
く増加する場合に招くコストの大幅な上昇を避けること
ができ、また、ＤＲＡＭのみを使用する場合に招く消費
電力の大幅な増加を避けることができ、これを、例え
ば、携帯電話に使用する場合には、コストの大幅な上昇
を招くことなく、携帯電話とインターネットとの連携が
可能となる。
【０１３７】また、特に、第２の発明によれば、ＤＲＡ
Ｍに対する電源電圧の供給を外部から制御することがで
きるように構成されているので、ＤＲＡＭを使用しない
場合には、ＤＲＡＭに対する電源電圧の供給を停止する
ことにより、無駄な電力消費を避けることができる。
Ｍに対する電源電圧の供給を外部から制御することがで
きるように構成されているので、ＤＲＡＭを使用しない
場合には、ＤＲＡＭに対する電源電圧の供給を停止する
ことにより、無駄な電力消費を避けることができる。
【０１３８】また、特に、第３の発明によれば、外部か
らの制御信号に従いＤＲＡＭの内部電源回路の発生電圧
を制御する制御回路を備えているので、ＤＲＡＭを使用
しない場合には、内部電源回路の発生電圧を電力消費を
抑えることができる電圧にすることにより、無駄な電力
消費を避けることができる。
らの制御信号に従いＤＲＡＭの内部電源回路の発生電圧
を制御する制御回路を備えているので、ＤＲＡＭを使用
しない場合には、内部電源回路の発生電圧を電力消費を
抑えることができる電圧にすることにより、無駄な電力
消費を避けることができる。
【０１３９】また、特に、第５の発明によれば、ＤＲＡ
Ｍのリフレッシュ中におけるＳＲＡＭに対するアクセス
を可能にする手段を備えているので、効率的に動作する
システムを構成することができる。
Ｍのリフレッシュ中におけるＳＲＡＭに対するアクセス
を可能にする手段を備えているので、効率的に動作する
システムを構成することができる。
【図１】本発明の第１実施形態の概念図である。
【図２】本発明の第１実施形態が備えるバンク選択のた
めのデコーダの機能を説明するための回路図である。
めのデコーダの機能を説明するための回路図である。
【図３】本発明の第２実施形態の概念図である。
【図４】本発明の第２実施形態が備えるブロック選択の
ためのデコーダの機能を説明するための回路図である。
ためのデコーダの機能を説明するための回路図である。
【図５】本発明の第３実施形態の概念図である。
【図６】本発明の第４実施形態の概念図である。
【図７】本発明の第４実施形態が備えるアドレス設定回
路の第１構成例を示す回路図である。
路の第１構成例を示す回路図である。
【図８】本発明の第４実施形態が備えるアドレス設定回
路の第２構成例を示す回路図である。
路の第２構成例を示す回路図である。
【図９】本発明の第５実施形態の概念図である。
【図１０】本発明の第５実施形態を備えるシステムの一
部分を示す回路図である。
部分を示す回路図である。
【図１１】本発明の第６実施形態の概念図である。
【図１２】本発明の第７実施形態の概念図である。
【図１３】本発明の第８実施形態の概念図である。
【図１４】本発明の第９実施形態に概念図である。
【図１５】本発明の第１０実施形態の概念図である。
【図１６】本発明の第１１実施形態の概念図である。
Ａ０、Ａ１ アドレス信号 Ｖｄｄ＿Ｓ ＳＲＡＭ用の電源電圧 Ｖｄｄ＿Ｄ ＤＲＡＭ用の電源電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤岡 伸也 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 鈴木 孝章 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 田口 眞男 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 佐藤 公昭 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 佐藤 光徳 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B015 HH01 HH03 JJ03 KB43 KB62 KB74 KB85 PP07 5B024 AA01 BA18 BA21 BA27 BA29 CA07
Claims (5)
- 【請求項１】同一チップにＳＲＡＭとＤＲＡＭとを混載
し、かつ、前記ＳＲＡＭと前記ＤＲＡＭとに異なるアド
レスを割り付けていることを特徴とする半導体記憶装
置。 - 【請求項２】同一チップにＳＲＡＭとＤＲＡＭとを混載
し、かつ、前記ＳＲＡＭ及び前記ＤＲＡＭに対する電源
電圧の供給を外部から制御することができるように構成
されていることを特徴とする半導体記憶装置。 - 【請求項３】同一チップにＳＲＡＭとＤＲＡＭとを混載
し、かつ、外部からの制御信号に従い前記ＤＲＡＭの内
部電源回路の発生電圧を制御する制御回路を備えている
ことを特徴とする半導体記憶装置。 - 【請求項４】同一チップにＳＲＡＭとＤＲＡＭとを混載
し、かつ、前記ＤＲＡＭに対するアクセスと前記ＳＲＡ
Ｍに対するアクセスとをコマンド信号により識別するよ
うに構成されていることを特徴とする半導体記憶装置。 - 【請求項５】同一チップにＳＲＡＭとＤＲＡＭとを混載
し、かつ、前記ＤＲＡＭのリフレッシュ中における前記
ＳＲＡＭに対するアクセスを可能にする手段を備えてい
ることを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15079299A JP2000339954A (ja) | 1999-05-31 | 1999-05-31 | 半導体記憶装置 |
| US09/531,498 US6292426B1 (en) | 1999-05-31 | 2000-03-21 | Semiconductor memory device having an SRAM and a DRAM on a single chip |
| US09/917,913 US6735141B2 (en) | 1999-05-31 | 2001-07-31 | Semiconductor memory device having an SRAM and a DRAM on a single chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15079299A JP2000339954A (ja) | 1999-05-31 | 1999-05-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000339954A true JP2000339954A (ja) | 2000-12-08 |
Family
ID=15504545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15079299A Pending JP2000339954A (ja) | 1999-05-31 | 1999-05-31 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6292426B1 (ja) |
| JP (1) | JP2000339954A (ja) |
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| KR100884157B1 (ko) * | 2001-06-20 | 2009-02-17 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 |
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| CN105824760B (zh) * | 2015-01-09 | 2022-04-22 | 华邦电子股份有限公司 | 存储装置和其电力控制方法 |
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| CN110291586B (zh) | 2019-05-17 | 2020-10-30 | 长江存储科技有限责任公司 | 具有静态随机存取存储器的三维存储器件的高速缓存程序操作 |
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1999
- 1999-05-31 JP JP15079299A patent/JP2000339954A/ja active Pending
-
2000
- 2000-03-21 US US09/531,498 patent/US6292426B1/en not_active Expired - Fee Related
-
2001
- 2001-07-31 US US09/917,913 patent/US6735141B2/en not_active Expired - Fee Related
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Also Published As
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|---|---|
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| US6735141B2 (en) | 2004-05-11 |
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