JP2000340681A - マスクｒｏｍ及びその製造方法 - Google Patents
マスクｒｏｍ及びその製造方法Info
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- JP2000340681A JP2000340681A JP2000137726A JP2000137726A JP2000340681A JP 2000340681 A JP2000340681 A JP 2000340681A JP 2000137726 A JP2000137726 A JP 2000137726A JP 2000137726 A JP2000137726 A JP 2000137726A JP 2000340681 A JP2000340681 A JP 2000340681A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- Semiconductor Memories (AREA)
- Magnetic Resonance Imaging Apparatus (AREA)
Abstract
(57)【要約】
【課題】 埋め込み型不純物拡散領域同士の間隔が効率
良く縮められるマスクＲＯＭ及びその製造方法を提供す
ること。 【解決手段】 半導体基板９０上にゲート絶縁膜１１２
を形成する。ゲート絶縁膜１１２上に所定間隔に離隔さ
れて互いに並ぶように配置され、一方向に延びるバー形
状の導電層パターン１１４ｂを形成する。導電層パター
ン１１４ｂをマスクとしてイオン打ち込みを行い、これ
らの間の半導体基板の表面近傍に埋め込み型不純物拡散
領域１２０を形成する。上記のようにしてゲート絶縁膜
を形成してから埋め込み型不純物拡散領域を形成する。
良く縮められるマスクＲＯＭ及びその製造方法を提供す
ること。 【解決手段】 半導体基板９０上にゲート絶縁膜１１２
を形成する。ゲート絶縁膜１１２上に所定間隔に離隔さ
れて互いに並ぶように配置され、一方向に延びるバー形
状の導電層パターン１１４ｂを形成する。導電層パター
ン１１４ｂをマスクとしてイオン打ち込みを行い、これ
らの間の半導体基板の表面近傍に埋め込み型不純物拡散
領域１２０を形成する。上記のようにしてゲート絶縁膜
を形成してから埋め込み型不純物拡散領域を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に係り、特に、埋め込み型不純物拡散領域同士
の間隔が効率良く縮められるマスクＲＯＭ及びその製造
方法に関する。
製造方法に係り、特に、埋め込み型不純物拡散領域同士
の間隔が効率良く縮められるマスクＲＯＭ及びその製造
方法に関する。
【０００２】
【従来の技術】半導体素子の高集積化が進むにつれて、
パターンピッチのスケールダウン、すなわち、回路線幅
の減少化に関心が寄せられている。この回路線幅の減少
はチップ面積の減少を目指しており、これは、同じ生産
能力で多量のダイが製造できるからである。かかる長所
にも関わらず、前記回路線幅の減少には幾つかの問題や
短所があり、生産性の極大化に妨げとなっていた。例え
ば、線幅の減少はトランジスタの電流駆動能力を向上で
き、これにより低い動作電圧下でもチップが動作できる
ことや、ダイレクトキャパシタンスの減少により高速動
作が容易であることなどの長所があるが、線幅の減少に
よる抵抗の増大、フリンジキャパシタンスの増大、工程
マージンの減少による歩留まりの減少及び不安定が発生
し、特にトランジスタのチャンネル長の減少による基板
電流の増大、ゲート酸化膜の膜厚の減少によるホットキ
ャリア効果など、信頼性の問題がある。
パターンピッチのスケールダウン、すなわち、回路線幅
の減少化に関心が寄せられている。この回路線幅の減少
はチップ面積の減少を目指しており、これは、同じ生産
能力で多量のダイが製造できるからである。かかる長所
にも関わらず、前記回路線幅の減少には幾つかの問題や
短所があり、生産性の極大化に妨げとなっていた。例え
ば、線幅の減少はトランジスタの電流駆動能力を向上で
き、これにより低い動作電圧下でもチップが動作できる
ことや、ダイレクトキャパシタンスの減少により高速動
作が容易であることなどの長所があるが、線幅の減少に
よる抵抗の増大、フリンジキャパシタンスの増大、工程
マージンの減少による歩留まりの減少及び不安定が発生
し、特にトランジスタのチャンネル長の減少による基板
電流の増大、ゲート酸化膜の膜厚の減少によるホットキ
ャリア効果など、信頼性の問題がある。
【０００３】図１は、通常のＮＯＲ型マスクＲＯＭのセ
ルアレイ部を示す平面図であり、図２ないし図５はそれ
ぞれ、前記図１のII-II'線断面図、III-III'線断面図、
IV-IV'線断面図及びV-V'線断面図である。
ルアレイ部を示す平面図であり、図２ないし図５はそれ
ぞれ、前記図１のII-II'線断面図、III-III'線断面図、
IV-IV'線断面図及びV-V'線断面図である。
【０００４】図１ないし図５中、符号１０は半導体基板
を、１１は埋め込み型不純物拡散領域を、１２はゲート
絶縁膜を、１４はワード線（すなわち、ゲート電極）
を、１６はゲート絶縁膜を保護するための絶縁膜を、１
８は層間絶縁膜を、２０は金属配線を、２２は金属配線
を保護するための絶縁膜を、そして２４はプログラミン
グが必要な指定セルのチャンネル領域にしきい値電圧の
調節のための不純物イオンが打ち込まれたチャンネル領
域をそれぞれ表わす。
を、１１は埋め込み型不純物拡散領域を、１２はゲート
絶縁膜を、１４はワード線（すなわち、ゲート電極）
を、１６はゲート絶縁膜を保護するための絶縁膜を、１
８は層間絶縁膜を、２０は金属配線を、２２は金属配線
を保護するための絶縁膜を、そして２４はプログラミン
グが必要な指定セルのチャンネル領域にしきい値電圧の
調節のための不純物イオンが打ち込まれたチャンネル領
域をそれぞれ表わす。
【０００５】埋め込み型不純物拡散領域１１は第１間隔
に相互離隔されており、互いに並ぶように配置されてい
る。ワード線１４は第２間隔に相互離隔されており、前
記埋め込み型不純物拡散領域１１とは直交するように、
そしてワード線同士は互いに並ぶように配置されてい
る。金属配線２０は前記埋め込み型不純物拡散領域１１
の上部にこれらと並ぶように配置されている。プログラ
ミングが必要な指定セルのチャンネル領域２４にはしき
い値電圧の調節のための不純物イオンが打ち込まれる。
前記埋め込み型不純物拡散領域１１は、セルトランジス
タのソース／ドレイン及びビット線として作用する。
に相互離隔されており、互いに並ぶように配置されてい
る。ワード線１４は第２間隔に相互離隔されており、前
記埋め込み型不純物拡散領域１１とは直交するように、
そしてワード線同士は互いに並ぶように配置されてい
る。金属配線２０は前記埋め込み型不純物拡散領域１１
の上部にこれらと並ぶように配置されている。プログラ
ミングが必要な指定セルのチャンネル領域２４にはしき
い値電圧の調節のための不純物イオンが打ち込まれる。
前記埋め込み型不純物拡散領域１１は、セルトランジス
タのソース／ドレイン及びビット線として作用する。
【０００６】図１を参照すると、各セルはワード線１４
に沿って形成され、埋め込み型不純物拡散領域１１及び
ワード線１４が重なり合う部分はソース／ドレインとな
り、前記埋め込み型不純物拡散領域１１と重なり合って
いないワード線１４の下部がチャンネル領域となる。
に沿って形成され、埋め込み型不純物拡散領域１１及び
ワード線１４が重なり合う部分はソース／ドレインとな
り、前記埋め込み型不純物拡散領域１１と重なり合って
いないワード線１４の下部がチャンネル領域となる。
【０００７】マスクＲＯＭの高集積化のためには、これ
を構成するセルトランジスタが占める面積を低減させる
ことが重要である。このためには、埋め込み型不純物拡
散領域１１のピッチ及びワード線１４のピッチを縮める
必要がある。ところが、この場合には、下記のことを考
慮しなければならない。
を構成するセルトランジスタが占める面積を低減させる
ことが重要である。このためには、埋め込み型不純物拡
散領域１１のピッチ及びワード線１４のピッチを縮める
必要がある。ところが、この場合には、下記のことを考
慮しなければならない。
【０００８】先ず、埋め込み型不純物拡散領域１１のピ
ッチを縮める場合には、チャンネル領域の長さが減少す
ることを考慮しなければならない。すなわち、埋め込み
型不純物拡散領域１１のピッチがフォトリソグラフィ工
程により縮められるとしても、セルトランジスタのパン
チスルーマージンが確保できるということが前提となっ
ていなければならない。これとは異なって、ワード線１
４のピッチを縮める場合には、チャンネル領域の幅が減
少することを考慮しなければならない。すなわち、ワー
ド線１４のピッチがフォトリソグラフィ工程により縮め
られるとしても、チャンネル領域の幅の減少に伴ってド
レイン電流が減少することを考慮しなければならない。
ッチを縮める場合には、チャンネル領域の長さが減少す
ることを考慮しなければならない。すなわち、埋め込み
型不純物拡散領域１１のピッチがフォトリソグラフィ工
程により縮められるとしても、セルトランジスタのパン
チスルーマージンが確保できるということが前提となっ
ていなければならない。これとは異なって、ワード線１
４のピッチを縮める場合には、チャンネル領域の幅が減
少することを考慮しなければならない。すなわち、ワー
ド線１４のピッチがフォトリソグラフィ工程により縮め
られるとしても、チャンネル領域の幅の減少に伴ってド
レイン電流が減少することを考慮しなければならない。
【０００９】ドレイン電流の減少は、ビット線のセンシ
ングマージンを確保する上で好ましくないため、減少し
ないように設計上の考慮が先行しなければならないとい
う点に鑑みるとき、セルトランジスタのパンチスルーマ
ージンが確保できるなら、埋め込み型不純物拡散領域の
ピッチを縮めることが好ましく、チップ設計上の長所が
多い。
ングマージンを確保する上で好ましくないため、減少し
ないように設計上の考慮が先行しなければならないとい
う点に鑑みるとき、セルトランジスタのパンチスルーマ
ージンが確保できるなら、埋め込み型不純物拡散領域の
ピッチを縮めることが好ましく、チップ設計上の長所が
多い。
【００１０】図６ないし図８は、従来の方法により埋め
込み型不純物拡散領域を有するマスクＲＯＭを製造する
過程を示す断面図である。その製造プロセスを説明する
と、先ず、半導体基板３０の素子分離領域（セルアレイ
領域と周辺回路領域との間、及びｐ-チャンネル領域と
ｎ-チャンネル領域との間）に通常の素子分離工程によ
りフィールド酸化膜３４を形成する。次に、薄い酸化膜
３６を基板の全面に成長させ、その上にフォトレジスト
を塗布且つ現像して埋め込み型不純物拡散領域の形成の
ためのフォトレジストパターン３８を形成した後、この
フォトレジストパターン３８をマスクとして不純物イオ
ン４０を打ち込むことによりセルアレイ領域に埋め込み
型不純物拡散領域４２を形成する。このとき、前記フォ
トレジストパターン３８は周辺回路領域を完全に覆いな
がら、セルアレイ領域では埋め込み型不純物拡散領域が
形成される領域のみを露出させる形状に形成される（図
６参照）
込み型不純物拡散領域を有するマスクＲＯＭを製造する
過程を示す断面図である。その製造プロセスを説明する
と、先ず、半導体基板３０の素子分離領域（セルアレイ
領域と周辺回路領域との間、及びｐ-チャンネル領域と
ｎ-チャンネル領域との間）に通常の素子分離工程によ
りフィールド酸化膜３４を形成する。次に、薄い酸化膜
３６を基板の全面に成長させ、その上にフォトレジスト
を塗布且つ現像して埋め込み型不純物拡散領域の形成の
ためのフォトレジストパターン３８を形成した後、この
フォトレジストパターン３８をマスクとして不純物イオ
ン４０を打ち込むことによりセルアレイ領域に埋め込み
型不純物拡散領域４２を形成する。このとき、前記フォ
トレジストパターン３８は周辺回路領域を完全に覆いな
がら、セルアレイ領域では埋め込み型不純物拡散領域が
形成される領域のみを露出させる形状に形成される（図
６参照）
【００１１】前記埋め込み型不純物拡散領域４２は、セ
ルトランジスタのソース／ドレイン及びビット線となる
領域である。そこで、前記埋め込み型不純物拡散領域４
２の形成に際しては、前述のように、現在のフォトリソ
グラフィ工程により得られる最小のピッチを有しながら
も、 パンチスルーマージンを確保することが核心であ
る。このためには、前記埋め込み型不純物拡散領域４２
を形成するときに、埋め込み型不純物拡散領域４２自体
のサイズを増大させるよりは、埋め込み型不純物拡散領
域４２同士の間隔を広げてやることが重要である。
ルトランジスタのソース／ドレイン及びビット線となる
領域である。そこで、前記埋め込み型不純物拡散領域４
２の形成に際しては、前述のように、現在のフォトリソ
グラフィ工程により得られる最小のピッチを有しながら
も、 パンチスルーマージンを確保することが核心であ
る。このためには、前記埋め込み型不純物拡散領域４２
を形成するときに、埋め込み型不純物拡散領域４２自体
のサイズを増大させるよりは、埋め込み型不純物拡散領
域４２同士の間隔を広げてやることが重要である。
【００１２】しかし、高集積化を目指して個別セルを縮
めるためのデザインルールを小さくすればするほど、チ
ャンネル領域の長さを決定するフォトレジストパターン
３８のバー（Ｂにて表示）のサイズはフォトリソグラフ
ィ技術の様々な限界により、目的のサイズ以下に縮小さ
れる。これを具体的に説明すると、最小デザインルール
を用いたフォトリソグラフィ技術は解像度が格段に低下
し、これによりフォトレジストが無くされるべき埋め込
み型不純物拡散領域上にその残留物が残ることになる。
その結果、フォトレジスト残留物を無くすために過多露
光を行なうことになる。従って、埋め込み型不純物拡散
領域のサイズを決定するスペース（Ｓにて表示）のサイ
ズは目的のサイズよりも大きくなるのに対し、バーのサ
イズは目的のサイズより小さくなる。従って、パンチス
ルーマージンの確保のために埋め込み型不純物拡散領域
４２同士の間隔を確保するためにはフォトリソグラフィ
技術の限界値以上のサイズに前記バーＢのサイズを決定
する必要があり、これはセルサイズの縮小に大きな妨げ
となる。
めるためのデザインルールを小さくすればするほど、チ
ャンネル領域の長さを決定するフォトレジストパターン
３８のバー（Ｂにて表示）のサイズはフォトリソグラフ
ィ技術の様々な限界により、目的のサイズ以下に縮小さ
れる。これを具体的に説明すると、最小デザインルール
を用いたフォトリソグラフィ技術は解像度が格段に低下
し、これによりフォトレジストが無くされるべき埋め込
み型不純物拡散領域上にその残留物が残ることになる。
その結果、フォトレジスト残留物を無くすために過多露
光を行なうことになる。従って、埋め込み型不純物拡散
領域のサイズを決定するスペース（Ｓにて表示）のサイ
ズは目的のサイズよりも大きくなるのに対し、バーのサ
イズは目的のサイズより小さくなる。従って、パンチス
ルーマージンの確保のために埋め込み型不純物拡散領域
４２同士の間隔を確保するためにはフォトリソグラフィ
技術の限界値以上のサイズに前記バーＢのサイズを決定
する必要があり、これはセルサイズの縮小に大きな妨げ
となる。
【００１３】引き続き、前記フォトレジストパターン
（図６の３８）及び薄い酸化膜３６を除去した後に、犠
牲酸化工程を施した後に、ゲート絶縁膜３７を形成す
る。次に、セルアレイ領域にはワード線４４を形成し、
周辺回路領域には周辺回路を構成する素子のゲート４８
を形成する（図７参照）。結果物の全面に第１絶縁膜５
６を形成し、周辺回路を構成する素子の不純物拡散領域
５５及び５７とそれぞれ接続する電極５８及び６０を形
成した後に、第２絶縁膜６２を形成する（図８参照）。
図６ないし図８中に触れてない符号３２はＮウェルを、
４６及び５０はエッチングマスクを、そして５２はスペ
ーサを表わす。
（図６の３８）及び薄い酸化膜３６を除去した後に、犠
牲酸化工程を施した後に、ゲート絶縁膜３７を形成す
る。次に、セルアレイ領域にはワード線４４を形成し、
周辺回路領域には周辺回路を構成する素子のゲート４８
を形成する（図７参照）。結果物の全面に第１絶縁膜５
６を形成し、周辺回路を構成する素子の不純物拡散領域
５５及び５７とそれぞれ接続する電極５８及び６０を形
成した後に、第２絶縁膜６２を形成する（図８参照）。
図６ないし図８中に触れてない符号３２はＮウェルを、
４６及び５０はエッチングマスクを、そして５２はスペ
ーサを表わす。
【００１４】
【発明が解決しようとする課題】ここで、先に図６で説
明したように、パンチスルーマージンの確保のための埋
め込み型不純物拡散領域４２同士の間隔はフォトリソグ
ラフィ技術の限界により制限を受けることになるが、他
の要素として不純物拡散領域４２の過多拡散が問題とな
る。これを詳細に説明すると、埋め込み型不純物拡散領
域４２同士の間隔を縮めることを阻害する要因として、
埋め込み型不純物拡散領域４２のオートドーピング及び
ＯＥＤ（Ｏｘｉｄａｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｄｉｆ
ｆｕｓｉｏｎ）現象がある。このうち、オートドーピン
グは、不純物の活性率の違いにより不純物拡散領域が自
動的に拡散する現象を言う。図６及び図７を参照する
と、前記埋め込み型不純物拡散領域４２内の不純物が後
続するゲート絶縁膜の形成時に供給される熱エネルギに
よってチャンネル領域に向けて拡散し、結果としてチャ
ンネル領域の長さが減少される。通常、Ｎ型不純物の場
合、同一条件下におけるＰ型不純物に比べて活性率が低
い。ところで、１０15イオン／ｃｍ2以上の高いドーピ
ング濃度では、 活性率の違いが極めて小であっても十
分なオートドーピングが起こり、例えば、Ｎ型不純物が
ドーピングされた埋め込み型不純物拡散領域の場合、ゲ
ート絶縁膜の形成時に供給される熱エネルギによってそ
の内部にドーピングされているＮ型不純物がチャンネル
領域に向けて拡散される現象が生じる。さらに、従来の
技術によると、セグリゲーションファクタによるＯＥＤ
現象が生じる。これにより、Ｎ型不純物が基板に向けて
素早く拡散されるので、Ｎ型不純物からなる埋め込み型
不純物拡散領域４２をチャンネル領域に向けて拡張させ
る。
明したように、パンチスルーマージンの確保のための埋
め込み型不純物拡散領域４２同士の間隔はフォトリソグ
ラフィ技術の限界により制限を受けることになるが、他
の要素として不純物拡散領域４２の過多拡散が問題とな
る。これを詳細に説明すると、埋め込み型不純物拡散領
域４２同士の間隔を縮めることを阻害する要因として、
埋め込み型不純物拡散領域４２のオートドーピング及び
ＯＥＤ（Ｏｘｉｄａｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｄｉｆ
ｆｕｓｉｏｎ）現象がある。このうち、オートドーピン
グは、不純物の活性率の違いにより不純物拡散領域が自
動的に拡散する現象を言う。図６及び図７を参照する
と、前記埋め込み型不純物拡散領域４２内の不純物が後
続するゲート絶縁膜の形成時に供給される熱エネルギに
よってチャンネル領域に向けて拡散し、結果としてチャ
ンネル領域の長さが減少される。通常、Ｎ型不純物の場
合、同一条件下におけるＰ型不純物に比べて活性率が低
い。ところで、１０15イオン／ｃｍ2以上の高いドーピ
ング濃度では、 活性率の違いが極めて小であっても十
分なオートドーピングが起こり、例えば、Ｎ型不純物が
ドーピングされた埋め込み型不純物拡散領域の場合、ゲ
ート絶縁膜の形成時に供給される熱エネルギによってそ
の内部にドーピングされているＮ型不純物がチャンネル
領域に向けて拡散される現象が生じる。さらに、従来の
技術によると、セグリゲーションファクタによるＯＥＤ
現象が生じる。これにより、Ｎ型不純物が基板に向けて
素早く拡散されるので、Ｎ型不純物からなる埋め込み型
不純物拡散領域４２をチャンネル領域に向けて拡張させ
る。
【００１５】本発明の目的は、埋め込み型不純物拡散領
域の過多拡散を抑えることにより、パンチスルーマージ
ンが確保できるようにすると共に、埋め込み型不純物拡
散領域同士の間隔をフォトリソグラフィ工程の限界値に
最小化できるマスクＲＯＭを提供することにある。本発
明の他の目的は、前記マスクＲＯＭの製造に最適な製造
方法を提供することにある。
域の過多拡散を抑えることにより、パンチスルーマージ
ンが確保できるようにすると共に、埋め込み型不純物拡
散領域同士の間隔をフォトリソグラフィ工程の限界値に
最小化できるマスクＲＯＭを提供することにある。本発
明の他の目的は、前記マスクＲＯＭの製造に最適な製造
方法を提供することにある。
【００１６】
【課題を解決するための手段】本発明のマスクＲＯＭ
は、半導体基板と、この半導体基板内に形成され、第１
間隔に離隔されて互いに並ぶように配置され、一方向に
延びる埋め込み型不純物拡散領域と、前記半導体基板上
に形成され、前記埋め込み型不純物拡散領域が延びる方
向と直交する方向に延び、第２間隔に離隔されて互いに
並ぶように配置された複数本のワード線と、この複数本
のワード線と前記半導体基板との間に形成されたゲート
絶縁膜と、前記複数本のワード線と重なり合う埋め込み
型不純物拡散領域同士間の領域によって限定された複数
個のチャンネル領域と、このチャンネル領域上に形成さ
れ、前記複数本のワード線と抵抗性接触をなす複数個の
パッド導電層とを具備することを特徴とする。
は、半導体基板と、この半導体基板内に形成され、第１
間隔に離隔されて互いに並ぶように配置され、一方向に
延びる埋め込み型不純物拡散領域と、前記半導体基板上
に形成され、前記埋め込み型不純物拡散領域が延びる方
向と直交する方向に延び、第２間隔に離隔されて互いに
並ぶように配置された複数本のワード線と、この複数本
のワード線と前記半導体基板との間に形成されたゲート
絶縁膜と、前記複数本のワード線と重なり合う埋め込み
型不純物拡散領域同士間の領域によって限定された複数
個のチャンネル領域と、このチャンネル領域上に形成さ
れ、前記複数本のワード線と抵抗性接触をなす複数個の
パッド導電層とを具備することを特徴とする。
【００１７】好ましくは、前記複数個の埋め込み型不純
物拡散領域は、セルトランジスタのソース／ドレイン及
びビット線として作用し、前記ワード線は、前記セルト
ランジスタのゲート電極として作用する。さらに、前記
ワード線はポリシリコン膜と金属シリサイド膜の積層体
であるポリサイド膜からなり、前記パッド導電層は、３
００Å〜１０００Å程度の膜厚のポリシリコンからな
る。前記マスクＲＯＭは、埋め込み型不純物拡散領域の
表面に形成された成長絶縁膜をさらに具備し、この成長
絶縁膜の膜厚は、１００Å〜１０００Å程度である。成
長絶縁膜は、その縁部が角形状をしているように形成さ
れる。さらに、前記埋め込み型不純物拡散領域は、高濃
度の埋め込み型不純物拡散領域が低濃度の埋め込み型不
純物拡散領域により取り囲まれているような二重拡散さ
れたドレイン構造となっており、このうち、前記高濃度
の埋め込み型不純物拡散領域は、１０20原子／ｃｍ3程
度の濃度にてドープされている。
物拡散領域は、セルトランジスタのソース／ドレイン及
びビット線として作用し、前記ワード線は、前記セルト
ランジスタのゲート電極として作用する。さらに、前記
ワード線はポリシリコン膜と金属シリサイド膜の積層体
であるポリサイド膜からなり、前記パッド導電層は、３
００Å〜１０００Å程度の膜厚のポリシリコンからな
る。前記マスクＲＯＭは、埋め込み型不純物拡散領域の
表面に形成された成長絶縁膜をさらに具備し、この成長
絶縁膜の膜厚は、１００Å〜１０００Å程度である。成
長絶縁膜は、その縁部が角形状をしているように形成さ
れる。さらに、前記埋め込み型不純物拡散領域は、高濃
度の埋め込み型不純物拡散領域が低濃度の埋め込み型不
純物拡散領域により取り囲まれているような二重拡散さ
れたドレイン構造となっており、このうち、前記高濃度
の埋め込み型不純物拡散領域は、１０20原子／ｃｍ3程
度の濃度にてドープされている。
【００１８】本発明のマスクＲＯＭの製造方法は、半導
体基板上にゲート絶縁膜を形成する工程と、前記ゲート
絶縁膜上に第１間隔に離隔されて互いに並ぶように配置
され、一方向に延びる導電層パターンを形成する工程
と、前記導電層パターン相互の露出された半導体基板内
に埋め込み型不純物拡散領域を形成する工程と、前記導
電層パターン及び埋め込み型不純物拡散領域上に導電層
を形成する工程と、前記導電層及び前記導電層パターン
をエッチングして、前記埋め込み型不純物拡散領域が延
びる方向と直交する方向に延び、第２間隔に離隔されて
互いに並ぶように配置され、セルトランジスタのゲート
電極としても作用するワード線と、この複数本のワード
線と重なり合う埋め込み型不純物拡散領域同士間の領域
によって限定された複数個のチャンネル領域と、このチ
ャンネル領域上に形成され、前記複数本のワード線と抵
抗性接触をなす複数個のパッド導電層とを形成する工程
とを具備することを特徴とする。
体基板上にゲート絶縁膜を形成する工程と、前記ゲート
絶縁膜上に第１間隔に離隔されて互いに並ぶように配置
され、一方向に延びる導電層パターンを形成する工程
と、前記導電層パターン相互の露出された半導体基板内
に埋め込み型不純物拡散領域を形成する工程と、前記導
電層パターン及び埋め込み型不純物拡散領域上に導電層
を形成する工程と、前記導電層及び前記導電層パターン
をエッチングして、前記埋め込み型不純物拡散領域が延
びる方向と直交する方向に延び、第２間隔に離隔されて
互いに並ぶように配置され、セルトランジスタのゲート
電極としても作用するワード線と、この複数本のワード
線と重なり合う埋め込み型不純物拡散領域同士間の領域
によって限定された複数個のチャンネル領域と、このチ
ャンネル領域上に形成され、前記複数本のワード線と抵
抗性接触をなす複数個のパッド導電層とを形成する工程
とを具備することを特徴とする。
【００１９】前記埋め込み型不純物拡散領域を形成する
工程は、前記導電層パターンをマスクとして結果物の全
面に低濃度の不純物を打ち込むことにより前記導電層パ
ターンに自己整合される形状の低濃度の埋め込み型不純
物拡散領域を形成する工程と、前記導電層パターンの側
壁にスペーサを形成すると共に、ゲート絶縁膜を除去す
ることにより前記低濃度の埋め込み型不純物拡散領域を
部分的に露出させる工程と、前記導電層パターン及びス
ペーサをマスクとして結果物の全面に高濃度の不純物を
打ち込むことにより前記低濃度の埋め込み型不純物拡散
領域内に高濃度の埋め込み型不純物拡散領域を形成する
工程とによってなされる。このとき、前記高濃度の不純
物を打ち込む工程は、ヒ素（Ａｓ）イオンを、４０Ｋｅ
Ｖ程度のエネルギにて且つ５．０×１０15イオン／ｃｍ
2程度の濃度にて打ち込む工程である。
工程は、前記導電層パターンをマスクとして結果物の全
面に低濃度の不純物を打ち込むことにより前記導電層パ
ターンに自己整合される形状の低濃度の埋め込み型不純
物拡散領域を形成する工程と、前記導電層パターンの側
壁にスペーサを形成すると共に、ゲート絶縁膜を除去す
ることにより前記低濃度の埋め込み型不純物拡散領域を
部分的に露出させる工程と、前記導電層パターン及びス
ペーサをマスクとして結果物の全面に高濃度の不純物を
打ち込むことにより前記低濃度の埋め込み型不純物拡散
領域内に高濃度の埋め込み型不純物拡散領域を形成する
工程とによってなされる。このとき、前記高濃度の不純
物を打ち込む工程は、ヒ素（Ａｓ）イオンを、４０Ｋｅ
Ｖ程度のエネルギにて且つ５．０×１０15イオン／ｃｍ
2程度の濃度にて打ち込む工程である。
【００２０】前記高濃度の埋め込み型不純物拡散領域ま
で形成した後に、露出された半導体基板の表面を酸化し
て前記高濃度の埋め込み型不純物拡散領域の表面に成長
絶縁膜を形成する工程をさらに行なう。また、前記導電
層パターンを形成する工程は、前記ゲート絶縁膜上に導
電層パターンを形成するための導電物質層を形成する工
程と、前記導電物質層上に前記導電層パターンを形成す
るためのエッチングマスク層を形成する工程と、前記エ
ッチングマスク層の側壁にスペーサを形成する工程と、
前記エッチングマスク層及びスペーサをマスクとしてエ
ッチング工程を施して前記導電物質層をパターニングす
ることにより導電層パターンを形成する工程とを含み、
前記埋め込み型不純物拡散領域を形成する工程は、前記
エッチングマスク層、スペーサ及び導電層パターンをイ
オン打ち込みマスクとして結果物の全面に不純物を打ち
込む工程を含む。好ましくは、前記埋め込み型不純物拡
散領域まで形成した後に、露出された半導体基板の表面
を酸化して前記埋め込み型不純物拡散領域の表面に成長
絶縁膜を形成する工程をさらに具備する。前記パッド導
電層は、前記ワード線と抵抗性接触をなす導電物質から
形成される。例えば、前記パッド導電層はポリシリコン
から形成され、前記ワード線はポリシリコン膜と金属シ
リサイド膜の積層体であるポリサイド膜から形成され
る。
で形成した後に、露出された半導体基板の表面を酸化し
て前記高濃度の埋め込み型不純物拡散領域の表面に成長
絶縁膜を形成する工程をさらに行なう。また、前記導電
層パターンを形成する工程は、前記ゲート絶縁膜上に導
電層パターンを形成するための導電物質層を形成する工
程と、前記導電物質層上に前記導電層パターンを形成す
るためのエッチングマスク層を形成する工程と、前記エ
ッチングマスク層の側壁にスペーサを形成する工程と、
前記エッチングマスク層及びスペーサをマスクとしてエ
ッチング工程を施して前記導電物質層をパターニングす
ることにより導電層パターンを形成する工程とを含み、
前記埋め込み型不純物拡散領域を形成する工程は、前記
エッチングマスク層、スペーサ及び導電層パターンをイ
オン打ち込みマスクとして結果物の全面に不純物を打ち
込む工程を含む。好ましくは、前記埋め込み型不純物拡
散領域まで形成した後に、露出された半導体基板の表面
を酸化して前記埋め込み型不純物拡散領域の表面に成長
絶縁膜を形成する工程をさらに具備する。前記パッド導
電層は、前記ワード線と抵抗性接触をなす導電物質から
形成される。例えば、前記パッド導電層はポリシリコン
から形成され、前記ワード線はポリシリコン膜と金属シ
リサイド膜の積層体であるポリサイド膜から形成され
る。
【００２１】本発明の他のマスクＲＯＭの製造方法は、
半導体基板上にゲート絶縁膜を形成する工程と、前記ゲ
ート絶縁膜上に第１ポリシリコン膜を形成する工程と、
前記第１ポリシリコン膜上に周辺回路領域は完全に覆
い、セルアレイ領域は埋め込み型不純物拡散領域が形成
される部分を露出させる形状のフォトレジストパターン
を形成する工程と、前記フォトレジストパターンをマス
クとしてイオン打ち込みを行うことにより、前記半導体
基板内に、第１間隔に離隔されて互いに並ぶように配置
され、一方向に延びる埋め込み型不純物拡散領域を形成
する工程と、前記フォトレジストパターンの除去後に、
前記第１ポリシリコン膜上に第２ポリシリコン膜とシリ
サイド膜を順次積層させる工程と、前記第１ポリシリコ
ン膜、第２ポリシリコン膜及びシリサイド膜を順次エッ
チングすることにより、前記埋め込み型不純物拡散領域
と直交する方向に延び、第２間隔に離隔されて互いに並
ぶように配置された複数本のワード線を形成する工程と
を具備することを特徴とする。
半導体基板上にゲート絶縁膜を形成する工程と、前記ゲ
ート絶縁膜上に第１ポリシリコン膜を形成する工程と、
前記第１ポリシリコン膜上に周辺回路領域は完全に覆
い、セルアレイ領域は埋め込み型不純物拡散領域が形成
される部分を露出させる形状のフォトレジストパターン
を形成する工程と、前記フォトレジストパターンをマス
クとしてイオン打ち込みを行うことにより、前記半導体
基板内に、第１間隔に離隔されて互いに並ぶように配置
され、一方向に延びる埋め込み型不純物拡散領域を形成
する工程と、前記フォトレジストパターンの除去後に、
前記第１ポリシリコン膜上に第２ポリシリコン膜とシリ
サイド膜を順次積層させる工程と、前記第１ポリシリコ
ン膜、第２ポリシリコン膜及びシリサイド膜を順次エッ
チングすることにより、前記埋め込み型不純物拡散領域
と直交する方向に延び、第２間隔に離隔されて互いに並
ぶように配置された複数本のワード線を形成する工程と
を具備することを特徴とする。
【００２２】前記第２ポリシリコン膜まで形成した後
に、結果物の表面にＰＯＣｌ3を蒸着して前記第１ポリ
シリコン膜及び第２ポリシリコン膜に導電性を与える工
程をさらに行なう。前記ゲート絶縁膜は５０Å〜１５０
Å程度の膜厚にて、前記第１ポリシリコン膜は１００Å
〜１０００Å程度の膜厚にて、前記第２ポリシリコン膜
は５００Å〜１５００Å程度の膜厚にて、そして前記金
属シリサイド膜は５００Å〜２０００Å程度の膜厚にて
形成される。
に、結果物の表面にＰＯＣｌ3を蒸着して前記第１ポリ
シリコン膜及び第２ポリシリコン膜に導電性を与える工
程をさらに行なう。前記ゲート絶縁膜は５０Å〜１５０
Å程度の膜厚にて、前記第１ポリシリコン膜は１００Å
〜１０００Å程度の膜厚にて、前記第２ポリシリコン膜
は５００Å〜１５００Å程度の膜厚にて、そして前記金
属シリサイド膜は５００Å〜２０００Å程度の膜厚にて
形成される。
【００２３】本発明によると、セルアレイ面積が効率良
く縮められるとともに、ワード線と半導体基板との間に
生じる寄生キャパシタンスと、埋め込み型不純物拡散領
域の面抵抗及び半導体基板と埋め込み型不純物拡散領域
との間に生じる寄生接合キャパシタンスを低減できる。
く縮められるとともに、ワード線と半導体基板との間に
生じる寄生キャパシタンスと、埋め込み型不純物拡散領
域の面抵抗及び半導体基板と埋め込み型不純物拡散領域
との間に生じる寄生接合キャパシタンスを低減できる。
【００２４】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施形態によるマスクＲＯＭ及びその製造方法を詳
細に説明する。本発明では、埋め込み型不純物拡散領域
の過多拡散によってチャンネル領域の長さが縮まる現象
を防止することにより、埋め込み型不純物拡散領域同士
の間隔を最小化できるマスクＲＯＭ及びその製造方法に
ついて説明する。本発明によると、チャンネル領域の長
さが約０．１５μｍである高集積セルの確保が可能とな
る。なお、本発明は下記の実施形態に限定されるもので
はなく、各種の変形が本発明の技術的思想内にて、且つ
当分野における通常の知識を有した者にとって可能であ
る。
明の実施形態によるマスクＲＯＭ及びその製造方法を詳
細に説明する。本発明では、埋め込み型不純物拡散領域
の過多拡散によってチャンネル領域の長さが縮まる現象
を防止することにより、埋め込み型不純物拡散領域同士
の間隔を最小化できるマスクＲＯＭ及びその製造方法に
ついて説明する。本発明によると、チャンネル領域の長
さが約０．１５μｍである高集積セルの確保が可能とな
る。なお、本発明は下記の実施形態に限定されるもので
はなく、各種の変形が本発明の技術的思想内にて、且つ
当分野における通常の知識を有した者にとって可能であ
る。
【００２５】＜第１実施形態＞図９は、本発明の第１実
施形態によるＮＯＲ型マスクＲＯＭのセルアレイ部を示
す平面図であり、図１０ないし図１３はそれぞれ、前記
図９のX-X'線断面図、XI-XI'線断面図、XII-XII'線断面
図及びXIII-XIII'線断面図である。図９ないし図１３
中、符号７０は半導体基板を、７２は埋め込み型不純物
拡散領域を、７４はゲート絶縁膜を、７６は成長絶縁膜
を、７８はパッド導電層を、８０はワード線（すなわ
ち、ゲート電極）を、８２はゲート保護のための絶縁膜
を、８４は平坦化膜を、８６は金属配線を、８８は金属
配線の保護のための絶縁膜を、そして８９はプログラミ
ングが必要な指定セルのチャンネル領域にしきい値電圧
の調節のための不純物イオンが打ち込まれたチャンネル
領域を表わす。
施形態によるＮＯＲ型マスクＲＯＭのセルアレイ部を示
す平面図であり、図１０ないし図１３はそれぞれ、前記
図９のX-X'線断面図、XI-XI'線断面図、XII-XII'線断面
図及びXIII-XIII'線断面図である。図９ないし図１３
中、符号７０は半導体基板を、７２は埋め込み型不純物
拡散領域を、７４はゲート絶縁膜を、７６は成長絶縁膜
を、７８はパッド導電層を、８０はワード線（すなわ
ち、ゲート電極）を、８２はゲート保護のための絶縁膜
を、８４は平坦化膜を、８６は金属配線を、８８は金属
配線の保護のための絶縁膜を、そして８９はプログラミ
ングが必要な指定セルのチャンネル領域にしきい値電圧
の調節のための不純物イオンが打ち込まれたチャンネル
領域を表わす。
【００２６】埋め込み型不純物拡散領域７２は一方向に
延びるバー形状をしており、第１間隔に離隔されて互い
に並ぶように配置されている。ワード線８０は前記埋め
込み型不純物拡散領域７２とは直交しており、第２間隔
に離隔されて互いに並ぶように配置されている。前記埋
め込み型不純物拡散領域７２間の領域に位置し、島形状
に配置されているパッド導電層７８はワード線８０と重
なり合っている。金属配線８６は前記埋め込み型不純物
拡散領域７２上にこれらと並ぶように配置されている。
プログラミングが必要な指定セルのチャンネル領域８９
にはしきい値電圧の調節のための不純物イオンが打ち込
まれる。
延びるバー形状をしており、第１間隔に離隔されて互い
に並ぶように配置されている。ワード線８０は前記埋め
込み型不純物拡散領域７２とは直交しており、第２間隔
に離隔されて互いに並ぶように配置されている。前記埋
め込み型不純物拡散領域７２間の領域に位置し、島形状
に配置されているパッド導電層７８はワード線８０と重
なり合っている。金属配線８６は前記埋め込み型不純物
拡散領域７２上にこれらと並ぶように配置されている。
プログラミングが必要な指定セルのチャンネル領域８９
にはしきい値電圧の調節のための不純物イオンが打ち込
まれる。
【００２７】埋め込み型不純物拡散領域７２はビット線
として作用し、前記ワード線８０と重なり合う埋め込み
型不純物拡散領域７２はセルトランジスタのソース／ド
レインとして作用する。各セルトランジスタはワード線
８０に沿って形成され、ワード線８０と重なり合う埋め
込み型不純物拡散領域７２がセルトランジスタのソース
／ドレインとなり、前記埋め込み型不純物拡散領域７２
と重なり合っていないワード線８０の下部がセルトラン
ジスタのチャンネル領域となる。
として作用し、前記ワード線８０と重なり合う埋め込み
型不純物拡散領域７２はセルトランジスタのソース／ド
レインとして作用する。各セルトランジスタはワード線
８０に沿って形成され、ワード線８０と重なり合う埋め
込み型不純物拡散領域７２がセルトランジスタのソース
／ドレインとなり、前記埋め込み型不純物拡散領域７２
と重なり合っていないワード線８０の下部がセルトラン
ジスタのチャンネル領域となる。
【００２８】ＮＯＲ型マスクＲＯＭの特定セルからプロ
グラムされたデータを読み出す動作は以下プロセスで行
われる。先ず、プログラムされたデータを読み出そうと
する特定セルと接続されたビット線には０〜２Ｖの電圧
を印加し、これと隣り合うビット線は接地させ、前記特
定セルのワード線に"ハイ"電圧を印加する。このとき、
前記特定セルのチャンネル領域のしきい値電圧が前記"
ハイ" 電圧よりも高電圧にプログラムされていると、前
記特定セルはターンオフされてビット線の放電を防止し
て"オフ"と判読され、前記特定セルのチャンネル領域の
しきい値電圧が前記ハイ電圧よりも低電圧にプログラム
されていると、前記特定セルはターンオンされて"オン"
と判読されることになる。各ビット線は各埋め込み型不
純物拡散領域７２の端部に形成された選択トランジスタ
（図示せず）のソースと接続されており、前記選択トラ
ンジスタの作用によって埋め込み型不純物拡散領域７２
への電圧供給を行なう。通常、セルのプログラム状態
は、各セルのチャンネル領域のしきい値電圧が各セルの
ゲート電極に供給される電圧よりも高電圧か、あるいは
低電圧かに応じて２種類に分けられる。このとき、各セ
ルのチャンネル領域のしきい値電圧の調節はチャンネル
領域（図９の８９）に不純物が打ち込まれることにより
なされる。
グラムされたデータを読み出す動作は以下プロセスで行
われる。先ず、プログラムされたデータを読み出そうと
する特定セルと接続されたビット線には０〜２Ｖの電圧
を印加し、これと隣り合うビット線は接地させ、前記特
定セルのワード線に"ハイ"電圧を印加する。このとき、
前記特定セルのチャンネル領域のしきい値電圧が前記"
ハイ" 電圧よりも高電圧にプログラムされていると、前
記特定セルはターンオフされてビット線の放電を防止し
て"オフ"と判読され、前記特定セルのチャンネル領域の
しきい値電圧が前記ハイ電圧よりも低電圧にプログラム
されていると、前記特定セルはターンオンされて"オン"
と判読されることになる。各ビット線は各埋め込み型不
純物拡散領域７２の端部に形成された選択トランジスタ
（図示せず）のソースと接続されており、前記選択トラ
ンジスタの作用によって埋め込み型不純物拡散領域７２
への電圧供給を行なう。通常、セルのプログラム状態
は、各セルのチャンネル領域のしきい値電圧が各セルの
ゲート電極に供給される電圧よりも高電圧か、あるいは
低電圧かに応じて２種類に分けられる。このとき、各セ
ルのチャンネル領域のしきい値電圧の調節はチャンネル
領域（図９の８９）に不純物が打ち込まれることにより
なされる。
【００２９】図１３に示されたように、ワード線８０と
重なり合う埋め込み型不純物拡散領域７２が各セルのソ
ース／ドレインとなり、パッド導電層７８の下部はチャ
ンネル領域となる。図１３を参照すると、埋め込み型不
純物拡散領域７２は前記パッド導電層７８に自己整合さ
れて形成されており、前記パッド導電層７８の幅によっ
てチャンネル領域の長さが左右される。
重なり合う埋め込み型不純物拡散領域７２が各セルのソ
ース／ドレインとなり、パッド導電層７８の下部はチャ
ンネル領域となる。図１３を参照すると、埋め込み型不
純物拡散領域７２は前記パッド導電層７８に自己整合さ
れて形成されており、前記パッド導電層７８の幅によっ
てチャンネル領域の長さが左右される。
【００３０】パッド導電層７８は、ワード線８０と抵抗
性接触をなす物質から形成される。例えば、前記ワード
線８０は、ポリシリコン膜と金属シリサイド膜が積層さ
れたポリサイド膜から形成され、前記パッド導電層７８
はポリシリコン膜から形成される。このとき、前記金属
シリサイド膜を構成する金属は、タンタル（Ｔａ）、チ
タニウム（Ｔｉ）、タングステン（Ｗ）またはコバルト
（Ｃｏ）などであり、前記パッド導電層７８は３００Å
〜１０００Å程度の膜厚にて形成される。
性接触をなす物質から形成される。例えば、前記ワード
線８０は、ポリシリコン膜と金属シリサイド膜が積層さ
れたポリサイド膜から形成され、前記パッド導電層７８
はポリシリコン膜から形成される。このとき、前記金属
シリサイド膜を構成する金属は、タンタル（Ｔａ）、チ
タニウム（Ｔｉ）、タングステン（Ｗ）またはコバルト
（Ｃｏ）などであり、前記パッド導電層７８は３００Å
〜１０００Å程度の膜厚にて形成される。
【００３１】埋め込み型不純物拡散領域７２は低濃度の
埋め込み型不純物拡散領域が高濃度の埋め込み型不純物
拡散領域を取り囲んでいるような二重拡散されたドレイ
ン（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ：ＤＤ
Ｄ）構造となっている。このとき、前記高濃度の埋め込
み型不純物拡散領域は１０20原子／ｃｍ3程度の濃度に
てドーピングされている。高濃度の埋め込み型不純物拡
散領域が低濃度の埋め込み型不純物拡散領域によって取
り囲まれていることから、半導体基板と埋め込み型不純
物拡散領域との間に生じる筈である寄生接合キャパシタ
ンスを低減でる。また、高濃度の埋め込み型不純物拡散
領域を１０20原子／ｃｍ3程度の高濃度にて形成できる
ことから、埋め込み型不純物拡散領域の面抵抗を低減で
きる。
埋め込み型不純物拡散領域が高濃度の埋め込み型不純物
拡散領域を取り囲んでいるような二重拡散されたドレイ
ン（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ：ＤＤ
Ｄ）構造となっている。このとき、前記高濃度の埋め込
み型不純物拡散領域は１０20原子／ｃｍ3程度の濃度に
てドーピングされている。高濃度の埋め込み型不純物拡
散領域が低濃度の埋め込み型不純物拡散領域によって取
り囲まれていることから、半導体基板と埋め込み型不純
物拡散領域との間に生じる筈である寄生接合キャパシタ
ンスを低減でる。また、高濃度の埋め込み型不純物拡散
領域を１０20原子／ｃｍ3程度の高濃度にて形成できる
ことから、埋め込み型不純物拡散領域の面抵抗を低減で
きる。
【００３２】成長絶縁膜７６は埋め込み型不純物拡散領
域７２の表面に形成されており、ゲート絶縁膜７４は埋
め込み型不純物拡散領域７２相互間の半導体基板の表面
に形成されている。前記成長絶縁膜７６及びゲート絶縁
膜７４は両方ともシリコン原子及び酸素原子の結合体で
あるシリコンダイオキシドから構成されており、それぞ
れの膜厚は１００Å〜１０００Å、５０Å〜１５０Åの
範囲である。このとき、前記成長絶縁膜７６は前記埋め
込み型不純物拡散領域７２の表面全体に形成できるか、
或いはワード線によって覆われた部分の埋め込み型不純
物拡散領域７２の表面にのみ形成できる。かかる成長絶
縁膜７６の最終的な形状はワード線まで形成してから行
われる後続エッチング工程によって左右されるが、この
成長絶縁膜７６が少なくとも埋め込み型不純物拡散領域
７２とワード線８０との間に存在するとの位置条件さえ
満たしているなら、埋め込み型不純物拡散領域７２とワ
ード線８０との間に存在する寄生キャパシタンスを低減
できる。
域７２の表面に形成されており、ゲート絶縁膜７４は埋
め込み型不純物拡散領域７２相互間の半導体基板の表面
に形成されている。前記成長絶縁膜７６及びゲート絶縁
膜７４は両方ともシリコン原子及び酸素原子の結合体で
あるシリコンダイオキシドから構成されており、それぞ
れの膜厚は１００Å〜１０００Å、５０Å〜１５０Åの
範囲である。このとき、前記成長絶縁膜７６は前記埋め
込み型不純物拡散領域７２の表面全体に形成できるか、
或いはワード線によって覆われた部分の埋め込み型不純
物拡散領域７２の表面にのみ形成できる。かかる成長絶
縁膜７６の最終的な形状はワード線まで形成してから行
われる後続エッチング工程によって左右されるが、この
成長絶縁膜７６が少なくとも埋め込み型不純物拡散領域
７２とワード線８０との間に存在するとの位置条件さえ
満たしているなら、埋め込み型不純物拡散領域７２とワ
ード線８０との間に存在する寄生キャパシタンスを低減
できる。
【００３３】図示はしていないが、前記埋め込み型不純
物拡散領域７２相互間の領域のうち、前記パッド導電層
７８と重なり合っていない領域にはセルトランジスタ間
のアイソレイションを強化するためのセル隔離不純物層
が形成されている。
物拡散領域７２相互間の領域のうち、前記パッド導電層
７８と重なり合っていない領域にはセルトランジスタ間
のアイソレイションを強化するためのセル隔離不純物層
が形成されている。
【００３４】図１４ないし図２１は、本発明の第１実施
形態による埋め込み型不純物拡散領域を有するマスクＲ
ＯＭの製造方法を工程手順別に示す断面図である。以
下、図面において、同一の参照符号は同一の部材を表わ
す。また、Ｎ型またはＰ型等により半導体基板及び不純
物拡散領域などを説明することや、記載された具体的な
数値は単なる例示的なものに過ぎず、これによって本発
明の範囲が限られるものではない。
形態による埋め込み型不純物拡散領域を有するマスクＲ
ＯＭの製造方法を工程手順別に示す断面図である。以
下、図面において、同一の参照符号は同一の部材を表わ
す。また、Ｎ型またはＰ型等により半導体基板及び不純
物拡散領域などを説明することや、記載された具体的な
数値は単なる例示的なものに過ぎず、これによって本発
明の範囲が限られるものではない。
【００３５】まず、図１４を参照すると、Ｐ型半導体基
板（またはＰ型ウェル）９０の表面にパッド酸化膜９２
及びシリコンナイトライド膜９４を順次積層する。次
に、前記シリコンナイトライド膜９４上に素子分離領域
（セルアレイ領域と周辺回路領域との間の領域、及びｎ
-チャンネル領域とｐ-チャンネル領域との間の領域）を
露出させる窓を有する第１フォトレジストパターン９６
を形成する。次に、前記第１フォトレジストパターン９
６をエッチングマスクとして前記シリコンナイトライド
膜９４をエッチングすることにより、素子分離領域のパ
ッド酸化膜９２を露出させる。このとき、セルアレイ領
域は全面活性領域として指定され、前記シリコンナイト
ライド膜９４によって保護される。
板（またはＰ型ウェル）９０の表面にパッド酸化膜９２
及びシリコンナイトライド膜９４を順次積層する。次
に、前記シリコンナイトライド膜９４上に素子分離領域
（セルアレイ領域と周辺回路領域との間の領域、及びｎ
-チャンネル領域とｐ-チャンネル領域との間の領域）を
露出させる窓を有する第１フォトレジストパターン９６
を形成する。次に、前記第１フォトレジストパターン９
６をエッチングマスクとして前記シリコンナイトライド
膜９４をエッチングすることにより、素子分離領域のパ
ッド酸化膜９２を露出させる。このとき、セルアレイ領
域は全面活性領域として指定され、前記シリコンナイト
ライド膜９４によって保護される。
【００３６】図１５を参照すると、酸化工程を施して素
子分離領域にフィールド酸化膜９８を形成することによ
り活性領域及び非活性領域（フィールド酸化膜９８の形
成領域）を限定する。次に、結果物の全面にｎ-チャン
ネルフィールド（セルアレイ領域及びｎ-チャンネル領
域）のアイソレイションを強化せしめるため、例えば、
ボロン（Ｂ）イオンなどのＰ型不純物１００を１３０Ｋ
ｅＶのエネルギにて且つ１．０×１０13イオン／ｃｍ2
の濃度にて打ち込む。このとき、フィールド酸化膜９８
は前記イオン打ち込み工程時に自己整合マスクとして使
われる。続けて、ｎ-チャンネル領域のしきい値電圧を
調節するために、例えば、２フッ化ボロン（ＢＦ2）な
どの不純物を５０ＫｅＶのエネルギにて且つ２．４×１
０12イオン／ｃｍ2の濃度にて打ち込む。
子分離領域にフィールド酸化膜９８を形成することによ
り活性領域及び非活性領域（フィールド酸化膜９８の形
成領域）を限定する。次に、結果物の全面にｎ-チャン
ネルフィールド（セルアレイ領域及びｎ-チャンネル領
域）のアイソレイションを強化せしめるため、例えば、
ボロン（Ｂ）イオンなどのＰ型不純物１００を１３０Ｋ
ｅＶのエネルギにて且つ１．０×１０13イオン／ｃｍ2
の濃度にて打ち込む。このとき、フィールド酸化膜９８
は前記イオン打ち込み工程時に自己整合マスクとして使
われる。続けて、ｎ-チャンネル領域のしきい値電圧を
調節するために、例えば、２フッ化ボロン（ＢＦ2）な
どの不純物を５０ＫｅＶのエネルギにて且つ２．４×１
０12イオン／ｃｍ2の濃度にて打ち込む。
【００３７】図１６を参照すると、セルアレイ領域及び
ｎ-チャンネル領域を覆う第２フォトレジストパターン
１０２を形成する。次に、ｐ-チャンネル領域にＮウェ
ル１０６を形成するために、例えば、リン（Ｐ）などの
Ｎ型不純物１０４を８００ＫｅＶのエネルギにて打ち込
み、続けて、ｐ-チャンネルフィールド（ｐ-チャンネル
領域）のアイソレイションを強化せしめるために、例え
ば、リン（Ｐ）などのＮ型不純物を２８０ＫｅＶのエネ
ルギにて打ち込む（図示せず）。次に、Ｎウェルのバル
クパンチスルーの防止のためのチャンネル障壁層（図示
せず）を、ヒ素（Ａｓ）などのＮ型不純物を１８０Ｋｅ
Ｖのエネルギにて打ち込んで形成する。引き続き、ｐ-
チャンネル領域のしきい値電圧を調節するために、例え
ば、２フッ化ボロン（ＢＦ2）などの不純物を５０Ｋｅ
Ｖのエネルギにて打ち込む（図示せず）。
ｎ-チャンネル領域を覆う第２フォトレジストパターン
１０２を形成する。次に、ｐ-チャンネル領域にＮウェ
ル１０６を形成するために、例えば、リン（Ｐ）などの
Ｎ型不純物１０４を８００ＫｅＶのエネルギにて打ち込
み、続けて、ｐ-チャンネルフィールド（ｐ-チャンネル
領域）のアイソレイションを強化せしめるために、例え
ば、リン（Ｐ）などのＮ型不純物を２８０ＫｅＶのエネ
ルギにて打ち込む（図示せず）。次に、Ｎウェルのバル
クパンチスルーの防止のためのチャンネル障壁層（図示
せず）を、ヒ素（Ａｓ）などのＮ型不純物を１８０Ｋｅ
Ｖのエネルギにて打ち込んで形成する。引き続き、ｐ-
チャンネル領域のしきい値電圧を調節するために、例え
ば、２フッ化ボロン（ＢＦ2）などの不純物を５０Ｋｅ
Ｖのエネルギにて打ち込む（図示せず）。
【００３８】図１７を参照すると、前記第２フォトレジ
ストパターンを除去した後に、セルアレイ領域のみを露
出させるような形状の第３フォトレジストパターン１０
８を形成し、セル領域のしきい値電圧を調節するため
に、２フッ化ボロン（ＢＦ2）などの不純物１１０を５
０ＫｅＶのエネルギにて且つ２．５×１０12イオン／ｃ
ｍ2の濃度にて打ち込む。図１５ないし図１７で説明さ
れた不純物打ち込み工程の手順、不純物の種類、打ち込
みエネルギ及び打ち込み濃度は前記に限定されることな
く、目的の素子の電気的特性を考慮して任意に調節でき
ることは言うまでもない。
ストパターンを除去した後に、セルアレイ領域のみを露
出させるような形状の第３フォトレジストパターン１０
８を形成し、セル領域のしきい値電圧を調節するため
に、２フッ化ボロン（ＢＦ2）などの不純物１１０を５
０ＫｅＶのエネルギにて且つ２．５×１０12イオン／ｃ
ｍ2の濃度にて打ち込む。図１５ないし図１７で説明さ
れた不純物打ち込み工程の手順、不純物の種類、打ち込
みエネルギ及び打ち込み濃度は前記に限定されることな
く、目的の素子の電気的特性を考慮して任意に調節でき
ることは言うまでもない。
【００３９】図１８を参照すると、前記第３フォトレジ
ストパターン（図１７中１０８）及びパッド酸化膜（図
１７中９２）を除去した後に、結果物の全面に犠牲酸化
膜を形成してから除去する工程を施し、半導体基板の表
面に形成されているかもしれない欠陥を除去する。次
に、結果物の全面に、例えばシリコンダイオキシドから
なるゲート絶縁膜１１２を、例えば、５０Å〜１５０Å
程度の膜厚にて形成した後、例えば、ポリシリコンを３
００Å〜１５００Å程度の膜厚にて蒸着することによ
り、パッド導電層の形成のための導電物質層（以降の工
程でパターン"１１４ａ"及び"１１４ｂ"にパターニング
される）を形成する。続いて、前記導電物質層上にシリ
コンナイトライドなどの物質からなる第１エッチングマ
スク層１１６を形成した後に、前記図９の符号７２のよ
うな形状のパターンが描かれたマスク（図示せず）を用
いたフォトリソグラフィ工程を施し、前記第１エッチン
グマスク層及びその下部に積層されている導電物質層を
パターニングすることにより、セルアレイ領域では一方
向に（図９では縦方向）延びるバー形状の導電層パター
ン１１４ｂを形成し、周辺回路領域では周辺回路領域の
全体を覆う形状の導電層１１４ａを形成する。このと
き、前記エッチング工程は、ゲート絶縁膜１１２の膜厚
損が最小化できるように施すことが好ましい。
ストパターン（図１７中１０８）及びパッド酸化膜（図
１７中９２）を除去した後に、結果物の全面に犠牲酸化
膜を形成してから除去する工程を施し、半導体基板の表
面に形成されているかもしれない欠陥を除去する。次
に、結果物の全面に、例えばシリコンダイオキシドから
なるゲート絶縁膜１１２を、例えば、５０Å〜１５０Å
程度の膜厚にて形成した後、例えば、ポリシリコンを３
００Å〜１５００Å程度の膜厚にて蒸着することによ
り、パッド導電層の形成のための導電物質層（以降の工
程でパターン"１１４ａ"及び"１１４ｂ"にパターニング
される）を形成する。続いて、前記導電物質層上にシリ
コンナイトライドなどの物質からなる第１エッチングマ
スク層１１６を形成した後に、前記図９の符号７２のよ
うな形状のパターンが描かれたマスク（図示せず）を用
いたフォトリソグラフィ工程を施し、前記第１エッチン
グマスク層及びその下部に積層されている導電物質層を
パターニングすることにより、セルアレイ領域では一方
向に（図９では縦方向）延びるバー形状の導電層パター
ン１１４ｂを形成し、周辺回路領域では周辺回路領域の
全体を覆う形状の導電層１１４ａを形成する。このと
き、前記エッチング工程は、ゲート絶縁膜１１２の膜厚
損が最小化できるように施すことが好ましい。
【００４０】続いて、結果物の全面に、例えば、ヒ素
（Ａｓ）などのＮ型不純物１１８を６０ＫｅＶのエネル
ギにて且つ１．６×１０13イオン／ｃｍ2の濃度にて打
ち込み、前記導電層パターン１１４ｂ間の半導体基板の
表面近傍に前記導電層パターン１１４ｂに自己整合され
る低濃度の埋め込み型不純物拡散領域１２０を形成す
る。これにより、低濃度の埋め込み型不純物拡散領域１
２０は、図９の縦方向に、すなわち、導電層パターン１
１４ｂと並ぶような方向に延びるバー形状に形成され
る。
（Ａｓ）などのＮ型不純物１１８を６０ＫｅＶのエネル
ギにて且つ１．６×１０13イオン／ｃｍ2の濃度にて打
ち込み、前記導電層パターン１１４ｂ間の半導体基板の
表面近傍に前記導電層パターン１１４ｂに自己整合され
る低濃度の埋め込み型不純物拡散領域１２０を形成す
る。これにより、低濃度の埋め込み型不純物拡散領域１
２０は、図９の縦方向に、すなわち、導電層パターン１
１４ｂと並ぶような方向に延びるバー形状に形成され
る。
【００４１】図１９を参照すると、例えば、１００Å〜
５００Å膜厚のシリコンナイトライドを結果物の全面に
蒸着した後にこれをエッチバックして、前記導電層パタ
ーン１１４ｂの側壁にスペーサ１２２を形成する。この
スペーサ形成時の前記エッチバック時、次に行われる高
濃度埋め込み型不純物拡散領域のためのイオン打ち込み
のドーピング均一性を改善するために、オーバエッチン
グを施して残留ゲート絶縁膜１１２を除去することによ
り、半導体基板９０を露出させる。次に、例えば、ヒ素
（Ａｓ）などのＮ型不純物１２４を４０ＫｅＶのエネル
ギにて且つ５．０×１０15イオン／ｃｍ2の濃度にて打
ち込むことにより、前記低濃度の埋め込み型不純物拡散
領域１２０内に高濃度の埋め込み型不純物拡散領域１２
６を形成する。このとき、高濃度の埋め込み型不純物拡
散領域１２６は前記スペーサ１２２に自己整合される。
５００Å膜厚のシリコンナイトライドを結果物の全面に
蒸着した後にこれをエッチバックして、前記導電層パタ
ーン１１４ｂの側壁にスペーサ１２２を形成する。この
スペーサ形成時の前記エッチバック時、次に行われる高
濃度埋め込み型不純物拡散領域のためのイオン打ち込み
のドーピング均一性を改善するために、オーバエッチン
グを施して残留ゲート絶縁膜１１２を除去することによ
り、半導体基板９０を露出させる。次に、例えば、ヒ素
（Ａｓ）などのＮ型不純物１２４を４０ＫｅＶのエネル
ギにて且つ５．０×１０15イオン／ｃｍ2の濃度にて打
ち込むことにより、前記低濃度の埋め込み型不純物拡散
領域１２０内に高濃度の埋め込み型不純物拡散領域１２
６を形成する。このとき、高濃度の埋め込み型不純物拡
散領域１２６は前記スペーサ１２２に自己整合される。
【００４２】ここで、高濃度の埋め込み型不純物拡散領
域１２６を形成するためのイオン打ち込みを行う前にゲ
ート絶縁膜をエッチングして半導体基板を露出させたの
は、前記イオン打ち込み時に打ち込みエネルギの強度を
下げることにより、不純物イオンの横方向への拡散によ
るチャンネル領域の長さが減少することを防止するため
である。好ましいイオン打ち込み条件は、前述のよう
に、ヒ素（Ａｓ）イオンを４０ＫｅＶのエネルギにて且
つ５．０×１０15イオン／ｃｍ2の濃度にて打ち込むこ
とであるが、従来は、高い打ち込みエネルギによる不純
物イオンの横方向への拡散によって埋め込み型不純物拡
散領域が広がることを防止すべく、本実施形態より低い
不純物濃度、例えば、１．０×１０15イオン／ｃｍ2程
度の濃度にて不純物イオンを打ち込んでいた。従って、
本実施形態によると、高濃度の埋め込み型不純物拡散領
域１２６の不純物濃度が高められることから（実施形態
によると、高濃度の埋め込み型不純物拡散領域の濃度は
１０20原子／ｃｍ3程度となる）、埋め込み型不純物拡
散領域１２８の面抵抗を低減できる。
域１２６を形成するためのイオン打ち込みを行う前にゲ
ート絶縁膜をエッチングして半導体基板を露出させたの
は、前記イオン打ち込み時に打ち込みエネルギの強度を
下げることにより、不純物イオンの横方向への拡散によ
るチャンネル領域の長さが減少することを防止するため
である。好ましいイオン打ち込み条件は、前述のよう
に、ヒ素（Ａｓ）イオンを４０ＫｅＶのエネルギにて且
つ５．０×１０15イオン／ｃｍ2の濃度にて打ち込むこ
とであるが、従来は、高い打ち込みエネルギによる不純
物イオンの横方向への拡散によって埋め込み型不純物拡
散領域が広がることを防止すべく、本実施形態より低い
不純物濃度、例えば、１．０×１０15イオン／ｃｍ2程
度の濃度にて不純物イオンを打ち込んでいた。従って、
本実施形態によると、高濃度の埋め込み型不純物拡散領
域１２６の不純物濃度が高められることから（実施形態
によると、高濃度の埋め込み型不純物拡散領域の濃度は
１０20原子／ｃｍ3程度となる）、埋め込み型不純物拡
散領域１２８の面抵抗を低減できる。
【００４３】本実施形態によると、ゲート絶縁膜１１２
を形成した後にセルトランジスタの埋め込み型不純物拡
散領域１２８を形成していることから、以下の効果が得
られる。 第１に、ゲート絶縁膜１１２の形成時に供給
される熱エネルギによって埋め込み型不純物拡散領域内
の不純物イオンが拡散することを防止できる。第２に、
ゲート絶縁膜１１２の形成時にＯＥＤ現象によって埋め
込み型不純物拡散領域内のＮ型の不純物イオンが基板に
向けて拡散する現象を防止でき、これにより埋め込み型
不純物拡散領域１２８間の間隔がフォトリソグラフィ工
程の限界値に最小化できる。第３に、埋め込み型不純物
拡散領域１２８が、低濃度の埋め込み型不純物拡散領域
１２０によって高濃度の埋め込み型不純物拡散領域１２
６が取り囲まれる形態、すなわち、ＤＤＤ形態となって
いることから、半導体基板９０と埋め込み型不純物拡散
領域１２８との間に生じる寄生接合キャパシタンスを低
減できる。
を形成した後にセルトランジスタの埋め込み型不純物拡
散領域１２８を形成していることから、以下の効果が得
られる。 第１に、ゲート絶縁膜１１２の形成時に供給
される熱エネルギによって埋め込み型不純物拡散領域内
の不純物イオンが拡散することを防止できる。第２に、
ゲート絶縁膜１１２の形成時にＯＥＤ現象によって埋め
込み型不純物拡散領域内のＮ型の不純物イオンが基板に
向けて拡散する現象を防止でき、これにより埋め込み型
不純物拡散領域１２８間の間隔がフォトリソグラフィ工
程の限界値に最小化できる。第３に、埋め込み型不純物
拡散領域１２８が、低濃度の埋め込み型不純物拡散領域
１２０によって高濃度の埋め込み型不純物拡散領域１２
６が取り囲まれる形態、すなわち、ＤＤＤ形態となって
いることから、半導体基板９０と埋め込み型不純物拡散
領域１２８との間に生じる寄生接合キャパシタンスを低
減できる。
【００４４】図２０を参照すると、露出された前記高濃
度の埋め込み型不純物拡散領域１２６の表面に酸化膜を
成長させることにより、シリコンダイオキシドからなる
成長絶縁膜１３０を形成する。この成長絶縁膜１３０
は、埋め込み型不純物拡散領域の形成のためのイオン打
ち込み工程によって格子損傷がある程度ついている基板
上に形成されるので、そうでない場合に比べてその成長
速度が速い。この実施形態では、前記成長絶縁膜を１０
０Å〜１０００Å程度の膜厚にて形成している。このと
き、導電層パターン１１４ｂの側壁及び上部はスペーサ
（図１９中１２２）及び第１エッチングマスク層（図１
９中１１６）によって覆われているので、酸化膜成長は
ほとんど無い。その後、シリコンナイトライドにエッチ
ング選択比の高いリン酸を使って前記スペーサ及び第１
エッチングマスク層を完全に除去する。
度の埋め込み型不純物拡散領域１２６の表面に酸化膜を
成長させることにより、シリコンダイオキシドからなる
成長絶縁膜１３０を形成する。この成長絶縁膜１３０
は、埋め込み型不純物拡散領域の形成のためのイオン打
ち込み工程によって格子損傷がある程度ついている基板
上に形成されるので、そうでない場合に比べてその成長
速度が速い。この実施形態では、前記成長絶縁膜を１０
０Å〜１０００Å程度の膜厚にて形成している。このと
き、導電層パターン１１４ｂの側壁及び上部はスペーサ
（図１９中１２２）及び第１エッチングマスク層（図１
９中１１６）によって覆われているので、酸化膜成長は
ほとんど無い。その後、シリコンナイトライドにエッチ
ング選択比の高いリン酸を使って前記スペーサ及び第１
エッチングマスク層を完全に除去する。
【００４５】次に、結果物の全面に前記導電層パターン
１１４ｂと抵抗性接触をなす導電物質、例えばポリシリ
コン膜１３２と金属シリサイド膜１３４の積層体である
ポリサイド膜を積層することによりワード線を形成する
ための導電物質層を形成し、その上部に第２エッチング
マスク層１３６を形成する。このとき、前記導電層パタ
ーン１１４ｂを構成するポリシリコン膜及び前記ワード
線の形成のための導電物質層を構成するポリシリコン膜
に導電性を与えるために、前記ポリシリコン膜１３２の
蒸着後に、例えば、ＰＯＣｌ3などの不純物イオンをド
ーピングする 。
１１４ｂと抵抗性接触をなす導電物質、例えばポリシリ
コン膜１３２と金属シリサイド膜１３４の積層体である
ポリサイド膜を積層することによりワード線を形成する
ための導電物質層を形成し、その上部に第２エッチング
マスク層１３６を形成する。このとき、前記導電層パタ
ーン１１４ｂを構成するポリシリコン膜及び前記ワード
線の形成のための導電物質層を構成するポリシリコン膜
に導電性を与えるために、前記ポリシリコン膜１３２の
蒸着後に、例えば、ＰＯＣｌ3などの不純物イオンをド
ーピングする 。
【００４６】図２１を参照すると、フォトリソグラフィ
工程を施し、前記第２エッチングマスク層１３６及びそ
の下部に積層されている前記ワード線形成のための導電
物質層及び導電層パターン１１４ｂを順次エッチングす
ることにより、前記埋め込み型不純物拡散領域１２８と
直交すると共に、他方向（図９の横方向）に延びるバー
形状のワード線１３８と、埋め込み型不純物拡散領域１
２８間の半導体基板及び前記ワード線１３８が重なり合
う領域、すなわち、チャンネル領域に島形状にパッド導
電層１１４ｃを形成する。このとき、前記パッド導電層
１１４ｃは、前記ワード線１３８と同一のエッチング工
程によって形成されるので、前記ワード線１３８に自己
整合され、このワード線１３８はセルトランジスタのゲ
ート電極としても与えられる。
工程を施し、前記第２エッチングマスク層１３６及びそ
の下部に積層されている前記ワード線形成のための導電
物質層及び導電層パターン１１４ｂを順次エッチングす
ることにより、前記埋め込み型不純物拡散領域１２８と
直交すると共に、他方向（図９の横方向）に延びるバー
形状のワード線１３８と、埋め込み型不純物拡散領域１
２８間の半導体基板及び前記ワード線１３８が重なり合
う領域、すなわち、チャンネル領域に島形状にパッド導
電層１１４ｃを形成する。このとき、前記パッド導電層
１１４ｃは、前記ワード線１３８と同一のエッチング工
程によって形成されるので、前記ワード線１３８に自己
整合され、このワード線１３８はセルトランジスタのゲ
ート電極としても与えられる。
【００４７】前記ワード線１３８の形成のためのフォト
リソグラフィ工程時に、周辺回路領域には周辺回路素子
を構成するＮＭＯＳゲート１４０及びＰＭＯＳゲート１
４２が同時に形成される。
リソグラフィ工程時に、周辺回路領域には周辺回路素子
を構成するＮＭＯＳゲート１４０及びＰＭＯＳゲート１
４２が同時に形成される。
【００４８】次に、ワード線及びパッド導電層の側壁に
絶縁膜スペーサ（図示せず）を形成し、続けて、埋め込
み型不純物拡散領域及びワード線の形成されていない領
域の半導体基板の表面近傍に半導体基板と同じ導電型の
不純物イオンを打ち込んでセル隔離不純物層（図示せ
ず）を形成し、セルプログラムのためのイオン打ち込み
を行なう。
絶縁膜スペーサ（図示せず）を形成し、続けて、埋め込
み型不純物拡散領域及びワード線の形成されていない領
域の半導体基板の表面近傍に半導体基板と同じ導電型の
不純物イオンを打ち込んでセル隔離不純物層（図示せ
ず）を形成し、セルプログラムのためのイオン打ち込み
を行なう。
【００４９】＜第２実施形態＞図２２ないし図２５は、
本発明の第２実施形態による埋め込み型不純物拡散領域
を有するマスクＲＯＭの製造方法を工程手順別に示す断
面図であって、パッド導電層パターン及び成長絶縁膜を
形成する工程を示している。この実施形態では、導電層
パターンの形成のためのエッチング工程を第１エッチン
グマスク層を形成した直後に行なわず、スペーサを形成
してから行なっている。
本発明の第２実施形態による埋め込み型不純物拡散領域
を有するマスクＲＯＭの製造方法を工程手順別に示す断
面図であって、パッド導電層パターン及び成長絶縁膜を
形成する工程を示している。この実施形態では、導電層
パターンの形成のためのエッチング工程を第１エッチン
グマスク層を形成した直後に行なわず、スペーサを形成
してから行なっている。
【００５０】先ず、図２２を参照すると、ゲート絶縁膜
１１２が形成された基板９０上にパッド導電層の形成の
ための導電物質層１１４を形成した後、第１エッチング
マスク層１１６を形成する。ここで、各層の厚さは第１
実施形態で説明されたものと同一にする。その一方、前
記第１エッチングマスク層１１６の形成後に残留する導
電物質層１１４の厚さは３００Å〜４５０Å程度になら
しめる。好ましくは、後続する工程マージンが認める限
度内にて、できる限り薄くする。
１１２が形成された基板９０上にパッド導電層の形成の
ための導電物質層１１４を形成した後、第１エッチング
マスク層１１６を形成する。ここで、各層の厚さは第１
実施形態で説明されたものと同一にする。その一方、前
記第１エッチングマスク層１１６の形成後に残留する導
電物質層１１４の厚さは３００Å〜４５０Å程度になら
しめる。好ましくは、後続する工程マージンが認める限
度内にて、できる限り薄くする。
【００５１】図２３を参照すると、結果物の全面に、例
えば、１００Å〜５００Å程度の膜厚にてシリコンナイ
トライド膜を形成し、これを異方性エッチングすること
により前記第１エッチングマスク層１１６の側壁にスペ
ーサ１２２ａを形成する。このとき、前記スペーサ１２
２ａは、セルトランジスタのチャンネル長を十分確保す
るために形成されるものであり、フォトリソグラフィ工
程時に臨界寸法（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏ
ｎ；ＣＤ）が確保できれば省略しても良い。すなわち、
以降に形成される導電層パターンの長さが、フォトリソ
グラフィ工程時にスペーサ１２２ａの幅を含む長さに形
成できれば、前記スペーサ１２２ａの形成工程は省略し
ても良いのである。次に、前記第１エッチングマスク層
１１６及びスペーサ１２２ａをマスクとしてエッチング
工程を施し、導電層パターン１１４ｂを形成する。次
に、ヒ素（Ａｓ）などの不純物を打ち込んで埋め込み型
不純物拡散領域１２８を形成する。このとき、前記不純
物イオン打ち込み工程は、前記導電層パターン１１４ｂ
を中心として左右対称のイオン打ち込みによってなされ
る。不純物イオン打ち込みを対称打ち込みとするのは、
埋め込み型不純物拡散領域１２８の形状を左右に均一化
して、それによる導電層パターン１１４ｂの形状の変化
を最小化させるためである。
えば、１００Å〜５００Å程度の膜厚にてシリコンナイ
トライド膜を形成し、これを異方性エッチングすること
により前記第１エッチングマスク層１１６の側壁にスペ
ーサ１２２ａを形成する。このとき、前記スペーサ１２
２ａは、セルトランジスタのチャンネル長を十分確保す
るために形成されるものであり、フォトリソグラフィ工
程時に臨界寸法（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏ
ｎ；ＣＤ）が確保できれば省略しても良い。すなわち、
以降に形成される導電層パターンの長さが、フォトリソ
グラフィ工程時にスペーサ１２２ａの幅を含む長さに形
成できれば、前記スペーサ１２２ａの形成工程は省略し
ても良いのである。次に、前記第１エッチングマスク層
１１６及びスペーサ１２２ａをマスクとしてエッチング
工程を施し、導電層パターン１１４ｂを形成する。次
に、ヒ素（Ａｓ）などの不純物を打ち込んで埋め込み型
不純物拡散領域１２８を形成する。このとき、前記不純
物イオン打ち込み工程は、前記導電層パターン１１４ｂ
を中心として左右対称のイオン打ち込みによってなされ
る。不純物イオン打ち込みを対称打ち込みとするのは、
埋め込み型不純物拡散領域１２８の形状を左右に均一化
して、それによる導電層パターン１１４ｂの形状の変化
を最小化させるためである。
【００５２】図２４を参照すると、露出した前記埋め込
み型不純物拡散領域１２８の表面に酸化膜を成長させる
ことにより、シリコンダイオキシドからなる成長絶縁膜
１３０ａを形成する。このとき、スペーサ１２２ａの下
部に存在する導電層パターン１１４ｂの一部も酸化され
る。従って、導電層パターン１１４ｂの縁部と埋め込み
型不純物拡散領域１２８との間に形成される成長絶縁膜
１３０ａも所定膜厚以上に形成される。これにより、導
電層パターン１１４ｂと接触している成長絶縁膜１３０
ａ両先端は角形状をなす。
み型不純物拡散領域１２８の表面に酸化膜を成長させる
ことにより、シリコンダイオキシドからなる成長絶縁膜
１３０ａを形成する。このとき、スペーサ１２２ａの下
部に存在する導電層パターン１１４ｂの一部も酸化され
る。従って、導電層パターン１１４ｂの縁部と埋め込み
型不純物拡散領域１２８との間に形成される成長絶縁膜
１３０ａも所定膜厚以上に形成される。これにより、導
電層パターン１１４ｂと接触している成長絶縁膜１３０
ａ両先端は角形状をなす。
【００５３】図２５を参照すると、例えばリン酸（Ｈ3
ＰＯ4）などのエッチング液を使ってウェットエッチン
グを施し、前記スペーサ（図２４中１２２ａ）及び第１
エッチングマスク層１１６を除去する。次に、結果物の
全面に前記導電層パターン１１４ｂと抵抗性接触をなす
導電物質、例えば、ポリシリコン膜１３２と金属シリサ
イド膜１３４の積層体であるポリサイド膜を積層してワ
ード線の形成のための導電物質層を形成した後に、これ
をパターニングしてワード線１３８及びパッド導電層１
１４ｃを形成する。その結果、両先端が角形状をしてい
る成長絶縁膜１３０ａが完成する。従って、パッド導電
層１１４ｃの縁部と埋め込み型不純物拡散領域１２８と
の間に形成された成長絶縁膜１３０ａが、漏れ電流が生
じない程度の膜厚を有することになる。これにより、パ
ッド導電層（図２５中１１４ｃ）の縁部と埋め込み型不
純物拡散領域１２８との間に漏れ電流が生じなくなり、
結果として高信頼性のセルトランジスタが得られる。一
方、成長絶縁膜１３０ａの角形状の両先端の上部に形成
された溝は、その幅が２０Å〜３０Å程度であり、その
高さが１００Å〜１５０Å程度であるから、この溝に蒸
着されたワード線形成のためのポリシリコン膜１３２
を、ワード線の形成のためのエッチング工程時にオーバ
ーエッチングによって十分除去できる。
ＰＯ4）などのエッチング液を使ってウェットエッチン
グを施し、前記スペーサ（図２４中１２２ａ）及び第１
エッチングマスク層１１６を除去する。次に、結果物の
全面に前記導電層パターン１１４ｂと抵抗性接触をなす
導電物質、例えば、ポリシリコン膜１３２と金属シリサ
イド膜１３４の積層体であるポリサイド膜を積層してワ
ード線の形成のための導電物質層を形成した後に、これ
をパターニングしてワード線１３８及びパッド導電層１
１４ｃを形成する。その結果、両先端が角形状をしてい
る成長絶縁膜１３０ａが完成する。従って、パッド導電
層１１４ｃの縁部と埋め込み型不純物拡散領域１２８と
の間に形成された成長絶縁膜１３０ａが、漏れ電流が生
じない程度の膜厚を有することになる。これにより、パ
ッド導電層（図２５中１１４ｃ）の縁部と埋め込み型不
純物拡散領域１２８との間に漏れ電流が生じなくなり、
結果として高信頼性のセルトランジスタが得られる。一
方、成長絶縁膜１３０ａの角形状の両先端の上部に形成
された溝は、その幅が２０Å〜３０Å程度であり、その
高さが１００Å〜１５０Å程度であるから、この溝に蒸
着されたワード線形成のためのポリシリコン膜１３２
を、ワード線の形成のためのエッチング工程時にオーバ
ーエッチングによって十分除去できる。
【００５４】＜第３実施形態＞第３実施形態において
は、セルトランジスタのゲート電極として機能するワー
ド線が、第１ポリシリコン膜、第２ポリシリコン膜及び
金属シリサイド膜が順次積層されたポリサイド構造で形
成される。この実施形態において、第１ポリシリコン膜
は、チャンネル領域上に島形状に形成される第１実施形
態のパッド導電層１１４ｃとは異なって、ワード線と同
じパターンにて一方向に延びることにより形成される。
このとき、第１ポリシリコン膜は、反射防止膜（Ａｎｔ
ｉ−Ｒｅｆｌｅｃｔｉｖｅ Ｌａｙｅｒ；ＡＲＬ）とし
て利用できる膜厚、例えば、１００Å〜１０００Å程度
の膜厚にて形成される。
は、セルトランジスタのゲート電極として機能するワー
ド線が、第１ポリシリコン膜、第２ポリシリコン膜及び
金属シリサイド膜が順次積層されたポリサイド構造で形
成される。この実施形態において、第１ポリシリコン膜
は、チャンネル領域上に島形状に形成される第１実施形
態のパッド導電層１１４ｃとは異なって、ワード線と同
じパターンにて一方向に延びることにより形成される。
このとき、第１ポリシリコン膜は、反射防止膜（Ａｎｔ
ｉ−Ｒｅｆｌｅｃｔｉｖｅ Ｌａｙｅｒ；ＡＲＬ）とし
て利用できる膜厚、例えば、１００Å〜１０００Å程度
の膜厚にて形成される。
【００５５】図２６ないし図２８は、本発明の第３実施
形態による埋め込み型不純物拡散領域を有するマスクＲ
ＯＭの製造方法を工程手順別に示す断面図である。ま
ず、図２６を参照すると、図１４ないし図１７で説明さ
れた工程まで施した後に、前記第３フォトレジストパタ
ーン（図１７中１０８）及びパッド酸化膜（図１７中９
２）を除去する。次に、結果物の全面に犠牲酸化膜を形
成してから除去する犠牲酸化工程を施し、半導体基板の
表面に形成されているかもしれない欠陥を除去する。次
に、結果物の全面に、例えば、シリコンダイオキシドか
らなるゲート絶縁膜１６０を、例えば、５０Å〜１５０
Å程度の膜厚にて形成した後に、第１ポリシリコン膜１
６２を蒸着する。このとき、第１ポリシリコン膜１６２
は、後続するフォトリソグラフィ工程時に、これを反射
防止膜として利用できる程度の膜厚、例えば、１００Å
〜１０００Å程度に形成する。また、第１ポリシリコン
膜１６２は、後続するフォトレジストパターン１６４の
形成工程時に、ゲート絶縁膜１６０が損傷されることを
防止する機能、すなわち、ゲート絶縁膜１６０を保護す
る機能をする。
形態による埋め込み型不純物拡散領域を有するマスクＲ
ＯＭの製造方法を工程手順別に示す断面図である。ま
ず、図２６を参照すると、図１４ないし図１７で説明さ
れた工程まで施した後に、前記第３フォトレジストパタ
ーン（図１７中１０８）及びパッド酸化膜（図１７中９
２）を除去する。次に、結果物の全面に犠牲酸化膜を形
成してから除去する犠牲酸化工程を施し、半導体基板の
表面に形成されているかもしれない欠陥を除去する。次
に、結果物の全面に、例えば、シリコンダイオキシドか
らなるゲート絶縁膜１６０を、例えば、５０Å〜１５０
Å程度の膜厚にて形成した後に、第１ポリシリコン膜１
６２を蒸着する。このとき、第１ポリシリコン膜１６２
は、後続するフォトリソグラフィ工程時に、これを反射
防止膜として利用できる程度の膜厚、例えば、１００Å
〜１０００Å程度に形成する。また、第１ポリシリコン
膜１６２は、後続するフォトレジストパターン１６４の
形成工程時に、ゲート絶縁膜１６０が損傷されることを
防止する機能、すなわち、ゲート絶縁膜１６０を保護す
る機能をする。
【００５６】続いて、前記第１ポリシリコン膜１６２上
にフォトレジスト膜を塗布した後に、これを現像し、周
辺回路領域は完全に覆い、セルアレイ領域では図９中７
２と同じパターンとなるフォトレジストパターン１６４
を形成する。次に、前記フォトレジストパターン１６４
をマスクとして結果物の全面に不純物イオン１６６を打
ち込み、前記半導体基板９０の表面近傍に所定間隔離隔
されて互いに並ぶように配置されると共に、一方向に延
びるバー形状の埋め込み型不純物拡散領域１６８を形成
する。従来は、埋め込み型不純物拡散領域をゲート絶縁
膜及びゲート電極の形成に先立って形成していたが、こ
の実施形態では、前記ゲート絶縁膜及びゲート電極（第
１ポリシリコン膜１６２）を形成してから埋め込み型不
純物拡散領域１６８を形成するようにしている。これに
より、オートドーピング及びＯＥＤによる問題が防止で
きる。
にフォトレジスト膜を塗布した後に、これを現像し、周
辺回路領域は完全に覆い、セルアレイ領域では図９中７
２と同じパターンとなるフォトレジストパターン１６４
を形成する。次に、前記フォトレジストパターン１６４
をマスクとして結果物の全面に不純物イオン１６６を打
ち込み、前記半導体基板９０の表面近傍に所定間隔離隔
されて互いに並ぶように配置されると共に、一方向に延
びるバー形状の埋め込み型不純物拡散領域１６８を形成
する。従来は、埋め込み型不純物拡散領域をゲート絶縁
膜及びゲート電極の形成に先立って形成していたが、こ
の実施形態では、前記ゲート絶縁膜及びゲート電極（第
１ポリシリコン膜１６２）を形成してから埋め込み型不
純物拡散領域１６８を形成するようにしている。これに
より、オートドーピング及びＯＥＤによる問題が防止で
きる。
【００５７】図２７を参照すると、前記フォトレジスト
パターン（図２６中１６４）を除去した後に、第２ポリ
シリコン膜１７０及び金属シリサイド膜（例えば、タン
グステンシリサイド（ＷＳｉ））１７２をそれぞれ、例
えば、５００Å〜１５００Å及び１００Å〜１０００Å
程度の膜厚にて形成する。次に、前記金属シリサイド膜
１７０上に、例えば、シリコンナイトライドなどの物質
からなるエッチングマスク層１７４を形成する。このと
き、前記第１ポリシリコン膜１６２及び第２ポリシリコ
ン膜１７０に導電性を与えるために、前記第２ポリシリ
コン膜１７０を形成した後に、ＰＯＣｌ3などの不純物
をドーピングする。
パターン（図２６中１６４）を除去した後に、第２ポリ
シリコン膜１７０及び金属シリサイド膜（例えば、タン
グステンシリサイド（ＷＳｉ））１７２をそれぞれ、例
えば、５００Å〜１５００Å及び１００Å〜１０００Å
程度の膜厚にて形成する。次に、前記金属シリサイド膜
１７０上に、例えば、シリコンナイトライドなどの物質
からなるエッチングマスク層１７４を形成する。このと
き、前記第１ポリシリコン膜１６２及び第２ポリシリコ
ン膜１７０に導電性を与えるために、前記第２ポリシリ
コン膜１７０を形成した後に、ＰＯＣｌ3などの不純物
をドーピングする。
【００５８】図２８を参照すると、フォトリソグラフィ
工程を施し、前記エッチングマスク層１７４及びその下
部に積層されている第１ポリシリコン膜１６２、第２ポ
リシリコン膜１７０及び金属シリサイド膜１７２を順次
エッチングすることにより、前記埋め込み型不純物拡散
領域１６８と直交すると共に、所定間隔離隔されて互い
に並ぶように配置され、他方向に延びるバー形状のワー
ド線１８０を形成する。このとき、前記ワード線１８０
の形成のためのフォトリソグラフィ工程時に、周辺回路
領域には、周辺回路素子を構成するＮＭＯＳゲート１８
２及びＰＭＯＳゲート１８４が同時に形成される。ワー
ド線１８０形成以降の工程は、本発明の第１実施形態の
方法と同様にして行われる。
工程を施し、前記エッチングマスク層１７４及びその下
部に積層されている第１ポリシリコン膜１６２、第２ポ
リシリコン膜１７０及び金属シリサイド膜１７２を順次
エッチングすることにより、前記埋め込み型不純物拡散
領域１６８と直交すると共に、所定間隔離隔されて互い
に並ぶように配置され、他方向に延びるバー形状のワー
ド線１８０を形成する。このとき、前記ワード線１８０
の形成のためのフォトリソグラフィ工程時に、周辺回路
領域には、周辺回路素子を構成するＮＭＯＳゲート１８
２及びＰＭＯＳゲート１８４が同時に形成される。ワー
ド線１８０形成以降の工程は、本発明の第１実施形態の
方法と同様にして行われる。
【００５９】本発明の第３実施形態によると、ゲート絶
縁膜１６０及び第１ポリシリコン膜１６２を形成してか
ら埋め込み型不純物拡散領域１６８を形成しているの
で、オートドーピングによる拡散及びＯＥＤによる拡散
に起因するチャンネル長さの減少を防止でき、加えて第
１ポリシリコン膜１６２を反射防止膜として機能させる
ことができることから、高集積のセルを形成する上で有
効である。
縁膜１６０及び第１ポリシリコン膜１６２を形成してか
ら埋め込み型不純物拡散領域１６８を形成しているの
で、オートドーピングによる拡散及びＯＥＤによる拡散
に起因するチャンネル長さの減少を防止でき、加えて第
１ポリシリコン膜１６２を反射防止膜として機能させる
ことができることから、高集積のセルを形成する上で有
効である。
【００６０】
【発明の効果】以上述べたように、本発明に係るマスク
ＲＯＭ及びその製造方法によると、ゲート絶縁膜を形成
してから埋め込み型不純物拡散領域を形成することか
ら、ゲート絶縁膜の形成時に供給される熱エネルギによ
って埋め込み型不純物拡散領域内の不純物イオンが拡散
される現象、すなわち、オートドーピング現象を防止で
き、しかも、ゲート絶縁膜の形成時にＯＥＤ現象によっ
て埋め込み型不純物拡散領域内の不純物イオンが基板に
向けて拡散される現象を防止できる。これにより、埋め
込み型不純物拡散領域同士の間隔がフォトリソグラフィ
工程の限界値に最小化でき、セルアレイ領域を効率良く
縮めることができる。さらに、埋め込み型不純物拡散領
域を、低濃度の埋め込み型不純物拡散領域が高濃度の埋
め込み型不純物拡散領域を取り囲むような形態、すなわ
ち、ＤＤＤ形態に形成することから、半導体基板と埋め
込み型不純物拡散領域との間に生じる寄生接合キャパシ
タンスが低減できる。さらに、埋め込み型不純物拡散領
域とワード線との間に成長絶縁膜を形成することから、
これらの間に生じる寄生キャパシタンスが低減でき、素
子の電気的特性の向上に寄与できる。
ＲＯＭ及びその製造方法によると、ゲート絶縁膜を形成
してから埋め込み型不純物拡散領域を形成することか
ら、ゲート絶縁膜の形成時に供給される熱エネルギによ
って埋め込み型不純物拡散領域内の不純物イオンが拡散
される現象、すなわち、オートドーピング現象を防止で
き、しかも、ゲート絶縁膜の形成時にＯＥＤ現象によっ
て埋め込み型不純物拡散領域内の不純物イオンが基板に
向けて拡散される現象を防止できる。これにより、埋め
込み型不純物拡散領域同士の間隔がフォトリソグラフィ
工程の限界値に最小化でき、セルアレイ領域を効率良く
縮めることができる。さらに、埋め込み型不純物拡散領
域を、低濃度の埋め込み型不純物拡散領域が高濃度の埋
め込み型不純物拡散領域を取り囲むような形態、すなわ
ち、ＤＤＤ形態に形成することから、半導体基板と埋め
込み型不純物拡散領域との間に生じる寄生接合キャパシ
タンスが低減できる。さらに、埋め込み型不純物拡散領
域とワード線との間に成長絶縁膜を形成することから、
これらの間に生じる寄生キャパシタンスが低減でき、素
子の電気的特性の向上に寄与できる。
【図１】通常のＮＯＲ型マスクＲＯＭのセルアレイ部を
示す平面図である。
示す平面図である。
【図２】図１のII-II'線断面図である。
【図３】図１のIII-III'線断面図である。
【図４】図１のIV-IV'線断面図である。
【図５】図１のV-V'線断面図である。
【図６】従来による埋め込み型不純物拡散領域を有する
マスクＲＯＭの製造方法を示す工程手順断面図である。
マスクＲＯＭの製造方法を示す工程手順断面図である。
【図７】従来による埋め込み型不純物拡散領域を有する
マスクＲＯＭの製造方法を示す工程手順断面図である。
マスクＲＯＭの製造方法を示す工程手順断面図である。
【図８】従来による埋め込み型不純物拡散領域を有する
マスクＲＯＭの製造方法を示す工程手順断面図である。
マスクＲＯＭの製造方法を示す工程手順断面図である。
【図９】本発明の第１実施形態によるＮＯＲ型マスクＲ
ＯＭのセルアレイ部を示す平面図である。
ＯＭのセルアレイ部を示す平面図である。
【図１０】図９のX-X'線断面図である。
【図１１】図９のXI-XI'線断面図である。
【図１２】図９のXII-XII'線断面図である。
【図１３】図９のXIII-XIII'線断面図である。
【図１４】本発明の第１実施形態による埋め込み型不純
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図である。
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図である。
【図１５】本発明の第１実施形態による埋め込み型不純
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図である。
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図である。
【図１６】本発明の第１実施形態による埋め込み型不純
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図である。
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図である。
【図１７】本発明の第１実施形態による埋め込み型不純
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図である。
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図である。
【図１８】本発明の第１実施形態による埋め込み型不純
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図である
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図である
【図１９】本発明の第１実施形態による埋め込み型不純
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図である。
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図である。
【図２０】本発明の第１実施形態による埋め込み型不純
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図である。
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図である。
【図２１】本発明の第１実施形態による埋め込み型不純
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図である。
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図である。
【図２２】本発明の第２実施形態による埋め込み型不純
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図であって、パッド導電層及び成長絶縁膜の形
成工程断面図である。
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図であって、パッド導電層及び成長絶縁膜の形
成工程断面図である。
【図２３】本発明の第２実施形態による埋め込み型不純
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図であって、パッド導電層及び成長絶縁膜の形
成工程断面図である。
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図であって、パッド導電層及び成長絶縁膜の形
成工程断面図である。
【図２４】本発明の第２実施形態による埋め込み型不純
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図であって、パッド導電層及び成長絶縁膜の形
成工程断面図である。
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図であって、パッド導電層及び成長絶縁膜の形
成工程断面図である。
【図２５】本発明の第２実施形態による埋め込み型不純
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図であって、パッド導電層及び成長絶縁膜の形
成工程断面図である。
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図であって、パッド導電層及び成長絶縁膜の形
成工程断面図である。
【図２６】本発明の第３実施形態による埋め込み型不純
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図である。
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図である。
【図２７】本発明の第３実施形態による埋め込み型不純
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図である。
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図である。
【図２８】本発明の第３実施形態による埋め込み型不純
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図である。
物拡散領域を有するマスクＲＯＭの製造方法を示す工程
手順断面図である。
９０ 半導体基板 １１２ ゲート絶縁膜 １１４ｂ 導電層パターン １２０ 低濃度埋め込み型不純物拡散領域
Claims (24)
- 【請求項１】 半導体基板と、 この半導体基板内に形成され、第１間隔に離隔されて互
いに並ぶように配置され、一方向に延びる埋め込み型不
純物拡散領域と、 前記半導体基板上に形成され、前記埋め込み型不純物拡
散領域が延びる方向と直交する方向に延び、第２間隔に
離隔されて互いに並ぶように配置された複数本のワード
線と、 この複数本のワード線と前記半導体基板との間に形成さ
れたゲート絶縁膜と、 前記複数本のワード線と重なり合う埋め込み型不純物拡
散領域同士間の領域によって限定された複数個のチャン
ネル領域と、 このチャンネル領域上に形成され、前記複数本のワード
線と抵抗性接触をなす複数個のパッド導電層とを具備す
ることを特徴とするマスクＲＯＭ。 - 【請求項２】 前記複数個の埋め込み型不純物拡散領域
は、セルトランジスタのソース／ドレイン及びビット線
として作用し、 前記ワード線は、前記セルトランジスタのゲート電極と
して作用することを特徴とする請求項１に記載のマスク
ＲＯＭ。 - 【請求項３】 前記パッド導電層は、前記チャンネル領
域上に島形状に形成されたことを特徴とする請求項１に
記載のマスクＲＯＭ。 - 【請求項４】 前記ワード線はポリシリコン膜と金属シ
リサイド膜の積層体であるポリサイド膜からなり、前記
パッド導電層はポリシリコンからなることを特徴とする
請求項１に記載のマスクＲＯＭ。 - 【請求項５】 前記パッド導電層は、３００Å〜１００
０Å程度の膜厚にて形成されていることを特徴とする請
求項１に記載のマスクＲＯＭ。 - 【請求項６】 前記埋め込み型不純物拡散領域の表面に
形成された成長絶縁膜をさらに具備することを特徴とす
る請求項１に記載のマスクＲＯＭ。 - 【請求項７】 前記成長絶縁膜の膜厚は、１００Å〜１
０００Å程度であることを特徴とする請求項６に記載の
マスクＲＯＭ。 - 【請求項８】 前記成長絶縁膜は、その縁部が角形状を
していることを特徴とする請求項６に記載のマスクＲＯ
Ｍ。 - 【請求項９】 前記埋め込み型不純物拡散領域は、高濃
度の埋め込み型不純物拡散領域が低濃度の埋め込み型不
純物拡散領域により取り囲まれているような二重拡散さ
れたドレイン構造となっていることを特徴とする請求項
１に記載のマスクＲＯＭ。 - 【請求項１０】 前記高濃度の埋め込み型不純物拡散領
域は、１０20原子／ｃｍ3程度の濃度にてドープされて
いることを特徴とする請求項９に記載のマスクＲＯＭ。 - 【請求項１１】 半導体基板上にゲート絶縁膜を形成す
る工程と、 前記ゲート絶縁膜上に第１間隔に離隔されて互いに並ぶ
ように配置され、一方向に延びる導電層パターンを形成
する工程と、 前記導電層パターン相互の露出された半導体基板内に埋
め込み型不純物拡散領域を形成する工程と、 前記導電層パターン及び埋め込み型不純物拡散領域上に
導電層を形成する工程と、 前記導電層及び前記導電層パターンをエッチングして、
前記埋め込み型不純物拡散領域が延びる方向と直交する
方向に延び、第２間隔に離隔されて互いに並ぶように配
置され、セルトランジスタのゲート電極としても作用す
るワード線と、この複数本のワード線と重なり合う埋め
込み型不純物拡散領域同士間の領域によって限定された
複数個のチャンネル領域と、このチャンネル領域上に形
成され、前記複数本のワード線と抵抗性接触をなす複数
個のパッド導電層とを形成する工程とを具備することを
特徴とするマスクＲＯＭの製造方法。 - 【請求項１２】 前記埋め込み型不純物拡散領域を形成
する工程は、 前記導電層パターンをマスクとして結果物の全面に低濃
度の不純物を打ち込むことにより前記導電層パターンに
自己整合される形状の低濃度の埋め込み型不純物拡散領
域を形成する工程と、 前記導電層パターンの側壁にスペーサを形成すると共
に、ゲート絶縁膜を除去することにより前記低濃度の埋
め込み型不純物拡散領域を部分的に露出させる工程と、 前記導電層パターン及びスペーサをマスクとして結果物
の全面に高濃度の不純物を打ち込むことにより前記低濃
度の埋め込み型不純物拡散領域内に高濃度の埋め込み型
不純物拡散領域を形成する工程とを具備することを特徴
とする請求項１１に記載のマスクＲＯＭの製造方法。 - 【請求項１３】 前記高濃度の不純物を打ち込む工程
は、 ヒ素（Ａｓ）イオンを、４０ＫｅＶ程度のエネルギにて
且つ５．０×１０15イオン／ｃｍ2程度の濃度にて打ち
込む工程であることを特徴とする請求項１２に記載のマ
スクＲＯＭの製造方法。 - 【請求項１４】 前記高濃度の埋め込み型不純物拡散領
域まで形成した後に、露出された半導体基板の表面を酸
化して前記高濃度の埋め込み型不純物拡散領域の表面に
成長絶縁膜を形成する工程をさらに具備することを特徴
とする請求項１２に記載のマスクＲＯＭの製造方法。 - 【請求項１５】 前記成長絶縁膜は、１００Å〜１００
０Å程度の膜厚にて形成されることを特徴とする請求項
１５に記載のマスクＲＯＭの製造方法。 - 【請求項１６】 前記導電層パターンを形成する工程は
前記ゲート絶縁膜上に導電層パターンを形成するための
導電物質層を形成する工程と、 前記導電物質層上に前記導電層パターンを形成するため
のエッチングマスク層を形成する工程と、 前記エッチングマスク層の側壁にスペーサを形成する工
程と、 前記エッチングマスク層及びスペーサをマスクとしてエ
ッチング工程を施して前記導電物質層をパターニングす
ることにより導電層パターンを形成する工程とを含み、 前記埋め込み型不純物拡散領域を形成する工程は、 前記エッチングマスク層、スペーサ及び導電層パターン
をイオン打ち込みマスクとして結果物の全面に不純物を
打ち込むことにより前記基板内に埋め込み型不純物拡散
領域を形成する工程を含むことを特徴とする請求項１１
に記載のマスクＲＯＭの製造方法。 - 【請求項１７】 前記埋め込み型不純物拡散領域まで形
成した後に、露出された半導体基板の表面を酸化して前
記埋め込み型不純物拡散領域の表面に成長絶縁膜を形成
する工程をさらに具備することを特徴とする請求項１６
に記載のマスクＲＯＭの製造方法。 - 【請求項１８】 前記成長絶縁膜は、１００Å〜１００
０Å程度の膜厚にて形成されることを特徴とする請求項
１７に記載のマスクＲＯＭの製造方法。 - 【請求項１９】 前記パッド導電層は、前記ワード線と
抵抗性接触をなす導電物質から形成されることを特徴と
する請求項１１に記載のマスクＲＯＭの製造方法。 - 【請求項２０】 前記パッド導電層はポリシリコンから
形成され、前記ワード線はポリシリコン膜と金属シリサ
イド膜が積層されたポリサイドから形成されることを特
徴とする請求項１９に記載のマスクＲＯＭの製造方法。 - 【請求項２１】 半導体基板上にゲート絶縁膜を形成す
る工程と、 前記ゲート絶縁膜上に第１ポリシリコン膜を形成する工
程と、 前記第１ポリシリコン膜上に周辺回路領域は完全に覆
い、セルアレイ領域は埋め込み型不純物拡散領域が形成
される部分を露出させる形状のフォトレジストパターン
を形成する工程と、 前記フォトレジストパターンをマスクとしてイオン打ち
込みを行うことにより、前記半導体基板内に、第１間隔
に離隔されて互いに並ぶように配置され、一方向に延び
る埋め込み型不純物拡散領域を形成する工程と、 前記フォトレジストパターンの除去後に、前記第１ポリ
シリコン膜上に第２ポリシリコン膜とシリサイド膜を順
次積層させる工程と、 前記第１ポリシリコン膜、第２ポリシリコン膜及びシリ
サイド膜を順次エッチングすることにより、前記埋め込
み型不純物拡散領域と直交する方向に延び、第２間隔に
離隔されて互いに並ぶように配置された複数本のワード
線を形成する工程とを具備することを特徴とするマスク
ＲＯＭの製造方法。 - 【請求項２２】 前記複数個の埋め込み型不純物拡散領
域は、セルトランジスタのソース／ドレイン及びビット
線として作用することを特徴とする請求項２１に記載の
マスクＲＯＭの製造方法。 - 【請求項２３】 前記第２ポリシリコン膜まで形成した
後に、結果物の表面にＰＯＣｌ3を蒸着して前記第１ポ
リシリコン膜及び第２ポリシリコン膜に導電性を与える
工程をさらに具備することを特徴とする請求項２１に記
載のマスクＲＯＭの製造方法。 - 【請求項２４】 前記ゲート絶縁膜は５０Å〜１５０Å
程度の膜厚にて、前記第１ポリシリコン膜は１００Å〜
１０００Å程度の膜厚にて、前記第２ポリシリコン膜は
５００Å〜１５００Å程度の膜厚にて、そして前記金属
シリサイド膜は５００Å〜２０００Å程度の膜厚にて形
成されることを特徴とする請求項２１に記載のマスクＲ
ＯＭの製造方法。
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