JPH0714060B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0714060B2 JPH0714060B2 JP58234241A JP23424183A JPH0714060B2 JP H0714060 B2 JPH0714060 B2 JP H0714060B2 JP 58234241 A JP58234241 A JP 58234241A JP 23424183 A JP23424183 A JP 23424183A JP H0714060 B2 JPH0714060 B2 JP H0714060B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- region
- forming
- sidewall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
Landscapes
- Non-Volatile Memory (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置の製造方法に係り、特にウエル内ト
ランジスタのゲート電極との関係で自己整合的にウエル
接地電極を構成し得る超微細相補型絶縁ゲート電界効果
トランジスタ、又はウエルを用いる超微細不揮発性メモ
リトランジスタ等を容易に製造することのできる半導体
装置の製造方法に関する。
ランジスタのゲート電極との関係で自己整合的にウエル
接地電極を構成し得る超微細相補型絶縁ゲート電界効果
トランジスタ、又はウエルを用いる超微細不揮発性メモ
リトランジスタ等を容易に製造することのできる半導体
装置の製造方法に関する。
従来の相補型絶縁ゲート電界効果トランジスタ（以降CM
OSトランジスタと称する。）におけるウエル内にはウエ
ル接地電極を取り出すための、ウエルと同一の導電型を
有する高濃度拡散領域と、ウエル内に形成されたトラン
ジスタの、ウエルとは反対の導電型を有するソースおよ
びドレインが、それぞれ独立に形成されていた。すなわ
ち、第１図は従来のCMOSトランジスタの一部分を示す断
面図で、１はｎ型シリコン基板、２はｐ型のウエル領域
である。ウエル２内には素子分離用の厚いフイルド酸化
膜３をマスクにして形成したｐ型高濃度不純物拡散領域
４、及びｎ型高不純物拡散領域で構成されるトランジス
タのソース領域５及びドレイン領域６が形成されてい
る。ソース拡散領域５及びドレイン拡散領域６はゲート
酸化膜７及びゲート電極８をマスクして形成される。９
は表面安定化絶縁膜である。ｐ型高濃度不純物拡散領域
４、及びｎ型ソース拡散領域５は金属電極10により接続
され接地電位に固定される。ドレイン拡散領域６はCMOS
トランジスタを構成するｐチヤネル型トランジスタのド
レイン拡散層と金属電極11により接続され、CMOSトラン
ジスタの出力端となつている。第１図の部分断面図で示
されるごとき従来構造のCMOSトランジスタに於いてはウ
エル電位を与える拡散領域４はソース拡散領域５とはま
つたく独立に構成されていた。すなわち、ウエル電位を
与えるｐ型高不純物濃度拡散領域４の形成にはｎ型ソー
ス領域５との分離の為のフイルド酸化膜３領域の存在が
不可欠であり、微細化上の欠点となつていた。ウエル電
位を与える高濃度拡散領域４の構成数を減ずれば（例え
ば、１ウエル内の各トランジスタ毎に設けていた高濃度
拡散領域４を１ウエル一つの高濃度拡散領域で置き替え
てしまう等の処理。）微細化上の欠点は軽減される。し
かしながらこの場合はウエル２内におけるトランジスタ
の構成位置によつてｐ型拡散領域４からの距離が異なる
為、ウエル抵抗の影響により各トランジスタの閾電圧値
が異なる欠点が生じた。
OSトランジスタと称する。）におけるウエル内にはウエ
ル接地電極を取り出すための、ウエルと同一の導電型を
有する高濃度拡散領域と、ウエル内に形成されたトラン
ジスタの、ウエルとは反対の導電型を有するソースおよ
びドレインが、それぞれ独立に形成されていた。すなわ
ち、第１図は従来のCMOSトランジスタの一部分を示す断
面図で、１はｎ型シリコン基板、２はｐ型のウエル領域
である。ウエル２内には素子分離用の厚いフイルド酸化
膜３をマスクにして形成したｐ型高濃度不純物拡散領域
４、及びｎ型高不純物拡散領域で構成されるトランジス
タのソース領域５及びドレイン領域６が形成されてい
る。ソース拡散領域５及びドレイン拡散領域６はゲート
酸化膜７及びゲート電極８をマスクして形成される。９
は表面安定化絶縁膜である。ｐ型高濃度不純物拡散領域
４、及びｎ型ソース拡散領域５は金属電極10により接続
され接地電位に固定される。ドレイン拡散領域６はCMOS
トランジスタを構成するｐチヤネル型トランジスタのド
レイン拡散層と金属電極11により接続され、CMOSトラン
ジスタの出力端となつている。第１図の部分断面図で示
されるごとき従来構造のCMOSトランジスタに於いてはウ
エル電位を与える拡散領域４はソース拡散領域５とはま
つたく独立に構成されていた。すなわち、ウエル電位を
与えるｐ型高不純物濃度拡散領域４の形成にはｎ型ソー
ス領域５との分離の為のフイルド酸化膜３領域の存在が
不可欠であり、微細化上の欠点となつていた。ウエル電
位を与える高濃度拡散領域４の構成数を減ずれば（例え
ば、１ウエル内の各トランジスタ毎に設けていた高濃度
拡散領域４を１ウエル一つの高濃度拡散領域で置き替え
てしまう等の処理。）微細化上の欠点は軽減される。し
かしながらこの場合はウエル２内におけるトランジスタ
の構成位置によつてｐ型拡散領域４からの距離が異なる
為、ウエル抵抗の影響により各トランジスタの閾電圧値
が異なる欠点が生じた。
従来構造のCMOSトランジスタでは、ｐ型拡散領域４とｎ
型ソース領域５には同一電位（接地電位）が印加される
が、それぞれ別個に開孔を行い、配線電極が接続される
ため、他の欠点も生じていた。すなわち所望箇所に各開
孔を設ける為には位置ずれの予裕を確保する必要があ
り、面積の増大をもたらす。さらに開孔面積を縮小して
面積低減を指向すれば開孔加工不良が増大し、接続不良
確率が増加する欠点をも生じた。
型ソース領域５には同一電位（接地電位）が印加される
が、それぞれ別個に開孔を行い、配線電極が接続される
ため、他の欠点も生じていた。すなわち所望箇所に各開
孔を設ける為には位置ずれの予裕を確保する必要があ
り、面積の増大をもたらす。さらに開孔面積を縮小して
面積低減を指向すれば開孔加工不良が増大し、接続不良
確率が増加する欠点をも生じた。
本発明の目的は上述した従来技術の欠点を解消すること
であり、ウエル内で相異なる導電型を有し、かつ同一電
位が与えられるべき各拡散領域が占有する面積を飛躍的
に減ずることにある。さらに本発明の他の目的は電極接
続開孔の個数、及びその合せ予裕をも含めた占有面積を
も減少させ、CMOSトランジスタ等を極めて微細に形成す
ることのできる半導体装置の製造方法を提供することに
ある。
であり、ウエル内で相異なる導電型を有し、かつ同一電
位が与えられるべき各拡散領域が占有する面積を飛躍的
に減ずることにある。さらに本発明の他の目的は電極接
続開孔の個数、及びその合せ予裕をも含めた占有面積を
も減少させ、CMOSトランジスタ等を極めて微細に形成す
ることのできる半導体装置の製造方法を提供することに
ある。
上記目的を達成する為に本発明はウエル電位を与えるウ
エルと同一導電型拡散領域４をウエル内トランジスタの
ソース拡散領域５と自己整合の関係で構成するものであ
る。すなわち従来公知の自己整合ゲートトランジスタと
はゲート電極８端に対してソース拡散領域５及びドレイ
ン拡散領域６を自己整合の関係に構成するものであつた
が本発明においてはウエル電位を与える拡散領域４もゲ
ート電極８端と自己整合の関係で構成するものである。
エルと同一導電型拡散領域４をウエル内トランジスタの
ソース拡散領域５と自己整合の関係で構成するものであ
る。すなわち従来公知の自己整合ゲートトランジスタと
はゲート電極８端に対してソース拡散領域５及びドレイ
ン拡散領域６を自己整合の関係に構成するものであつた
が本発明においてはウエル電位を与える拡散領域４もゲ
ート電極８端と自己整合の関係で構成するものである。
すなわち、ゲート電極８上に設けられた絶縁膜厚分だけ
ゲート電極８から離れて拡散領域４が形成される。上
記、自己整合構成の実現の為に本発明に於いてはゲート
電極、及びその側壁絶縁膜の形成の後、シリコン窒化膜
等の拡散阻止膜を上記側壁絶縁膜に対して自己整合的に
かつ選択的に残置させる。上記、拡散阻止膜の選択的残
置は拡散阻止膜上に堆積するシリコン等の薄膜の膜厚の
制御、及びその異方性エツチング量の制御によりゲート
電極及びゲート側壁絶縁膜の側壁部に残置されるシリコ
ン等の薄膜膜厚を制御すればよい。すなわち上記残置シ
リコン薄膜をマスクにして加工すれば拡散阻止膜をゲー
ト電極と自己整合的に選択残置できる。
ゲート電極８から離れて拡散領域４が形成される。上
記、自己整合構成の実現の為に本発明に於いてはゲート
電極、及びその側壁絶縁膜の形成の後、シリコン窒化膜
等の拡散阻止膜を上記側壁絶縁膜に対して自己整合的に
かつ選択的に残置させる。上記、拡散阻止膜の選択的残
置は拡散阻止膜上に堆積するシリコン等の薄膜の膜厚の
制御、及びその異方性エツチング量の制御によりゲート
電極及びゲート側壁絶縁膜の側壁部に残置されるシリコ
ン等の薄膜膜厚を制御すればよい。すなわち上記残置シ
リコン薄膜をマスクにして加工すれば拡散阻止膜をゲー
ト電極と自己整合的に選択残置できる。
上記の拡散阻止膜の選択残置前後に各々の拡散領域４及
び５を形成するガスは、選択残置した拡散阻止膜の除去
前後に各々の拡散領域４及び５を形成すればウエル電位
を与えるべき拡散領域４もゲート電極８と自己整合的に
形成される。上記、相異なる導電型を有する二つの拡散
領域の形成の後、各々の拡散領域表面に直接金属配線を
施すか、又は各拡散領域表面をシリサイド化し、電気的
に接続すればよい。本発明の構成においては相異なる導
電型を有する二つの拡散領域４及び５が互いに接する構
成となるがCMOSトランジスタのごとく、両者に等電位を
与える半導体装置の場合には何ら障害は生じない。また
相異なる導電型を有する拡散層の形成に於いて、一方の
拡散層の形成は他方の拡散層形成領域を補償、又は消滅
させる方向に作用するが各拡散層を形成する不純物の拡
散係数の違い、及び不純物イオン打込みの打込みエネル
ギ条件を考慮に入れて不純物材料の選定と製造条件を設
定すれば問題は生じない。
び５を形成するガスは、選択残置した拡散阻止膜の除去
前後に各々の拡散領域４及び５を形成すればウエル電位
を与えるべき拡散領域４もゲート電極８と自己整合的に
形成される。上記、相異なる導電型を有する二つの拡散
領域の形成の後、各々の拡散領域表面に直接金属配線を
施すか、又は各拡散領域表面をシリサイド化し、電気的
に接続すればよい。本発明の構成においては相異なる導
電型を有する二つの拡散領域４及び５が互いに接する構
成となるがCMOSトランジスタのごとく、両者に等電位を
与える半導体装置の場合には何ら障害は生じない。また
相異なる導電型を有する拡散層の形成に於いて、一方の
拡散層の形成は他方の拡散層形成領域を補償、又は消滅
させる方向に作用するが各拡散層を形成する不純物の拡
散係数の違い、及び不純物イオン打込みの打込みエネル
ギ条件を考慮に入れて不純物材料の選定と製造条件を設
定すれば問題は生じない。
以下本発明を実施例によつてさらに詳細に説明する。説
明の都合上、図面をもつて説明するが要部が拡大して示
されているので注意を要する。
明の都合上、図面をもつて説明するが要部が拡大して示
されているので注意を要する。
実施例１ 第２図乃至第４図は本発明による半導体装置の一実施例
を示した図である。まず、真性に近い高抵抗シリコン基
板１′に公知技術を用いてｐ型ウエル領域２、ｎ型ウエ
ル領域12、及び素子分離絶縁膜３を形成した。素子分離
絶縁膜３は埋込み絶縁膜法により形成したが通常の選択
酸化法（LOCOS法）に基づくものであつてもよい。ウエ
ル領域2,12等の形成後、公知のMOSトランジスタ製造方
法に従つて15nm厚のゲート酸化膜７、タングステン
（Ｗ）によるゲート電極８、及び燐がわずかに添加され
たシリコン酸化膜からなるゲート保護絶縁膜15を形成し
た。ゲート保護絶縁膜15はゲート電極８の触刻時に同一
マスクにより同時に加工した。ゲート電極８およびゲー
ト保護絶縁膜15の加工後、燐がわずかに添加されたシリ
コン酸化膜16を0.2μｍの厚さで全面に堆積させた。続
いて反応性スパツタエツチングによりシリコン基板表面
と垂直方向にエツチングを進行させ、平坦部に堆積され
たシリコン酸化膜16を除去するとゲート電極８の側壁部
にのみシリコン酸化膜16が残置された。次にｎ型ウエル
領域12上をフオトレジスト膜で覆い、ｐ型ウエル領域12
にのみ砒素（As）をイオン打込みにより注入した。上記
注入はゲート酸化膜７を介して行なわれたがゲート電極
８はイオン打込みに対するマスクとなり、その直下のシ
リコン基板部にはAsイオンは注入されない。上記イオン
打込みの後、フオトレジスト膜を除去し、活性化熱処理
を施したｎ型のソース拡散層領域５、及びドレイン拡散
層領域６が形成された。硼素（Ｂ）のイオン打込による
同様な製法によりｎ型ウエル領域12内にｐ型ソース拡散
層領域14、及びドレイン拡散層領域13を形成した。しか
る後、0.15μｍ厚のシリコン窒化膜（Si3N4）17、及び
0.3μｍ厚のシリコン薄膜18を連続して全面に堆積させ
た（第２図）。
を示した図である。まず、真性に近い高抵抗シリコン基
板１′に公知技術を用いてｐ型ウエル領域２、ｎ型ウエ
ル領域12、及び素子分離絶縁膜３を形成した。素子分離
絶縁膜３は埋込み絶縁膜法により形成したが通常の選択
酸化法（LOCOS法）に基づくものであつてもよい。ウエ
ル領域2,12等の形成後、公知のMOSトランジスタ製造方
法に従つて15nm厚のゲート酸化膜７、タングステン
（Ｗ）によるゲート電極８、及び燐がわずかに添加され
たシリコン酸化膜からなるゲート保護絶縁膜15を形成し
た。ゲート保護絶縁膜15はゲート電極８の触刻時に同一
マスクにより同時に加工した。ゲート電極８およびゲー
ト保護絶縁膜15の加工後、燐がわずかに添加されたシリ
コン酸化膜16を0.2μｍの厚さで全面に堆積させた。続
いて反応性スパツタエツチングによりシリコン基板表面
と垂直方向にエツチングを進行させ、平坦部に堆積され
たシリコン酸化膜16を除去するとゲート電極８の側壁部
にのみシリコン酸化膜16が残置された。次にｎ型ウエル
領域12上をフオトレジスト膜で覆い、ｐ型ウエル領域12
にのみ砒素（As）をイオン打込みにより注入した。上記
注入はゲート酸化膜７を介して行なわれたがゲート電極
８はイオン打込みに対するマスクとなり、その直下のシ
リコン基板部にはAsイオンは注入されない。上記イオン
打込みの後、フオトレジスト膜を除去し、活性化熱処理
を施したｎ型のソース拡散層領域５、及びドレイン拡散
層領域６が形成された。硼素（Ｂ）のイオン打込による
同様な製法によりｎ型ウエル領域12内にｐ型ソース拡散
層領域14、及びドレイン拡散層領域13を形成した。しか
る後、0.15μｍ厚のシリコン窒化膜（Si3N4）17、及び
0.3μｍ厚のシリコン薄膜18を連続して全面に堆積させ
た（第２図）。
次に再び反応性スパツタエツチング法によりシリコン基
板表面と垂直方向にだけエツチングを進行させ平坦部に
堆積されたシリコン薄膜18を除去するとゲート電極８の
側壁のシリコン酸化膜16の側壁部にのみシリコン薄膜18
が残置された。この状態で残置されたシリコン薄膜18を
マスクにして露出しているシリコン窒化膜17を熱燐酸
（H3PO4）により除去した（第３図）。
板表面と垂直方向にだけエツチングを進行させ平坦部に
堆積されたシリコン薄膜18を除去するとゲート電極８の
側壁のシリコン酸化膜16の側壁部にのみシリコン薄膜18
が残置された。この状態で残置されたシリコン薄膜18を
マスクにして露出しているシリコン窒化膜17を熱燐酸
（H3PO4）により除去した（第３図）。
続いてヒドラジン（N2H2）溶液により残置されていたシ
リコン薄膜18を全面的に除去した。上記状態に於いてシ
リコン窒化膜17はゲート電極８の側壁のシリコン酸化膜
16の端部より約0.3μｍの幅でシリコン酸化膜16、及び
ゲート電極17と自己整合で残置している。次にｐ型ウエ
ル領域２上をフオトレジスト膜で覆い、ｎ型ウエル領域
12にのみ燐（Ｐ）をイオン注入する。上記のイオン注入
に於いては、残置されたシリコン窒化膜17下のシリコン
基板には注入されず、かつシリコン窒化膜が存在しない
領域のシリコン基板内に於てはその接合深さが既形成の
ｐ型ドレイン拡散層14の接合深さより深くなるごとく打
込みエネルギを設定する。上記イオン打込みの後、フオ
トレジスト膜を除去し、打込みイオンの活性化熱処理を
施して高濃度ｎ型拡散層19を形成した。ｐ型ウエル領域
２に対してもＢイオン打込みを上記製造工程に準じて実
施し、高濃度ｐ型拡散領域４を形成した。しかる後、シ
リコン基板１表面に露出しているゲート酸化膜７を除去
し、全面のアルミニウム（Al）膜を蒸着した。上記Al膜
を所望の回路構成に従い加工した。ここに於てｐ型高濃
度拡散領域４とｎ型ソース拡散領域５の各表面を接続す
るごとく接地電極10′を、ｎ型ドレイン拡散領域６とｐ
型ドレイン拡散領域13を接続するごとく出力電極11′
を、さらにｐ型ソース拡散領域14とｎ型高濃度拡散領域
19を接続するごとく電源供給電極20を構成した。しかる
後、公知の技術を用いて表面安定化絶縁膜９の堆積と所
望箇所への開孔を行い、第２層目のAl膜の蒸着、及び所
望回路構成に従つた配線加工によりAl配線21,22、及び2
3を形成した（第４図）。
リコン薄膜18を全面的に除去した。上記状態に於いてシ
リコン窒化膜17はゲート電極８の側壁のシリコン酸化膜
16の端部より約0.3μｍの幅でシリコン酸化膜16、及び
ゲート電極17と自己整合で残置している。次にｐ型ウエ
ル領域２上をフオトレジスト膜で覆い、ｎ型ウエル領域
12にのみ燐（Ｐ）をイオン注入する。上記のイオン注入
に於いては、残置されたシリコン窒化膜17下のシリコン
基板には注入されず、かつシリコン窒化膜が存在しない
領域のシリコン基板内に於てはその接合深さが既形成の
ｐ型ドレイン拡散層14の接合深さより深くなるごとく打
込みエネルギを設定する。上記イオン打込みの後、フオ
トレジスト膜を除去し、打込みイオンの活性化熱処理を
施して高濃度ｎ型拡散層19を形成した。ｐ型ウエル領域
２に対してもＢイオン打込みを上記製造工程に準じて実
施し、高濃度ｐ型拡散領域４を形成した。しかる後、シ
リコン基板１表面に露出しているゲート酸化膜７を除去
し、全面のアルミニウム（Al）膜を蒸着した。上記Al膜
を所望の回路構成に従い加工した。ここに於てｐ型高濃
度拡散領域４とｎ型ソース拡散領域５の各表面を接続す
るごとく接地電極10′を、ｎ型ドレイン拡散領域６とｐ
型ドレイン拡散領域13を接続するごとく出力電極11′
を、さらにｐ型ソース拡散領域14とｎ型高濃度拡散領域
19を接続するごとく電源供給電極20を構成した。しかる
後、公知の技術を用いて表面安定化絶縁膜９の堆積と所
望箇所への開孔を行い、第２層目のAl膜の蒸着、及び所
望回路構成に従つた配線加工によりAl配線21,22、及び2
3を形成した（第４図）。
上記の製造工程によりゲート長1.0μｍのCMOSトランジ
スタを製造したがｐ型高濃度拡散領域４端からｎ型高濃
度拡散領域19端までの寸法は同一ゲート寸法の従来構造
CMOSトランジスタのものの約1/3弱にまで小さくなつ
た。上記素子寸法の縮小はウエル電位を印加する高濃度
拡散領域４又は19とソース拡散領域５又は14の形成がゲ
ート電極８に対して自己整合の関係で構成されることに
基づく。上記の構成に於いては従来CMOSトランジスタ構
造における拡散層４と５、又は14と19間に介在していた
フイルド酸化膜３の存在の必要がなく寸法低減に寄与し
ている。さらに各拡散層間の接続も共通孔により実施で
きる為、従来構造における各開孔位置合せ予裕に要する
寸法も低減される。本実施例に基づくCMOSトランジスタ
に於いては素子寸法の低減化と共に開孔数も半減し、開
孔部加工不良に基づく拡散層と電極間の接触不良率も大
幅に低減することができた。
スタを製造したがｐ型高濃度拡散領域４端からｎ型高濃
度拡散領域19端までの寸法は同一ゲート寸法の従来構造
CMOSトランジスタのものの約1/3弱にまで小さくなつ
た。上記素子寸法の縮小はウエル電位を印加する高濃度
拡散領域４又は19とソース拡散領域５又は14の形成がゲ
ート電極８に対して自己整合の関係で構成されることに
基づく。上記の構成に於いては従来CMOSトランジスタ構
造における拡散層４と５、又は14と19間に介在していた
フイルド酸化膜３の存在の必要がなく寸法低減に寄与し
ている。さらに各拡散層間の接続も共通孔により実施で
きる為、従来構造における各開孔位置合せ予裕に要する
寸法も低減される。本実施例に基づくCMOSトランジスタ
に於いては素子寸法の低減化と共に開孔数も半減し、開
孔部加工不良に基づく拡散層と電極間の接触不良率も大
幅に低減することができた。
なお本実施例に於いてはAl配線による２層配線構造の例
につき記したが１層配線、又は３層配線以上で構成して
も本実施例の効果を何ら損ねることはない。
につき記したが１層配線、又は３層配線以上で構成して
も本実施例の効果を何ら損ねることはない。
実施例２ 第５図乃至第８図は本発明の他の実施例を示した図であ
る。前記第１の実施例に於て、ソース拡散層５及び14と
ドレイン拡散層６及び13の形成に関する各イオン打込み
工程等を省略し、シリコン窒化膜17、及びシリコン薄膜
18の堆積、シリコン薄膜18の反応性スパツタエツチン
グ、およびゲート側壁に隣接して残置したシリコン薄膜
をマスクにしたシリコン窒化膜17の選択エツチングの各
工程を実施した。続いてｐ型ウエル領域２とｐ型ドレイ
ン拡散層を形成する予定の領域上をフオトレジスト膜で
覆い、ｎ型ウエル領域12上に露出しているゲート酸化膜
７を介してｎ型ウエル領域12内に高濃度の燐をイオン注
入した。上記のイオン注入に於て、フオトレジスト膜、
シリコン窒化膜17、及びゲート保護絶縁膜で覆われてい
る領域下のウエル領域12には燐イオンは注入されない。
上記イオン注入の後、残置しているフオトレジスト膜を
除去してから注入イオンの活性化熱処理を施しｎ型高濃
度拡散領域19を形成した。次に再びフオトレジスト膜24
によりｎ型ウエル領域12とｎ型ドレイン拡散層を形成予
定の領域上を覆い、硼素をイオン注入した（第５図）。
硼素のイオン注入も露出しているゲート酸化膜７を介し
て行われたがシリコン窒化膜17、及びフオトレジスト膜
24下のｐ型ウエル領域２には硼素は注入されない。硼素
のイオン注入の後、残置されているフオトレジスト膜24
を除去し、注入イオンの活性化熱処理を行つてｐ型高濃
度拡散領域４をｐ型ウエル２内に形成した。上記の熱処
理の後、ゲート電極８の側壁に隣接して残置されている
シリコン窒化膜17を熱燐酸液で除去し、続いて露出して
いるゲート酸化膜７も除去してシリコン基板表面を露出
させた。この状態で、厚さ50nmのシリコン膜を全面に形
成した後、所定部分を選択的に除去した。上記に於て、
残置したシリコン薄膜25,26、及び27は少なくとも露出
されたシリコン基板表面は全面的に覆うように構成され
ている。上記のシリコン薄膜25,26、及び27は、いわゆ
る選択堆積法と称される方法、すなわち露出シリコン基
板面にのみ選択的にシリコン薄膜を堆積させる方法によ
り形成してもよい。シリコン薄膜25,26,27の形成後、ｎ
型ウエル領域12上をフオトレジスト膜28で覆つた（第６
図）。上記フオトレジスト膜28をマスクにして砒素をシ
リコン薄膜25と26の一部領域にイオン打込みにより注入
してからフオトレジスト膜28を除去し、活性化熱処理に
よりｎ型ソース拡散領域５、及びｎ型ドレイン拡散領域
６を形成した。上記の拡散領域形成に於いてｐ型ウエル
領域部でのソース拡散領域５の接合深さは約0.2μｍで
あつたがｐ型高濃度拡散領域４内でのｎ型不純物により
形成された接合深さは30nm以下であつた。ｎ型のソース
５及びドレイン拡散領域６の形成の後、ｐ型ウエル領域
２上にフオトレジスト膜を選択的に残置させ、上記製法
に準じてｎ型ウエル領域内に硼素イオン打込みによりｐ
型のドレイン拡散領域13、及びソース拡散領域14を形成
した。ｐ型ドレイン13及びソース拡散領域14の形成後全
面にパラジウム（Pd）膜を蒸着し、約250℃の熱処理を
施し、Pdとシリコン薄膜25,26,27の反応により0.1μｍ
厚のパラジウムシリサイド（Pd2Si）層29,30、及び31を
形成した。上記Pd2Si層形成に於て、下地シリコン薄膜2
5,26、及び27はPd2Si層形成により完全に消費され、下
地シリコン基板も表面より約50nm程度消費された。すな
わち、ｐ型高濃度拡散領域４上の極めて浅いｎ型層領域
及びｎ型高濃度拡散領域19上の極めて浅いｐ型層領域は
上記のPd2Si層29及び31の形成により消滅してしまつ
た。なおPdはシリコン酸化膜15とは反応せずPd2Si層29,
30,31の形成後、未反応のPd膜を沃素（I2）と沃化アン
モニウム（NH4I）の水溶液で除去するとシリコン薄膜2
5,26、及び27が存在していた領域にのみPd2Si層は選択
的に残置された（第７図）。
る。前記第１の実施例に於て、ソース拡散層５及び14と
ドレイン拡散層６及び13の形成に関する各イオン打込み
工程等を省略し、シリコン窒化膜17、及びシリコン薄膜
18の堆積、シリコン薄膜18の反応性スパツタエツチン
グ、およびゲート側壁に隣接して残置したシリコン薄膜
をマスクにしたシリコン窒化膜17の選択エツチングの各
工程を実施した。続いてｐ型ウエル領域２とｐ型ドレイ
ン拡散層を形成する予定の領域上をフオトレジスト膜で
覆い、ｎ型ウエル領域12上に露出しているゲート酸化膜
７を介してｎ型ウエル領域12内に高濃度の燐をイオン注
入した。上記のイオン注入に於て、フオトレジスト膜、
シリコン窒化膜17、及びゲート保護絶縁膜で覆われてい
る領域下のウエル領域12には燐イオンは注入されない。
上記イオン注入の後、残置しているフオトレジスト膜を
除去してから注入イオンの活性化熱処理を施しｎ型高濃
度拡散領域19を形成した。次に再びフオトレジスト膜24
によりｎ型ウエル領域12とｎ型ドレイン拡散層を形成予
定の領域上を覆い、硼素をイオン注入した（第５図）。
硼素のイオン注入も露出しているゲート酸化膜７を介し
て行われたがシリコン窒化膜17、及びフオトレジスト膜
24下のｐ型ウエル領域２には硼素は注入されない。硼素
のイオン注入の後、残置されているフオトレジスト膜24
を除去し、注入イオンの活性化熱処理を行つてｐ型高濃
度拡散領域４をｐ型ウエル２内に形成した。上記の熱処
理の後、ゲート電極８の側壁に隣接して残置されている
シリコン窒化膜17を熱燐酸液で除去し、続いて露出して
いるゲート酸化膜７も除去してシリコン基板表面を露出
させた。この状態で、厚さ50nmのシリコン膜を全面に形
成した後、所定部分を選択的に除去した。上記に於て、
残置したシリコン薄膜25,26、及び27は少なくとも露出
されたシリコン基板表面は全面的に覆うように構成され
ている。上記のシリコン薄膜25,26、及び27は、いわゆ
る選択堆積法と称される方法、すなわち露出シリコン基
板面にのみ選択的にシリコン薄膜を堆積させる方法によ
り形成してもよい。シリコン薄膜25,26,27の形成後、ｎ
型ウエル領域12上をフオトレジスト膜28で覆つた（第６
図）。上記フオトレジスト膜28をマスクにして砒素をシ
リコン薄膜25と26の一部領域にイオン打込みにより注入
してからフオトレジスト膜28を除去し、活性化熱処理に
よりｎ型ソース拡散領域５、及びｎ型ドレイン拡散領域
６を形成した。上記の拡散領域形成に於いてｐ型ウエル
領域部でのソース拡散領域５の接合深さは約0.2μｍで
あつたがｐ型高濃度拡散領域４内でのｎ型不純物により
形成された接合深さは30nm以下であつた。ｎ型のソース
５及びドレイン拡散領域６の形成の後、ｐ型ウエル領域
２上にフオトレジスト膜を選択的に残置させ、上記製法
に準じてｎ型ウエル領域内に硼素イオン打込みによりｐ
型のドレイン拡散領域13、及びソース拡散領域14を形成
した。ｐ型ドレイン13及びソース拡散領域14の形成後全
面にパラジウム（Pd）膜を蒸着し、約250℃の熱処理を
施し、Pdとシリコン薄膜25,26,27の反応により0.1μｍ
厚のパラジウムシリサイド（Pd2Si）層29,30、及び31を
形成した。上記Pd2Si層形成に於て、下地シリコン薄膜2
5,26、及び27はPd2Si層形成により完全に消費され、下
地シリコン基板も表面より約50nm程度消費された。すな
わち、ｐ型高濃度拡散領域４上の極めて浅いｎ型層領域
及びｎ型高濃度拡散領域19上の極めて浅いｐ型層領域は
上記のPd2Si層29及び31の形成により消滅してしまつ
た。なおPdはシリコン酸化膜15とは反応せずPd2Si層29,
30,31の形成後、未反応のPd膜を沃素（I2）と沃化アン
モニウム（NH4I）の水溶液で除去するとシリコン薄膜2
5,26、及び27が存在していた領域にのみPd2Si層は選択
的に残置された（第７図）。
Pd2Si層29,30、及び31の形成後、Pd2Siの低抵抗化の為
の熱処理を500℃で施した。しかる後、表面安定化絶縁
膜９の堆積と所望箇所への開孔を行つた。上記開孔に用
いたフオトレジスト膜を残置した状態でタングステン
（Ｗ）を蒸着し、フオトレジスト膜上のＷ膜をフオトレ
ジスト除去と同時に除去した。その結果、開孔部にのみ
Ｗ膜32が残置された。続いてAl膜の蒸着と所望の回路構
成に従つた配線加工を施し、Al配線20,22、及び23を形
成した（第８図）。
の熱処理を500℃で施した。しかる後、表面安定化絶縁
膜９の堆積と所望箇所への開孔を行つた。上記開孔に用
いたフオトレジスト膜を残置した状態でタングステン
（Ｗ）を蒸着し、フオトレジスト膜上のＷ膜をフオトレ
ジスト除去と同時に除去した。その結果、開孔部にのみ
Ｗ膜32が残置された。続いてAl膜の蒸着と所望の回路構
成に従つた配線加工を施し、Al配線20,22、及び23を形
成した（第８図）。
上記の製造工程を経て製造されたCMOSトランジスタの寸
法は前記第１の実施例のものと同じく、従来構造CMOSト
ランジスタの約1/3弱にまで小さく構成することができ
た。さらに本実施例に基づくCMOSトランジスタに於ては
ウエル２及び12と同型の高濃度拡散領域４及び19表面に
形成される極めて浅い接合（トンネル接合）もシリサイ
ド層29及び31の形成により制御性良く消滅できる。した
がつて前記第１の実施例に基づくCMOSトランジスタに比
べて、さらにオーミツク性よくウエル２及び12に電圧を
印加することができた。本実施例に基づくCMOSトランジ
スタに於ては前記第１の実施例に基づく特徴はすべて有
しているがさらに他の特徴としてソース拡散層５及び1
4、ドレイン拡散層６及び13の各接合深さを前記第１の
実施例のものよりも浅く構成できることである。すなわ
ち、本実施例に基づけばシリサイド形成時に消費される
シリコンをシリコン薄膜25,26,27の堆積により補償する
ことができる。さらにシリサイド層は形成後に高温熱処
理を施さぬ限りAl等の金属膜よりも基板シリコンとの反
応性に乏しい。したがつて前記第１の実施例のごとく各
拡散層表面を直接金属膜で覆う構成に比べて安定であ
り、ソース・ドレインの各拡散層5,14及び6,13の各接合
深さを接合破壊不良を伴うことなく極めて浅く構成する
ことができる。
法は前記第１の実施例のものと同じく、従来構造CMOSト
ランジスタの約1/3弱にまで小さく構成することができ
た。さらに本実施例に基づくCMOSトランジスタに於ては
ウエル２及び12と同型の高濃度拡散領域４及び19表面に
形成される極めて浅い接合（トンネル接合）もシリサイ
ド層29及び31の形成により制御性良く消滅できる。した
がつて前記第１の実施例に基づくCMOSトランジスタに比
べて、さらにオーミツク性よくウエル２及び12に電圧を
印加することができた。本実施例に基づくCMOSトランジ
スタに於ては前記第１の実施例に基づく特徴はすべて有
しているがさらに他の特徴としてソース拡散層５及び1
4、ドレイン拡散層６及び13の各接合深さを前記第１の
実施例のものよりも浅く構成できることである。すなわ
ち、本実施例に基づけばシリサイド形成時に消費される
シリコンをシリコン薄膜25,26,27の堆積により補償する
ことができる。さらにシリサイド層は形成後に高温熱処
理を施さぬ限りAl等の金属膜よりも基板シリコンとの反
応性に乏しい。したがつて前記第１の実施例のごとく各
拡散層表面を直接金属膜で覆う構成に比べて安定であ
り、ソース・ドレインの各拡散層5,14及び6,13の各接合
深さを接合破壊不良を伴うことなく極めて浅く構成する
ことができる。
本実施例に於てはシリサイド形成時に消費されるシリコ
ンを補償する為にシリコン薄膜25,26、及び27を堆積し
たが上記堆積は所望により省略してもよい。さらに本実
施例に於てはソース・ドレインの各拡散層5,14及び6,13
の形成をシリサイド層29,30、及び31の形成前に実施し
たが、シリサイド層形成後、シリサイド層内にイオン打
込みし、シリサイド層の低抵抗化熱処理時の不純物析出
現象を利用しソース・ドレイン拡散層を形成しても良
い。この場合、本実施例に基づくソース・ドレイン接合
形成よりさらに浅い10nm程度の極めて浅い接合が得られ
る。
ンを補償する為にシリコン薄膜25,26、及び27を堆積し
たが上記堆積は所望により省略してもよい。さらに本実
施例に於てはソース・ドレインの各拡散層5,14及び6,13
の形成をシリサイド層29,30、及び31の形成前に実施し
たが、シリサイド層形成後、シリサイド層内にイオン打
込みし、シリサイド層の低抵抗化熱処理時の不純物析出
現象を利用しソース・ドレイン拡散層を形成しても良
い。この場合、本実施例に基づくソース・ドレイン接合
形成よりさらに浅い10nm程度の極めて浅い接合が得られ
る。
本発明によればウエル電位を与えるべき拡散領域をウエ
ル内トランジスタのゲート電極と自己整合で構成できる
為素子寸法を従来構造に比べて格段に縮小することがで
きる。上記の縮小度はゲート長が1.0μｍの条件に於て
従来構造の1/3以下である。
ル内トランジスタのゲート電極と自己整合で構成できる
為素子寸法を従来構造に比べて格段に縮小することがで
きる。上記の縮小度はゲート長が1.0μｍの条件に於て
従来構造の1/3以下である。
本発明の他の特徴はウエル電位を与える拡散領域はソー
ス拡散層を直接接続できるため接続開孔個数が半減で
き、したがつて開孔工程に基づく導通不良等を半減する
効果も有している。
ス拡散層を直接接続できるため接続開孔個数が半減で
き、したがつて開孔工程に基づく導通不良等を半減する
効果も有している。
本発明はCMOSトランジスタの超微細化に最適であるがそ
の適用はCMOSトランジスタに限定されない。すなわちウ
エル構造を有する半導体装置、たとえば電気的書換え可
能型の不揮発性半導体記憶装置に対しても適用できる。
さらに本発明は前記の各実施例で記憶したごとき二種類
のウエルから構成される半導体装置ばかりでなく一種類
のウエルにより構成される半導体装置に対しても適用で
きる。
の適用はCMOSトランジスタに限定されない。すなわちウ
エル構造を有する半導体装置、たとえば電気的書換え可
能型の不揮発性半導体記憶装置に対しても適用できる。
さらに本発明は前記の各実施例で記憶したごとき二種類
のウエルから構成される半導体装置ばかりでなく一種類
のウエルにより構成される半導体装置に対しても適用で
きる。
本発明の実施例に於てシリサイド層としてPd2Siの場合
につき記載したが他のシリサイド層、すなわち、Ti,Zr,
Hf,V,Nb,Ta,Cr,Mo,W,Co,Ni,及びPt等の高融点金属、又
は遷移金属のシリサイド層、又はそれらの金属膜自体で
あつても本発明の効果はまつたくかわらない。この場
合、各シリサイドの形成時に消費されるシリコン膜厚が
各金属により異なる為、補償するシリコン薄膜の膜厚を
所望により制御すれば良い。
につき記載したが他のシリサイド層、すなわち、Ti,Zr,
Hf,V,Nb,Ta,Cr,Mo,W,Co,Ni,及びPt等の高融点金属、又
は遷移金属のシリサイド層、又はそれらの金属膜自体で
あつても本発明の効果はまつたくかわらない。この場
合、各シリサイドの形成時に消費されるシリコン膜厚が
各金属により異なる為、補償するシリコン薄膜の膜厚を
所望により制御すれば良い。
第１図は従来のCMOSトランジスタの部分断面図、第２図
乃至第４図は本発明の第１の実施例の製造工程を工程順
に示す断面図、第５図乃至第８図は本発明の他の実施例
の製造工程を工程順に示す断面図である。 1,1′……基板、2,12……ウエル領域、３……絶縁膜、
４……同一導電型不純物領域、5,6……不純物領域、７
……ゲート絶縁膜、８……ゲート電極、９……絶縁膜、
10,11……電極、13,14……不純物領域、15……ゲート保
護絶縁膜、16……絶縁膜、17……絶縁膜、18……シリコ
ン薄膜、19……同一導電型不純物領域、20……電極、2
1,22,23……配線、24……フオトレジスト、25,26,27…
…シリコン薄膜、28……フオトレジスト、29,30,31……
パラジウムシリサイド層、32……タングステン膜。
乃至第４図は本発明の第１の実施例の製造工程を工程順
に示す断面図、第５図乃至第８図は本発明の他の実施例
の製造工程を工程順に示す断面図である。 1,1′……基板、2,12……ウエル領域、３……絶縁膜、
４……同一導電型不純物領域、5,6……不純物領域、７
……ゲート絶縁膜、８……ゲート電極、９……絶縁膜、
10,11……電極、13,14……不純物領域、15……ゲート保
護絶縁膜、16……絶縁膜、17……絶縁膜、18……シリコ
ン薄膜、19……同一導電型不純物領域、20……電極、2
1,22,23……配線、24……フオトレジスト、25,26,27…
…シリコン薄膜、28……フオトレジスト、29,30,31……
パラジウムシリサイド層、32……タングステン膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092
Claims (2)
- 【請求項１】下記工程を含む半導体装置の製造方法。 第１導電型を有する半導体基板の主表面上に絶縁膜を形
成する工程、 上記絶縁膜上に所定の形状を有するゲート電極およびゲ
ート保護絶縁膜を積して形成する工程、 第２の絶縁膜を全面に形成した後、全面異方性エッチン
グを行って、上記第２の絶縁膜を上記ゲート電極および
上記ゲート保護絶縁膜の側部上に残し、第１の側壁絶縁
膜を形成する工程。 上記第１導電型とは逆の第２導電型を有する不純物を上
記半導体基板にイオン打込みして、第１の高濃度不純物
領域を形成する工程、 第３の絶縁膜およびシリコン膜を全面に積層して形成し
た後、全面異方性エッチングを行って、上記シリコン膜
のうち、上記第１の側壁絶縁膜上に上記第３の絶縁膜を
介して形成された部分に残し、他の領域上に形成された
部分は除去して、側壁シリコン膜を形成する工程、 上記第３の絶縁膜の露出された部分を除去した後、上記
側壁シリコン膜を除去して第２の側壁絶縁膜を形成する
工程、 上記第２の側壁絶縁膜をマスクとして、上記半導体基板
の表面領域に上記第１導電型を有する不純物をイオン打
込みして、上記第１の高濃度不純物領域に隣接する第２
の高濃度不純物領域を形成する工程、 上記第２の側壁絶縁膜を除去した後、上記第１および第
２の高濃度不純物領域の表面に直接接続された電極を形
成する工程。 - 【請求項２】下記工程を含む半導体装置の製造方法。 第１導電型を有する半導体基板の主表面上に絶縁膜を形
成する工程、 上記絶縁膜上に所定の形状を有するゲート電極およびゲ
ート保護絶縁膜を積層して形成する工程、 第２の絶縁膜を全面に形成した後、全面異方性エッチン
グを行って、上記第２の絶縁膜を上記ゲート電極および
上記ゲート保護絶縁膜の側部上に残し、第１の側壁絶縁
膜を形成する工程、 第３の絶縁膜およびシリコン膜を全面に積層して形成し
た後、全面異方性エッチングを行って、上記シリコン膜
のうち、上記第１の側壁絶縁膜上に上記第３の絶縁膜を
介して形成された部分に残し、他の領域上に形成された
部分は除去して、側壁シリコン膜を形成する工程、 上記第３の絶縁膜の露出された部分を除去した後、上記
側壁シリコン膜を除去して第２の側壁絶縁膜を形成する
工程、 上記第２の側壁絶縁膜をマスクとして上記第１導電型を
有する不純物をイオン打込みして、上記半導体基板の表
面領域領域の、上記ゲート電極から離間した位置に高不
純物濃度領域を形成する工程、 上記第２の側壁絶縁膜を除去した後、上記絶縁膜の露出
された部分を除去して、上記半導体基板の表面を露出さ
せる工程、 薄いシリコン膜を全面に形成した後、所定部分を除去す
る工程、 上記第１導電型とは逆の第２導電型を有する不純物をイ
オン打込みして、上記半導体基板の表面領域の上記ゲー
ト電極側の端部に接して上記高不純物濃度領域より低濃
度の第２導電型のソース拡散領域およびドレイン拡散領
域を形成する工程、 金属膜を全面に形成した後、熱処理を行って上記金属膜
と上記薄いシリコン膜を反応させてシリサイド膜を形成
する工程、 未反応の上記金属膜を除去し、上記シリサイド膜のみを
残す工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58234241A JPH0714060B2 (ja) | 1983-12-14 | 1983-12-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58234241A JPH0714060B2 (ja) | 1983-12-14 | 1983-12-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60126859A JPS60126859A (ja) | 1985-07-06 |
| JPH0714060B2 true JPH0714060B2 (ja) | 1995-02-15 |
Family
ID=16967890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58234241A Expired - Lifetime JPH0714060B2 (ja) | 1983-12-14 | 1983-12-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714060B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62133580A (ja) * | 1985-12-05 | 1987-06-16 | Kazuto Sato | ランダムアクセスデ−タ転送方法 |
| JPS63237444A (ja) * | 1987-03-25 | 1988-10-03 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US7868913B2 (en) | 2003-10-10 | 2011-01-11 | Nissan Motor Co., Ltd. | Apparatus for converting images of vehicle surroundings |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162360A (en) * | 1981-03-31 | 1982-10-06 | Nec Corp | Complementary insulated gate field effect semiconductor device |
-
1983
- 1983-12-14 JP JP58234241A patent/JPH0714060B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60126859A (ja) | 1985-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0179407B1 (en) | Method for producing a dmos semiconductor device | |
| JP2577342B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0628266B2 (ja) | 半導体装置の製造方法 | |
| JPH11505675A (ja) | フローティングゲート不揮発性メモリデバイス及びその製造方法 | |
| JP3594550B2 (ja) | 半導体装置の製造方法 | |
| JP3093096B2 (ja) | 不揮発性メモリの製造方法 | |
| JP3193845B2 (ja) | 半導体装置及びその製造方法 | |
| JPH06151736A (ja) | 半導体集積回路装置及びその製造方法 | |
| US5618748A (en) | Manufacturing method of CMOS transistor with no reduction of punch-through voltage | |
| JP3355083B2 (ja) | 半導体装置の製造方法 | |
| JPH118326A (ja) | 半導体装置の製造方法 | |
| US7416934B2 (en) | Semiconductor device | |
| JPH0714060B2 (ja) | 半導体装置の製造方法 | |
| JP2936608B2 (ja) | 半導体不揮発性メモリの製造方法 | |
| JPH06101475B2 (ja) | 半導体装置の製造方法 | |
| JPS62291176A (ja) | 半導体装置の製造方法 | |
| JPH10223899A (ja) | 半導体装置の製法 | |
| JP3141825B2 (ja) | 半導体装置の製造方法 | |
| JP2919379B2 (ja) | 半導体装置およびその製造方法 | |
| JP2002231819A (ja) | 半導体装置とその製造方法 | |
| JP3128962B2 (ja) | 不揮発性半導体装置およびその製造方法 | |
| JPH0521811A (ja) | 半導体装置及びその製造方法 | |
| JPH10284438A (ja) | 半導体集積回路及びその製造方法 | |
| JP2982758B2 (ja) | 半導体装置及びその製造方法 | |
| JPS6237960A (ja) | 読み出し専用半導体記憶装置の製造方法 |