JP2000340732A - 半導体装置用リードフレーム及びこれを用いた半導体装置 - Google Patents
半導体装置用リードフレーム及びこれを用いた半導体装置Info
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ダイパッドと各リードピンとの間のショート
や半田によるブリッジを防止するとともに、比較的面積
の広いＩＣチップの搭載が可能な半導体装置用リードフ
レーム及びこれを用いた半導体装置を得ること。 【解決手段】 本発明の実施形態のリードフレーム２０
は、ダイパッド２１の周辺部２１１の裏面に中央部２１
２の裏面より後退した段差面で裏面後退部２１３が形成
されており、また、前記ダイパッド２１の周辺部２１１
側の前記各リードピン１２の基端部１２２の裏面も、そ
れらの先端部１２１の裏面より後退した段差面で裏面後
退部１２３が形成されていて、大面積のダイパッド２１
に大面積のＩＣチップ２を搭載でき、そのＩＣチップ２
を搭載して樹脂４で封止して本発明の半導体装置１Ａを
形成した場合、その裏面におけるダイパッド２１とリー
ドピン１２との間隔幅を広く取れる構造としている。
や半田によるブリッジを防止するとともに、比較的面積
の広いＩＣチップの搭載が可能な半導体装置用リードフ
レーム及びこれを用いた半導体装置を得ること。 【解決手段】 本発明の実施形態のリードフレーム２０
は、ダイパッド２１の周辺部２１１の裏面に中央部２１
２の裏面より後退した段差面で裏面後退部２１３が形成
されており、また、前記ダイパッド２１の周辺部２１１
側の前記各リードピン１２の基端部１２２の裏面も、そ
れらの先端部１２１の裏面より後退した段差面で裏面後
退部１２３が形成されていて、大面積のダイパッド２１
に大面積のＩＣチップ２を搭載でき、そのＩＣチップ２
を搭載して樹脂４で封止して本発明の半導体装置１Ａを
形成した場合、その裏面におけるダイパッド２１とリー
ドピン１２との間隔幅を広く取れる構造としている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
電力用半導体装置に用いて好適なリードフレーム及びこ
れを用いた半導体装置に関するものである。
電力用半導体装置に用いて好適なリードフレーム及びこ
れを用いた半導体装置に関するものである。
【０００２】
【従来の技術】先ず、図４乃至図６を参照しながら、従
来技術の半導体装置の構造を説明する。図４は従来技術
の半導体装置の断面側面図、図５は図４に示した半導体
装置のＡ−Ａ線上における断面平面図、そして図６は図
４に示した半導体装置の裏面から見た平面図である。
来技術の半導体装置の構造を説明する。図４は従来技術
の半導体装置の断面側面図、図５は図４に示した半導体
装置のＡ−Ａ線上における断面平面図、そして図６は図
４に示した半導体装置の裏面から見た平面図である。
【０００３】携帯電話等の信号電力増幅には１Ｗ以上の
電力増幅器が用いられているが、この電力増幅器に組み
込まれている半導体装置の発熱が問題となっている。そ
の放熱の効率を良くする、即ち、半導体パッケージの熱
抵抗を低下させるために、図４に示したように、従来の
半導体装置１では、ダイパッド１１を外部（底部）に露
出させることができる構造のリードフレーム１０を用い
て構成されている。
電力増幅器が用いられているが、この電力増幅器に組み
込まれている半導体装置の発熱が問題となっている。そ
の放熱の効率を良くする、即ち、半導体パッケージの熱
抵抗を低下させるために、図４に示したように、従来の
半導体装置１では、ダイパッド１１を外部（底部）に露
出させることができる構造のリードフレーム１０を用い
て構成されている。
【０００４】先ず、図５に示した半導体装置１に用いら
れている従来技術のリードフレーム１０であるが、この
リードフレーム１０は、中央部に幅Ｗｅのダイパッド１
１が配設されており、その両側方に所定の間隔で所定の
ピッチで複数本のリードピン（電極）１２が配設されて
いる。これらは電気良導体の同一厚みの平面板を用いて
形成されており、ダイパッド１１部分は、図４に示した
ように、その全体が同一の厚みの電気良導体を用いて形
成されているが、リードピン１２の基端部（ダイパッド
１１側の部分）１２２は、それらの裏面側から先端部１
２１のほぼ半分の厚みにエッチングなどの手段によって
削られて段差になっている裏面後退部１２３が形成され
ている。
れている従来技術のリードフレーム１０であるが、この
リードフレーム１０は、中央部に幅Ｗｅのダイパッド１
１が配設されており、その両側方に所定の間隔で所定の
ピッチで複数本のリードピン（電極）１２が配設されて
いる。これらは電気良導体の同一厚みの平面板を用いて
形成されており、ダイパッド１１部分は、図４に示した
ように、その全体が同一の厚みの電気良導体を用いて形
成されているが、リードピン１２の基端部（ダイパッド
１１側の部分）１２２は、それらの裏面側から先端部１
２１のほぼ半分の厚みにエッチングなどの手段によって
削られて段差になっている裏面後退部１２３が形成され
ている。
【０００５】前記半導体装置１は、図４に示したよう
に、前記のリードフレーム１０のダイパッド１１の表面
上にＩＣチップ２を搭載し、そのＩＣチップ２のそれぞ
れの電極とそれぞれのリードピン１２とをワイヤー３で
接続し、そのＩＣチップ２及びワイヤー３を樹脂４で封
止している。この場合、ダイパッド１１の裏面及びリー
ドピン１２の先端部１２１の少なくとも裏面を樹脂４で
被覆されないようにして封止し、それらを露出させてい
る。
に、前記のリードフレーム１０のダイパッド１１の表面
上にＩＣチップ２を搭載し、そのＩＣチップ２のそれぞ
れの電極とそれぞれのリードピン１２とをワイヤー３で
接続し、そのＩＣチップ２及びワイヤー３を樹脂４で封
止している。この場合、ダイパッド１１の裏面及びリー
ドピン１２の先端部１２１の少なくとも裏面を樹脂４で
被覆されないようにして封止し、それらを露出させてい
る。
【０００６】このような構造の半導体装置１は、これを
電子回路基板（不図示）に実装する場合には、半導体装
置１の底部に露出している前記ダイパッド１１と接合す
る相手の電子回路基板上に形成されている回路パターン
を半導体装置１の上側から視認することができないとい
う問題点がある。
電子回路基板（不図示）に実装する場合には、半導体装
置１の底部に露出している前記ダイパッド１１と接合す
る相手の電子回路基板上に形成されている回路パターン
を半導体装置１の上側から視認することができないとい
う問題点がある。
【０００７】このため、ダイパッド１１とリードピン１
２との間の樹脂モールド部分の間隔を十分広く取ってお
かないと、ＩＣチップ２を電子回路基板へ実装する時
に、そのＩＣチップ２の実装位置がずれ、ダイパッド１
１とリードピン１２とが接触してショートを起こす危険
がある。図４乃至図６に示した従来技術のリードフレー
ム１０において、前記のようにリードピン１２の基端部
１２２に段差を設けて裏面後退部１２３を形成したのは
このショートを回避するためであって、図６に示したよ
うに、半導体装置１の裏面に露出しているリードピン１
２の先端部１２１とダイパッド１１の側縁との間隔幅Ｗ
ｆは、図５に示したようなダイパッド１１の表面、即
ち、ＩＣチップ２の搭載面におけるリードピン１２の基
端部１２２とダイパッド１１の側縁との間隔幅Ｗｇより
広めてある（Ｗｆ＞Ｗｇ、図５及び図６）。
２との間の樹脂モールド部分の間隔を十分広く取ってお
かないと、ＩＣチップ２を電子回路基板へ実装する時
に、そのＩＣチップ２の実装位置がずれ、ダイパッド１
１とリードピン１２とが接触してショートを起こす危険
がある。図４乃至図６に示した従来技術のリードフレー
ム１０において、前記のようにリードピン１２の基端部
１２２に段差を設けて裏面後退部１２３を形成したのは
このショートを回避するためであって、図６に示したよ
うに、半導体装置１の裏面に露出しているリードピン１
２の先端部１２１とダイパッド１１の側縁との間隔幅Ｗ
ｆは、図５に示したようなダイパッド１１の表面、即
ち、ＩＣチップ２の搭載面におけるリードピン１２の基
端部１２２とダイパッド１１の側縁との間隔幅Ｗｇより
広めてある（Ｗｆ＞Ｗｇ、図５及び図６）。
【０００８】
【発明が解決しようとする課題】ところが、半導体装置
１を実装する電子回路基板の高集積化に伴い、半導体装
置１を電子回路基板に実装した場合の占有面積の縮小
化、即ち、樹脂封止された半導体装置１そのものの小型
化が求められている。しかしながら、ダイパッド１１と
リードピン１２との間隔を十分広く取ると、ダイパッド
１１に搭載できるＩＣチップ２の面積が、半導体装置１
を電子回路基板へ実装した場合の占有面積に比べて小さ
く限定されてしまう（図４）。或いは、大きなＩＣチッ
プ２を搭載する場合には、一回り大きな外形寸法のパッ
ケージに変更しなければならず、電子回路基板への実装
面積が増大し、その大きな半導体装置１が実装された電
子機器の商品力が低下してしまうという問題点を有して
いる。
１を実装する電子回路基板の高集積化に伴い、半導体装
置１を電子回路基板に実装した場合の占有面積の縮小
化、即ち、樹脂封止された半導体装置１そのものの小型
化が求められている。しかしながら、ダイパッド１１と
リードピン１２との間隔を十分広く取ると、ダイパッド
１１に搭載できるＩＣチップ２の面積が、半導体装置１
を電子回路基板へ実装した場合の占有面積に比べて小さ
く限定されてしまう（図４）。或いは、大きなＩＣチッ
プ２を搭載する場合には、一回り大きな外形寸法のパッ
ケージに変更しなければならず、電子回路基板への実装
面積が増大し、その大きな半導体装置１が実装された電
子機器の商品力が低下してしまうという問題点を有して
いる。
【０００９】本発明は、これらの課題を解決しようとす
るものであって、ダイパッドと各リードピンとの間のシ
ョートや半田によるブリッジを防止するとともに、比較
的面積の広いＩＣチップの搭載が可能な半導体装置用リ
ードフレーム及びこれを用いた半導体装置を得ることを
目的とする。
るものであって、ダイパッドと各リードピンとの間のシ
ョートや半田によるブリッジを防止するとともに、比較
的面積の広いＩＣチップの搭載が可能な半導体装置用リ
ードフレーム及びこれを用いた半導体装置を得ることを
目的とする。
【００１０】
【課題を解決するための手段】従って、請求項１に記載
の本発明の半導体装置用リードフレームでは、表面にＩ
Ｃチップを搭載するダイパッドと、そのダイパッドの周
辺部に所定の間隔を開けて配設された複数本のリードピ
ンとから構成されている半導体装置用リードフレームに
おいて、前記ダイパッドの周辺部の裏面が中央部の裏面
より後退した面で形成し、また、前記ダイパッドの周辺
部側の前記各リードピンの基端部の裏面も、それらの先
端部の裏面より後退した面で形成して構成し、前記課題
を解決している。また、請求項２に記載の本発明の半導
体装置では、前記半導体装置用リードフレームの前記ダ
イパッドの表面にＩＣチップを搭載し、そのＩＣチップ
の各電極を前記リードピンに接続し、前記ダイパッドの
中央部の裏面と前記各リードピンの先端部の裏面とを除
き、前記ＩＣチップ、前記ダイパッドの表面及び前記裏
面後退面、前記各リードピンの基端部の表面及び前記裏
面後退面、前記ダイパッドの前記周辺部と前記各リード
ピンの前記基端部との間を樹脂で封止し、前記ダイパッ
ドの前記裏面後退面及び前記各リードピンの基端部の前
記裏面後退面を覆った前記封止樹脂面を前記ダイパッド
の中央部の裏面と前記各リードピンの先端部の裏面とと
もに同一平面に形成して構成し、前記課題を解決してい
る。
の本発明の半導体装置用リードフレームでは、表面にＩ
Ｃチップを搭載するダイパッドと、そのダイパッドの周
辺部に所定の間隔を開けて配設された複数本のリードピ
ンとから構成されている半導体装置用リードフレームに
おいて、前記ダイパッドの周辺部の裏面が中央部の裏面
より後退した面で形成し、また、前記ダイパッドの周辺
部側の前記各リードピンの基端部の裏面も、それらの先
端部の裏面より後退した面で形成して構成し、前記課題
を解決している。また、請求項２に記載の本発明の半導
体装置では、前記半導体装置用リードフレームの前記ダ
イパッドの表面にＩＣチップを搭載し、そのＩＣチップ
の各電極を前記リードピンに接続し、前記ダイパッドの
中央部の裏面と前記各リードピンの先端部の裏面とを除
き、前記ＩＣチップ、前記ダイパッドの表面及び前記裏
面後退面、前記各リードピンの基端部の表面及び前記裏
面後退面、前記ダイパッドの前記周辺部と前記各リード
ピンの前記基端部との間を樹脂で封止し、前記ダイパッ
ドの前記裏面後退面及び前記各リードピンの基端部の前
記裏面後退面を覆った前記封止樹脂面を前記ダイパッド
の中央部の裏面と前記各リードピンの先端部の裏面とと
もに同一平面に形成して構成し、前記課題を解決してい
る。
【００１１】従って、本発明の半導体装置用リードフレ
ームによれば、ダイパッドの表面の面積が前記裏面の面
積よりも広い面積で形成されるので、比較的大きい面積
のＩＣチップを搭載でき、一方、リードフレームの裏面
側ではダイパッドの周辺部とリードピンとの間の分離距
離を大きく引き離すことができる。また、本発明の半導
体装置によれば、比較的大きい面積のＩＣチップを搭載
しても、半導体装置の面積は従来のものと同一面積に止
められ、しかも電子回路基板への実装時のショートを防
止することができる。
ームによれば、ダイパッドの表面の面積が前記裏面の面
積よりも広い面積で形成されるので、比較的大きい面積
のＩＣチップを搭載でき、一方、リードフレームの裏面
側ではダイパッドの周辺部とリードピンとの間の分離距
離を大きく引き離すことができる。また、本発明の半導
体装置によれば、比較的大きい面積のＩＣチップを搭載
しても、半導体装置の面積は従来のものと同一面積に止
められ、しかも電子回路基板への実装時のショートを防
止することができる。
【００１２】
【発明の実施の形態】以下、本発明の実施形態の半導体
装置用リードフレーム及びこれを用いた半導体装置を図
を参照しながら説明する。図１は本発明の実施形態の半
導体装置の断面側面図、図２は図１に示した半導体装置
のＡ−Ａ線上における断面平面図、そして図３は図１に
示した半導体装置の裏面から見た平面図である。なお、
本発明の半導体装置用リードフレーム及びこれを用いた
半導体装置の構成において、従来技術のそれらの構成と
同一の構成部分には同一の符号を付し、それらの部分の
説明は省略する。
装置用リードフレーム及びこれを用いた半導体装置を図
を参照しながら説明する。図１は本発明の実施形態の半
導体装置の断面側面図、図２は図１に示した半導体装置
のＡ−Ａ線上における断面平面図、そして図３は図１に
示した半導体装置の裏面から見た平面図である。なお、
本発明の半導体装置用リードフレーム及びこれを用いた
半導体装置の構成において、従来技術のそれらの構成と
同一の構成部分には同一の符号を付し、それらの部分の
説明は省略する。
【００１３】図１乃至図３において、符号１Ａは本発明
の半導体装置を指す。また、この半導体装置１Ａに用い
られているリードフレームを符号２０で表す。先ず、本
発明の実施形態のリードフレーム２０であるが、中央部
にダイパッド２１が配設されており、その両側方に所定
の間隔で所定のピッチで複数本のリードピン（電極）１
２が配設されている。そしてこのリードフレーム２０に
おいても、これらは電気良導体の同一厚みの平面板を用
いて形成されている。しかし、このリードフレーム２０
においては、ダイパッド２１部分の構造が従来技術のリ
ードフレーム１０におけるダイパッド１１の構造と異な
り、前記複数本のリードピン１２の構造は従来技術のリ
ードフレーム１０におけるリードピン１２と同一の構造
で形成されているものである。従って、リードピン１２
の構造の説明については省略し、以下、ダイパッド２１
部分の構造について説明する。
の半導体装置を指す。また、この半導体装置１Ａに用い
られているリードフレームを符号２０で表す。先ず、本
発明の実施形態のリードフレーム２０であるが、中央部
にダイパッド２１が配設されており、その両側方に所定
の間隔で所定のピッチで複数本のリードピン（電極）１
２が配設されている。そしてこのリードフレーム２０に
おいても、これらは電気良導体の同一厚みの平面板を用
いて形成されている。しかし、このリードフレーム２０
においては、ダイパッド２１部分の構造が従来技術のリ
ードフレーム１０におけるダイパッド１１の構造と異な
り、前記複数本のリードピン１２の構造は従来技術のリ
ードフレーム１０におけるリードピン１２と同一の構造
で形成されているものである。従って、リードピン１２
の構造の説明については省略し、以下、ダイパッド２１
部分の構造について説明する。
【００１４】本発明のリードフレーム２０も、同一の厚
みの電気良導体を用いて形成されている。このリードフ
レーム２０におけるダイパッド２１は、図１に示したよ
うに、その周辺部２１１が裏面側から中央部２１２のほ
ぼ半分の厚みにエッチングなどの手段によって削られて
段差となる裏面後退部２１３が形成されている。
みの電気良導体を用いて形成されている。このリードフ
レーム２０におけるダイパッド２１は、図１に示したよ
うに、その周辺部２１１が裏面側から中央部２１２のほ
ぼ半分の厚みにエッチングなどの手段によって削られて
段差となる裏面後退部２１３が形成されている。
【００１５】このような裏面後退部２１３をダイパッド
２１の周辺部２１１に形成することにより、ダイパッド
２１のＩＣチップ２の搭載面側の側縁とリードピン１２
の基端部１２２との間隔幅Ｗｂを極力狭くして、ダイパ
ッド２１のＩＣチップ２の搭載面の幅Ｗａをダイパッド
２１の裏面露出部分の幅Ｗｃより大幅に広く取れる。し
かも、ダイパッド２１の周辺部２１１に形成されている
前記リードピン１２の基端部１２２における裏面後退部
１２３とともにダイパッド２１の裏面で露出している中
央部２１２とリードピン１２の裏面で露出している先端
部１２１との間隔Ｗｄを従来技術のリードフレーム１０
における前記間隔Ｗｆと少なくとも同等以上（Ｗｄ≧Ｗ
ｆ）の間隔幅で離間させることができる。
２１の周辺部２１１に形成することにより、ダイパッド
２１のＩＣチップ２の搭載面側の側縁とリードピン１２
の基端部１２２との間隔幅Ｗｂを極力狭くして、ダイパ
ッド２１のＩＣチップ２の搭載面の幅Ｗａをダイパッド
２１の裏面露出部分の幅Ｗｃより大幅に広く取れる。し
かも、ダイパッド２１の周辺部２１１に形成されている
前記リードピン１２の基端部１２２における裏面後退部
１２３とともにダイパッド２１の裏面で露出している中
央部２１２とリードピン１２の裏面で露出している先端
部１２１との間隔Ｗｄを従来技術のリードフレーム１０
における前記間隔Ｗｆと少なくとも同等以上（Ｗｄ≧Ｗ
ｆ）の間隔幅で離間させることができる。
【００１６】次に、本発明の一実施形態の半導体装置１
Ａは前記のような構造のリードフレーム２０を基に構成
されている。即ち、前記リードフレーム２０の前記ダイ
パッド２１の表面にＩＣチップ２を搭載し、そのＩＣチ
ップ２の各電極を前記リードピン１２に接続し、前記ダ
イパッド２１の中央部２１２の裏面と前記各リードピン
１２の先端部１２１の裏面とを除き、前記ＩＣチップ
２、前記ダイパッド２１の表面及び前記裏面後退部２１
３、前記各リードピン１２の基端部１２２の表面及び前
記裏面後退部１２３、前記ダイパッド２１の前記周辺部
と前記各リードピン１２の前記基端部１２２との間が樹
脂４で封止し、そして前記ダイパッド２１の前記裏面後
退部２１３及び前記各リードピン１２の基端部１２２の
前記裏面後退部１２３を覆った前記封止樹脂面が前記ダ
イパッド２１の中央部２１２の裏面と前記各リードピン
１２の先端部１２１の裏面とともに同一平面を形成する
ように樹脂４を充填して構成されている。
Ａは前記のような構造のリードフレーム２０を基に構成
されている。即ち、前記リードフレーム２０の前記ダイ
パッド２１の表面にＩＣチップ２を搭載し、そのＩＣチ
ップ２の各電極を前記リードピン１２に接続し、前記ダ
イパッド２１の中央部２１２の裏面と前記各リードピン
１２の先端部１２１の裏面とを除き、前記ＩＣチップ
２、前記ダイパッド２１の表面及び前記裏面後退部２１
３、前記各リードピン１２の基端部１２２の表面及び前
記裏面後退部１２３、前記ダイパッド２１の前記周辺部
と前記各リードピン１２の前記基端部１２２との間が樹
脂４で封止し、そして前記ダイパッド２１の前記裏面後
退部２１３及び前記各リードピン１２の基端部１２２の
前記裏面後退部１２３を覆った前記封止樹脂面が前記ダ
イパッド２１の中央部２１２の裏面と前記各リードピン
１２の先端部１２１の裏面とともに同一平面を形成する
ように樹脂４を充填して構成されている。
【００１７】従って、ダイパッド２１の裏面で露出して
いる中央部２１２とリードピン１２の裏面で露出してい
る先端部１２１との間隔Ｗｄを従来技術のリードフレー
ム１０における前記間隔Ｗｆと少なくとも同等以上（Ｗ
ｄ≧Ｗｆ）の間隔幅で離間させながら、ダイパッド２１
の幅Ｗａをかなり広く取れ、しかも半導体装置１Ａの全
体の電子回路基板への装着面積を従来通りの同等の占有
面積の範囲に止めることができる。そして、本発明の半
導体装置１Ａを電子回路基板に実装する時に、ダイパッ
ド２１と各リードピン１２との間のショートは無論のこ
と、半田によるブリッジを防止することができる。
いる中央部２１２とリードピン１２の裏面で露出してい
る先端部１２１との間隔Ｗｄを従来技術のリードフレー
ム１０における前記間隔Ｗｆと少なくとも同等以上（Ｗ
ｄ≧Ｗｆ）の間隔幅で離間させながら、ダイパッド２１
の幅Ｗａをかなり広く取れ、しかも半導体装置１Ａの全
体の電子回路基板への装着面積を従来通りの同等の占有
面積の範囲に止めることができる。そして、本発明の半
導体装置１Ａを電子回路基板に実装する時に、ダイパッ
ド２１と各リードピン１２との間のショートは無論のこ
と、半田によるブリッジを防止することができる。
【００１８】前記本発明のリードフレーム２０の一実施
寸法例を挙げておく。ダイパッド２１の幅Ｗａが２．４
ｍｍに対し、幅が０．４５ｍｍ、深さ０．１ｍｍのエッ
チングを施して前記裏面後退部２１３を形成し、裏面に
露出しているダイパッド２１の中央部２１２の幅Ｗｃを
１．５ｍｍとしている。これにより半導体装置１Ａの底
部でのリードピン１２の先端部１２１とダイパッド２１
の裏面との間隔幅Ｗｄを１ｍｍ確保できる。因みに、ダ
イパッド２１に裏面後退部２１３を形成しなかった場合
には、この間隔幅Ｗｄは０．５５ｍｍしか確保できず、
電子回路基板への実装時のショートが懸念される。
寸法例を挙げておく。ダイパッド２１の幅Ｗａが２．４
ｍｍに対し、幅が０．４５ｍｍ、深さ０．１ｍｍのエッ
チングを施して前記裏面後退部２１３を形成し、裏面に
露出しているダイパッド２１の中央部２１２の幅Ｗｃを
１．５ｍｍとしている。これにより半導体装置１Ａの底
部でのリードピン１２の先端部１２１とダイパッド２１
の裏面との間隔幅Ｗｄを１ｍｍ確保できる。因みに、ダ
イパッド２１に裏面後退部２１３を形成しなかった場合
には、この間隔幅Ｗｄは０．５５ｍｍしか確保できず、
電子回路基板への実装時のショートが懸念される。
【００１９】前記の説明で、電気良導体の同一厚みの平
面板を基に、前記裏面後退部２１３をエッチングを用い
て形成すると記したが、この形成はエッチングに限ら
ず、例えば、プレスにより外部を窪ませる方法、ダイパ
ッドの内部に別の金属板を接着させる方法を用いて形成
でき、本発明においては、前記裏面後退部２１３の形成
方法は問わないことを断っておく。
面板を基に、前記裏面後退部２１３をエッチングを用い
て形成すると記したが、この形成はエッチングに限ら
ず、例えば、プレスにより外部を窪ませる方法、ダイパ
ッドの内部に別の金属板を接着させる方法を用いて形成
でき、本発明においては、前記裏面後退部２１３の形成
方法は問わないことを断っておく。
【００２０】
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置用リードフレーム及びこれを用いた半導体
装置によれば、電子回路基板への実装時に、ダイパッド
と各リードピンとの間のショートや半田によるブリッジ
を起こすことなく実装でき、しかも、従来技術の半導体
装置の電子回路基板への実装占有面積よりも広い実装占
有面積を取ることもなく、そして比較的面積の広いＩＣ
チップでもダイパッドに搭載することができるなど、数
々の優れた効果が得られる。
の半導体装置用リードフレーム及びこれを用いた半導体
装置によれば、電子回路基板への実装時に、ダイパッド
と各リードピンとの間のショートや半田によるブリッジ
を起こすことなく実装でき、しかも、従来技術の半導体
装置の電子回路基板への実装占有面積よりも広い実装占
有面積を取ることもなく、そして比較的面積の広いＩＣ
チップでもダイパッドに搭載することができるなど、数
々の優れた効果が得られる。
【図１】 本発明の実施形態の半導体装置の断面側面図
である。
である。
【図２】 図１に示した半導体装置のＡ−Ａ線上におけ
る断面平面図である。
る断面平面図である。
【図３】 図１に示した半導体装置の裏面から見た平面
図である。
図である。
【図４】 従来技術の半導体装置の断面側面図である。
【図５】 図４に示した半導体装置のＡ−Ａ線上におけ
る断面平面図である。
る断面平面図である。
【図６】 図４に示した半導体装置の裏面から見た平面
図である。
図である。
１Ａ…本発明の一実施形態の半導体装置、１２…リード
ピン、１２１…リードピン１２の先端部、１２２…リー
ドピン１２の基端部、１２３…リードピン１２の裏面後
退部、２…ＩＣチップ、３…ワイヤー、４…樹脂、２０
…本発明の一実施形態のリードフレーム、２１…ダイパ
ッド、２１１…ダイパッド２１の周辺部、２１２…ダイ
パッド２１の中央部、２１３…ダイパッド２１の裏面後
退部
ピン、１２１…リードピン１２の先端部、１２２…リー
ドピン１２の基端部、１２３…リードピン１２の裏面後
退部、２…ＩＣチップ、３…ワイヤー、４…樹脂、２０
…本発明の一実施形態のリードフレーム、２１…ダイパ
ッド、２１１…ダイパッド２１の周辺部、２１２…ダイ
パッド２１の中央部、２１３…ダイパッド２１の裏面後
退部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M109 AA01 BA01 BA02 CA21 DB03 FA04 GA05 5F067 AA01 AA03 AA13 AB04 BE01 CA01 CA03
Claims (2)
- 【請求項１】 表面にＩＣチップを搭載するダイパッド
と、該ダイパッドの周辺部に所定の間隔を開けて配設さ
れた複数本のリードピンとから構成されている半導体装
置用リードフレームにおいて、 前記ダイパッドの周辺部の裏面が中央部の裏面より後退
した面で形成されており、 また、前記ダイパッドの周辺部側の前記各リードピンの
基端部の裏面も、それらの先端部の裏面より後退した面
で形成されていることを特徴とする半導体装置用リード
フレーム。 - 【請求項２】 前記半導体装置用リードフレームの前記
ダイパッドの表面にＩＣチップが搭載され、該ＩＣチッ
プの各電極が前記リードピンに接続され、前記ダイパッ
ドの中央部の裏面と前記各リードピンの先端部の裏面と
を除き、前記ＩＣチップ、前記ダイパッドの表面及び前
記裏面後退面、前記各リードピンの基端部の表面及び前
記裏面後退面、前記ダイパッドの前記周辺部と前記各リ
ードピンの前記基端部との間が樹脂で封止され、前記ダ
イパッドの前記裏面後退面及び前記各リードピンの基端
部の前記裏面後退面を覆った前記封止樹脂面が前記ダイ
パッドの中央部の裏面と前記各リードピンの先端部の裏
面とともに同一平面を形成して構成されていることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11148510A JP2000340732A (ja) | 1999-05-27 | 1999-05-27 | 半導体装置用リードフレーム及びこれを用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11148510A JP2000340732A (ja) | 1999-05-27 | 1999-05-27 | 半導体装置用リードフレーム及びこれを用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000340732A true JP2000340732A (ja) | 2000-12-08 |
Family
ID=15454388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11148510A Withdrawn JP2000340732A (ja) | 1999-05-27 | 1999-05-27 | 半導体装置用リードフレーム及びこれを用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000340732A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086756A (ja) * | 2001-09-11 | 2003-03-20 | Denso Corp | Ｉｃパッケージおよびその製造方法 |
| JP2003110057A (ja) * | 2001-09-28 | 2003-04-11 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2006514438A (ja) * | 2003-02-25 | 2006-04-27 | テッセラ，インコーポレイテッド | 接続要素を有する高周波チップパッケージ |
| JP2016040834A (ja) * | 2000-12-28 | 2016-03-24 | ルネサスエレクトロニクス株式会社 | 電子装置の製造方法 |
| US9496204B2 (en) | 2000-12-28 | 2016-11-15 | Renesas Electronics Corporation | Semiconductor device |
| WO2025187168A1 (ja) * | 2024-03-06 | 2025-09-12 | パナソニックＩｐマネジメント株式会社 | 半導体リレー |
-
1999
- 1999-05-27 JP JP11148510A patent/JP2000340732A/ja not_active Withdrawn
Cited By (8)
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|---|---|---|---|---|
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|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060208 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070619 |