JP2000341111A - 可変分周装置 - Google Patents
可変分周装置Info
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- DXVNYGRCASBPNU-UHFFFAOYSA-O 3-amino-6-chloro-N-[[5-[2-[2-(dimethylphosphorylmethoxy)ethylamino]-2-oxoethoxy]-1,3-diethylbenzimidazol-1-ium-2-yl]methyl]pyrazine-2-carboxamide Chemical compound CCn1c(CNC(=O)c2nc(Cl)cnc2N)[n+](CC)c2ccc(OCC(=O)NCCOCP(C)(C)=O)cc12 DXVNYGRCASBPNU-UHFFFAOYSA-O 0.000 description 1
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ジッタ特性を改良した（正確にＮ＋１／２に
分周する）可変分周装置を提供する。 【解決手段】 入力信号に対してＮ分周（Ｎは整数）と
Ｎ＋１分周を交互に行う可変分周器２と、可変分周器２
の出力に同期した信号を出力する第１出力手段６と、可
変分周器２の出力に同期した信号を入力信号に対し１／
２分周遅延させた信号を出力する第２出力手段９と、可
変分周器２がＮ分周を行う時は第１出力手段６の出力を
選択し、可変分周器２がＮ＋１分周を行う時は第２出力
手段９の出力を選択する選択回路１０を備える。
分周する）可変分周装置を提供する。 【解決手段】 入力信号に対してＮ分周（Ｎは整数）と
Ｎ＋１分周を交互に行う可変分周器２と、可変分周器２
の出力に同期した信号を出力する第１出力手段６と、可
変分周器２の出力に同期した信号を入力信号に対し１／
２分周遅延させた信号を出力する第２出力手段９と、可
変分周器２がＮ分周を行う時は第１出力手段６の出力を
選択し、可変分周器２がＮ＋１分周を行う時は第２出力
手段９の出力を選択する選択回路１０を備える。
Description
【０００１】
【発明の属する技術分野】本発明は可変分周装置に関す
る。
る。
【０００２】
【従来の技術】従来、この種の装置は例えば特開平９−
２６１０４８号公報に示されている。この公報による
と、入力信号に対しＮ分周とＮ＋１分周を交互に行う可
変分周器と、第１出力手段と、入力信号を１／２分周遅
延させる第２出力手段と、選択回路が設けられている。
そして、選択回路は、可変分周器がＮ分周を行う時は、
第２出力手段の出力を選択し、可変分周器がＮ＋１分周
を行う時は、第１出力手段の出力を選択する。その結
果、Ｎ＋１／２分周の信号を出力している。
２６１０４８号公報に示されている。この公報による
と、入力信号に対しＮ分周とＮ＋１分周を交互に行う可
変分周器と、第１出力手段と、入力信号を１／２分周遅
延させる第２出力手段と、選択回路が設けられている。
そして、選択回路は、可変分周器がＮ分周を行う時は、
第２出力手段の出力を選択し、可変分周器がＮ＋１分周
を行う時は、第１出力手段の出力を選択する。その結
果、Ｎ＋１／２分周の信号を出力している。
【０００３】
【発明が解決しようとする課題】上述の装置では、ジッ
タ特性が悪い欠点がある。即ち、正確にＮ＋１／２分周
を出力していない。本発明者がその原因を究明したとこ
ろ、入力信号と第２出力手段との間にインバータを設け
ているためである事が分った。即ち、このインバータは
入力信号を反転させ、第２出力手段をして、入力信号に
対し１／２分周遅延させる。
タ特性が悪い欠点がある。即ち、正確にＮ＋１／２分周
を出力していない。本発明者がその原因を究明したとこ
ろ、入力信号と第２出力手段との間にインバータを設け
ているためである事が分った。即ち、このインバータは
入力信号を反転させ、第２出力手段をして、入力信号に
対し１／２分周遅延させる。
【０００４】しかし、インバータの持つデバイス特性の
ために、第２出力手段の出力信号は１／２分周遅延から
更に遅れ、それ故に、Ｎ＋１／２の分周が正確に行われ
ない事が分った。故に、本発明はこの様な従来の欠点を
考慮し、ジッタ特性を改良した（正確にＮ＋１／２に分
周する）可変分周装置を提供する。
ために、第２出力手段の出力信号は１／２分周遅延から
更に遅れ、それ故に、Ｎ＋１／２の分周が正確に行われ
ない事が分った。故に、本発明はこの様な従来の欠点を
考慮し、ジッタ特性を改良した（正確にＮ＋１／２に分
周する）可変分周装置を提供する。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、請求項１の本発明では、入力信号に対してＮ分周
（Ｎは整数）とＮ＋１分周を交互に行う可変分周器と、
前記可変分周器の出力に同期した信号を出力する第１出
力手段と、前記可変分周器の出力に同期した信号を前記
入力信号に対し１／２分周遅延させた信号を出力する第
２出力手段と前記可変分周器がＮ分周を行う時は前記第
１出力手段の出力を選択し、前記可変分周器がＮ＋１分
周を行う時は前記第２出力手段の出力を選択する選択回
路と、前記第２出力手段の出力信号が前記１／２分周遅
延から更に遅れる事を阻止する阻止手段とを備える。
に、請求項１の本発明では、入力信号に対してＮ分周
（Ｎは整数）とＮ＋１分周を交互に行う可変分周器と、
前記可変分周器の出力に同期した信号を出力する第１出
力手段と、前記可変分周器の出力に同期した信号を前記
入力信号に対し１／２分周遅延させた信号を出力する第
２出力手段と前記可変分周器がＮ分周を行う時は前記第
１出力手段の出力を選択し、前記可変分周器がＮ＋１分
周を行う時は前記第２出力手段の出力を選択する選択回
路と、前記第２出力手段の出力信号が前記１／２分周遅
延から更に遅れる事を阻止する阻止手段とを備える。
【０００６】請求項２の本発明では、前記阻止手段は、
前記第１出力手段又は前記第２出力手段に入力反転機能
を内蔵したものである。
前記第１出力手段又は前記第２出力手段に入力反転機能
を内蔵したものである。
【０００７】請求項３の本発明では、前記阻止手段は、
前記第１出力手段と前記選択回路の間に設けられた第１
インバータと、前記入力信号と前記第２出力手段の間に
設けられた第２インバータとから構成される。
前記第１出力手段と前記選択回路の間に設けられた第１
インバータと、前記入力信号と前記第２出力手段の間に
設けられた第２インバータとから構成される。
【０００８】
【発明の実施の形態】以下に、本発明の実施の形態１に
係る可変分周装置１を、図１のブロック図に従い説明す
る。図１に於て、可変分周装置１へは、１／２分周を行
うか否かを指定する信号Ｄ０と、分周比Ｎ（Ｎは整数）
を指定する信号Ｄ１〜Ｄ４と、電圧制御発振器（後述）
からの入力信号Ｂ１が入力される。Ｄ０〜Ｄ４はＬｏｗ
（０）かＨｉｇｈ（１）の信号であり、Ａ１は例えば、
Ｌｏｗ時間とＨｉｇｈ時間が互いに等しいパルス信号で
ある。
係る可変分周装置１を、図１のブロック図に従い説明す
る。図１に於て、可変分周装置１へは、１／２分周を行
うか否かを指定する信号Ｄ０と、分周比Ｎ（Ｎは整数）
を指定する信号Ｄ１〜Ｄ４と、電圧制御発振器（後述）
からの入力信号Ｂ１が入力される。Ｄ０〜Ｄ４はＬｏｗ
（０）かＨｉｇｈ（１）の信号であり、Ａ１は例えば、
Ｌｏｗ時間とＨｉｇｈ時間が互いに等しいパルス信号で
ある。
【０００９】可変分周器２は例えば、４個のトグルフリ
ップフロップＴＦＦ１、ＴＦＦ２、ＴＦＦ３、ＴＦＦ４
が直列に接続されたものである。各トグルフリップフロ
ップＴＦＦ１〜４は、各々、入力反転機能が内蔵されて
いる。
ップフロップＴＦＦ１、ＴＦＦ２、ＴＦＦ３、ＴＦＦ４
が直列に接続されたものである。各トグルフリップフロ
ップＴＦＦ１〜４は、各々、入力反転機能が内蔵されて
いる。
【００１０】可変分周器２は、入力信号Ｂ１の反転信号
をクロックパルスとし、入力端子Ｄ１〜Ｄ４に加えられ
た分周比Ｎでカウントダウンし、端子ＰＥに加えられた
信号Ｂ９（後述）のＬｏｗにより、ダウンカウントをプ
リセットする。
をクロックパルスとし、入力端子Ｄ１〜Ｄ４に加えられ
た分周比Ｎでカウントダウンし、端子ＰＥに加えられた
信号Ｂ９（後述）のＬｏｗにより、ダウンカウントをプ
リセットする。
【００１１】一致回路３は、インバータ４とＡＮＤゲー
ト５等から成る。トグルフリップフロップＴＦＦ１、Ｔ
ＦＦ３、ＴＦＦ４の各出力端子Ｑは、各々、ＡＮＤゲー
ト５の入力端子に接続されている。トグルフリップフロ
ップＴＦＦ２の出力端子Ｑはインバータ４を介して、Ａ
ＮＤゲート５の入力端子に接続されている。この様にし
て、可変分周器２の出力が「２」になった時、一致回路
３はＨｉｇｈとなる検出信号Ｂ２を出力する。
ト５等から成る。トグルフリップフロップＴＦＦ１、Ｔ
ＦＦ３、ＴＦＦ４の各出力端子Ｑは、各々、ＡＮＤゲー
ト５の入力端子に接続されている。トグルフリップフロ
ップＴＦＦ２の出力端子Ｑはインバータ４を介して、Ａ
ＮＤゲート５の入力端子に接続されている。この様にし
て、可変分周器２の出力が「２」になった時、一致回路
３はＨｉｇｈとなる検出信号Ｂ２を出力する。
【００１２】第１出力手段６は、例えば入力反転機能が
内蔵されたＤ−フリップフロップであり、入力信号Ｂ１
の反転信号をクロックパルスとして、一致回路３の出力
Ｂ２を、入力信号Ｂ１の１／２分周遅延させた信号Ｂ３
を端子Ｑから出力する。
内蔵されたＤ−フリップフロップであり、入力信号Ｂ１
の反転信号をクロックパルスとして、一致回路３の出力
Ｂ２を、入力信号Ｂ１の１／２分周遅延させた信号Ｂ３
を端子Ｑから出力する。
【００１３】フリップフロップ７は、例えば入力反転機
能が内蔵されたＤ−フリップフロップ（ＤＦＦ２）であ
る。フリップフロップ７は、入力信号Ｂ１の反転信号を
クロックパルスとして、Ｂ３をＢ１の１分周遅延させた
信号Ｂ４を端子Ｑから出力しＢ４を反転させた信号Ｂ５
を端子反転Ｑから出力する。
能が内蔵されたＤ−フリップフロップ（ＤＦＦ２）であ
る。フリップフロップ７は、入力信号Ｂ１の反転信号を
クロックパルスとして、Ｂ３をＢ１の１分周遅延させた
信号Ｂ４を端子Ｑから出力しＢ４を反転させた信号Ｂ５
を端子反転Ｑから出力する。
【００１４】フリップフロップ８は、例えばＤ−フリッ
プフロップ（ＤＦＦ３）である。フリップフロップ８は
Ｂ５をクロックパルスとして、自己の反転出力Ｂ８を入
力信号として帰還している。そして、反転ＰＲＥへ入力
される信号Ｂ６（端子Ｄ０の出力）がＨｉｇｈの場合
は、Ｂ５の立ち上がりに同期して、オンとオフを繰り返
す信号Ｂ７を端子Ｑから出力し、Ｂ７を反転させた信号
Ｂ８を端子反転Ｑから出力する。信号Ｂ６がＬｏｗの場
合は、Ｂ７はＨｉｇｈとなり、Ｂ８はＬｏｗとなる。
プフロップ（ＤＦＦ３）である。フリップフロップ８は
Ｂ５をクロックパルスとして、自己の反転出力Ｂ８を入
力信号として帰還している。そして、反転ＰＲＥへ入力
される信号Ｂ６（端子Ｄ０の出力）がＨｉｇｈの場合
は、Ｂ５の立ち上がりに同期して、オンとオフを繰り返
す信号Ｂ７を端子Ｑから出力し、Ｂ７を反転させた信号
Ｂ８を端子反転Ｑから出力する。信号Ｂ６がＬｏｗの場
合は、Ｂ７はＨｉｇｈとなり、Ｂ８はＬｏｗとなる。
【００１５】第２出力手段９は、例えばＤ−フリップフ
ロップ（ＤＦＦ４）である。第２出力手段９は入力信号
Ｂ１をクロックパルスとして、Ｂ３を１／２分周遅延さ
せた信号Ｂ１０を端子Ｑより出力する。何故ならば、第
１出力手段６はＢ１を反転させた信号がクロックパルス
として入力し、第２出力手段９はＢ１がクロックパルス
として入力するので、信号Ｂ１０は信号Ｂ３を、入力信
号Ｂ１の１／２分周遅延された信号となる。
ロップ（ＤＦＦ４）である。第２出力手段９は入力信号
Ｂ１をクロックパルスとして、Ｂ３を１／２分周遅延さ
せた信号Ｂ１０を端子Ｑより出力する。何故ならば、第
１出力手段６はＢ１を反転させた信号がクロックパルス
として入力し、第２出力手段９はＢ１がクロックパルス
として入力するので、信号Ｂ１０は信号Ｂ３を、入力信
号Ｂ１の１／２分周遅延された信号となる。
【００１６】選択回路１０は例えば、ＮＡＮＤゲート１
１と、ＮＡＮＤゲート１２と、ＮＡＮＤゲート１３等か
ら成る。ＮＡＮＤゲート１１はＢ３とＢ７の否定論理積
である信号Ｂ１１を出力する。ＮＡＮＤゲート１２はＢ
１０とＢ８の否定論理積である信号Ｂ１２を出力する。
ＮＡＮＤゲート１３はＢ１１とＢ１２の否定論理積であ
る信号Ｂ１３を出力する。
１と、ＮＡＮＤゲート１２と、ＮＡＮＤゲート１３等か
ら成る。ＮＡＮＤゲート１１はＢ３とＢ７の否定論理積
である信号Ｂ１１を出力する。ＮＡＮＤゲート１２はＢ
１０とＢ８の否定論理積である信号Ｂ１２を出力する。
ＮＡＮＤゲート１３はＢ１１とＢ１２の否定論理積であ
る信号Ｂ１３を出力する。
【００１７】Ｂ７とＢ８は互いに反転の関係にあるた
め、Ｂ１３はＢ７とＢ８に同期して、Ｂ１１とＢ１２を
交互に出力する信号となる。即ち、３つのＮＡＮＤゲー
ト１１と１２と１３で構成された選択回路１０は、フリ
ップフロップ８の同期により、交互に２つの信号Ｂ３、
Ｂ１０を切り換えて、出力することになる。
め、Ｂ１３はＢ７とＢ８に同期して、Ｂ１１とＢ１２を
交互に出力する信号となる。即ち、３つのＮＡＮＤゲー
ト１１と１２と１３で構成された選択回路１０は、フリ
ップフロップ８の同期により、交互に２つの信号Ｂ３、
Ｂ１０を切り換えて、出力することになる。
【００１８】ＮＡＮＤゲート１４はＢ８とＢ４の否定論
理積である信号を出力する。ＮＡＮＤゲート１５はＢ７
とＢ３の否定論理積である信号を出力する。ＮＡＮＤゲ
ート１６は上記両信号の否定論理積である信号を、可変
分周器２の各ＰＥ端子へ出力する。上述の部品により、
可変分周装置１が構成されている。
理積である信号を出力する。ＮＡＮＤゲート１５はＢ７
とＢ３の否定論理積である信号を出力する。ＮＡＮＤゲ
ート１６は上記両信号の否定論理積である信号を、可変
分周器２の各ＰＥ端子へ出力する。上述の部品により、
可変分周装置１が構成されている。
【００１９】次に、図１と図２（各信号の波形を示す）
に従い、この可変分周装置１の動作を説明する。例え
ば、Ｎ＝５としてＮ＋１／２＝５．５分周の動作を説明
する。端子Ｄ０〜Ｄ４に例えば各々「１」「１」「０」
「１」「０」が入力される。この状態にて、局部発振周
波数を持つ入力信号Ｂ１が可変分周器２へ入力され、一
致回路３で「２」が検出されると、「２」でＨｉｇｈと
なる検出信号Ｂ２が出力される（図２参照）。
に従い、この可変分周装置１の動作を説明する。例え
ば、Ｎ＝５としてＮ＋１／２＝５．５分周の動作を説明
する。端子Ｄ０〜Ｄ４に例えば各々「１」「１」「０」
「１」「０」が入力される。この状態にて、局部発振周
波数を持つ入力信号Ｂ１が可変分周器２へ入力され、一
致回路３で「２」が検出されると、「２」でＨｉｇｈと
なる検出信号Ｂ２が出力される（図２参照）。
【００２０】第１出力手段６の出力Ｂ３は、Ｂ２より１
／２分周遅れる。フリップフロップ７の出力Ｂ４、Ｂ５
はＢ３より１分周遅れる。フリップフロップ８の出力Ｂ
７、Ｂ８は、Ｂ６がＨｉｇｈであるため、Ｂ５の立ち上
がりに同期して、オンとオフを繰り返す。第２出力手段
９の出力Ｂ１０は、上述の様に、Ｂ３より１／２分周遅
れる（図２参照）。
／２分周遅れる。フリップフロップ７の出力Ｂ４、Ｂ５
はＢ３より１分周遅れる。フリップフロップ８の出力Ｂ
７、Ｂ８は、Ｂ６がＨｉｇｈであるため、Ｂ５の立ち上
がりに同期して、オンとオフを繰り返す。第２出力手段
９の出力Ｂ１０は、上述の様に、Ｂ３より１／２分周遅
れる（図２参照）。
【００２１】ＮＡＮＤゲート１１の出力Ｂ１１は、Ｂ３
とＢ７の否定論理積であり、５分周側のＢ３のＨｉｇｈ
を抽出する。ＮＡＮＤゲート１２の出力Ｂ１２は、Ｂ１
０とＢ８の否定論理積であり、６分周側のＢ１０を抽出
する。ＮＡＮＤゲート１３の出力Ｂ１３は、Ｂ１１とＢ
１２の否定論理積であり、Ｂ１１とＢ１２の抽出部を複
合する。即ち、上述のとおり、Ｂ１３はフリップフロッ
プ８に同期して、Ｂ３とＢ１０を交互に出力する信号と
なる。Ｂ３とＢ１１は、Ｂ１の１／２分周ずれているた
め、Ｂ１３は５．５分周となる。
とＢ７の否定論理積であり、５分周側のＢ３のＨｉｇｈ
を抽出する。ＮＡＮＤゲート１２の出力Ｂ１２は、Ｂ１
０とＢ８の否定論理積であり、６分周側のＢ１０を抽出
する。ＮＡＮＤゲート１３の出力Ｂ１３は、Ｂ１１とＢ
１２の否定論理積であり、Ｂ１１とＢ１２の抽出部を複
合する。即ち、上述のとおり、Ｂ１３はフリップフロッ
プ８に同期して、Ｂ３とＢ１０を交互に出力する信号と
なる。Ｂ３とＢ１１は、Ｂ１の１／２分周ずれているた
め、Ｂ１３は５．５分周となる。
【００２２】以上の事をまとめる。入力信号Ｂ１に対し
てＮ分周（例えばＮ＝５）とＮ＋１分周を交互に行う可
変分周器２を設け、可変分周器の出力に同期した信号を
出力する第１出力手段６を設ける。そして、可変分周器
２の出力に同期した信号を、入力信号Ｂ１に対し１／２
分周遅延させた信号Ｂ１０を出力する第２出力手段９を
設ける。
てＮ分周（例えばＮ＝５）とＮ＋１分周を交互に行う可
変分周器２を設け、可変分周器の出力に同期した信号を
出力する第１出力手段６を設ける。そして、可変分周器
２の出力に同期した信号を、入力信号Ｂ１に対し１／２
分周遅延させた信号Ｂ１０を出力する第２出力手段９を
設ける。
【００２３】可変分周器２がＮ分周（５分周）を行う時
は、選択回路１０は第１出力手段６の出力Ｂ３を選択す
る。可変分周器２がＮ＋１分周（６分周）を行う時は、
選択回路１０は第２出力手段９の出力Ｂ１０を選択す
る。
は、選択回路１０は第１出力手段６の出力Ｂ３を選択す
る。可変分周器２がＮ＋１分周（６分周）を行う時は、
選択回路１０は第２出力手段９の出力Ｂ１０を選択す
る。
【００２４】阻止手段１７は、第１出力手段６と第２出
力手段９等から成る。上述した様に第１出力手段６は例
えば、入力反転機能を内蔵したＤ−フリップフロップで
あり第２出力手段９は例えば入力反転機能を持たないＤ
−フリップフロップである。
力手段９等から成る。上述した様に第１出力手段６は例
えば、入力反転機能を内蔵したＤ−フリップフロップで
あり第２出力手段９は例えば入力反転機能を持たないＤ
−フリップフロップである。
【００２５】この構成により、第１出力手段６内で、入
力信号Ｂ１を反転させ、その反転信号をクロックパルス
として、第１出力手段６へ入力される。また、第２出力
手段９は、入力信号Ｂ１がクロックパルスとして入力す
る。故に、阻止手段１７は、第２出力手段９が第１出力
手段６の出力に対し、１／２分周遅延から更に遅れる事
を防止する。
力信号Ｂ１を反転させ、その反転信号をクロックパルス
として、第１出力手段６へ入力される。また、第２出力
手段９は、入力信号Ｂ１がクロックパルスとして入力す
る。故に、阻止手段１７は、第２出力手段９が第１出力
手段６の出力に対し、１／２分周遅延から更に遅れる事
を防止する。
【００２６】この阻止手段１７により、端子Ｄ０の出力
Ｂ６が１の時、可変分周装置１は、局部発振周波数を持
つ入力信号Ｂ１を、分周比Ｎ＋１／２（例えば図２に示
した５．５分周）にて、正確に分周する事が出来る。ま
た、Ｂ６が０の時、可変分周装置１は入力信号Ｂ１を、
分周比Ｎにて分周する。
Ｂ６が１の時、可変分周装置１は、局部発振周波数を持
つ入力信号Ｂ１を、分周比Ｎ＋１／２（例えば図２に示
した５．５分周）にて、正確に分周する事が出来る。ま
た、Ｂ６が０の時、可変分周装置１は入力信号Ｂ１を、
分周比Ｎにて分周する。
【００２７】また、阻止手段１７は、第１出力手段６に
入力反転機能を内蔵せずに、第２出力手段９に入力反転
機能を内蔵させても良い。
入力反転機能を内蔵せずに、第２出力手段９に入力反転
機能を内蔵させても良い。
【００２８】次に、可変分周装置１を用いたＰＬＬ回路
１８を、図３のブロック図に従い説明する。図３に於
て、基準発振器１９から出力された基準信号Ｂ１４は、
位相比較器２０に入力される。可変分周装置１から出力
された信号（帰還信号）Ｂ１３も、位相比較器２０に入
力される。
１８を、図３のブロック図に従い説明する。図３に於
て、基準発振器１９から出力された基準信号Ｂ１４は、
位相比較器２０に入力される。可変分周装置１から出力
された信号（帰還信号）Ｂ１３も、位相比較器２０に入
力される。
【００２９】位相比較器２０は、帰還信号Ｂ１３の位相
および周波数と、基準信号Ｂ１４の位相および周波数を
比較する。位相比較器２０は上記比較の結果、チャージ
ポンプ２１に対し、ポンプアップ信号と、ポンプダウン
信号を出力する。
および周波数と、基準信号Ｂ１４の位相および周波数を
比較する。位相比較器２０は上記比較の結果、チャージ
ポンプ２１に対し、ポンプアップ信号と、ポンプダウン
信号を出力する。
【００３０】チャージポンプ２１は上記両信号に従い、
誤差信号をローパスフィルタ２２へ出力する。ローパス
フィルタ２２は、誤差信号に応答して、制御電圧を電圧
制御発振器２３へ出力する。電圧制御発振器２３は、制
御電圧に応答して、出力信号Ｂ１を出力する。
誤差信号をローパスフィルタ２２へ出力する。ローパス
フィルタ２２は、誤差信号に応答して、制御電圧を電圧
制御発振器２３へ出力する。電圧制御発振器２３は、制
御電圧に応答して、出力信号Ｂ１を出力する。
【００３１】次に、このＰＬＬ回路１８に於ける、出力
信号Ｂ１の特性を、図４に従い説明する。図４に於て、
横軸は経過時間を示し、縦軸はＢ１の電圧値を示す。な
お、図４は、Ｎ分周（例えば５分周）の場合を示す。特
性２４は、出力信号Ｂ１の定常状態を示す。線２５は出
力信号Ｂ１の下限しきい値を示し、例えば２．０４ボル
トであり、線２６出力信号Ｂ１の上限しきい値を示し、
例えば２．４７ボルトである。基準時間２７は、線２５
と２６の間に存在する出力信号Ｂ１の時間幅を示し、約
８００ピコ秒である。
信号Ｂ１の特性を、図４に従い説明する。図４に於て、
横軸は経過時間を示し、縦軸はＢ１の電圧値を示す。な
お、図４は、Ｎ分周（例えば５分周）の場合を示す。特
性２４は、出力信号Ｂ１の定常状態を示す。線２５は出
力信号Ｂ１の下限しきい値を示し、例えば２．０４ボル
トであり、線２６出力信号Ｂ１の上限しきい値を示し、
例えば２．４７ボルトである。基準時間２７は、線２５
と２６の間に存在する出力信号Ｂ１の時間幅を示し、約
８００ピコ秒である。
【００３２】同様に、図５は、Ｎ＋１／２分周（例えば
５．５分周）の場合の、ＰＬＬ回路１８に於ける、出力
信号Ｂ１の特性図である。図５に於て、特性２８は出力
信号Ｂ１の定常状態を示し、線２９と３０は各々、出力
信号Ｂ１の下限しきい値と上限しきい値を示す。線２９
と３０は例えば、２．４８ボルトと２．８３ボルトであ
る。基準時間３１は、線２９と３０の間に存在する出力
信号Ｂ１の時間幅を示し、約８００ピコ秒である。
５．５分周）の場合の、ＰＬＬ回路１８に於ける、出力
信号Ｂ１の特性図である。図５に於て、特性２８は出力
信号Ｂ１の定常状態を示し、線２９と３０は各々、出力
信号Ｂ１の下限しきい値と上限しきい値を示す。線２９
と３０は例えば、２．４８ボルトと２．８３ボルトであ
る。基準時間３１は、線２９と３０の間に存在する出力
信号Ｂ１の時間幅を示し、約８００ピコ秒である。
【００３３】また、図４に示したＮ分周（例えば５分
周）の場合は、可変分周器２が５分周を行う時は、第１
出力手段６のみ選択する。従って、第２出力手段９を選
択する事によるジッタの発生（正確にＮ分周しない事）
はない。
周）の場合は、可変分周器２が５分周を行う時は、第１
出力手段６のみ選択する。従って、第２出力手段９を選
択する事によるジッタの発生（正確にＮ分周しない事）
はない。
【００３４】ところが、Ｎ分周による基準時間２７と、
Ｎ＋１／２分周による基準時間３１は同一である。故
に、本可変分周装置１を用いれば、Ｎ＋１／２分周した
場合もジッタの発生はない（正確にＮ＋１／２分周す
る）事が分かる。
Ｎ＋１／２分周による基準時間３１は同一である。故
に、本可変分周装置１を用いれば、Ｎ＋１／２分周した
場合もジッタの発生はない（正確にＮ＋１／２分周す
る）事が分かる。
【００３５】次に、本発明の実施の形態２に係る可変分
周装置３２を、図６のブロック図に従い説明する。図６
に於て、可変分周装置３２の特徴は、阻止手段３３を設
けた事である。阻止手段３３は、第１インバータ３４と
第２インバータ７ａ等から成る。
周装置３２を、図６のブロック図に従い説明する。図６
に於て、可変分周装置３２の特徴は、阻止手段３３を設
けた事である。阻止手段３３は、第１インバータ３４と
第２インバータ７ａ等から成る。
【００３６】第１インバータ３４は、第１出力手段４ａ
の端子反転Ｑと、選択回路１５ａのＮＡＮＤゲート１２
ａとの間に設けられている。第２インバータ７ａは、例
えば第１インバータ３４と略同一のデバイス特性のもの
から成り、入力信号Ａ１と、第２出力手段８ａの間に設
けられている。
の端子反転Ｑと、選択回路１５ａのＮＡＮＤゲート１２
ａとの間に設けられている。第２インバータ７ａは、例
えば第１インバータ３４と略同一のデバイス特性のもの
から成り、入力信号Ａ１と、第２出力手段８ａの間に設
けられている。
【００３７】この様な構成により、Ａ５は第１出力手段
４ａの出力Ａ４を反転させた信号である。信号Ａ５は第
１インバータ３４により再び反転され、出力Ａ４に対
し、第１インバータ３４による固有値だけ遅れた信号Ａ
５ａとなる。上記固有値は第１インバータ３４の持つデ
バイス特性（抵抗分とコンデンサ容量等に起因する）に
依るものである。
４ａの出力Ａ４を反転させた信号である。信号Ａ５は第
１インバータ３４により再び反転され、出力Ａ４に対
し、第１インバータ３４による固有値だけ遅れた信号Ａ
５ａとなる。上記固有値は第１インバータ３４の持つデ
バイス特性（抵抗分とコンデンサ容量等に起因する）に
依るものである。
【００３８】また、入力信号Ａ１と第２出力手段８ａと
の間に第２インバータ７ａを設けている。従って、第２
出力手段８ａの出力Ａ１１は、第１出力手段４ａの出力
Ａ４に対し、入力信号Ａ１の１／２分周と、第２インバ
ータ７ａの固有値を加えた分だけ遅れた信号となる。
の間に第２インバータ７ａを設けている。従って、第２
出力手段８ａの出力Ａ１１は、第１出力手段４ａの出力
Ａ４に対し、入力信号Ａ１の１／２分周と、第２インバ
ータ７ａの固有値を加えた分だけ遅れた信号となる。
【００３９】第１インバータ３４と第２インバータ７ａ
のデバイス特性は略同一だから、両者の固有値も略同一
である。従って、信号Ａ５ａとＡ１１の位相差は、入力
信号Ａ１の１／２分周と、第２インバータ７ａの固有値
との和から、第１インバータ３４の固有値を引いたもの
とする。ところが、上記両固有値は同一であるので、上
記位相差は、正確に入力信号Ａ１の１／２分周となる。
のデバイス特性は略同一だから、両者の固有値も略同一
である。従って、信号Ａ５ａとＡ１１の位相差は、入力
信号Ａ１の１／２分周と、第２インバータ７ａの固有値
との和から、第１インバータ３４の固有値を引いたもの
とする。ところが、上記両固有値は同一であるので、上
記位相差は、正確に入力信号Ａ１の１／２分周となる。
【００４０】この様に、阻止手段３３は、第２出力手段
８ａの出力信号Ａ１１が、第１出力手段４ａの出力信号
Ａ４より、入力信号Ａ１の１／２分周遅延から更に遅れ
る事を、殆んど完全に防止する事が出来る。その結果、
可変分周装置３２は、正確にＮ＋１／２分周する事が出
来る。
８ａの出力信号Ａ１１が、第１出力手段４ａの出力信号
Ａ４より、入力信号Ａ１の１／２分周遅延から更に遅れ
る事を、殆んど完全に防止する事が出来る。その結果、
可変分周装置３２は、正確にＮ＋１／２分周する事が出
来る。
【００４１】
【発明の効果】上述の様に、請求項１の本発明では、入
力信号に対してＮ分周（Ｎは整数）とＮ＋１分周を交互
に行う可変分周器と、可変分周器の出力に同期した信号
を出力する第１出力手段と、可変分周器の出力に同期し
た信号を入力信号に対し１／２分周遅延させた信号を出
力する第２出力手段と、可変分周器がＮ分周を行う時は
第１出力手段の出力を選択し、可変分周器がＮ＋１分周
を行う時は第２出力手段の出力を選択する選択回路と、
第２出力手段の出力信号が１／２分周遅延から更に遅れ
る事を阻止する阻止手段とを備えるものである。
力信号に対してＮ分周（Ｎは整数）とＮ＋１分周を交互
に行う可変分周器と、可変分周器の出力に同期した信号
を出力する第１出力手段と、可変分周器の出力に同期し
た信号を入力信号に対し１／２分周遅延させた信号を出
力する第２出力手段と、可変分周器がＮ分周を行う時は
第１出力手段の出力を選択し、可変分周器がＮ＋１分周
を行う時は第２出力手段の出力を選択する選択回路と、
第２出力手段の出力信号が１／２分周遅延から更に遅れ
る事を阻止する阻止手段とを備えるものである。
【００４２】この様に構成する事により、第２出力手段
の出力信号は、第１出力手段の出力信号より、入力信号
の１／２分周だけ正確に遅延する。その結果、正確にＮ
＋１／２分周が行われ、ジッタ特性が改良される。
の出力信号は、第１出力手段の出力信号より、入力信号
の１／２分周だけ正確に遅延する。その結果、正確にＮ
＋１／２分周が行われ、ジッタ特性が改良される。
【００４３】請求項２の本発明では、前記阻止手段は、
前記第１出力手段又は前記第２出力手段に入力反転機能
を内蔵したものである。この様に、入力反転機能を内蔵
したものであるから、従来の様に、外付けのインバータ
のデバイス特性による固有値の遅れがなくなる。その結
果、第２出力手段の出力信号は、第１出力手段の出力信
号より、入力信号の１／２分周だけ正確に遅延する。
前記第１出力手段又は前記第２出力手段に入力反転機能
を内蔵したものである。この様に、入力反転機能を内蔵
したものであるから、従来の様に、外付けのインバータ
のデバイス特性による固有値の遅れがなくなる。その結
果、第２出力手段の出力信号は、第１出力手段の出力信
号より、入力信号の１／２分周だけ正確に遅延する。
【００４４】請求項３の本発明では、前記阻止手段は、
第１出力手段と選択回路の間に設けられた第１インバー
タと、入力信号と第２出力手段の間に設けられた第２イ
ンバータとから構成する。この構成により、第１出力手
段の出力と第２出力手段の出力との位相差は、第１イン
バータの固有値遅れと第２インバータの固有値遅れが相
殺するので、入力信号の１／２分周に略等しくなる。そ
の結果、正確にＮ＋１／２分周が行われ、ジッタ特性が
改良される。
第１出力手段と選択回路の間に設けられた第１インバー
タと、入力信号と第２出力手段の間に設けられた第２イ
ンバータとから構成する。この構成により、第１出力手
段の出力と第２出力手段の出力との位相差は、第１イン
バータの固有値遅れと第２インバータの固有値遅れが相
殺するので、入力信号の１／２分周に略等しくなる。そ
の結果、正確にＮ＋１／２分周が行われ、ジッタ特性が
改良される。
【図１】本発明の実施の形態１に係る可変分周装置１の
ブロック図である。
ブロック図である。
【図２】上記可変分周装置１に用いられる各信号のタイ
ミングチャートである。
ミングチャートである。
【図３】上記可変分周装置１が用いられるＰＬＬ回路１
８のブロック図である。
８のブロック図である。
【図４】上記ＰＬＬ回路１８で用いられる電圧制御発振
器２３の出力信号特性図（Ｎ分周時）である。
器２３の出力信号特性図（Ｎ分周時）である。
【図５】上記電圧制御発振器２３の出力信号特性図（Ｎ
＋１／２分周時）である。
＋１／２分周時）である。
【図６】本発明の実施の形態２に係る可変分周装置３２
のブロック図である。
のブロック図である。
２ 可変分周器 ６ 第１出力手段 ９ 第２出力手段 １０ 選択回路 １７ 阻止手段
Claims (3)
- 【請求項１】 入力信号に対してＮ分周（Ｎは整数）と
Ｎ＋１分周を交互に行う可変分周器と、前記可変分周器
の出力に同期した信号を出力する第１出力手段と、前記
可変分周器の出力に同期した信号を前記入力信号に対し
１／２分周遅延させた信号を出力する第２出力手段と、
前記可変分周器がＮ分周を行う時は前記第１出力手段の
出力を選択し、前記可変分周器がＮ＋１分周を行う時は
前記第２出力手段の出力を選択する選択回路と、前記第
２出力手段の出力信号が前記１／２分周遅延から更に遅
れる事を阻止する阻止手段とを備えた事を特徴とする可
変分周装置。 - 【請求項２】 前記阻止手段は、前記第１出力手段又は
前記第２出力手段に入力反転機能を内蔵したものである
事を特徴とする請求項１の可変分周装置。 - 【請求項３】 前記阻止手段は、前記第１出力手段と前
記選択回路の間に設けられた第１インバータと、前記入
力信号と前記第２出力手段の間に設けられた第２インバ
ータとから構成される事を特徴とする請求項１の可変分
周装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14514299A JP3561657B2 (ja) | 1999-05-25 | 1999-05-25 | 可変分周装置 |
| PCT/JP2000/000390 WO2000045515A1 (en) | 1999-01-29 | 2000-01-26 | Pll apparatus and variable frequency-division device |
| US09/888,175 US6522183B2 (en) | 1999-01-29 | 2001-06-22 | PLL device and programmable frequency-division device |
| US10/155,187 US20020145457A1 (en) | 1999-01-29 | 2002-05-24 | PLL device and programmable frequency-division device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14514299A JP3561657B2 (ja) | 1999-05-25 | 1999-05-25 | 可変分周装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000341111A true JP2000341111A (ja) | 2000-12-08 |
| JP3561657B2 JP3561657B2 (ja) | 2004-09-02 |
Family
ID=15378398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14514299A Expired - Fee Related JP3561657B2 (ja) | 1999-01-29 | 1999-05-25 | 可変分周装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3561657B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200293A (ja) * | 2006-01-25 | 2007-08-09 | Internatl Business Mach Corp <Ibm> | 情報処理システムにおいてデジタル信号をｘ．５で除算するための方法及び装置 |
| JP2018518886A (ja) * | 2015-04-30 | 2018-07-12 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | 位相ロックループのための再構成可能なｎ分周周波数生成 |
-
1999
- 1999-05-25 JP JP14514299A patent/JP3561657B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200293A (ja) * | 2006-01-25 | 2007-08-09 | Internatl Business Mach Corp <Ibm> | 情報処理システムにおいてデジタル信号をｘ．５で除算するための方法及び装置 |
| JP2018518886A (ja) * | 2015-04-30 | 2018-07-12 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | 位相ロックループのための再構成可能なｎ分周周波数生成 |
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| Publication number | Publication date |
|---|---|
| JP3561657B2 (ja) | 2004-09-02 |
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