JP2000341125A - Ｄ／ａ変換回路およびアクティブマトリクス型表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 出力電圧振幅Ｖ_outと基準電位とを独立して
制御することができるＤ／Ａ変換回路を提供すること。 【解決手段】 ｎビットのデジタルデータ（ｎは自然
数）をアナログ信号に変換するＤ／Ａ変換回路であっ
て、前記ｎビットのデジタルデータの各ビットは、スイ
ッチを制御し、前記スイッチに接続された容量への電荷
の充放電を制御し、オフセット電圧を基準電位としたア
ナログ信号の出力をおこなうことを特徴とするＤ／Ａ変
換回路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｄ／Ａ変換（デジ
タル／アナログ変換）回路（ＤＡＣ）に関する。特に、
アクティブマトリクス型半導体装置の駆動回路に用いら
れるＤＡＣに関する。また、このＤＡＣを用いたアクテ
ィブマトリクス型半導体表示装置に関する。

【０００２】

【従来の技術】最近安価なガラス基板上に半導体薄膜を
形成した半導体装置、例えば薄膜トランジスタ（ＴＦ
Ｔ）を作製する技術が急速に発達してきている。その理
由は、アクティブマトリクス型液晶表示装置の需要が高
まってきたことによる。

【０００３】アクティブマトリクス型液晶表示装置は、
マトリクス状に配置された数十〜数百万個もの画素領域
にそれぞれ画素ＴＦＴが配置され、各画素ＴＦＴに接続
された画素電極に出入りする電荷を画素ＴＦＴのスイッ
チング機能により制御するものである。

【０００４】その中でも、表示装置の高精細化、高画質
化に伴い、高速駆動が可能なデジタル駆動方式のアクテ
ィブマトリクス型液晶表示装置が注目されてきている。

【０００５】

【発明が解決しようとする課題】

【０００６】デジタル駆動方式のアクティブマトリクス
型液晶表示装置には、外部から入力されるデジタルビデ
オデータをアナログ信号（階調電圧）に変換するＤ／Ａ
変換回路（ＤＡＣ）が必要である。Ｄ／Ａ変換回路に
は、様々な種類のものが存在するが、ここで、アクティ
ブマトリクス型液晶表示装置に用いられているＤＡＣの
例を示す。

【０００７】図２５を参照する。図２５には、従来のＤ
ＡＣの一例が示されている。図２５に示す従来のＤＡＣ
は、ｎビットのデジタルデータ（Ｄ₀〜Ｄ_n-1）の各ビッ
トが制御するｎ個のスイッチ（ＳＷ₀〜ＳＷ_n-1）と、各
スイッチ（ＳＷ₀〜ＳＷ_n-1）に接続された容量（Ｃ、２
Ｃ、・・・、２^n-1Ｃ）と、リセットスイッチ（Ｒｅ
ｓ）とを有している。また、この従来のＤＡＣには、電
源Ｖ_H、電源Ｖ_Lが接続されている。また、容量Ｃ_Lは出
力V_outに接続されている信号線の負荷容量である。な
お、グランド電源をＶ_Gとする。ただし、Ｖ_Gは任意の定
電源でもかまわない。

【０００８】スイッチ（ＳＷ₀〜ＳＷ_n-1）は、それぞ
れ、入力されるデジタルデータ（Ｄ₀〜Ｄ_n-1）の対応す
るビットが０（Ｌｏ）の時、電源Ｖ_Lに接続され、対応
するビットが１（Ｈｉ）の時、電源Ｖ_Hに接続されるよ
うになっている。

【０００９】この従来のＤＡＣの動作を順を追って説明
する。この従来のＤＡＣの動作は、リセット期間Ｔ_Rと
データ入力期間Ｔ_Eとに分けて説明される。

【００１０】まず、リセット期間Ｔ_R中、リセットスイ
ッチＲｅｓが閉じ、かつデジタルデータの全ビット（Ｄ
₀〜Ｄ_n-1）が０（Ｌｏ）となり、全てのスイッチ（ＳＷ
₀〜ＳＷ_n-1）が電源Ｖ_Lに接続される。この状態におけ
る、この従来のＤＡＣの等価回路を図２６（Ａ）に示
す。

【００１１】リセット期間Ｔ_R終了後、デジタルデータ
の全ビット（Ｄ₀〜Ｄ_n-1）が０（Ｌｏ）であるので、図
２６（Ａ）に示す負荷容量Ｃ_Lに蓄えられる電荷の初期
値Ｑ_L ⁰は、下記の数式（１９）の様になる。

【００１２】

【数１】

【００１３】リセット期間Ｔ_R終了後、データ書き込み
期間Ｔ_Eが始まり、任意のビット情報を有するデジタル
データ（Ｄ₀〜Ｄ_n-1）が、スイッチ（ＳＷ₀〜ＳＷ_n-1）
を制御する。そして、各ビット情報に応じた電荷が充放
電され、その後定常状態になる。この時の等価回路を図
２６（Ｂ）に示す。この時、合成容量Ｃ₀、Ｃ₁、Ｃ_Lに
蓄えられる電荷Ｑ₀、Ｑ₁、Ｑ_Lは、下記の数式（２０
ａ）〜（２０ｃ）の様になる。

【００１４】

【数２】

【００１５】ここで、

【００１６】

【数３】

【００１７】であるので、Ｖ_outにおける電荷の保存法
則により、

【００１８】

【数４】

【００１９】が成り立ち、出力Ｖ_outは下記数式（２
４）の様になる。

【００２０】

【数５】

【００２１】ただし、

【００２２】

【数６】

【００２３】である。αは出力Ｖ_outの最大電圧振幅と
入力電圧振幅（Ｖ_H−Ｖ_L）との比（本明細書では電圧圧
縮率とよぶ）である。図２６（Ｃ）に示す様に、出力Ｖ
_outはデジタルデータのアドレス（０〜２ⁿ−１）に対し
て線形関係にあることがわかる。しかし、数式（２４）
より、出力Ｖ _outはＶ_HとＶ_Lとの差に依存し、かつＶ_Lを
基準電位としてデジタルデータのアドレスに対して線形
的に変化するので、出力Ｖ_outの電圧振幅と基準電位と
を独立して制御することができない。

【００２４】次に、別の従来のＤＡＣの例を図２７に示
す。図２７の従来のＤＡＣは、ｎビットのデジタルデー
タ（Ｄ₀〜Ｄ_n-1）の各ビットが制御するｎ個のスイッチ
（ＳＷ₀〜ＳＷ_n-1）と、各スイッチ（ＳＷ₀〜ＳＷ_n-1）
に接続された容量（Ｃ、２Ｃ、・・・、２^m-1Ｃ、Ｃ、
２Ｃ、・・・、２^n-m-1Ｃ）と、２つのリセットスイッ
チ（Ｒｅｓ1およびＲｅｓ2）と、カップリング容量とを
有している。また、この従来のＤＡＣには、電源Ｖ_H、
電源Ｖ_Lが接続されている。

【００２５】また、図２８に別の従来のＤＡＣの例を示
す。図２８の従来のＤＡＣは、ｎビットのデジタルデー
タ（Ｄ₀〜Ｄ_n-1）の各ビットが制御するｎ個のスイッチ
（ＳＷ₀〜ＳＷ_n-1）と、各スイッチ（ＳＷ₀〜ＳＷ_n-1）
に接続された容量（Ｃ、２Ｃ、・・・、２^m-1Ｃ、Ｃ、
２Ｃ、・・・、２^n-m-1Ｃ）と、２つのリセットスイッ
チ（Ｒｅｓ1およびＲｅｓ2）とを有している。また、図
２８の従来のＤＡＣには下位ビット側の回路に容量Ｃが
接続されている点と、下位ビットに対応する回路と上位
ビットに対応する回路とを接続するカップリング容量が
異なる点とが図２７の従来のＤＡＣとは異なっている。

【００２６】図２７の従来のＤＡＣおよび図２８の従来
のＤＡＣのいずれにおいても、スイッチ（ＳＷ₀〜ＳＷ
_n-1）は、それぞれ、入力されるデジタルデータ（Ｄ₀〜
Ｄ_n-1）が０（Ｌｏ）の時、電源Ｖ_Lに接続され、入力デ
ジタルデータが１（Ｈｉ）の時、電源Ｖ_Hに接続される
ようになっている。

【００２７】図２７の従来のＤＡＣの出力Ｖ_outは、下
記の数式（２６）のようになる。

【００２８】

【数７】

【００２９】また、図２８の従来のＤＡＣの出力Ｖ_out
は、下記の数式（２７）のようになる。

【００３０】

【数８】

【００３１】ここで、Ｃ₁は上記の数式（２１ｂ）と同
じであり、また、

【００３２】

【数９】

【００３３】である。α_Aおよびα_Bはともに電圧圧縮率
である。これらの従来のＤＡＣにおいても、図２６
（Ｃ）に示す従来のＤＡＣと同様、出力Ｖ_outはデジタ
ルデータのアドレス（０〜２ⁿ−１）に対して線形関係
にあることがわかっている。しかし、数式（２６）およ
び（２７）より、出力Ｖ_outはＶ_HとＶ_Lとの差に依存
し、かつＶ_Lを基準電位としてデジタルデータのアドレ
スに対して線形的に変化するので、出力Ｖ_outの電圧振
幅と基準電位とを独立して制御することができない。

【００３４】

【課題を解決するための手段】

【００３５】そこで、本発明は、上述の問題に鑑みてな
されたものであり、出力Ｖ_outの電圧振幅と基準電位と
を独立して制御することができるＤＡＣを提供すること
にある。以下に本発明のＤＡＣについて説明する。

【００３６】本発明によると、ｎビットのデジタルデー
タ（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換
回路であって、前記ｎビットのデジタルデータの各ビッ
トは、スイッチを制御し、前記スイッチに接続された容
量への電荷の充放電を制御し、オフセット電圧を基準電
位としたアナログ信号の出力をおこなうことを特徴とす
るＤ／Ａ変換回路が提供される。

【００３７】 本発明によると、ｎビットのデジタル
データ（ｎは自然数）をアナログ信号に変換するＤ／Ａ
変換回路であって、前記ｎビットのデジタルデータの各
ビットに対応したｎ個のスイッチおよびｎ個の容量を有
しており、各ビットに対応した前記ｎ個のスイッチは、
前記ｎ個のスイッチのそれぞれに接続された前記容量へ
の電荷の充放電を制御し、オフセット電圧を基準電位と
したアナログ信号の出力をおこなうことを特徴とするＤ
／Ａ変換回路が提供される。

【００３８】本発明によると、ｎビットデジタルデータ
の下位ｍビット（ｎおよびｍは自然数、ｍ＜ｎ）のそれ
ぞれのビットが制御するスイッチおよび前記ｎビットデ
ジタルデータの上位（ｎ−ｍ）ビットのそれぞれのビッ
トが制御するスイッチと、前記下位ｍビットのそれぞれ
のビットが制御する前記スイッチのそれぞれに接続され
た容量であって、それぞれ単位容量の２^m-1倍である容
量と、前記上位（ｎ−ｍ）ビットのそれぞれのビットが
制御するスイッチのそれぞれに接続された容量であっ
て、それぞれ単位容量の２^n-m-1倍である容量と、カッ
プリング容量と、２つのリセットスイッチと、を有する
ｎビットのデジタルデータをアナログ信号に変換するＤ
／Ａ変換回路であって、２つの電源およびオフセット電
源が接続されており、前記スイッチは２つの電源のうち
いずれか一を選択し、前記２つのリセットスイッチは、
前記容量への電荷の充電を制御し、前記ｎビットのデジ
タルビデオデータの上位（ｎ−ｍ）ビットの容量の共通
接続端から前記オフセット電源の電位を基準電位とした
アナログ信号が出力されるＤ／Ａ変換回路が提供され
る。

【００３９】本発明によると、データの下位ｍビット
（ｎおよびｍは自然数、ｍ＜ｎ）が制御する下位ビット
回路部であって、各ビットが制御するスイッチ、および
前記スイッチに接続された容量であって、それぞれ単位
容量の２^m-1倍である容量を有する下位ビット回路部
と、ｎビットデジタルデータの上位（ｎ−ｍ）ビットが
制御する上位ビット回路部であって、各ビットが制御す
るスイッチ、および前記スイッチに接続された容量であ
って、それぞれ単位容量の２^n-m-1倍である容量を有す
る上位ビット回路部と、前記下位ビット回路部と前記上
位ビット回路部とを接続する前記単位容量でなるカップ
リング容量と、２つのリセットスイッチと、を有するＤ
／Ａ変換回路であって、２つの電源およびオフセット電
源が入力されており、前記２つのリセットスイッチは、
前記下位ビット回路部のそれぞれの容量および前記上位
ビット部のそれぞれの容量への電荷の充電を制御し、前
記上位ビット回路部のそれぞれの容量の共通接続端に
は、前記オフセット電源が入力されており、前記下位ビ
ット回路部のそれぞれの前記スイッチは、各ビット情報
により前記２つの電源のうちいずれか一を選択し、それ
ぞれの前記スイッチに接続された容量の電荷の充放電を
制御し、前記上位ビット回路部のそれぞれの前記スイッ
チは、各ビット情報により前記２つの電源のうちいずれ
か一を選択し、それぞれの前記スイッチに接続された容
量の電荷の充放電を制御し、前記上位ビット回路部の前
記共通接続端から前記オフセット電源の電位を基準電位
としたアナログ信号が出力されるＤ／Ａ変換回路が提供
される。

【００４０】

【発明の実施の形態】以下に本発明のＤＡＣをある実施
形態に基づいて説明する。なお、本発明のＤＡＣは、以
下の実施形態に限定されるわけではない。

【００４１】本発明のＤＡＣの回路図を図１に示す。図
１に示す本発明のＤＡＣは、ｎビット（Ｄ₀〜Ｄ_n-1）の
デジタルデータを扱うことができる。なお、Ｄ₀をＬＳ
Ｂとし、Ｄ_n-1をＭＳＢとする。また、ｎビットのデジ
タルデータを、下位ｍビット（Ｄ₀〜Ｄ_m-1）と上位（ｎ
−ｍ）ビット（Ｄ_m〜Ｄ_n-1）とに分割して考える。

【００４２】図１に示す様に本発明のＤＡＣは、ｎビッ
トのデジタルデータ（Ｄ₀〜Ｄ_n-1）の各ビットが制御す
るｎ個のスイッチ（ＳＷ₀〜ＳＷ_n-1）と、各スイッチ
（ＳＷ ₀〜ＳＷ_n-1）に接続された容量（Ｃ、２Ｃ、・・
・、２^m-1Ｃ、Ｃ、２Ｃ、・・・、２^n-m-1Ｃ）と、２つ
のリセットスイッチ（Ｒｅｓ1およびＲｅｓ2）とを有し
ている。これらの容量は単位容量Ｃの整数倍となってい
る。また、本発明のＤＡＣは、下位ｍビットに対応する
回路部と上位（ｎ−ｍ）ビットに対応する回路部とを接
続する容量Ｃを有している。図１に示されているよう
に、下位ｍビットに対応する回路部のそれぞれの容量の
一端は、共通接続端となっている。また、上位（ｎ−
ｍ）ビットに対応する回路部のそれぞれの容量の一端
は、共通接続端となっている。なお、容量Ｃ_Lは出力Ｖ
_outに接続された信号線の負荷容量である。また、グラ
ンド電源をＶ_Gとする。ただし、Ｖ_Gは任意の定電源でも
よい。

【００４３】本発明のＤＡＣには、電源Ｖ_H、電源Ｖ_L、
オフセット電源Ｖ_B、電源Ｖ_Aが接続されている。なお、
Ｖ_H＞Ｖ_Lの場合と、Ｖ_H＜Ｖ_Lの場合とでは、出力Ｖ_out
には逆相のアナログ信号が出力される。なお、ここで
は、Ｖ_H＞Ｖ_Lの場合の出力を正相とし、Ｖ_H＜Ｖ_Lの場合
の出力を反転相とする。

【００４４】スイッチ（ＳＷ₀〜ＳＷ_n-1）は、それぞ
れ、入力されるデジタルデータ（Ｄ₀〜Ｄ_n-1）が０（Ｌ
ｏ）の時、電源Ｖ_Lに接続され、入力デジタルデータが
１（Ｈｉ）の時、電源Ｖ_Hに接続されるようになってい
る。リセットスイッチＲｅｓ1は、上位（ｎ−ｍ）ビッ
トに対応する容量（Ｃ、２Ｃ、・・・、２^n-m-1Ｃ）へ
のＶ_Bからの電荷の充電を制御している。また、リセッ
トスイッチＲｅｓ2は、下位ｍビットに対応する容量
（Ｃ、２Ｃ、・・・、２^m-1Ｃ）へのＶ_Aからの電荷の充
電を制御している。

【００４５】なお、リセットスイッチＲｅｓ2の一端を
電源Ｖ_Lに接続し、電源Ｖ_Aからの電圧の供給を行わない
ようにしても良い。

【００４６】次に、本発明のＤＡＣの動作を順を追って
説明する。本発明のＤＡＣの動作は、リセット期間Ｔ_R
とデータ入力期間Ｔ_Eとに分けて説明される。

【００４７】まず、リセット期間Ｔ_R中、リセットスイ
ッチＲｅｓ1およびＲｅｓ2が閉じ、かつデジタルデータ
の全ビット（Ｄ₀〜Ｄ_n-1）が０（Ｌｏ）となり、全ての
スイッチ（ＳＷ₀〜ＳＷ_n-1）が電源Ｖ_Lに接続される。
この状態における、図１に示す本発明のＤＡＣの等価回
路を図２（Ａ）に示す。

【００４８】リセット期間Ｔ_R終了直後、図２（Ａ）に
示す各合成容量Ｃ₀、Ｃ₁、Ｃ₂、Ｃ₃、Ｃ、Ｃ_Lに蓄えら
れる電荷の初期値Ｑ₀ ⁰、Ｑ₁ ⁰、Ｑ₂ ⁰、Ｑ₃ ⁰、Ｑ⁰、Ｑ_L ⁰
は、下記の数式（１ａ）〜（１ｆ）の様になる。

【００４９】

【数１０】

【００５０】である。リセット期間Ｔ_R終了後、データ
書き込み期間Ｔ_Eが始まり、任意のビット情報を有する
デジタルデータ（Ｄ₀〜Ｄ_n-1）が、スイッチ（ＳＷ₀〜
ＳＷ_n-1）を制御し、各ビット情報に応じた電荷が充放
電され、その後定常状態になる。そして最終的に合成容
量Ｃ₀、Ｃ₁、Ｃ₂、Ｃ₃、Ｃ、Ｃ_Lに蓄えられる電荷Ｑ₀、
Ｑ₁、Ｑ₂、Ｑ₃、Ｑ、Ｑ_Lは、下記の数式（２ａ）〜（２
ｆ）の様になる。

【００５１】

【数１１】

【００５２】なお、

【００５３】

【数１２】

【００５４】である。ここで、図２（Ｂ）におけるポイ
ントＶ_outおよびＶ_mにおいては、電荷の保存則より、下
記数式（４ａ）および（４ｂ）が成り立つ。

【００５５】

【数１３】

【００５６】ここで、（４ａ）および（４ｂ）に（１
ａ）〜（１ｆ）および（２ａ）〜（２ｆ）を代入しＶ
_outについて解くと、下記数式（５）に示す様になる。

【００５７】

【数１４】

【００５８】ここで、

【００５９】

【数１５】

【００６０】であるので、

【００６１】

【数１６】

【００６２】となり、数式（５）に、（６ａ）、（６
ｂ）および（７）を代入することによって下記数式
（８）が得られる。

【００６３】

【数１７】

【００６４】ただし、

【００６５】

【数１８】

【００６６】である。αは電圧圧縮率である。よって、
数式（８）より、Ｖ_outはＶ_Aに依存しないことがわか
る。数式（８）により、縦軸にＶ_out、横軸にデジタル
ビデオデータのアドレスをとったグラフを図２（Ｃ）に
示す。図２（Ｃ）に示す様に、出力Ｖ_outはデジタルデ
ータのアドレス（０〜２ⁿ−１）に対して線形関係にあ
ることがわかる。また、出力Ｖ_outはＶ_HとＶ_Lとの差に
よってその振幅を決定することができ、かつオフセット
電源Ｖ_Bを基準電位としてデジタルデータのアドレスに
対して線形的に変化する。つまり、出力Ｖ_outの電圧振
幅と基準電位Ｖ_Bとを独立して制御することができる。
このことから、Ｖ_HとＶ_Lとの差が一定であれば、Ｖ_Hお
よびＶ_Lを共に小さくしても同じ出力Ｖ_outが得られるの
で、電源電圧を低く抑えることができる。そのことによ
り、αを小さく、つまり容量Ｃを小さくすることがで
き、容量部のレイアウト面積を縮小することができる。

【００６７】なお、本発明の構成に用いられる容量に
は、上述の線形関係をほぼ満たす程度の誤差が許容され
る。

【００６８】以下に、本発明のＤＡＣの実施例について
説明する。なお、本発明のＤＡＣの具体的な構成は、以
下の実施例の構成に限定されるわけではない。

【実施例】

【００６９】（実施例１）図３を参照する。図３には、
本実施例の８ビットＤＡＣの回路図が示されている。

【００７０】図３に示す本実施例のＤＡＣは、８ビット
（Ｄ₀（ＬＳＢ）〜Ｄ₇（ＭＳＢ））のデジタルデータを
扱う。また、８ビットのデジタルデータを、下位４ビッ
ト（Ｄ₀〜Ｄ₃）と上位４ビット（Ｄ₄〜Ｄ₇）とに分割し
て考える。

【００７１】図３に示す様に本実施例のＤＡＣは、８ビ
ットのデジタルデータ（Ｄ₀〜Ｄ₇）の各ビットが制御す
る８個のスイッチ（ＳＷ₀〜ＳＷ₇）と、各スイッチ（Ｓ
Ｗ₀〜ＳＷ₇）に接続された容量（Ｃ、２Ｃ、４Ｃ、８
Ｃ、Ｃ、２Ｃ、４Ｃ、８Ｃ）と、２つのリセットスイッ
チ（Ｒｅｓ1およびＲｅｓ2）とを有している。また、本
実施例のＤＡＣは、下位４ビットに対応する回路部と上
位４ビットに対応する回路部とを接続する容量Ｃを有し
ている。

【００７２】本実施例のＤＡＣには、電源Ｖ_H、電源
Ｖ_L、オフセット電源Ｖ_Bが接続されている。

【００７３】スイッチ（ＳＷ₀〜ＳＷ₇）は、それぞれ、
入力されるデジタルデータ（Ｄ₀〜Ｄ₇）の各ビットが０
（Ｌｏ）の時、電源Ｖ_Lに接続され、入力デジタルデー
タの各ビットが１（Ｈｉ）の時、電源Ｖ_Hに接続される
ようになっているのは上で述べた通りである。リセット
スイッチＲｅｓ1は、上位４ビットに対応する容量
（Ｃ、２Ｃ、４Ｃ、８Ｃ）へのＶ_Bからの電荷の充電を
制御している。また、下位４ビットに対応する容量
（Ｃ、２Ｃ、４Ｃ、８Ｃ）の一端は、リセットスイッチ
Ｒｅｓ2に接続されている。

【００７４】本実施例の８ビットＤＡＣにおいては、上
述の図１のＤＡＣとは構成が異なる。図１のＤＡＣと異
なる点は、リセットスイッチＲｅｓ2の一端が電源Ｖ_Lに
接続されており、電源Ｖ_Aからの電圧の供給がない点で
ある。しかし、上述したように出力電圧Ｖ_outはＶ_Aに依
存しない。よって、本実施例のＤＡＣは、上述の図１に
示すＤＡＣと同様の動作をする。

【００７５】次に、本実施例のＤＡＣの動作を順を追っ
て説明する。本実施例のＤＡＣの動作は、図１のＤＡＣ
と同様、リセット期間Ｔ_Rとデータ入力期間Ｔ_Eとに分け
て説明される。

【００７６】まず、リセット期間Ｔ_R中、リセットスイ
ッチＲｅｓ1およびＲｅｓ2が閉じ、かつデジタルビデオ
データの全ビット（Ｄ₀〜Ｄ₇）が０（Ｌｏ）となり、全
てのスイッチ（ＳＷ₀〜ＳＷ₇）が電源ＶLに接続され
る。この状態における本実施例のＤＡＣの等価回路は、
図４（Ａ）に示されるものと同様である。

【００７７】リセット期間Ｔ_R終了直後、図４（Ａ）に
示す各合成容量Ｃ₀、Ｃ₁、Ｃ₂、Ｃ₃、Ｃ、Ｃ_Lに蓄えら
れる電荷の初期値Ｑ₀ ⁰、Ｑ₁ ⁰、Ｑ₂ ⁰、Ｑ₃ ⁰、Ｑ⁰、Ｑ_L ⁰
は、下記の数式（１０ａ）〜（１０ｆ）の様になる。

【００７８】

【数１９】

【００７９】なお、

【００８０】

【数２０】

【００８１】である。リセット期間Ｔ_R終了直後、任意
のビット情報を有するデジタルデータ（Ｄ₀〜Ｄ₇）が、
スイッチ（ＳＷ₀〜ＳＷ₇）に供給されスイッチを制御
し、各ビット情報に応じた電荷が充放電される。そして
最終的に合成容量Ｃ₀、Ｃ₁、Ｃ₂、Ｃ₃、Ｃ、Ｃ_Lに蓄え
られる電荷Ｑ₀、Ｑ₁、Ｑ₂、Ｑ₃、Ｑ、Ｑ_Lは、上記の数
式（１１ａ）〜（１１ｆ）の様になる。なお、

【００８２】

【数２１】

【００８３】である。ここで、図４（Ａ）におけるポイ
ントＶ_outおよびＶ_mにおいては、電荷の保存則より、下
記数式（１３ａ）および（１３ｂ）が成り立つ。

【００８４】

【数２２】

【００８５】ここで、（１３ａ）および（１３ｂ）に、
（１０ａ）〜（１０ｆ）および（１２ａ）〜（１２ｆ）
を代入し、Ｖ_outについて解くと下記数式（１４）に示
す様になる。

【００８６】

【数２３】

【００８７】ここで、

【００８８】

【数２４】

【００８９】であるので、

【００９０】

【数２５】

【００９１】となり、数式（１４）に、（１５ａ）、
（１５ｂ）および（１６）を代入することによって下記
数式（１７）が得られる。

【００９２】

【数２６】

【００９３】ただし、

【００９４】

【数２７】

【００９５】である。よって、数式（１７）より、出力
Ｖ_outはデジタルデータのアドレス（０〜２⁸−１）に対
して線形関係にあることがわかる。本実施例では、８ビ
ットのデジタルビデオデータを扱うので、２５６通りの
Ｖ_outが得られる。ここで、数式（１７）において、各
パラメータを変化させた時の出力Ｖ_out−デジタルデー
タのアドレスのグラフを図２９に示す。

【００９６】出力Ｖ_outはＶ_HとＶ_Lとの差によってその
振幅を決定することができ、かつＶ_Bを基準電位として
デジタルデータのアドレスに対して線形的に変化する。
つまり、出力Ｖ_outの電圧振幅と基準電位とを独立して
制御することができる。このことから、Ｖ_HとＶ_Lとの差
が一定であれば、Ｖ_HおよびＶ_Lを共に小さくしても同じ
出力Ｖ_outが得られるので、電源電圧を低く抑えること
ができる。そのことにより、αを小さく、つまり容量Ｃ
を小さくすることができ、容量部のレイアウト面積を縮
小することができる。

【００９７】（実施例２）本実施例においては、上述の
実施例１のＤＡＣを、アクティブマトリクス型液晶表示
装置の駆動回路に用いた場合について説明する。

【００９８】図５は、本実施例のアクティブマトリクス
型液晶表示装置の概略ブロック図である。５０１はソー
ス信号線駆動回路Ａであり、５０２はソース信号線駆動
回路Ｂである。５０３はゲート信号線駆動回路である。
５０４はアクティブマトリクス回路である。５０５はデ
ジタルビデオデータ分割回路（ＳＰＣ；Serial-to-Para
llel Conversion Circuit）である。

【００９９】ソース信号線駆動回路Ａ５０１は、シフト
レジスタ回路（２４０ステージ×２のシフトレジスタ回
路）５０１−１、ラッチ回路１（９６０×８デジタルラ
ッチ回路）５０１−２、ラッチ回路２（９６０×８デジ
タルラッチ回路）５０１−３、セレクタ回路１（２４０
のセレクタ回路）５０１−４、Ｄ／Ａ変換回路（２４０
のＤＡＣ）５０１−５、セレクタ回路２（２４０のセレ
クタ回路）５０１−６を有している。その他、バッファ
回路やレベルシフタ回路（いずれも図示せず）を有して
いる。また、説明の便宜上、ＤＡＣ５０１−５にはレベ
ルシフタ回路が含まれている。

【０１００】ソース信号線駆動回路Ｂ５０２は、ソース
信号線駆動回路Ａ５０１と同じ構成を有する。なお、ソ
ース信号線側駆動回路Ａ５０１は、奇数番目のソース信
号線に映像信号（階調電圧信号）を供給し、ソース信号
線側駆動回路Ｂ５０２は、偶数番目のソース信号線に映
像信号を供給するようになっている。

【０１０１】なお、本実施例のアクティブマトリクス型
液晶表示装置においては、回路レイアウトの都合上、ア
クティブマトリクス回路の上下を挟むように２つのソー
ス信号線駆動回路Ａおよびソース信号線駆動回路Ｂを設
けたが、回路レイアウト上、可能であれば、ソース信号
線駆動回路を１つだけ設けるようにしても良い。

【０１０２】また、５０３はゲート信号線駆動回路であ
り、シフトレジスタ回路、バッファ回路、レベルシフタ
回路等（いずれも図示せず）を有している。

【０１０３】アクティブマトリクス回路５０４は、１９
２０×１０８０（横×縦）の画素を有している。各画素
には画素ＴＦＴが配置されており、各画素ＴＦＴのソー
ス領域にはソース信号線が、ゲート電極にはゲート信号
線が電気的に接続されている。また、各画素ＴＦＴのド
レイン領域には画素電極が電気的に接続されている。各
画素ＴＦＴは、各画素ＴＦＴに電気的に接続された画素
電極への映像信号（階調電圧）の供給を制御している。
各画素電極に映像信号（階調電圧）が供給され、各画素
電極と対向電極との間に挟まれた液晶に電圧が印加され
液晶が駆動される。

【０１０４】ここで、本実施例のアクティブマトリクス
型液晶表示装置の動作および信号の流れを説明する。

【０１０５】まず、ソース信号線側駆動回路Ａ５０１の
動作を説明する。シフトレジスタ回路５０１−１にクロ
ック信号（ＣＫ）およびスタートパルス（ＳＰ）が入力
される。シフトレジスタ回路５０１−１は、これらのク
ロック信号（ＣＫ）およびスタートパルス（ＳＰ）に基
づきタイミング信号を順に発生させ、バッファ回路等
（図示せず）を通して後段の回路へタイミング信号を順
次供給する。

【０１０６】シフトレジスタ回路５０１−１からのタイ
ミング信号は、バッファ回路等によってバッファされ
る。タイミング信号が供給されるソース信号線には、多
くの回路あるいは素子が接続されているために負荷容量
（寄生容量）が大きい。この負荷容量が大きいために生
ずるタイミング信号の立ち上がりまたは立ち下がりの”
鈍り”を防ぐために、このバッファ回路が設けられる。

【０１０７】バッファ回路によってバッファされたタイ
ミング信号は、ラッチ回路１（５０１−２）に供給され
る。ラッチ回路１（５０１−２）は、８ビットデジタル
ビデオデータ（8bit digital video data）を処理する
ラッチ回路を９６０ステージ有してる。ラッチ回路１
（５０１−２）は、前記タイミング信号が入力される
と、デジタルビデオデータ分割回路から供給される８ビ
ットデジタルビデオデータを順次取り込み、保持する。

【０１０８】ラッチ回路１（５０１−２）の全てのステ
ージにラッチ回路にデジタルビデオデータの書き込みが
一通り終了するまでの時間は、ライン期間と呼ばれる。
すなわち、ラッチ回路１（５０１−２）の中で一番左側
のステージのラッチ回路にデジタルビデオデータの書き
込みが開始される時点から、一番右側のステージのラッ
チ回路にデジタルビデオデータの書き込みが終了する時
点までの時間間隔がライン期間である。実際には、上記
ライン期間に水平帰線期間が加えられた期間をライン期
間と呼ぶこともある。

【０１０９】１ライン期間の終了後、シフトレジスタ回
路５０１−１の動作タイミングに合わせて、ラッチ回路
２（５０１−３）にラッチシグナル（Latch Signal）が
供給される。この瞬間、ラッチ回路１（５０１−２）に
書き込まれ保持されているデジタルビデオデータは、ラ
ッチ回路２（５０１−３）に一斉に送出され、ラッチ回
路２（５０１−３）の全ステージのラッチ回路に書き込
まれ、保持される。

【０１１０】デジタルビデオデータをラッチ回路２（５
０１−３）に送出し終えたラッチ回路１（５０１−２）
には、シフトレジスタ回路５０１−１からのタイミング
信号に基づき、再びデジタルビデオデータ分割回路から
供給されるデジタルビデオデータの書き込みが順次行わ
れる。

【０１１１】この２順目の１ライン期間中には、ラッチ
回路２（５０１−３）に書き込まれ、保持されているデ
ジタルビデオデータが、セレクタ回路１（５０１−４）
によって順次選択され、Ｄ／Ａ変換回路（ＤＡＣ）５０
１−５に供給される。なお本実施例では、セレクタ回路
１（５０１−４）においては、１つのセレクタ回路がソ
ース信号線４本に対応している。

【０１１２】ここで、本実施例に用いられるセレクタ回
路１（５０１−４）を説明するために、２ビットデジタ
ルビデオデータを扱うセレクタ回路を参照する（図６お
よび図７）。本実施例のように、８ビットデジタルデー
タを扱うセレクタ回路も回路の構成概念は同じである。
なお、セレクタ回路については、本出願人による特許出
願である特開平１１−１６７３７３号に記載されている
ものを用いることもできる。

【０１１３】図６は、１つのセレクタ回路の回路図が示
されている。図６において、符号Ａ、Ｂ、ＣおよびＤ
は、ソース信号線、符号Ａ、Ｂ、ＣおよびＤに付されて
いる添字０および１は、それぞれのソース信号線に入力
される２ビットのデジタルビデオデータのビットを示し
ている。選択信号ＳＳ１およびＳＳ２によって、１ライ
ン走査期間（水平走査期間）の１／４づつ、ソース信号
線Ａ、Ｂ、ＣまたはＤに対応するデジタルビデオデータ
が選択され、Out-0およびOut-1から出力される。この選
択回路のタイミングチャートを図７に示す。なお、Ｌ．
Ｓはラッチシグナルである。

【０１１４】本実施例のセレクタ回路５０１−４におい
ては、ソース信号線４本毎に一つのセレクタ回路が設け
られている。また、１ライン走査期間の１／４づつ、対
応するソース信号線にラッチ回路１（５０１−２）から
供給される８ビットデジタルビデオデータが選択され
る。

【０１１５】セレクタ回路５０１−４で選択された８ビ
ットデジタルビデオデータがＤＡＣ５０１−５に供給さ
れる。ここで、本実施例に用いられる本発明のＤＡＣに
ついて図８および図９を用いて解説する。

【０１１６】図８には、本実施例のＤＡＣの回路図が示
されている。なお、本実施例のＤＡＣは、レベルシフタ
回路（Ｌ．Ｓ）を有しているが、このレベルシフタ回路
を省略して設計することも可能である。なお、レベルシ
フタ回路（Ｌ．Ｓ）の回路構成については、図９（Ａ）
に示されている。レベルシフタ回路においては、入力Ｉ
Ｎに信号Ｌｏが入力され、入力ＩＮｂに信号Ｈｉが入力
された時に、出力ＯＵＴからは高電位電源ＶｄｄＨＩ
が、出力ＯＵＴｂからは低電位電源Ｖｓｓが出力される
ようになっている。また、入力ＩＮに信号Ｈｉが入力さ
れ、入力ＩＮｂに信号Ｌｏが入力された時に、出力ＯＵ
Ｔからは低電位電源Ｖｓｓが、出力ＯＵＴｂからは高電
位電源ＶｄｄＨＩが出力されるようになっている。

【０１１７】本実施例のＤＡＣには、ＮＯＲ回路（５０
１−５−１）の一方の入力にデジタルビデオデータ（Ｄ
₀〜Ｄ₇）の反転データ（ここでは反転Ｄ₀〜Ｄ₇と呼ぶ）
が入力されるようになっている。このＮＯＲ回路（５０
１−５−１）の他方の入力には、リセットパルスＡ（Ｒ
ｅｓA）が入力される。このリセットパルスＡは、ＤＡ
Ｃのリセット期間ＴRに入力される。本実施例の場合、
デジタルビデオデータ（反転Ｄ0〜Ｄ7）はリセット期間
ＴR中にもＮＯＲ回路（５０１−５−１）へ入力されて
いるが、ＮＯＲ回路にリセットパルスＲｅｓＡが入力さ
れている間は、ＮＯＲ回路からはデジタルビデオデータ
が出力されないようになっている。

【０１１８】なお、ＮＯＲ回路を省略し、リセット期間
Ｔ_Rの終了後、デジタルビデオデータ（反転Ｄ₀〜Ｄ₇）
が入力されるようにしてもよい。

【０１１９】リセット期間ＴRの終了後、データ書き込
み期間Ｔ_Eが始まり、８ビットのデジタルビデオデータ
がレベルシフタ回路によってその電圧レベルを上げら
れ、スイッチ回路ＳＷ₀〜ＳＷ₇に入力される。

【０１２０】スイッチ回路ＳＷ₀〜ＳＷ₇は、それぞれ２
個のアナログスイッチＡＳＷ1およびＡＳＷ2によって構
成されている。アナログスイッチＡＳＷ1およびＡＳＷ2
のそれぞれの回路構成は、図９（Ｂ）に示されている。
ＡＳＷ1の一端はＤＣ＿ＶＩＤＥＯ＿Ｌに、その他端は
ＡＳＷ2の一端に接続されかつ容量に接続されている。
また、各ＡＳＷ2の一端はＤＣ＿ＶＩＤＥＯ＿Ｈに、そ
の他端はＡＳＷ2の一端に接続されかつ容量（１ｐＦ、
２ｐＦ、４ｐＦ、８ｐＦ、１ｐＦ、２ｐＦ、４ｐＦ、８
ｐＦ）に接続されている。各容量の一端は２つのアナロ
グスイッチに接続されており、他端はリセットスイッチ
２（Ｒｅｓ2）に接続されている。また、リセットスイ
ッチ１（Ｒｅｓ1）の一端は、ＤＣ＿ＶＩＤＥＯ＿Ｍに
接続されており、他端は上位ビットに対応する容量の一
端に接続されている。リセットスイッチＲｅｓ1および
Ｒｅｓ2には、リセットパルス（ＲｅｓB）および反転リ
セットパルス（反転ＲｅｓB）が入力される。

【０１２１】また、上位ビットに対応する回路と下位ビ
ットに対応する回路の接続点には、容量（１ｐＦ）が設
けられている。なお、本実施例における、上述の全ての
容量はそれらの値に限定されるわけではない。

【０１２２】ＤＡＣ５０１−５は、８ビットのデジタル
ビデオデータをアナログビデオデータ（階調電圧）に変
換し、セレクタ回路２（５０１−６）によって選択され
るソース信号線に順次供給される。本実施例のＤＡＣの
動作は、上述の実施例１の動作に従い、出力Ｖoutは上
述の数式（１７）で示される。

【０１２３】ソース信号線に供給されるアナログ信号
は、ソース信号線に接続されているアクティブマトリク
ス回路の画素ＴＦＴのソース領域に供給される。

【０１２４】５０２はソース信号線駆動回路Ｂであり、
その構成はソース信号線駆動回路Ａ５０１と同じであ
る。ソース信号線駆動回路Ｂ５０２は、偶数番目のソー
ス信号線にアナログビデオデータを供給する。

【０１２５】ゲート信号線駆動回路５０３においては、
シフトレジスタ（図示せず）からのタイミング信号がバ
ッファ回路（図示せず）に供給され、対応するゲート信
号線（走査線）に供給される。ゲート信号線には、１ラ
イン分の画素ＴＦＴのゲート電極が接続されており、１
ライン分全ての画素ＴＦＴを同時にＯＮにしなくてはな
らないので、バッファ回路には電流容量の大きなものが
用いられる。

【０１２６】このように、ゲート信号線駆動回路からの
走査信号によって対応する画素ＴＦＴのスイッチングが
行われ、ソース信号線駆動回路からのアナログ信号（階
調電圧）が画素ＴＦＴに供給され、液晶分子が駆動され
る。

【０１２７】５０５はデジタルビデオデータ分割回路
（ＳＰＣ；Serial-to-Parallel Conversion Circuit）
である。デジタルビデオデータ分割回路５０５は、外部
から入力されるデジタルビデオデータの周波数を１／ｍ
に落とすための回路である。外部から入力されるデジタ
ルビデオデータを分割することにより、駆動回路の動作
に必要な信号の周波数も1／ｍに落とすことができる。
ここで、図１０を参照し、本実施例に用いられるデジタ
ルビデオデータ分割回路５０５について簡単に説明す
る。

【０１２８】図１０（Ａ）に示す様に、本実施例のデジ
タルビデオデータ分割回路は、クロックジェネレータお
よび複数のＳＰＣ基本ユニットを有している。ＳＰＣ基
本ユニットの構成は、図１０（Ｂ）に示される。図１０
（Ｂ）において、Ｈ−ＤＬおよびＬ−ＤＬは、Ｄラッチ
と呼ばれるラッチ回路である。Ｈ−ＤＬは、Ｄラッチに
入力されるラッチ信号がＨｉの時インプット信号をラッ
チし、Ｌ−ＤＬは、Ｄラッチに入力されるラッチ信号が
Ｌｏの時インプット信号をラッチする、Ｄラッチ回路で
ある。

【０１２９】本実施例では、デジタルビデオデータ分割
回路５０５には、外部から８０ＭＨｚの８ビットデジタ
ルビデオデータが入力される。デジタルビデオデータ分
割回路５０５は、外部から入力される８０ＭＨｚの８ビ
ットデジタルビデオデータをシリアル−パラレル変換
し、１０ＭＨｚのデジタルビデオデータをソース信号線
駆動回路に供給する。

【０１３０】なお、本実施例のデジタルビデオデータ分
割回路５０５には、８０ＭＨｚのデジタルビデオデータ
の他、４０ＭＨｚのクロック（ＣＫ）およびリセットパ
ルスＲｅｓが外部から入力される。本実施例のデジタル
ビデオデータ分割回路５０５は、入力されるデジタルビ
デオデータの周波数の半分の周波数のクロックしか必要
としない。よって、従来のものと比較して、本実施例の
デジタルビデオデータ分割回路５０５は安定性および信
頼性が高い。

【０１３１】ここで、図１１を参照する。図１１には、
デジタルビデオデータ分割回路を構成するＳＰＣ基本ユ
ニットのタイミングチャートが示されている。

【０１３２】図１１に示すタイミングチャートによる
と、入力されるシリアルデジタルデータ（Ｄ−１、Ｄ−
２、・・・、Ｄ−１０、・・・）が２つのパラレルデジ
タルデータ（Ｐ１およびＰ２）に変換される様子が示さ
れている。

【０１３３】ここで、本実施例で説明したアクティブマ
トリクス型液晶表示装置の作製方法例を以下に説明す
る。本実施例では、絶縁表面を有する基板上に複数のＴ
ＦＴを形成し、アクティブマトリクス回路、ソース信号
線駆動回路、ゲート信号線駆動回路、デジタルデータ分
割回路、および他の周辺回路等を同一基板上に形成する
例を図９〜図１２に示す。なお、以下の例では、アクテ
ィブマトリクス回路の１つの画素ＴＦＴと、他の回路
（ソース信号線駆動回路、ゲート信号線駆動回路、デジ
タルデータ分割回路、および他の周辺回路）の基本回路
であるＣＭＯＳ回路とが同時に形成される様子を示す。
また、以下の例では、ＣＭＯＳ回路においてはＰチャネ
ル型ＴＦＴとＮチャネル型ＴＦＴとがそれぞれ１つのゲ
ート電極を備えている場合について、その作製工程を説
明するが、ダブルゲート型やトリプルゲート型のような
複数のゲート電極を備えたＴＦＴによるＣＭＯＳ回路を
も同様に作製することができる。また、以下の例では、
画素ＴＦＴはダブルゲートのＮチャネル型ＴＦＴであ
る、シングルゲート、トリプルゲート等のＴＦＴとして
もよい。

【０１３４】図１２（Ａ）を参照する。まず、絶縁表面
を有する基板として石英基板４００１を準備する。石英
基板の代わりに熱酸化膜を形成したシリコン基板を用い
ることもできる。石英基板上に一旦非晶質シリコン膜を
形成し、それを完全に熱酸化して絶縁膜とする様な方法
をとっても良い。さらに、絶縁膜として窒化珪素膜を形
成した石英基板、セラミックス基板またはシリコン基板
を用いても良い。次に、下地膜４００２を形成する。本
実施例では、下地膜４００２には酸化シリコン（ＳｉＯ
₂）が用いられた。次に、非晶質シリコン膜４００３を
形成する。非晶質シリコン膜４００３は、最終的な膜厚
（熱酸化後の膜減りを考慮した膜厚）が１０〜７５ｎｍ
（好ましくは１５〜４５ｎｍ）となる様に調節する。

【０１３５】なお、非晶質シリコン膜４００３の成膜に
際して膜中の不純物濃度の管理を徹底的に行うことが重
要である。本実施例の場合、非晶質シリコン膜４００３
中では、後の結晶化を阻害する不純物であるＣ（炭素）
およびＮ（窒素）の濃度はいずれも５×１０¹⁸ａｔｏｍ
ｓ／ｃｍ³未満（代表的には５×１０¹⁷ａｔｏｍｓ／ｃ
ｍ³以下、好ましくは２×１０¹⁷ａｔｏｍｓ／ｃｍ³以
下）、Ｏ（酸素）は１．５×１０¹⁹ａｔｏｍｓ／ｃｍ³
未満（代表的には１×１０¹⁸ａｔｏｍｓ／ｃｍ³以下、
好ましくは５×１０¹⁷ａｔｏｍｓ／ｃｍ³以下）となる
様に管理する。なぜならば各不純物がこれ以上の濃度で
存在すると、後の結晶化の際に悪影響を及ぼし、結晶化
後の膜質を低下させる原因となるからである。本明細書
中において膜中の上記の不純物元素濃度は、ＳＩＭＳ
（２次イオン質量分析）の測定結果における最小値で定
義される。

【０１３６】上記構成を得るため、本実施例で用いる減
圧熱ＣＶＤ炉は定期的にドライクリーニングを行い、成
膜室の清浄化を図っておくことが望ましい。ドライクリ
ーニングは、２００〜４００℃程度に加熱した炉内に１
００〜３００ｓｃｃｍのＣｌＦ₃（フッ化塩素）ガスを
流し、熱分解によって生成したフッ素によって成膜室の
クリーニングを行えば良い。

【０１３７】なお、本出願人の知見によれば炉内温度３
００℃とし、ＣｌＦ₃ガスの流量を３００ｓｃｃｍとし
た場合、約２μｍ厚の付着物（主にシリコンを主成分す
る）を４時間で完全に除去することができる。

【０１３８】また、非晶質シリコン膜４００３中の水素
濃度も非常に重要なパラメータであり、水素含有量を低
く抑えた方が結晶性の良い膜が得られる様である。その
ため、非晶質シリコン膜４００３の成膜は減圧熱ＣＶＤ
法であることが好ましい。なお、成膜条件を最適化する
ことでプラズマＣＶＤ法を用いることも可能である。

【０１３９】次に、非晶質シリコン膜４００３の結晶化
工程を行う。結晶化の手段としては特開平７−１３０６
５２号公報記載の技術を用いる。同公報の実施例１およ
び実施例２のどちらの手段でも良いが、本実施例では、
同公報の実施例２に記載した技術内容（特開平８−７８
３２９号公報に詳しい）を利用するのが好ましい。

【０１４０】特開平８−７８３２９号公報記載の技術
は、まず触媒元素の添加領域を選択するマスク絶縁膜４
００４を１５０ｎｍに形成する。マスク絶縁膜４００４
は触媒元素を添加するために複数箇所の開口部を有して
いる。この開口部の位置によって結晶領域の位置を決定
することができる（図１２（Ｂ））。

【０１４１】そして、非晶質シリコン膜４００３の結晶
化を助長する触媒元素としてニッケル（Ｎｉ）を含有し
た溶液（Ｎｉ酢酸塩エタノール溶液）４００５をスピン
コート法により塗布する。なお、触媒元素としてはニッ
ケル以外にも、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジ
ウム（Ｐｄ）、ゲルマニウム（Ｇｅ）、白金（Ｐｔ）、
銅（Ｃｕ）、金（Ａｕ）等を用いることができる（図１
２（Ｂ））。

【０１４２】また、上記触媒元素の添加工程は、レジス
トマスクを利用したイオン注入法またはプラズマドーピ
ング法を用いることもできる。この場合、添加領域の占
有面積の低減、後述する横成長領域の成長距離の制御が
容易となるので、微細化した回路を構成する際に有効な
技術となる。

【０１４３】触媒元素の添加工程が終了したら、次に、
４５０℃で１時間程度の水素出しの後、不活性雰囲気、
水素雰囲気または酸素雰囲気中において５００〜９６０
℃（代表的には５５０〜６５０℃）の温度で４〜２４時
間の加熱処理を加えて非晶質シリコン膜４００３の結晶
化を行う。本実施例では窒素雰囲気で５７０℃で１４時
間の加熱処理を行う。

【０１４４】この時、非晶質シリコン膜４００３の結晶
化は、ニッケルを添加した領域４００６で発生した核か
ら優先的に進行し、基板４００１の基板面に対してほぼ
平行に成長した多結晶シリコン膜からなる結晶領域４０
０７が形成される。この結晶領域４００７を横成長領域
と呼ぶ。横成長領域は比較的揃った状態で個々の結晶が
集合しているため、全体的な結晶性に優れるという利点
がある。

【０１４５】なお、マスク絶縁膜４００４を用いずに、
Ｎｉ酢酸溶液を非晶質シリコン膜の全面に塗布し結晶化
させることもできる。

【０１４６】図１２（Ｄ）を参照する。次に、触媒元素
のゲッタリングプロセスを行う。まず、リンイオンのド
ーピングを選択的に行う。マスク絶縁膜４００４が形成
された状態で、リンのドーピングを行う。すると、多結
晶シリコン膜のマスク絶縁膜４００４で覆われていない
部分４００８のみに、リンがドーピングされる（これら
の領域をリン添加領域４００８と呼ぶ）。このとき、ド
ーピングの加速電圧と、酸化膜で成るマスクの厚さを最
適化し、リンがマスク絶縁膜４００４を突き抜けないよ
うにする。このマスク絶縁膜４００４は、必ずしも酸化
膜でなくてもよいが、酸化膜は活性層に直接触れても汚
染の原因にならないので都合がよい。

【０１４７】リンのドーズ量は、１×１０¹⁴から１×１
０¹⁵ｉｏｎｓ／ｃｍ²程度とすると良い。本実施例で
は、５×１０¹⁴ｉｏｎｓ／ｃｍ²のドーズをイオンドー
ピング装置を用いて行った。

【０１４８】なお、イオンドープの際の加速電圧は１０
ｋｅＶとした。１０ｋｅＶの加速電圧であれば、リンは
１５０ｎｍのマスク絶縁膜をほとんど通過することがで
きない。

【０１４９】図１２（Ｅ）を参照する。次に、６００℃
の窒素雰囲気にて１〜１２時間（本実施例では１２時
間）熱アニールし、ニッケル元素のゲッタリングを行っ
た。こうすることによって、図１２（Ｅ）において矢印
で示されるように、ニッケルがリンに吸い寄せられるこ
とになる。６００℃の温度のもとでは、リン原子は膜中
をほとんど動かないが、ニッケル原子は数１００μｍ程
度またはそれ以上の距離を移動することができる。この
ことからリンがニッケルのゲッタリングに最も適した元
素の１つであることが理解できる。

【０１５０】次に図１３（Ａ）を参照し、多結晶シリコ
ン膜をパターニングする工程を説明する。このとき、リ
ンの添加領域４００８、すなわちニッケルがゲッタリン
グされた領域が残らないようにする。このようにして、
ニッケル元素をほとんど含まない多結晶シリコン膜の活
性層４００９〜４０１１が得られた。得られた多結晶シ
リコン膜の活性層４００９〜４０１１が後にＴＦＴの活
性層となる。

【０１５１】図１３（Ｂ）を参照する。活性層４００９
〜４０１１を形成したら、その上にシリコンを含む絶縁
膜でなるゲート絶縁膜４０１２を７０ｎｍに成膜する。
そして、酸化性雰囲気において、８００〜１１００℃
（好ましくは９５０〜１０５０℃）で加熱処理を行い、
活性層４００９〜４０１１とゲート絶縁膜４０１２の界
面に熱酸化膜（図示せず）を形成する。

【０１５２】なお、触媒元素をゲッタリングするための
加熱処理（触媒元素のゲッタリングプロセス）を、この
段階で行っても良い。その場合、加熱処理は処理雰囲気
中にハロゲン元素を含ませ、ハロゲン元素による触媒元
素のゲッタリング効果を利用する。なお、ハロゲン元素
によるゲッタリング効果を十分に得るためには、上記加
熱処理を７００℃を超える温度で行なうことが好まし
い。この温度以下では処理雰囲気中のハロゲン化合物の
分解が困難となり、ゲッタリング効果が得られなくなる
恐れがある。また、この場合ハロゲン元素を含むガスと
して、代表的にはＨＣｌ、ＨＦ、ＮＦ₃、ＨＢｒ、Ｃ
ｌ₂、ＣｌＦ₃、ＢＣｌ₂、Ｆ₂、Ｂｒ₂等のハロゲンを含
む化合物から選ばれた一種または複数種のものを用いる
ことができる。この工程においては、例えばＨＣｌを用
いた場合、活性層中のニッケルが塩素の作用によりゲッ
タリングされ、揮発性の塩化ニッケルとなって大気中へ
離脱して除去されると考えられる。また、ハロゲン元素
を用いて触媒元素のゲッタリングプロセスを行う場合、
触媒元素のゲッタリングプロセスを、マスク絶縁膜４０
０４を除去した後、活性層をパターンニングする前に行
なってもよい。また、触媒元素のゲッタリングプロセス
を、活性層をパターンニングした後に行なってもよい。
また、いずれのゲッタリングプロセスを組み合わせて行
なってもよい。

【０１５３】次に、図示しないアルミニウムを主成分と
する金属膜を成膜し、パターニングによって後のゲート
電極の原型を形成する。本実施例では２ｗｔ％のスカン
ジウムを含有したアルミニウム膜を用いる。又はＭｏ、
Ｗ等の耐熱性金属やそれらとＳｉの合金を用いても良
い。

【０１５４】また、導電性を付与するための不純物を添
加した多結晶シリコン膜によってゲート電極を形成して
も良い。

【０１５５】次に、特開平７−１３５３１８号公報記載
の技術により多孔性陽極酸化膜４０１３〜４０２０、無
孔性陽極酸化膜４０２１〜４０２４およびゲート電極４
０２５〜４０２８を形成する（図１３（Ｂ））。

【０１５６】こうして図１３（Ｂ）の状態が得られた
ら、次にゲート電極４０２５〜４０２８および多孔性陽
極酸化膜４０１３〜４０２０をマスクとしてゲート絶縁
膜４０１２をエッチングする。そして、多孔性陽極酸化
膜４０１３〜４０２０を除去し、図１３（Ｃ）の状態を
得る。なお、図１３（Ｃ）において４０２９〜４０３１
で示されるのは加工後のゲート絶縁膜である。

【０１５７】図１４（Ａ）を参照する。次に、一導電性
を付与する不純物元素の添加工程を行う。不純物元素と
してはＮチャネル型ならばＰ（リン）またはＡｓ（砒
素）、Ｐ型ならばＢ（ボロン）またはＧａ（ガリウム）
を用いれば良い。

【０１５８】本実施例では、Ｎチャネル型およびＰチャ
ネル型のＴＦＴを形成するための不純物添加をそれぞれ
２回の工程に分けて行う。

【０１５９】最初に、Ｎチャネル型のＴＦＴを形成する
ための不純物添加を行う。まず、１回目の不純物添加
（本実施例ではＰ（リン）を用いる）を高加速電圧８０
ｋｅＶ程度で行い、ｎ^-領域を形成する。このｎ^-領域
は、Ｐイオン濃度が１×１０¹⁸ａｔｏｍｓ／ｃｍ³〜１
×１０¹⁹ａｔｏｍｓ／ｃｍ³となるように調節する。

【０１６０】さらに、２回目の不純物添加を低加速電圧
１０ｋｅＶ程度で行い、ｎ⁺領域を形成する。この時は、
加速電圧が低いので、ゲート絶縁膜がマスクとして機能
する。また、このｎ⁺領域は、シート抵抗が５００Ω／
□以下（好ましくは３００Ω／□以下）となるように調
節する。

【０１６１】以上の工程を経て、ＣＭＯＳ回路を構成す
るＮチャネル型ＴＦＴのソース領域およびドレイン領域
４０３２および４０３３、低濃度不純物領域４０３６、
チャネル形成領域４０３９が形成される。また、画素Ｔ
ＦＴを構成するＮチャネル型ＴＦＴのソース領域および
ドレイン領域４０３４および４０３５、低濃度不純物領
域４０３７、チャネル形成領域４０４０および４０４１
が確定する（図１４（Ａ））。

【０１６２】なお、図１４（Ａ）に示す状態ではＣＭＯ
Ｓ回路を構成するＰチャネル型ＴＦＴの活性層は、Ｎチ
ャネル型ＴＦＴの活性層と同じ構成となっている。

【０１６３】次に、図１４（Ｂ）に示すように、Ｎチャ
ネル型ＴＦＴを覆ってレジストマスク４０４２を設け、
Ｐ型を付与する不純物イオン（本実施例ではボロンを用
いる）の添加を行う。

【０１６４】この工程も前述の不純物添加工程と同様に
２回に分けて行うが、Ｎ導電性をＰ導電性に反転させる
必要があるため、前述のＰイオンの添加濃度の数倍程度
の濃度のＢ（ボロン）イオンを添加する。

【０１６５】こうしてＣＭＯＳ回路を構成するＰチャネ
ル型ＴＦＴのソース領域およびドレイン領域４０４３お
よび４０４４、低濃度不純物領域４０４５、チャネル形
成領域４０４６が形成される（図１４（Ｂ））。

【０１６６】また、導電性を付与するための不純物を添
加した多結晶シリコン膜によってゲート電極を形成した
場合は、低濃度不純物の形成には公知のサイドウォール
構造を用いれば良い。

【０１６７】次に、ファーネスアニール、レーザーアニ
ール、又はランプアニール又はそれらの組み合わせによ
って不純物イオンの活性化を行う。それと同時に添加工
程で受けた活性層の損傷も修復される。

【０１６８】図１４（Ｃ）を参照する。次に、第１層間
絶縁膜４０４７として酸化シリコン膜と窒化シリコン膜
との積層膜を形成し、コンタクトホールを形成した後、
ソース電極およびドレイン電極４０４８〜４０５２を形
成する。なお、第１層間絶縁膜４０４７として有機性樹
脂膜を用いることもできる。

【０１６９】図１５を参照する。次に、第２層間絶縁膜
４０５３を窒化シリコン膜で形成する。そして次に、有
機性樹脂膜からなる第３層間絶縁膜４０５４を０．５〜
３μｍの厚さに形成する。有機性樹脂膜としては、ポリ
イミド、アクリル、ポリイミドアミド等が用いられる。
有機性樹脂膜の利点は、成膜方法が簡単である点、容易
に膜厚を厚くできる点、比誘電率が低いので寄生容量を
低減できる点、平坦性に優れている点などが挙げられ
る。なお、上述した以外の有機性樹脂膜を用いることも
できる。

【０１７０】次に、第３層間絶縁膜４０５４の一部をエ
ッチングし、画素ＴＦＴのドレイン電極４０５２の上部
に第２層間絶縁膜を挟んでブラックマトリクス４０５５
を形成する。本実施例では、ブラックマトリクス４０５
５にはＴｉ（チタン）が用いられた。なお、本実施例で
は、画素ＴＦＴとブラックマトリクスとの間で保持容量
が形成される。また、駆動回路部においては、ブラック
マトリクス４０５５を第３の配線として用いている。ま
た、本実施例のＤ／Ａ変換回路の容量は、ソース電極お
よびドレイン電極の形成時に作製された電極とブラック
マトリクス４０５５とによって形成される。４０５６は
第４層間膜である。

【０１７１】次に、第２層間絶縁膜４０５３および第３
層間絶縁膜４０５４にコンタクトホールを形成し、画素
電極４０５７を１２０ｎｍの厚さに形成する。なお、本
実施例は透過型のアクティブマトリクス液晶表示装置の
例であるため、画素電極４０５７を構成する導電膜とし
てＩＴＯ、Ｉ_ｎＺ_ｎＯ等の透明導電膜を用いる。

【０１７２】次に、基板全体を３５０℃の水素雰囲気で
１〜２時間加熱し、素子全体の水素化を行うことで膜中
（特に活性層中）のダングリングボンド（不対結合手）
を補償する。以上の工程を経て同一基板上にＣＭＯＳ回
路および画素マトリクス回路を有するアクティブマトリ
クス基板が完成する。

【０１７３】次に、上記の工程によって作製されたアク
ティブマトリクス基板をもとに、アクティブマトリクス
型液晶表示装置を作製する工程を説明する。

【０１７４】図１５（Ｂ）の状態のアクティブマトリク
ス基板に配向膜４０５８を形成する。本実施例では、配
向膜４０５８にはポリイミドを用いた。次に、対向基板
を用意する。対向基板は、ガラス基板４０５９、透明導
電膜から成る対向電極４０６０、配向膜４０６１とで構
成される。

【０１７５】なお、本実施例では、配向膜にはポリイミ
ド膜を用いた。なお、配向膜形成後、ラビング処理を施
した。なお、本実施例では、配向膜に比較的大きなプレ
チルト角を持つようなポリイミドを用いた。

【０１７６】次に、上記の工程を経たアクティブマトリ
クス基板と対向基板とを公知のセル組み工程によって、
シール材やスペーサ（共に図示せず）などを介して貼り
合わせる。その後、両基板の間に液晶４０６２を注入
し、封止剤（図示せず）によって完全に封止する。本実
施例では、液晶４０６２にネマチック液晶を用いた。

【０１７７】よって、図１５（Ｃ）に示すような透過型
のアクティブマトリクス型液晶表示装置が完成する。

【０１７８】なお、本実施例で説明した非晶質シリコン
膜の結晶化の方法の代わりに、レーザー光（代表的には
エキシマレーザー光）によって、非晶質シリコン膜の結
晶化を行ってもよい。

【０１７９】（実施例３）

【０１８０】本実施例においては、上述の実施例２にお
いて説明した本発明のＤＡＣを有するアクティブマトリ
クス型液晶表示装置の作製方法とは別の作製方法例につ
いて説明する。なお、本実施例のアクティブマトリクス
型液晶表示装置は、実施例２のアクティブマトリクス型
液晶表示装置として用いられる。

【０１８１】図１６を参照する。まず、ガラス基板５０
０１上に酸化シリコン膜５００２でなる下地膜を２００
nm厚に形成した。下地膜は窒化シリコン膜を積層しても
良いし、窒化シリコン膜のみであっても良い。

【０１８２】次に、酸化シリコン膜５００２上に３０nm
厚のアモルファスシリコン膜（非晶質シリコン膜）をプ
ラズマＣＶＤ法により形成し、脱水素処理後、エキシマ
レーザーアニールを行ってポリシリコン膜（結晶質シリ
コン膜または多結晶シリコン膜）を形成した。

【０１８３】この結晶化工程は公知のレーザー結晶化技
術または熱結晶化技術を用いれば良い。本実施例ではパ
ルス発振型のKrFエキシマレーザーを線状に加工してア
モルファスシリコン膜の結晶化を行った。

【０１８４】なお、本実施例では初期膜をアモルファス
シリコン膜としてレーザーアニールで結晶化してポリシ
リコン膜を得たが、初期膜として微結晶シリコン膜を用
いても構わないし、直接ポリシリコン膜を成膜しても良
い。勿論、成膜したポリシリコン膜にレーザーアニール
を行っても良い。また、レーザーアニールの代わりにフ
ァーネスアニールを行っても良い。また、非晶質珪素膜
の結晶化を実施例１で示したような方法を用いて行って
も良い。

【０１８５】こうして形成された結晶質シリコン膜をパ
ターニングして島状のシリコン層からなる活性層５００
３、５００４を形成した。

【０１８６】次に、活性層５００３、５００４を覆って
酸化シリコン膜でなるゲート絶縁膜５００５を形成し、
その上にタンタルと窒化タンタルの積層構造でなるゲー
ト配線（ゲート電極を含む）５００６、５００７を形成
した（図１６（Ａ））。

【０１８７】ゲート絶縁膜５００５の膜厚は１００nmと
した。勿論、酸化シリコン膜以外に酸化シリコン膜と窒
化シリコン膜との積層構造や酸化窒化シリコン膜を用い
ても構わない。また、ゲート配線５００６、５００７は
他の金属を用いることもできるが、後の工程においてシ
リコンとのエッチング選択比の高い材料が望ましい。

【０１８８】こうして図１６（Ａ）の状態が得られた
ら、１回目のリンドープ工程（リンの添加工程）を行っ
た。ここではゲート絶縁膜５００５を通して添加するた
め、加速電圧は８０KeVと高めに設定した。また、こう
して形成された第１不純物領域５００８、５００９は長
さ（幅）が０．５μm、リン濃度が１×１０¹⁷atoms/cm³
となるようにドーズ量を調節した。この時のリン濃度を
（n^-）で表すことにする。なお、リンの代わりに砒素を
用いても良かった。

【０１８９】また、第１不純物領域５００８、５００９
はゲート配線５００６、５００７をマスクとして自己整
合的に形成された。この時、ゲート配線５００６、５０
０７の直下には真性な結晶質シリコン層が残り、チャネ
ル形成領域５０１０、５０１１が形成された。ただし、
実際には多少ゲート配線の内側に回り込んで添加される
分もあるため、ゲート配線５００６、５００７と第１不
純物領域５００８、５００９とがオーバーラップするよ
うな構造となった（図１６（Ｂ））。

【０１９０】次に、ゲート配線５００６、５００７を覆
うようにして０．１〜１μm（代表的には０．２〜０．
３μm）の厚さの非晶質シリコン層を形成し、異方性エ
ッチングを行うことによりサイドウォール５０１２、５
０１３を形成した。サイドウォール５０１２、５０１３
の幅（ゲート配線の側壁からみた厚さ）は０．２μmと
した（図１６（Ｃ））。

【０１９１】なお、本実施例では非晶質シリコン層とし
て不純物を何も添加しないものを用いるため、真性なシ
リコン層でなるサイドウォールが形成された。

【０１９２】図１６（Ｃ）の状態が得られたら、２回目
のリンドープ工程を行った。この場合も１回目と同様に
加速電圧を８０KeVとした。また、今回形成された第２
不純物領域５０１４、５０１５にはリンが１×１０¹⁸at
oms/cm³の濃度で含まれるようにドーズ量を調節した。
この時のリン濃度を（ｎ）で表すことにする。

【０１９３】なお、図１６（Ｄ）に示すリンドープ工程
ではサイドウォール５０１２、５０１３の真下のみに第
１不純物領域５００８、５００９が残る。この第１不純
物領域５００８および５００９は１stＬＤＤ領域として
機能することになる。

【０１９４】また、図１６（Ｄ）の工程ではサイドウォ
ール５０１２、５０１３にもリンが添加された。実際に
は加速電圧が高いためリンの濃度プロファイルのテール
（裾）がサイドウォール内部に及ぶような状態でリンが
分布していた。このリンでサイドウォールの抵抗成分を
調節することもできる反面、リンの濃度分布が極端にば
らつくと第２不純物領域５０１４に印加されるゲート電
圧が素子毎に変動する要因ともなりかねないのでドーピ
ング時は精密な制御が必要である。

【０１９５】次に、ＮＴＦＴの一部を覆うレジストマス
ク５０１６とＰＴＦＴの全部を覆うレジストマスク５０
１７を形成した。そして、この状態でゲート絶縁膜５０
０５をドライエッチングして加工されたゲート絶縁膜５
０１８を形成した（図１６（Ｅ））。

【０１９６】この時、ゲート絶縁膜５０１８がサイドウ
ォール５０１２よりも外側に突出している部分の長さ
（ゲート絶縁膜５０１８が第２不純物領域５０１４に接
している部分の長さ）が、第２不純物領域５０１４の長
さ（幅）を決定した。従って、レジストマスク５０１６
のマスク合わせは精度良く行うことが必要であった。

【０１９７】図１６（Ｅ）の状態が得られたら、３回目
のリンドープ工程を行った。今回は露出した活性層にリ
ンを添加することになるため、加速電圧を１０KeVと低
めに設定した。なお、こうして形成された第３不純物領
域５０１９にはリンが５×１０²⁰atoms/cm³の濃度で含
まれるようにドーズ量を調節した。この時のリン濃度を
（n＋）で表すことにする（図１７（Ａ））。

【０１９８】この工程ではレジストマスク５０１６およ
び５０１７によって遮蔽された部分にはリンが添加され
ないため、その部分には第２不純物領域５０１４および
５０１５がそのまま残る。従って、第２不純物領域５０
１４が画定した。また同時に、第３不純物領域５０１９
が画定した。

【０１９９】この第２不純物領域５０１４は２ndＬＤＤ
領域として機能し、第３不純物領域５０１９はソース領
域又はドレイン領域として機能することになる。

【０２００】次に、レジストマスク５０１６、５０１７
を除去し、新たにＮＴＦＴ全部を覆うレジストマスク５
０２１を形成した。そして、まずＰＴＦＴのサイドウォ
ール５０１３を除去し、さらにゲート絶縁膜５００５を
ドライエッチングしてゲート配線５００７と同形状のゲ
ート絶縁膜５０２２を形成した（図１７（Ｂ））。

【０２０１】図１７（Ｂ）の状態が得られたら、ボロン
ドープ工程（ボロンの添加工程）を行った。ここでは加
速電圧を１０KeVとし、形成された第４不純物領域５０
２３に３×１０²⁰atoms/cm³の濃度でボロンが含まれる
ようにドーズ量を調節した。この時のボロン濃度を（ｐ
＋＋）で表すことにする（図１７（Ｃ））。

【０２０２】この時、ボロンもゲート配線５００７の内
側に回り込んで添加されたため、チャネル形成領域５０
１１はゲート配線５００７の内側に形成された。また、
この工程ではＰＴＦＴ側に形成されていた第１不純物領
域５００９及び第２不純物領域５０１５をボロンで反転
させてＰ型にしている。従って、実際にはもともと第１
不純物領域だった部分と第２不純物領域だった部分とで
抵抗値が変化するが、十分高い濃度でボロンを添加して
いるので問題とはならない。

【０２０３】こうすることで第４不純物領域５０２３が
画定する。第４不純物領域５０２３はゲート配線５００
７をマスクとして完全に自己整合的に形成され、ソース
領域又はドレイン領域として機能する。本実施例ではＰ
ＴＦＴに対してＬＤＤ領域もオフセット領域も形成して
いないが、ＰＴＦＴはもともと信頼性が高いので問題は
なく、却ってＬＤＤ領域等を設けない方がオン電流を稼
ぐことができるので都合が良い場合もある。

【０２０４】こうして最終的には図１７（Ｃ）に示すよ
うに、ＮＴＦＴの活性層にはチャネル形成領域、第１不
純物領域、第２不純物領域及び第３不純物領域が形成さ
れ、ＰＴＦＴの活性層にはチャネル形成領域及び第４不
純物領域のみが形成される。

【０２０５】そのようにして図１７（Ｃ）の状態が得ら
れたら、第１層間絶縁膜５０２４を１μmの厚さに形成
した。第１層間絶縁膜５０２４としては酸化シリコン
膜、窒化シリコン膜、酸化窒化シリコン膜、有機樹脂膜
またはそれらの積層膜を用いることができる。本実施例
ではアクリル樹脂膜を採用した。

【０２０６】第１層間絶縁膜５０２４を形成したら、金
属材料でなるソース配線５０２５、５０２６及びドレイ
ン配線５０２７を形成した。本実施例ではチタンを含む
アルミニウム膜をチタンで挟み込んだ構造の三層配線を
用いた。

【０２０７】また、第１層間絶縁膜５０２４としてＢＣ
Ｂ（ベンゾシクロブテン）と呼ばれる樹脂膜を用いた場
合、平坦性が高まると同時に、配線材料として銅を用い
ることが可能となる。銅は配線抵抗が低いため、配線材
料として非常に有効である。

【０２０８】こうしてソース配線及びドレイン配線を形
成したら、パッシベーション膜として５０nm厚の窒化シ
リコン膜５０２８を形成した。さらにその上には保護膜
として第２層間絶縁膜５０２９を形成した。この第２層
間絶縁膜５０２９としては前記第１層間絶縁膜５０２４
と同様の材料を用いることが可能である。本実施例では
５０nm厚の酸化シリコン膜上にアクリル樹脂膜を積層し
た構造を採用した。

【０２０９】以上のような工程を経て、図１７（Ｄ）に
示すような構造のＣＭＯＳ回路が完成した。本実施例に
よって形成されたＣＭＯＳ回路は、ＮＴＦＴが優れた信
頼性を有するため、回路全体として信頼性が大幅に控向
上した。また、本実施例のような構造とすると、ＮＴＦ
ＴとＰＴＦＴとの特性バランス（電気特性のバランス）
が優れたものとなった。

【０２１０】なお、同様にして画素ＴＦＴもＮＴＦＴに
よって構成され得る。

【０２１１】図１７（Ｄ）の状態が得られたら、コンタ
クトホールを開口し、画素ＴＦＴのドレイン電極に接続
した画素電極を形成する。そして、第３層間膜を形成
し、配向膜を形成する。次に、ブラックマトリクスを形
成する。

【０２１２】駆動回路部においては、ブラックマトリク
スを第３の配線として用いている。また、本実施例のＤ
／Ａ変換回路の容量は、ソース電極およびドレイン電極
の形成時に作製された電極とブラックマトリクスとによ
って形成される。

【０２１３】次に、対向基板を用意する。対向基板は、
ガラス基板、透明導電膜から成る対向電極、配向膜とで
構成される。

【０２１４】なお、本実施例では、配向膜にはポリイミ
ド膜を用いた。なお、配向膜形成後、ラビング処理を施
した。なお、本実施例では、配向膜に比較的大きなプレ
チルト角を持つようなポリイミドを用いた。

【０２１５】次に、上記の工程を経たアクティブマトリ
クス基板と対向基板とを公知のセル組み工程によって、
シール材やスペーサなどを介して貼り合わせる。その
後、両基板の間に液晶を注入し、封止剤によって完全に
封止する。本実施例では、液晶にネマチック液晶を用い
た。

【０２１６】よってアクティブマトリクス型液晶表示装
置が完成する。

【０２１７】（実施例４）本実施例では、上述の実施例
２または実施例３において、シリコン基板を用いた場合
について説明する。他の工程は、実施例１または実施例
２によるものとする。

【０２１８】図１８を参照する。シリコン基板６００１
上に酸化シリコン膜６００２を形成する。そして、酸化
シリコン膜上に非晶質シリコン膜を形成し、その全面に
ニッケルの含有層を形成する。そして、加熱し、非晶質
シリコン膜の多結晶化を行う。その後の工程は、実施例
２または実施例５に従う。

【０２１９】（実施例５）本実施例においては、上述の
実施例２または実施例３において説明したアクティブマ
トリクス型液晶表示装置の作製方法とは別の作製方法例
について説明する。

【０２２０】図１９および図２０を参照する。まず基板
７００１には、例えばコーニング社の１７３７ガラス基
板に代表される無アルカリガラス基板を用いた。そし
て、基板７００１のＴＦＴが形成される表面に、酸化珪
素で成る下地膜７００２を２００ｎｍの厚さに形成し
た。下地膜７００２は、さらに窒化珪素膜を積層させて
も良いし、窒化珪素膜のみであっても良い。

【０２２１】次に、この下地膜７００２の上に５０ｎｍ
の厚さで、非晶質珪素膜をプラズマＣＶＤ法で形成し
た。非晶質珪素膜の含有水素量にもよるが、好ましくは
４００〜５００℃に加熱して脱水素処理を行い、非晶質
珪素膜の含有水素量を５atm％以下として、結晶化の工
程を行って結晶性珪素膜とした。

【０２２２】この結晶化の工程は、公知のレーザー結晶
化技術または熱結晶化の技術を用いれば良い。本実施例
では、パルス発振型のＫｒＦエキシマレーザー光を線状
に集光して非晶質シリコン膜に照射して、結晶性シリコ
ン膜とした。なお、この結晶化の工程は、上述の実施例
１または実施例３で説明した方法を用いても良い。

【０２２３】尚、本実施例では初期膜を非晶質シリコン
膜として用いたが、初期膜として微結晶シリコン膜を用
いても構わないし、直接結晶性シリコン膜を成膜しても
良い。

【０２２４】こうして形成された結晶性シリコン膜をパ
ターニングして、島状の半導体活性層７００３、７００
４、７００５を形成した。

【０２２５】次に、半導体活性層７００３、７００４、
７００５を覆って、酸化珪素または窒化珪素を主成分と
するゲート絶縁膜７００６を形成した。ここではプラズ
マＣＶＤ法で窒化酸化珪素膜を１００ｎｍの厚さに形成
した。そして、図１９では説明しないが、ゲート絶縁膜
７００６の表面に第１のゲート電極を構成する、第１の
導電膜としてタンタル（Ｔａ）を１０〜２００ｎｍ、例
えば５０ｎｍさらに第２の導電膜としてアルミニウム
（Ａｌ）を１００〜１０００ｎｍ、例えば２００ｎｍの
厚さでスパッタ法で形成した。そして、公知のパターニ
ング技術により、第１のゲート電極を構成する第１の導
電膜７００７、７００８、７００９、７０１０と、第２
の導電膜の７０１２、７０１３、７０１４、７０１５が
形成された。

【０２２６】第１のゲート電極を構成する第２の導電膜
として、アルミニウムを用いる場合には、純アルミニウ
ムを用いても良いし、チタン、珪素、スカンジウムから
選ばれた元素が０．１〜５atm％添加されたアルミニウ
ム合金を用いても良い。また銅を用いる場合には、図示
しないが、ゲート絶縁膜７００６の表面に窒化珪素膜を
設けておくと好ましい。

【０２２７】また、図１９では画素マトリクス回路を構
成するｎチャネル型ＴＦＴのドレイン側に付加容量部を
設ける構造となっている。このとき、第１のゲート電極
と同じ材料で付加容量部の配線電極７０１１、７０１６
が形成される。

【０２２８】こうして図１９（Ａ）に示す構造が形成さ
れたら、１回目のｎ型不純物を添加する工程を行った。
結晶性半導体材料に対してｎ型を付与する不純物元素と
しては、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓ
ｂ）などが知られているが、ここでは、リンを用い、フ
ォスフィン（ＰＨ₃）を用いたイオンドープ法で行っ
た。この工程では、ゲート絶縁膜７００６を通してその
下の半導体層にリンを添加するために、加速電圧は８０
ｋｅＶと高めに設定した。また、こうして形成された不
純物領域は、後に示すｎチャネル型ＴＦＴの第１の不純
物領域７０３４、７０４２を形成するもので、ＬＤＤ領
域として機能するものである。従ってこの領域のリンの
濃度は、１×１０¹⁶〜１×１０¹⁹atoms/cm³の範囲にす
るのが好ましく、ここでは１×１０¹⁸atoms/cm³とし
た。

【０２２９】半導体活性層中に添加された前記不純物元
素は、レーザーアニール法や、熱処理により活性化させ
る必要があった。この工程は、ソース・ドレイン領域を
形成する不純物添加の工程のあと実施しても良いが、こ
の段階でレーザーアニール法により活性化させることは
効果的であった。

【０２３０】この工程で、第１のゲート電極を構成する
第１の導電膜７００７、７００８、７００９、７０１０
と第２の導電膜７０１２、７０１３、７０１４、７０１
５はリンの添加に対してマスクとして機能した。その結
果ゲート絶縁膜を介して存在する半導体層の第１のゲー
ト電極の真下の領域には、まったく、あるいは殆どリン
が添加されなかった。そして、図１９（Ｂ）に示すよう
に、リンが添加された低濃度不純物領域７０１７、７０
１８、７０１９、７０２０、７０２１、７０２２、７０
２３が形成された。

【０２３１】次にフォトレジスト膜をマスクとして、ｎ
チャネル型ＴＦＴを形成する領域をレジストマスク７０
２４、７０２５で覆って、ｐチャネル型ＴＦＴが形成さ
れる領域のみに、ｐ型を付与する不純物添加の工程を行
った。ｐ型を付与する不純物元素としては、ボロン
（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、が
知られているが、ここではボロンをその不純物元素とし
て、イオンドープ法でジボラン（Ｂ₂Ｈ₆）を用いて添加
した。ここでも加速電圧を８０ｋｅＶとして、２×１０
²⁰atoms/cm³の濃度にボロンを添加した。そして、図１
９（Ｃ）に示すようにボロンが高濃度に添加された領域
７０２６、７０２７が形成された。この領域は後にｐチ
ャネル型ＴＦＴのソース・ドレイン領域となる。

【０２３２】そして、レジストマスク７０２４、７０２
５を除去した後、第２のゲート電極を形成する工程を行
った。ここでは、第２のゲート電極の材料にタンタル
（Ｔａ）を用い、１００〜１０００ｎｍ、例えば２００
ｎｍの厚さに形成した。そして、公知の技術によりパタ
ーニングを行い、第２のゲート電極７０２８、７０２
９、７０３０、７０３１が形成された。この時、第２の
ゲート電極の長さは５μｍとなるようにパターニングし
た。結果として、第２のゲート電極は、第１のゲート電
極の両側にそれぞれ１．５μｍの長さでゲート絶縁膜と
接する領域が形成された。

【０２３３】また、画素マトリクス回路を構成するｎチ
ャネル型ＴＦＴのドレイン側に保持容量部が設けられる
が、この保持容量部の電極７０３２は第２のゲート電極
と同時に形成された。

【０２３４】そして、第２のゲート電極７０２８、７０
２９、７０３０、７０３１をマスクとして、２回目のｎ
型を付与する不純物元素を添加する工程を行った。ここ
では同様に、フォスフィン（ＰＨ₃）を用いたイオンド
ープ法で行った。この工程でも、ゲート絶縁膜７００６
を通してその下の半導体層にリンを添加するために、加
速電圧は８０ｋｅＶと高めに設定した。そして、ここで
リンが添加される領域は、ｎチャネル型ＴＦＴでソース
領域７０３５、７０４３、及びドレイン領域７０３６、
７０４４として機能させるため、この領域のリンの濃度
は、１×１０¹⁹〜１×１０²¹atoms/cm³とするのが好ま
しく、ここでは１×１０²⁰atoms/cm³とした。

【０２３５】また、ここで図示はしないが、ソース領域
７０３５、７０４３、及びドレイン領域７０３６、７０
４７を覆うゲート絶縁膜を除去して、その領域の半導体
層を露出させ、直接リンを添加しても良い。この工程を
加えると、イオンドープ法の加速電圧を１０ｋｅＶまで
下げることができ、また、効率良くリンを添加すること
ができた。

【０２３６】また、ｐチャネル型ＴＦＴのソース領域７
０３９とドレイン領域７０４０にも同じ濃度でリンが添
加されるが、前の工程でその２倍の濃度でボロンが添加
されているため、導電型は反転せず、ｐチャネル型ＴＦ
Ｔの動作上何ら問題はなかった。

【０２３７】それぞれの濃度で添加されたｎ型またはｐ
型を付与する不純物元素は、このままでは活性化せず有
効に作用しないので、活性化の工程を行う必要があっ
た。この工程は、電気加熱炉を用いた熱アニール法や、
前述のエキシマレーザーを用いたレーザーアニール法
や、ハロゲンランプを用いたラピットサーマルアニール
法（ＲＴＡ法）で行うことができた。

【０２３８】熱アニール法では、窒素雰囲気中において
５５０℃、２時間の加熱処理をして活性化を行った。本
実施例では、第１のゲート電極を構成する第２の導電膜
にアルミニウムを用いたが、タンタルで形成された第１
の導電膜と第２のゲート電極がアルミニウムを覆って形
成されているため、タンタルがブロッキング層として機
能して、アルミニウム原子が他の領域に拡散することを
防ぐことができた。また、レーザーアニール法では、パ
ルス発振型のＫｒＦエキシマレーザー光を線状に集光し
て照射することにより活性化が行われた。また、レーザ
ーアニール法を実施した後に熱アニール法を実施する
と、さらに良い結果が得られた。またこの工程は、イオ
ンドーピングによって結晶性が破壊された領域をアニー
ルする効果も兼ね備えていて、その領域の結晶性を改善
することもできた。

【０２３９】以上までの工程で、ゲート電極を第１のゲ
ート電極と、その第１のゲート電極を覆って第２のゲー
ト電極を設けられ、ｎチャネル型ＴＦＴでは、第２のゲ
ート電極の両側にソース領域とドレイン領域が形成され
た。また、ゲート絶縁膜を介して半導体層に設けられた
第１の不純物領域と、第２のゲート電極がゲート絶縁膜
に接している領域とが、重なって設けられた構造が自己
整合的に形成された。一方、ｐチャネル型ＴＦＴでは、
ソース領域とドレイン領域の一部が第２のゲート電極と
オーバーラップして形成されているが、実使用上何ら問
題はなかった。

【０２４０】図１９（Ｄ）の状態が得られたら、第１の
層間絶縁膜７０４９を１０００ｎｍの厚さに形成した。
第１の層間絶縁膜７０４９としては、酸化珪素膜、窒化
珪素膜、酸化窒化珪素膜、有機樹脂膜、およびそれらの
積層膜をもちいることができる。本実施例では、図示し
ないが、最初に窒化珪素膜を５０ｎｍ形成し、さらに酸
化珪素膜を９５０ｎｍ形成した２層構造とした。

【０２４１】第１の層間絶縁膜７０４９はその後、パタ
ーニングでそれぞれのＴＦＴのソース領域と、ドレイン
領域にコンタクトホールが形成された。そして、ソース
電極７０５０、７０５２、７０５３とドレイン電極７０
５１、７０５４が形成した。図示していないが、本実施
例ではこの電極を、チタン膜を１００ｎｍ、チタンを含
むアルミニウム膜３００ｎｍ、チタン膜１５０ｎｍをス
パッタ法で連続して形成した３層構造の膜を、パターニ
ングして形成した。

【０２４２】こうして図１９（Ｅ）に示すように、基板
７００１上にＣＭＯＳ回路と、アクティブマトリクス回
路が形成された。また、アクティブマトリクス回路のｎ
チャネル型ＴＦＴのドレイン側には、保持容量部が同時
に形成された。以上のようにして、アクティブマトリク
ス基板が作製された。

【０２４３】次に、図２０を用いて、以上の工程によっ
て同一の基板に作製されたＣＭＯＳ回路と、アクティブ
マトリクス回路をもとに、アクティブマトリクス型液晶
表示装置を作製する工程を説明する。最初に、図１９
（Ｅ）の状態の基板に対して、ソース電極７０５０、７
０５２、７０５３とドレイン電極７０５１、７０５４
と、第１の層間絶縁膜７０４５を覆ってパッシベーショ
ン膜７０５５を形成した。パッシベーション膜７０５５
は、窒化珪素膜で５０ｎｍの厚さで形成した。さらに、
有機樹脂からなる第２の層間絶縁膜７０５６を約１００
０ｎｍの厚さに形成した。有機樹脂膜としては、ポリイ
ミド、アクリル、ポリイミドアミド等を使用することが
できる。有機性樹脂膜を用いることの利点は、成膜方法
が簡単である点や、比誘電率が低いので、寄生容量を低
減できる点、平坦性に優れる点などが上げられる。なお
上述した以外の有機性樹脂膜を用いることもできる。こ
こでは、基板に塗布後、熱重合するタイプのポリイミド
を用い、３００℃で焼成して形成した。

【０２４４】次に、第２の層間絶縁膜７０５６の画素領
域の一部に、ブラックマトリクス（遮光層）７０５７を
形成した。ブラックマトリクス７０５７は金属膜や顔料
を含ませた有機樹脂膜で形成すれば良いものである。こ
こでは、チタンをスパッタ法で形成した。なお、駆動回
路部においては、ブラックマトリクスを第３の配線とし
て用いている。また、本実施例のＤ／Ａ変換回路の容量
は、ソース電極およびドレイン電極の形成時に作製され
た電極とブラックマトリクスとによって形成される。

【０２４５】ブラックマトリクス７０５７を形成した
ら、第３の層間絶縁膜７０５８を形成する。この第３の
層間絶縁膜７０５８は、第２の層間絶縁膜７０５６と同
様に、有機樹脂膜を用いて形成すると良い。そして、第
２の層間絶縁膜７０５６と第３の層間絶縁膜７０５８と
にドレイン電極７０５４に達するコンタクトホールを形
成し、画素電極７０５９を形成した。画素電極７０５９
は、透過型液晶表示装置とする場合には透明導電膜を用
い、反射型の液晶表示装置とする場合には金属膜を用い
れば良い。ここでは透過型の液晶表示装置とするため
に、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの
厚さにスパッタ法で形成し、画素電極７０５９を形成し
た。

【０２４６】図２０（Ａ）の状態が形成されたら、配向
膜７０６０を形成する。通常液晶表示素子の配向膜には
ポリイミド樹脂が多く用いられている。対向側の基板７
０７１には、対向電極７０７２と、配向膜７０７３とを
形成した。配向膜は形成された後、ラビング処理を施し
て液晶分子がある一定のプレチルト角を持って平行配向
するようにした。

【０２４７】上記の工程を経て、アクティブマトリクス
回路と、ＣＭＯＳ回路が形成された基板と対向基板と
を、公知のセル組み工程によってシール材やスペーサ
（共に図示せず）などを介して貼りあわせる。その後、
両基板の間に液晶材料７０７４を注入し、封止剤（図示
せず）によって完全に封止した。よって図２０（Ｂ）に
示すアクティブマトリクス型液晶表示装置が完成した。

【０２４８】（実施例６）

【０２４９】本実施例では、本発明のＤＡＣを有するア
クティブマトリクス型液晶表示装置の例として、逆スタ
ガ型のＴＦＴを用いた例を示す。

【０２５０】図２１を参照する。図２１には、本実施例
のアクティブマトリクス型液晶表示装置を構成する逆ス
タガ型のＮチャネル型ＴＦＴの断面図が示されている。
なお、図２１には、１つのＮチャネル型ＴＦＴしか図示
しないが、実施例１のように、Ｐチャネル型ＴＦＴとＮ
チャネル型ＴＦＴとによってＣＭＯＳ回路を構成するこ
ともできるのは言うまでもない。また、同様の構成によ
り画素ＴＦＴを構成できることも言うまでもない。

【０２５１】８００１は基板であり、実施例３で説明し
たようなものが用いられる。８００２は酸化シリコン膜
である。８００３はゲート電極である。８００４はゲー
ト絶縁膜である。８００５、８００６、８００７および
８００８は、多結晶シリコン膜から成る活性層である。
この活性層の作製にあたっては、実施例１で説明した非
晶質シリコン膜の多結晶化と同様の方法が用いられた。
またレーザー光（好ましくは線状レーザー光または面状
レーザー光）によって、非晶質シリコン膜を結晶化させ
る方法をとっても良い。なお、８００５はソース領域、
８００６はドレイン領域、８００７は低濃度不純物領域
（ＬＤＤ領域）、８００８はチャネル形成領域である。
８００９はチャネル保護膜であり、８０１０は層間絶縁
膜である。８０１１および８０１２はそれぞれ、ソース
電極、ドレイン電極である。

【０２５２】（実施例７）

【０２５３】本実施例では、上記実施例とは構成が異な
る逆スタガ型のＴＦＴによってアクティブマトリクス型
液晶表示装置が構成された場合について説明する。

【０２５４】図２２を参照する。図２２には、本実施例
のアクティブマトリクス型液晶表示装置を構成する逆ス
タガ型のＮチャネル型ＴＦＴの断面図が示されている。
ここでも、１つのＮチャネル型ＴＦＴしか図示しない
が、実施例１のように、Ｐチャネル型ＴＦＴとＮチャネ
ル型ＴＦＴとによってＣＭＯＳ回路を構成することもで
きるのは言うまでもない。また、同様の構成により画素
ＴＦＴを構成できることも言うまでもない。

【０２５５】９００１は基板であり、実施例３で説明し
たようなものが用いられる。９００２は酸化シリコン膜
である。９００３はゲート電極である。９００４はベン
ゾシクロブテン（ＢＣＢ）膜であり、その上面が平坦化
される。９００５は窒化シリコン膜である。ＢＣＢ膜と
窒化シリコン膜とでゲート絶縁膜を構成する。９００
６、９００７、９００８および９００９は、多結晶シリ
コン膜から成る活性層である。この活性層の作製にあた
っては、実施例１で説明した非晶質シリコン膜の多結晶
化と同様の方法が用いられた。またレーザー光（好まし
くは線状レーザー光または面状レーザー光）によって、
非晶質シリコン膜を結晶化させる方法をとっても良い。
なお、９００６はソース領域、９００７はドレイン領
域、９００８は低濃度不純物領域（ＬＤＤ領域）、９０
０９はチャネル形成領域である。９０１０はチャネル保
護膜であり、９０１１は層間絶縁膜である。９０１２お
よび９０１３はそれぞれ、ソース電極、ドレイン電極で
ある。

【０２５６】本実施例によると、ＢＣＢ膜と窒化シリコ
ン膜とで構成されるゲート絶縁膜が平坦化されているの
で、その上に成膜される非晶質シリコン膜も平坦なもの
になる。よって、非晶質シリコン膜を多結晶化する際
に、従来の逆スタガ型のＴＦＴよりも均一な多結晶シリ
コン膜を得ることができる。

【０２５７】（実施例８）上記実施例のアクティブマト
リクス型液晶表示装置またはパッシブマトリクス型液晶
表示装置においては、ネマチック液晶を用いたＴＮモー
ドが表示モードとして用いられているが、他の表示モー
ドをも用いることができる。

【０２５８】さらに、応答速度の速い無しきい値反強誘
電性液晶または強誘電性液晶を用いて、アクティブマト
リクス型液晶表示装置を構成してもよい。

【０２５９】また、本発明のＤＡＣを用いたアクティブ
マトリクス型半導体表示装置には、印加電圧に応答して
光学的特性が変調され得るその他のいかなる表示媒体を
用いてもよい。例えば、エレクトロルミネセンス素子な
どを用いても良い。

【０２６０】また、アクティブマトリクス型液晶表示装
置のアクティブマトリクス回路に用いられるアクティブ
素子には、ＴＦＴの他ＭＩＭ素子等が用いられても良
い。

【０２６１】上述したように、本発明のＤＡＣを有する
アクティブマトリクス型液晶表示装置には、ＴＮ液晶以
外にも様々な液晶を用いることが可能である。例えば、
1998, SID, "Characteristics and Driving Scheme of
Polymer-Stabilized Monostable FLCD Exhibiting Fast
Response Time and High Contrast Ratio with Gray-S
cale Capability" by H. Furue et al.や、1997, SID D
IGEST, 841, "A Full-Color Thresholdless Antiferroe
lectric LCD Exhibiting Wide Viewing Anglewith Fast
Response Time" by T. Yoshida et al.や、1996, J. M
ater. Chem. 6(4), 671-673, "Thresholdless antiferr
oelectricity in liquid crystals andits application
to displays" by S. Inui et al.や、米国特許第55945
69 号に開示された液晶を用いることが可能である。

【０２６２】ある温度域において反強誘電相を示す液晶
を反強誘電性液晶という。反強誘電性液晶を有する混合
液晶には、電場に対して透過率が連続的に変化する電気
光学応答特性を示す、無しきい値反強誘電性混合液晶と
呼ばれるものがある。この無しきい値反強誘電性混合液
晶は、Ｖ字型の電気光学応答特性を示すものがあり、そ
の駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μ
ｍ）のものも見出されている。

【０２６３】ここで、Ｖ字型の電気光学応答を示す無し
きい値反強誘電性混合液晶の印加電圧に対する光透過率
の特性を示す例を図３３に示す。図３３に示すグラフの
縦軸は透過率（任意単位）、横軸は印加電圧である。な
お、液晶表示装置の入射側の偏光板の透過軸は、液晶表
示装置のラビング方向にほぼ一致する無しきい値反強誘
電性混合液晶のスメクティック層の法線方向とほぼ平行
に設定されている。また、出射側の偏光板の透過軸は、
入射側の偏光板の透過軸に対してほぼ直角（クロスニコ
ル）に設定されている。

【０２６４】図３３に示されるように、このような無し
きい値反強誘電性混合液晶を用いると、低電圧駆動かつ
階調表示が可能となることがわかる。

【０２６５】このような低電圧駆動の無しきい値反強誘
電性混合液晶を本発明のＤＡＣを有するアクティブマト
リクス型液晶表示装置に用いた場合にも、ＤＡＣの出力
電圧を下げることができるので、ＤＡＣの動作電源電圧
を下げることができ、ドライバの動作電源電圧を低くす
ることができる。よって、アクティブマトリクス液晶表
示装置の低消費電力化および高信頼性が実現できる。

【０２６６】よって、このような低電圧駆動の無しきい
値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領
域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、
０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用い
る場合においても有効である。

【０２６７】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。

【０２６８】なお、このような無しきい値反強誘電性混
合液晶を用いることによって低電圧駆動が実現されるの
で、アクティブマトリクス液晶表示装置の低消費電力が
実現される。

【０２６９】また、等方相−コレステリック相−カイラ
ルスメクティックＣ相転移系列を示す強誘電性液晶（Ｆ
ＬＣ）を用い、ＤＣ電圧を印加しながらコレステリック
相−カイラルスメクティックＣ相転移をさせ、かつコー
ンエッジをほぼラビング方向に一致させた単安定ＦＬＣ
の電気光学特性を図３９に示す。図３９に示すような強
誘電性液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッ
チングモード」と呼ばれている。図３９に示すグラフの
縦軸は透過率（任意単位）、横軸は印加電圧である。
「Ｈａｌｆ−Ｖ字スイッチングモード」については、寺
田らの”Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣ
Ｄ”、第４６回応用物理学関係連合講演会講演予稿集、
１９９９年３月、第１３１６頁、および吉原らの”強誘
電性液晶による時分割フルカラーＬＣＤ”、液晶第３巻
第３号第１９０頁に詳しい。

【０２７０】図３９に示されるように、このような強誘
電性混合液晶を用いると、低電圧駆動かつ階調表示が可
能となることがわかる。本発明の液晶表示装置には、こ
のような電気光学特性を示す強誘電性液晶も用いること
ができる。

【０２７１】なお、図３３および図３９に示すような電
気光学特性を有する液晶は、いかなるものも本発明の液
晶表示装置の表示媒体として用いることができる。

【０２７２】（実施例９）

【０２７３】本発明のＤＡＣを用いたアクティブマトリ
クス型半導体表示装置またはパッシブマトリクス型半導
体表示装置には様々な用途がある。本実施例では、本発
明のＤＡＣを用いたアクティブマトリクス型半導体表示
装置を組み込んだ半導体装置について説明する。

【０２７４】このような半導体装置には、ビデオカメ
ラ、スチルカメラ、プロジェクター、ヘッドマウントデ
ィスプレイ、カーナビゲーション、パーソナルコンピュ
ータ、携帯情報端末（モバイルコンピュータ、携帯電話
など）などが挙げられる。それらの一例を図２３および
図２４に示す。

【０２７５】図２３（Ａ）はフロント型プロジェクタ−
であり、本体１０００１、アクティブマトリクス型半導
体表示装置１０００２（代表的には液晶表示装置）、光
源１０００３、光学系１０００４、スクリーン１０００
５で構成されている。なお、図２３（Ａ）には、半導体
表示装置を１つ組み込んだフロントプロジェクターが示
されているが、半導体表示装置を３個（Ｒ、Ｇ、Ｂの光
にそれぞれ対応させる）組み込んことによって、より高
解像度・高精細のフロント型プロジェクタを実現するこ
とができる。

【０２７６】図２３（Ｂ）はリア型プロジェクターであ
り、１０００６は本体、１０００７はアクティブマトリ
クス型半導体表示装置であり、１０００８は光源であ
り、１０００９はリフレクター、１００１０はスクリー
ンである。なお、図２３（Ｂ）には、アクティブマトリ
クス型半導体表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞ
れ対応させる）組み込んだリア型プロジェクタが示され
ている。

【０２７７】図２４（Ａ）は携帯電話であり、本体１１
００１、音声出力部１１００２、音声入力部１１００
３、アクティブマトリクス型半導体表示装置１１００
４、操作スイッチ１１００５、アンテナ１１００６で構
成される。

【０２７８】図２４（Ｂ）はビデオカメラであり、本体
１２００１、アクティブマトリクス型半導体表示装置１
２００２、音声入力部１２００３、操作スイッチ１２０
０４、バッテリー１２００５、受像部１２００６で構成
される。

【０２７９】図２４（Ｃ）はモバイルコンピュータであ
り、本体１３００１、カメラ部１３００２、受像部１３
００３、操作スイッチ１３００４、アクティブマトリク
ス型半導体表示装置１３００５で構成される。

【０２８０】図２４（Ｄ）はヘッドマウントディスプレ
イであり、ゴーグル型表示装置ともいう。本体１４００
１、アクティブマトリクス型半導体表示装置１４００２
で構成される。

【０２８１】図２４（Ｆ）は携帯書籍（電子書籍）であ
り、本体１５００１、アクティブマトリクス型半導体表
示装置１５００２、１５００３、記憶媒体１５００４、
操作スイッチ１５００５、アンテナ１５００６で構成さ
れる。

【０２８２】（実施例１０）

【０２８３】本実施例においては、本発明のＤ／Ａ変換
回路を有する液晶表示装置の別の作製例について説明す
る。なお、本実施例においては、特に説明しない部分に
は実施例２とほぼ同様のプロセスを適用できる。

【０２８４】本実施例においては、図１２（Ａ）の状態
において、触媒元素の添加工程として、マスク絶縁膜４
００４を用いずにＮｉ酢酸溶液を非晶質シリコン膜の全
面に塗布した。

【０２８５】触媒元素の添加工程が終了したら、次に、
４５０℃で１時間程度の水素出しの後、不活性雰囲気、
水素雰囲気または酸素雰囲気中において ５００〜９６
０℃（代表的には５５０〜６５０℃）の温度で４〜２４
時間の加熱処理を加えて非晶質シリコン膜４００３の結
晶化を行う。本実施例では窒素雰囲気で５９０℃で８時
間の加熱処理を行う。

【０２８６】その後、触媒元素をゲッタリングするため
の加熱処理（触媒元素のゲッタリングプロセス）を行
う。本実施例の場合、加熱処理は処理雰囲気中にハロゲ
ン元素を含ませ、ハロゲン元素による触媒元素のゲッタ
リング効果を利用する。なお、ハロゲン元素によるゲッ
タリング効果を十分に得るためには、上記加熱処理を７
００℃を超える温度で行なうことが好ましい。この温度
以下では処理雰囲気中のハロゲン化合物の分解が困難と
なり、ゲッタリング効果が得られなくなる恐れがある。
また、この場合ハロゲン元素を含むガスとして、代表的
にはＨＣｌ、ＨＦ、ＮＦ₃、ＨＢｒ、Ｃｌ₂、ＣｌＦ₃、
ＢＣｌ₂、Ｆ₂、Ｂｒ₂等のハロゲンを含む化合物から選
ばれた一種または複数種のものを用いることができる。
本実施例においては、Ｏ₂およびＨＣｌ雰囲気下９５０
℃で行い、熱酸化膜の形成と同時にゲッタリングプロセ
スを行った。

【０２８７】その後、ゲート絶縁膜を形成する。本実施
例では、ゲート絶縁膜の厚さは、最終膜厚が約５０ｎｍ
となるようにした。

【０２８８】その他の工程については、実施例２を参照
することができる。

【０２８９】本実施例の作製工程によって得られたＴＦ
Ｔの特性を以下の表１に示す。

【０２９０】

【表１】

【０２９１】表１においては、Ｌ／Ｗ（チャネル長／チ
ャネル幅）、Ｉon（オン電流）、Ｉoff（オフ電流）、
Ｉon／Ｉoff（オン電流とオフ電流との比の常用対数を
とったもの）、Ｖth（しきい値電圧）、Ｓvalue（Ｓ
値）、μＦＥ（電界効果移動度）を示している。なお、
＊印がついたものは、Ｌ＝５０μmとしたＴＦＴのμＦ
Ｅを示す。

【０２９２】ここで、図３０に、本実施例の作製工程に
よって得られたＴＦＴ特性のグラフを示す。図３０にお
いて、Ｖｇはゲート電圧、Ｉｄはドレイン電流、Ｖｄは
ドレイン電圧を示す。

【０２９３】（実施例１１）

【０２９４】本実施例においては、本出願人が作製した
本発明のＤＡＣ（８ビット）を有するアクティブマトリ
クス型液晶表示装置の例について説明する。

【０２９５】下記の表２には、本出願人が作製した本発
明のＤＡＣ（８ビット）を有するアクティブマトリクス
型液晶表示装置の仕様が示されている。

【０２９６】

【表２】

【０２９７】なお、表２におけるdata driverおよびsca
n driverは、それぞれ、ソース信号線駆動回路、ゲート
信号線駆動回路のことである。また、アドレッシングモ
ード（Addressing mode）として、ソースライン反転表
示を行った。

【０２９８】図３１には、本実施例で説明する本発明の
ＤＡＣを有するアクティブマトリクス型液晶表示装置の
表示例が示されている。

【０２９９】また、図３２には、本実施例で説明する本
発明のＤＡＣを有するアクティブマトリクス型液晶表示
装置を３個用いたフロント型プロジェクターの表示例で
ある。なお、フロント型プロジェクタ−については、実
施例９を参照されたい。

【０３００】図３１および図３２によると、本発明のＤ
ＡＣを有するアクティブマトリクス型液晶表示装置は、
非常に細かな階調表示が実現できていることがわかる。

【０３０１】（実施例１２）本実施例においては、本発
明の駆動回路を有する液晶表示装置の作製方法例を図３
４〜図３８を用いて説明する。本実施例の液晶表示装置
においては、画素部、ソースドライバ、ゲートドライバ
等を一つの基板上に一体形成される。なお、説明の便宜
上、画素ＴＦＴと本発明の駆動回路の一部を構成するＮ
ｃｈＴＦＴとインバータ回路を構成するＰｃｈＴＦＴお
よびＮｃｈＴＦＴとが同一基板上に形成されることを示
すものとする。

【０３０２】図３４（Ａ）において、基板１６００１に
は低アルカリガラス基板や石英基板を用いることができ
る。本実施例では石英基板を用いた。この基板１６００
１のＴＦＴ形成表面には、基板１６００１からの不純物
拡散を防ぐために、酸化シリコン膜、窒化シリコン膜ま
たは酸化窒化シリコン膜などの下地膜１６００２を形成
する。例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ
₂Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、
同様にＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化シリコン
膜を２００ｎｍの厚さに積層形成する。

【０３０３】次に、２０〜１５０ｎｍ（好ましくは３０
〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜１６
００３ａを、プラズマＣＶＤ法やスパッタ法などの公知
の方法で形成する。本実施例では、減圧熱ＣＶＤ法で非
晶質シリコン膜を５３ｎｍの厚さに形成する。非晶質構
造を有する半導体膜としては、非晶質半導体膜や微結晶
半導体膜があり、非晶質シリコンゲルマニウム膜などの
非晶質構造を有する化合物半導体膜を適用しても良い。
また、下地膜１６００２と非晶質シリコン膜１６００３
ａとは同じ成膜法で形成することが可能であるので、両
者を連続形成しても良い。その場合、下地膜を形成した
後、一旦大気雰囲気に晒すことがなくその表面の汚染を
防ぐことが可能となり、作製するＴＦＴの特性バラツキ
やしきい値電圧の変動を低減させることができる（図３
４（Ａ））。

【０３０４】そして、公知の結晶化技術を使用して非晶
質シリコン膜１６００３ａから結晶質シリコン膜１６０
０３ｂを形成する。例えば、レーザー結晶化法や熱結晶
化法（固相成長法）を適用すれば良いが、ここでは、特
開平７−１３０６５２号公報で開示された技術に従っ
て、触媒元素を用いる結晶化法で結晶質シリコン膜１６
００３ｂを形成した。結晶化の工程に先立って、非晶質
シリコン膜の含有水素量にもよるが、４００〜５００℃
で１時間程度の熱処理を行い、含有水素量を５atom％以
下にしてから結晶化させることが望ましい。非晶質シリ
コン膜を結晶化させると原子の再配列が起こり緻密化す
るので、作製される結晶質シリコン膜の厚さは当初の非
晶質シリコン膜の厚さ（本実施例では５４ｎｍ）よりも
１〜１５％程度減少する（図３４（Ｂ））。

【０３０５】そして、結晶質シリコン膜１６００３ｂを
島状にパターンニングして、島状半導体層１６００４〜
１６００７を形成する。その後、プラズマＣＶＤ法また
はスパッタ法により５０〜１５０ｎｍの厚さの酸化シリ
コン膜によるマスク層１６００８を形成する（図３４
（Ｃ））。本実施例では、マスク層１６００８の厚さは
１９９ｎｍとする。

【０３０６】そしてレジストマスク１６００９を設け、
ｎチャネル型ＴＦＴを形成することとなる島状半導体層
１６００４〜１６００７の全面に１×１０¹⁶〜５×１０
¹⁷atoms／cm³程度の濃度でｐ型を付与する不純物元素と
してボロン（Ｂ）を添加する。このボロン（Ｂ）の添加
は、しきい値電圧を制御する目的でなされる。ボロン
（Ｂ）の添加はイオンドープ法で実施しても良いし、非
晶質シリコン膜を成膜するときに同時に添加しておくこ
ともできる。ここでのボロン（Ｂ）添加は必ずしも必要
ではない（図３４（Ｄ））。

【０３０７】ドライバ等の駆動回路のｎチャネル型ＴＦ
ＴのＬＤＤ領域を形成するために、ｎ型を付与する不純
物元素を島状半導体層１６０１０〜１６０１２に選択的
に添加する。そのため、あらかじめレジストマスク１６
０１３〜１６０１６を形成する。ｎ型を付与する不純物
元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良
く、ここではリン（Ｐ）を添加すべく、フォスフィン
（ＰＨ₃）を用いたイオンドープ法を適用した。形成さ
れた不純物領域１６０１７、１６０１８のリン（Ｐ）濃
度は２×１０¹⁶〜５×１０^１9atoms／cm³の範囲とすれ
ば良い。本明細書中では、ここで形成された不純物領域
１６０１７〜１６０１９に含まれるｎ型を付与する不純
物元素の濃度を（ｎ^-）と表す。また、不純物領域１６
０１９は、画素部の保持容量を形成するための半導体層
であり、この領域にも同じ濃度でリン（Ｐ）を添加する
（図３５（Ａ））。その後、レジストマスク１６０１３
〜１６０１６を除去する。

【０３０８】次に、マスク層１６００８をフッ酸などに
より除去した後、図３４（Ｄ）と図３５（Ａ）で添加し
た不純物元素を活性化させる工程を行う。活性化は、窒
素雰囲気中で５００〜６００℃で１〜４時間の熱処理
や、レーザー活性化の方法により行うことができる。ま
た、両者を併用して行っても良い。本実施例では、レー
ザー活性化の方法を用いる。レーザー光にはＫｒＦエキ
シマレーザー光（波長２４８ｎｍ）を用いる。本実施例
では、レーザー光の形状を線状ビームに加工して用い、
発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５０
０ｍＪ／ｃｍ²として線状ビームのオーバーラップ割合
を８０〜９８％で走査することによって島状半導体層が
形成された基板全面を処理する。尚、レーザー光の照射
条件には何ら限定される事項はなく適宣決定することが
できる。

【０３０９】そして、ゲート絶縁膜１６０２０をプラズ
マＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍ
の厚さでシリコンを含む絶縁膜で形成する。例えば、１
２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲー
ト絶縁膜には、他のシリコンを含む絶縁膜を単層または
積層構造として用いても良い（図３５（Ｂ））。

【０３１０】次に、ゲート電極を形成するために第１の
導電層を成膜する。この第１の導電層は単層で形成して
も良いが、必要に応じて二層あるいは三層といった積層
構造としても良い。本実施例では、導電性の窒化物金属
膜から成る導電層（Ａ）１６０２１と金属膜から成る導
電層（Ｂ）１６０２２とを積層させる。導電層（Ｂ）１
６０２２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブ
デン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、
または前記元素を主成分とする合金か、前記元素を組み
合わせた合金膜（代表的にはＭｏ−Ｗ合金膜またはＭｏ
−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）１６０
２１は窒化タンタル（ＴａＮ）、窒化タングステン（Ｗ
Ｎ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（Ｍｏ
Ｎ）で形成する。また、導電層（Ａ）１６０２１は代替
材料として、タングステンシリサイド、チタンシリサイ
ド、モリブデンシリサイドを適用しても良い。導電層
（Ｂ）１６０２２は低抵抗化を図るために含有する不純
物濃度を低減させると良く、特に酸素濃度に関しては３
０ｐｐｍ以下とすると良かった。例えば、タングステン
（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μ
Ωｃｍ以下の比抵抗値を実現することができる。

【０３１１】導電層（Ａ）１６０２１は１０〜５０ｎｍ
（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）１６
０２２は２００〜４００ｎｍ（好ましくは２５０〜３５
０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）１
６０２１に５０ｎｍの厚さの窒化タンタル膜を、導電層
（Ｂ）１６０２２には３５０ｎｍのＴａ膜を用い、いず
れもスパッタ法で形成する。このスパッタ法による成膜
では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加
えておくと、形成する膜の内部応力を緩和して膜の剥離
を防止することができる。尚、図示しないが、導電層
（Ａ）１６０２１の下に２〜２０ｎｍ程度の厚さでリン
（Ｐ）をドープしたシリコン膜を形成しておくことは有
効である。これにより、その上に形成される導電膜の密
着性向上と酸化防止を図ると同時に、導電層（Ａ）また
は導電層（Ｂ）が微量に含有するアルカリ金属元素がゲ
ート絶縁膜１６０２０に拡散するのを防ぐことができる
（図３５（Ｃ））。

【０３１２】次に、レジストマスク１６０２３〜１６０
２７を形成し、導電層（Ａ）１６０２１と導電層（Ｂ）
１６０２２とを一括でエッチングしてゲート電極１６０
２８〜１６０３１と容量配線１６０３２を形成する。ゲ
ート電極１６０２８〜１６０３１と容量配線１６０３２
は、導電層（Ａ）から成る１６０２８ａ〜１６０３２ａ
と、導電層（Ｂ）から成る１６０２８ｂ〜１６０３２ｂ
とが一体として形成されている。この時、後にドライバ
等の駆動回路を構成するＴＦＴのゲート電極１６０２８
〜１６０３０は不純物領域１６０１７、１６０１８の一
部と、ゲート絶縁膜１６０２０を介して重なるように形
成する（図３５（Ｄ））。

【０３１３】次いで、ドライバのＰチャネル型ＴＦＴの
ソース領域およびドレイン領域を形成するために、Ｐ型
を付与する不純物元素を添加する工程を行う。ここで
は、ゲート電極１６０２８をマスクとして、自己整合的
に不純物領域を形成する。このとき、Ｎチャネル型ＴＦ
Ｔが形成される領域はレジストマスク１６０３３で被覆
しておく。そして、ジボラン（Ｂ₂Ｈ₆）を用いたイオン
ドープ法で不純物領域１６０３４を形成した。この領域
のボロン（Ｂ）濃度は３×１０²⁰〜３×１０²¹atoms／c
m³となるようにする。本明細書中では、ここで形成され
た不純物領域１６０３４に含まれるＰ型を付与する不純
物元素の濃度を（ｐ⁺⁺）と表す（図３６（Ａ））。

【０３１４】次に、Ｎチャネル型ＴＦＴにおいて、ソー
ス領域またはドレイン領域として機能する不純物領域の
形成を行った。レジストのマスク１６０３５〜１６０３
７を形成し、Ｎ型を付与する不純物元素が添加して不純
物領域１６０３８〜１６０４２を形成した。これは、フ
ォスフィン（ＰＨ₃）を用いたイオンドープ法で行い、
この領域のリン（Ｐ）濃度を１×１０²⁰〜１×１０²¹at
oms／cm³とした。本明細書中では、ここで形成された不
純物領域１６０３８〜１６０４２に含まれるＮ型を付与
する不純物元素の濃度を（ｎ⁺）と表す（図３６
（Ｂ））。

【０３１５】不純物領域１６０３８〜１６０４２には、
既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）
が含まれているが、それに比して十分に高い濃度でリン
（Ｐ）が添加されるので、前工程で添加されたリン
（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。
また、不純物領域１６０３８に添加されたリン（Ｐ）濃
度は図１０（Ａ）で添加されたボロン（Ｂ）濃度の１／
２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特
性に何ら影響を与えることはなかった。

【０３１６】そして、画素部のｎチャネル型ＴＦＴのＬ
ＤＤ領域を形成するためのｎ型を付与する不純物添加の
工程を行った。ここではゲート電極１６０３１をマスク
として自己整合的にｎ型を付与する不純物元素をイオン
ドープ法で添加する。添加するリン（Ｐ）の濃度は１×
１０¹⁶〜５×１０¹⁸atoms／cm³であり、図３５（Ａ）お
よび図３６（Ａ）と図３６（Ｂ）で添加する不純物元素
の濃度よりも低濃度で添加することで、実質的には不純
物領域１６０４３、１６０４４のみが形成される。本明
細書中では、この不純物領域１６０４３、１６０４４に
含まれるｎ型を付与する不純物元素の濃度を（ｎ^--）と
表す（図３６（Ｃ））。

【０３１７】ここで、ゲート電極のＴａのピーリングを
防止するために層間膜としてＳｉＯＮ膜等を２００ｎｍ
の厚さで形成しても良い。

【０３１８】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行う。この工程はファーネスアニール法、レ
ーザーアニール法、またはラピッドサーマルアニール法
（ＲＴＡ法）で行うことができる。ここではファーネス
アニール法で活性化工程を行った。熱処理は酸素濃度が
１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲
気中で４００〜８００℃、代表的には５００〜６００℃
で行うものであり、本実施例では５００℃で４時間の熱
処理を行った。また、基板１６００１に石英基板のよう
な耐熱性を有するものを使用した場合には、８００℃で
１時間の熱処理としても良く、不純物元素の活性化と、
該不純物元素が添加された不純物領域とチャネル形成領
域との接合を良好に形成することができる。なお、上述
のゲート電極のＴａのピーリングを防止するための層間
膜を形成した場合には、この効果は得られない場合があ
る。

【０３１９】この熱処理において、ゲート電極１６０２
８〜１６０３１と容量配線１６０３２形成する金属膜１
６０２８ｂ〜１６０３２ｂは、表面から５〜８０ｎｍの
厚さでその表面に導電層（Ｃ）１６０２８ｃ〜１６０３
２ｃが形成される。例えば、導電層（Ｂ）１６０２８ｂ
〜１６０３２ｂがタングステン（Ｗ）の場合には窒化タ
ングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場
合には窒化タンタル（ＴａＮ）を形成することができ
る。また、導電層（Ｃ）１６０２８ｃ〜１６０３２ｃ
は、窒素またはアンモニアなどを用いた窒素を含むプラ
ズマ雰囲気にゲート電極１６０２８〜１６０３１及び容
量配線１６０３２を晒しても同様に形成することができ
る。さらに、３〜１００％の水素を含む雰囲気中で、３
００〜４５０℃で１〜１２時間の熱処理を行い、島状半
導体層を水素化する工程を行った。この工程は熱的に励
起された水素により半導体層のダングリングボンドを終
端する工程である。水素化の他の手段として、プラズマ
水素化（プラズマにより励起された水素を用いる）を行
っても良い。

【０３２０】島状半導体層が、非晶質シリコン膜から触
媒元素を用いる結晶化の方法で作製された場合、島状半
導体層中には微量の触媒元素が残留する。勿論、そのよ
うな状態でもＴＦＴを完成させることが可能であるが、
残留する触媒元素を少なくともチャネル形成領域から除
去する方がより好ましい。この触媒元素を除去する手段
の一つにリン（Ｐ）によるゲッタリング作用を利用する
手段がある。ゲッタリングに必要なリン（Ｐ）の濃度は
図３６（Ｂ）で形成した不純物領域（ｎ⁺）と同程度で
あり、ここで実施される活性化工程の熱処理により、ｎ
チャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル
形成領域から触媒元素をゲッタリングをすることができ
た（図３６（Ｄ））。

【０３２１】第１の層間絶縁膜１６０４５は５００〜１
５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリ
コン膜で形成され、その後、それぞれの島状半導体層に
形成されたソース領域またはドレイン領域に達するコン
タクトホールを形成し、ソース配線１６０４６〜１６０
４９と、ドレイン配線１６０５０〜１６０５３を形成す
る（図３７（Ａ））。図示していないが、本実施例では
この電極を、Ｔｉ膜を２００ｎｍ、Ｓｉを含むアルミニ
ウム膜５００ｎｍ、Ｔｉ膜１００ｎｍをスパッタ法で連
続して形成した３層構造の積層膜とする。

【０３２２】次に、パッシベーション膜１６０５４とし
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜を５０〜５００ｎｍ（代表的には１００〜３
００ｎｍ）の厚さで形成する。本実施例においては、パ
ッシベーション膜１６０５４は窒化シリコン膜５０ｎｍ
と酸化シリコン膜２４．５ｎｍとの積層膜とした。この
状態で水素化処理を行うとＴＦＴの特性向上に対して好
ましい結果が得られた。例えば、３〜１００％の水素を
含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱
処理を行うと良く、あるいはプラズマ水素化法を用いて
も同様の効果が得られた。なお、ここで後に画素電極と
ドレイン配線を接続するためのコンタクトホールを形成
する位置において、パッシベーション膜１６０５４に開
口部を形成しておいても良い（図３７（Ａ））。

【０３２３】その後、有機樹脂からなる第２層間絶縁膜
１６０５５を１．０〜１．５μｍの厚さに形成する。有
機樹脂としては、ポリイミド、アクリル、ポリアミド、
ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を
使用することができる。ここでは、基板に塗布後、熱重
合するタイプのアクリルを用い、２５０℃で焼成して形
成する（図３７（Ｂ））。

【０３２４】本実施例ではブラックマトリクスは、Ｔｉ
膜を１００ｎｍに形成し、その後ＡｌとＴｉの合金膜を
３００ｎｍに形成し、更にＴｉ膜を１００ｎｍ形成した
３層構造とする。

【０３２５】その後、有機樹脂からなる第３層間絶縁膜
１６０５９を１．０〜１．５μｍの厚さに形成する。有
機樹脂としては、第２層間絶縁膜と同様の樹脂をもちい
ることができる。ここでは、基板に塗布後、熱重合する
タイプのポリイミドを用い、３００℃で焼成して形成し
た。

【０３２６】そして、第２層間絶縁膜１６０５５および
第３層間絶縁膜１６０５９にドレイン配線１６０５３に
達するコンタクトホールを形成し、画素電極１６０６０
を形成する。本発明の透過型液晶表示装置においては、
画素電極１６０６０にはＩＴＯ等の透明導伝膜を用い
る。（図３７（Ｂ））。

【０３２７】こうして同一基板上に、駆動回路ＴＦＴと
画素部の画素ＴＦＴとを有した基板を完成させることが
できる。駆動回路にはｐチャネル型ＴＦＴ１６１０１、
第１のｎチャネル型ＴＦＴ１６１０２、第２のｎチャネ
ル型ＴＦＴ１６１０３、画素部には画素ＴＦＴ１６１０
４、保持容量１６１０５が形成されている（図３８）。
本明細書では便宜上このような基板をアクティブマトリ
クス基板と呼んでいる。

【０３２８】次に、上記の工程によって作製されたアク
ティブマトリクス基板をもとに、透過型液晶表示装置を
作製する工程を説明する。

【０３２９】図３８の状態のアクティブマトリクス基板
に配向膜１６０６１を形成する。本実施例では、配向膜
１６０６１にはポリイミドを用いた。次に、対向基板を
用意する。対向基板は、ガラス基板１６０６２、透明導
電膜からなる対向電極１６０６３、配向膜１６０６４と
で構成される。

【０３３０】なお、本実施例では、配向膜には、液晶分
子が基板に対して平行に配向するようなポリイミド膜を
用いた。なお、配向膜形成後、ラビング処理を施すこと
により、液晶分子がある一定のプレチルト角を持って平
行配向するようにした。

【０３３１】次に、上記の工程を経たアクティブマトリ
クス基板と対向基板とを公知のセル組み工程によって、
シール材やスペーサ（共に図示せず）などを介して貼り
合わせる。その後、両基板の間に液晶１６０６５を注入
し、封止剤（図示せず）によって完全に封止する。よっ
て、図３８に示すような透過型液晶表示装置が完成す
る。

【０３３２】なお本実施例では、透過型液晶表示装置が
ＴＮ（ツイスト）モードによって表示を行うようにし
た。そのため、偏光板（図示せず）が透過型液晶表示装
置の上部に配置された。

【０３３３】駆動回路のｐチャネル型ＴＦＴ１６１０１
には、島状半導体層１６００４にチャネル形成領域８０
６、ソース領域８０７ａ、８０７ｂ、ドレイン領域８０
８ａ，８０８ｂを有している。第１のｎチャネル型ＴＦ
Ｔ１６１０２には、島状半導体層１６００５にチャネル
形成領域８０９、ゲート電極１６０７１と重なるＬＤＤ
領域８１０（以降、このようなＬＤＤ領域をＬovと記
す）、ソース領域８１１、ドレイン領域８１２を有して
いる。このＬov領域のチャネル長方向の長さは０．５〜
３．０μｍ、好ましくは１．０〜１．５μｍとした。第
２のｎチャネル型ＴＦＴ１６１０３には、島状半導体層
１６００６にチャネル形成領域８１３、ＬＤＤ領域８１
４、８１５、ソース領域８１６、ドレイン領域８１７を
有している。このＬＤＤ領域はＬov領域とゲート電極１
６０７２と重ならないＬＤＤ領域（以降、このようなＬ
ＤＤ領域をＬoffと記す）とが形成され、このＬoff領域
のチャネル長方向の長さは０．３〜２．０μｍ、好まし
くは０．５〜１．５μｍである。画素ＴＦＴ１６１０４
には、島状半導体層１６００７にチャネル形成領域８１
８、８１９、Ｌoff領域８２０〜８２３、ソースまたは
ドレイン領域８２４〜８２６を有している。Ｌoff領域
のチャネル長方向の長さは０．５〜３．０μｍ、好まし
くは１．５〜２．５μｍである。また、画素ＴＦＴ１６
１０４のチャネル形成領域８１８、８１９と画素ＴＦＴ
のＬＤＤ領域であるＬoff領域８２０〜８２３との間に
は、オフセット領域（図示せず）が形成されている。さ
らに、容量配線１６０７４と、ゲート絶縁膜１６０２０
から成る絶縁膜と、画素ＴＦＴ１６０７３のドレイン領
域８２６に接続し、ｎ型を付与する不純物元素が添加さ
れた半導体層８２７とから保持容量１６１０５が形成さ
れている。図３８では画素ＴＦＴ１６１０４をダブルゲ
ート構造としたが、シングルゲート構造でも良いし、複
数のゲート電極を設けたマルチゲート構造としても差し
支えない。

【０３３４】以上の様に本実施例においては、画素ＴＦ
Ｔおよびドライバが要求する仕様に応じて各回路を構成
するＴＦＴの構造を最適化し、液晶表示装置の動作性能
と信頼性を向上させることを可能とすることができる。

【０３３５】なお、本実施例においては透過型の液晶表
示装置について説明した。しかし、本発明の駆動回路を
用いることができる液晶表示装置は、これに限定される
わけではなく、反射型の液晶表示装置にも用いることが
できる。

【０３３６】（実施例１３）本実施例では、本願発明の
Ｄ／Ａ変換回路を用いてＥＬ（エレクトロルミネッセン
ス）表示装置を作製した例について説明する。

【０３３７】図４０（Ａ）は本願発明を用いたＥＬ表示
装置の上面図である。図４０（Ａ）において、１４５１
０は基板、１４５１１は画素部、１４５１２はソース側
駆動回路、１４５１３はゲート側駆動回路であり、それ
ぞれの駆動回路は配線１４５１４〜１４５１６を経てＦ
ＰＣ１４５１７に至り、外部機器へと接続される。

【０３３８】このとき、少なくとも画素部、好ましくは
駆動回路及び画素部を囲むようにしてカバー材１６５０
０、シーリング材（ハウジング材ともいう）１７５０
０、密封材（第２のシーリング材）１７５０１が設けら
れている。

【０３３９】また、図４０（Ｂ）は本実施例のＥＬ表示
装置の断面構造であり、基板１４５１０、下地膜１４５
２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネ
ル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯ
Ｓ回路を図示している。）１４５２２及び画素部用ＴＦ
Ｔ１４５２３（但し、ここではＥＬ素子への電流を制御
するＴＦＴだけ図示している。）が形成されている。こ
れらのＴＦＴは公知の構造（トップゲート構造またはボ
トムゲート構造）を用いれば良い。

【０３４０】本願発明を用いて駆動回路用ＴＦＴ１４５
２２、画素部用ＴＦＴ１４５２３が完成したら、樹脂材
料でなる層間絶縁膜（平坦化膜）１４５２６の上に画素
部用ＴＦＴ１４５２３のドレインと電気的に接続する透
明導電膜でなる画素電極１４５２７を形成する。透明導
電膜としては、酸化インジウムと酸化スズとの化合物
（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛
との化合物を用いることができる。そして、画素電極１
４５２７を形成したら、絶縁膜１４５２８を形成し、画
素電極１４５２７上に開口部を形成する。

【０３４１】次に、ＥＬ層１４５２９を形成する。ＥＬ
層１４５２９は公知のＥＬ材料（正孔注入層、正孔輸送
層、発光層、電子輸送層または電子注入層）を自由に組
み合わせて積層構造または単層構造とすれば良い。どの
ような構造とするかは公知の技術を用いれば良い。ま
た、ＥＬ材料には低分子系材料と高分子系（ポリマー
系）材料がある。低分子系材料を用いる場合は蒸着法を
用いるが、高分子系材料を用いる場合には、スピンコー
ト法、印刷法またはインクジェット法等の簡易な方法を
用いることが可能である。

【０３４２】本実施例では、シャドーマスクを用いて蒸
着法によりＥＬ層を形成する。シャドーマスクを用いて
画素毎に波長の異なる発光が可能な発光層（赤色発光
層、緑色発光層及び青色発光層）を形成することで、カ
ラー表示が可能となる。その他にも、色変換層（ＣＣ
Ｍ）とカラーフィルターを組み合わせた方式、白色発光
層とカラーフィルターを組み合わせた方式があるがいず
れの方法を用いても良い。勿論、単色発光のＥＬ表示装
置とすることもできる。

【０３４３】ＥＬ層１４５２９を形成したら、その上に
陰極１４５３０を形成する。陰極１４５３０とＥＬ層１
４５２９の界面に存在する水分や酸素は極力排除してお
くことが望ましい。従って、真空中でＥＬ層１４５２９
と陰極１４５３０を連続成膜するか、ＥＬ層１４５２９
を不活性雰囲気で形成し、大気解放しないで陰極１４５
３０を形成するといった工夫が必要である。本実施例で
はマルチチャンバー方式（クラスターツール方式）の成
膜装置を用いることで上述のような成膜を可能とする。

【０３４４】なお、本実施例では陰極１４５３０とし
て、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウ
ム）膜の積層構造を用いる。具体的にはＥＬ層１４５２
９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜
を形成し、その上に３００ｎｍ厚のアルミニウム膜を形
成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用
いても良い。そして陰極１４５３０は１４５３１で示さ
れる領域において配線１４５１６に接続される。配線１
４５１６は陰極１４５３０に所定の電圧を与えるための
電源供給線であり、導電性ペースト材料１４５３２を介
してＦＰＣ１４５１７に接続される。

【０３４５】１４５３１に示された領域において陰極１
４５３０と配線１４５１６とを電気的に接続するため
に、層間絶縁膜１４５２６及び絶縁膜１４５２８にコン
タクトホールを形成する必要がある。これらは層間絶縁
膜１４５２６のエッチング時（画素電極用コンタクトホ
ールの形成時）や絶縁膜１４５２８のエッチング時（Ｅ
Ｌ層形成前の開口部の形成時）に形成しておけば良い。
また、絶縁膜１４５２８をエッチングする際に、層間絶
縁膜１４５２６まで一括でエッチングしても良い。この
場合、層間絶縁膜１４５２６と絶縁膜１４５２８が同じ
樹脂材料であれば、コンタクトホールの形状を良好なも
のとすることができる。

【０３４６】このようにして形成されたＥＬ素子の表面
を覆って、パッシベーション膜１６５０３、充填材１６
５０４、カバー材１６５００が形成される。

【０３４７】さらに、ＥＬ素子部を囲むようにして、カ
バー材１６５００と基板１４５１０の内側にシーリング
材が設けられ、さらにシーリング材１７５００の外側に
は密封材（第２のシーリング材）１７５０１が形成され
る。

【０３４８】このとき、この充填材１６５０４は、カバ
ー材１６５００を接着するための接着剤としても機能す
る。充填材１６５０４としては、ＰＶＣ（ポリビニルク
ロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ
（ポリビニルブチラル）またはＥＶＡ（エチレンビニル
アセテート）を用いることができる。この充填材１６５
０４の内部に乾燥剤を設けておくと、吸湿効果を保持で
きるので好ましい。

【０３４９】また、充填材１６５０４の中にスペーサー
を含有させてもよい。このとき、スペーサーをＢａＯな
どからなる粒状物質とし、スペーサー自体に吸湿性をも
たせてもよい。

【０３５０】スペーサーを設けた場合、パッシベーショ
ン膜１６５０３はスペーサー圧を緩和することができ
る。また、パッシベーション膜とは別に、スペーサー圧
を緩和する樹脂膜などを設けてもよい。

【０３５１】また、カバー材１６５００としては、ガラ
ス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂ
ｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉ
ｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィル
ム、マイラーフィルム、ポリエステルフィルムまたはア
クリルフィルムを用いることができる。なお、充填材１
６５０４としてＰＶＢやＥＶＡを用いる場合、数十μｍ
のアルミニウムホイルをＰＶＦフィルムやマイラーフィ
ルムで挟んだ構造のシートを用いることが好ましい。

【０３５２】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材１６５００が透光性を有す
る必要がある。

【０３５３】また、配線１４５１６はシーリング材１７
５００および密封材１７５０１と基板１４５１０との隙
間を通ってＦＰＣ１４５１７に電気的に接続される。な
お、ここでは配線１４５１６について説明したが、他の
配線１４５１４、１４５１５も同様にしてシーリング材
１７５００および密封材１７５０１の下を通ってＦＰＣ
１４５１７に電気的に接続される。

【０３５４】（実施例１４）本実施例では、本願発明の
Ｄ／Ａ変換回路を用いて実施例１３とは異なる形態のＥ
Ｌ表示装置を作製した例について、図４１（Ａ）、４１
（Ｂ）を用いて説明する。図４０（Ａ）、４０（Ｂ）と
同じ番号のものは同じ部分を指しているので説明は省略
する。

【０３５５】図４１（Ａ）は本実施例のＥＬ表示装置の
上面図であり、図４１（Ａ）をＡ-Ａ'で切断した断面図
を図４１（Ｂ）に示す。

【０３５６】実施例１３に従って、ＥＬ素子の表面を覆
ってパッシベーション膜６００３までを形成する。

【０３５７】さらに、ＥＬ素子を覆うようにして充填材
１６５０４を設ける。この充填材１６５０４は、カバー
材１６５００を接着するための接着剤としても機能す
る。充填材１６５０４としては、ＰＶＣ（ポリビニルク
ロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ
（ポリビニルブチラル）またはＥＶＡ（エチレンビニル
アセテート）を用いることができる。この充填材１６５
０４の内部に乾燥剤を設けておくと、吸湿効果を保持で
きるので好ましい。

【０３５８】また、充填材１６５０４の中にスペーサー
を含有させてもよい。このとき、スペーサーをＢａＯな
どからなる粒状物質とし、スペーサー自体に吸湿性をも
たせてもよい。

【０３５９】スペーサーを設けた場合、パッシベーショ
ン膜１６５０３はスペーサー圧を緩和することができ
る。また、パッシベーション膜とは別に、スペーサー圧
を緩和する樹脂膜などを設けてもよい。

【０３６０】また、カバー材１６５００としては、ガラ
ス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂ
ｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉ
ｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィル
ム、マイラーフィルム、ポリエステルフィルムまたはア
クリルフィルムを用いることができる。なお、充填材１
６５０４としてＰＶＢやＥＶＡを用いる場合、数十μｍ
のアルミニウムホイルをＰＶＦフィルムやマイラーフィ
ルムで挟んだ構造のシートを用いることが好ましい。

【０３６１】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材１６５００が透光性を有す
る必要がある。

【０３６２】次に、充填材１６５０４を用いてカバー材
１６５００を接着した後、充填材１６５０４の側面（露
呈面）を覆うようにフレーム材１６５０１を取り付け
る。フレーム材１６５０１はシーリング材（接着剤とし
て機能する）１６５０２によって接着される。このと
き、シーリング材１６５０２としては、光硬化性樹脂を
用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化
性樹脂を用いても良い。なお、シーリング材１６５０２
はできるだけ水分や酸素を透過しない材料であることが
望ましい。また、シーリング材１６５０２の内部に乾燥
剤を添加してあっても良い。

【０３６３】また、配線１４５１６はシーリング材１６
５０２と基板１４５１０との隙間を通ってＦＰＣ１４５
１７に電気的に接続される。なお、ここでは配線１４５
１６について説明したが、他の配線１４５１４、１４５
１５も同様にしてシーリング材１６５０２の下を通って
ＦＰＣ１４５１７に電気的に接続される。

【０３６４】（実施例１５）実施例１３および１４のよ
うな構成からなるＥＬ表示パネルにおいて、本願発明の
Ｄ／Ａ変換回路を用いることができる。ここで画素部の
さらに詳細な断面構造を図４２に、上面構造を図４３
（Ａ）に、回路図を図４３（Ｂ）に示す。図４２、図４
３（Ａ）及び図４３（Ｂ）では共通の符号を用いるので
互いに参照すれば良い。

【０３６５】図４２において、基板３５０１上に設けら
れたスイッチング用ＴＦＴ３５０２は本願発明のＮＴＦ
Ｔを用いて形成される（実施例１〜１２参照）。本実施
例ではダブルゲート構造としているが、構造及び作製プ
ロセスに大きな違いはないので説明は省略する。但し、
ダブルゲート構造とすることで実質的に二つのＴＦＴが
直列された構造となり、オフ電流値を低減することがで
きるという利点がある。なお、本実施例ではダブルゲー
ト構造としているが、シングルゲート構造でも構わない
し、トリプルゲート構造やそれ以上のゲート本数を持つ
マルチゲート構造でも構わない。また、本願発明のＰＴ
ＦＴを用いて形成しても構わない。

【０３６６】また、電流制御用ＴＦＴ３５０３は本願発
明のＮＴＦＴを用いて形成される。このとき、スイッチ
ング用ＴＦＴ３５０２のドレイン配線３５は配線３６に
よって電流制御用ＴＦＴのゲート電極３７に電気的に接
続されている。また、３８で示される配線は、スイッチ
ング用ＴＦＴ３５０２のゲート電極３９a、３９bを電気
的に接続するゲート配線である。

【０３６７】このとき、電流制御用ＴＦＴ３５０３が本
願発明の構造であることは非常に重要な意味を持つ。電
流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するた
めの素子であるため、多くの電流が流れ、熱による劣化
やホットキャリアによる劣化の危険性が高い素子でもあ
る。そのため、電流制御用ＴＦＴのドレイン側に、ゲー
ト絶縁膜を介してゲート電極に重なるようにＬＤＤ領域
を設ける本願発明の構造は極めて有効である。

【０３６８】また、本実施例では電流制御用ＴＦＴ３５
０３をシングルゲート構造で図示しているが、複数のＴ
ＦＴを直列につなげたマルチゲート構造としても良い。
さらに、複数のＴＦＴを並列につなげて実質的にチャネ
ル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱に
よる劣化対策として有効である。

【０３６９】また、図４３（Ａ）に示すように、電流制
御用ＴＦＴ３５０３のゲート電極３７となる配線は３５
０４で示される領域で、電流制御用ＴＦＴ３５０３のド
レイン配線４０と絶縁膜を介して重なる。このとき、３
５０４で示される領域ではコンデンサが形成される。こ
のコンデンサ３５０４は電流制御用ＴＦＴ３５０３のゲ
ートにかかる電圧を保持するためのコンデンサとして機
能する。なお、ドレイン配線４０は電流供給線（電源
線）３５０６に接続され、常に一定の電圧が加えられて
いる。

【０３７０】スイッチング用ＴＦＴ３５０２及び電流制
御用ＴＦＴ３５０３の上には第１パッシベーション膜４
１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２
が形成される。平坦化膜４２を用いてＴＦＴによる段差
を平坦化することは非常に重要である。後に形成される
ＥＬ層は非常に薄いため、段差が存在することによって
発光不良を起こす場合がある。従って、ＥＬ層をできる
だけ平坦面に形成しうるように画素電極を形成する前に
平坦化しておくことが望ましい。

【０３７１】また、４３は反射性の高い導電膜でなる画
素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ３
５０３のドレインに電気的に接続される。画素電極４３
としてはアルミニウム合金膜、銅合金膜または銀合金膜
など低抵抗な導電膜またはそれらの積層膜を用いること
が好ましい。勿論、他の導電膜との積層構造としても良
い。

【０３７２】また、絶縁膜（好ましくは樹脂）で形成さ
れたバンク４４a、４４bにより形成された溝（画素に相
当する）の中に発光層４５が形成される。なお、ここで
は一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、
Ｂ（青）の各色に対応した発光層を作り分けても良い。
発光層とする有機ＥＬ材料としてはπ共役ポリマー系材
料を用いる。代表的なポリマー系材料としては、ポリパ
ラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバ
ゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられ
る。

【０３７３】なお、ＰＰＶ系有機ＥＬ材料としては様々
な型のものがあるが、例えば「H. Shenk,H.Becker,O.Ge
lsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
forLight Emitting Diodes”,Euro Display,Proceeding
s,1999,p.33-37」や特開平１０−９２５７６号公報に記
載されたような材料を用いれば良い。

【０３７４】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。

【０３７５】但し、以上の例は発光層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。

【０３７６】例えば、本実施例ではポリマー系材料を発
光層として用いる例を示したが、低分子系有機ＥＬ材料
を用いても良い。また、電荷輸送層や電荷注入層として
炭化珪素等の無機材料を用いることも可能である。これ
らの有機ＥＬ材料や無機材料は公知の材料を用いること
ができる。

【０３７７】本実施例では発光層４５の上にＰＥＤＯＴ
（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）で
なる正孔注入層４６を設けた積層構造のＥＬ層としてい
る。そして、正孔注入層４６の上には透明導電膜でなる
陽極４７が設けられる。本実施例の場合、発光層４５で
生成された光は上面側に向かって（ＴＦＴの上方に向か
って）放射されるため、陽極は透光性でなければならな
い。透明導電膜としては酸化インジウムと酸化スズとの
化合物や酸化インジウムと酸化亜鉛との化合物を用いる
ことができるが、耐熱性の低い発光層や正孔注入層を形
成した後で形成するため、可能な限り低温で成膜できる
ものが好ましい。

【０３７８】陽極４７まで形成された時点でＥＬ素子３
５０５が完成する。なお、ここでいうＥＬ素子３５０５
は、画素電極（陰極）４３、発光層４５、正孔注入層４
６及び陽極４７で形成されたコンデンサを指す。図４３
（Ａ）に示すように画素電極４３は画素の面積にほぼ一
致するため、画素全体がＥＬ素子として機能する。従っ
て、発光の利用効率が非常に高く、明るい画像表示が可
能となる。

【０３７９】ところで、本実施例では、陽極４７の上に
さらに第２パッシベーション膜４８を設けている。第２
パッシベーション膜４８としては窒化珪素膜または窒化
酸化珪素膜が好ましい。この目的は、外部とＥＬ素子と
を遮断することであり、有機ＥＬ材料の酸化による劣化
を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味
との両方を併せ持つ。これによりＥＬ表示装置の信頼性
が高められる。

【０３８０】以上のように本願発明のＥＬ表示パネルは
図４２のような構造の画素からなる画素部を有し、オフ
電流値の十分に低いスイッチング用ＴＦＴと、ホットキ
ャリア注入に強い電流制御用ＴＦＴとを有する。従っ
て、高い信頼性を有し、且つ、良好な画像表示が可能な
ＥＬ表示パネルが得られる。

【０３８１】なお、本実施例の構成は、実施例１の構成
と自由に組み合わせて実施することが可能である。ま
た、実施例９の電子機器の表示部として本実施例のＥＬ
表示パネルを用いることは有効である。

【０３８２】（実施例１６）本実施例では、実施例１５
に示した画素部において、ＥＬ素子３５０５の構造を反
転させた構造について説明する。説明には図４４を用い
る。なお、図４２の構造と異なる点はＥＬ素子の部分と
電流制御用ＴＦＴだけであるので、その他の説明は省略
することとする。

【０３８３】図４４において、電流制御用ＴＦＴ３５０
３は本願発明のＰＴＦＴを用いて形成される。作製プロ
セスは実施例１〜１２を参照すれば良い。

【０３８４】本実施例では、画素電極（陽極）５０とし
て透明導電膜を用いる。具体的には酸化インジウムと酸
化亜鉛との化合物でなる導電膜を用いる。勿論、酸化イ
ンジウムと酸化スズとの化合物でなる導電膜を用いても
良い。

【０３８５】そして、絶縁膜でなるバンク５１a、５１b
が形成された後、溶液塗布によりポリビニルカルバゾー
ルでなる発光層５２が形成される。その上にはカリウム
アセチルアセトネート（ａｃａｃＫと表記される）でな
る電子注入層５３、アルミニウム合金でなる陰極５４が
形成される。この場合、陰極５４がパッシベーション膜
としても機能する。こうしてＥＬ素子３７０１が形成さ
れる。

【０３８６】本実施例の場合、発光層５２で発生した光
は、矢印で示されるようにＴＦＴが形成された基板の方
に向かって放射される。

【０３８７】なお、本実施例の構成は、実施例１の構成
と自由に組み合わせて実施することが可能である。ま
た、実施例９の電子機器の表示部として本実施例のＥＬ
表示パネルを用いることは有効である。

【０３８８】（実施例１７）本実施例では、図４３
（Ｂ）に示した回路図とは異なる構造の画素とした場合
の例について図４５（Ａ）〜（Ｃ）に示す。なお、本実
施例において、３８０１はスイッチング用ＴＦＴ３８０
２のソース配線、３８０３はスイッチング用ＴＦＴ３８
０２のゲート配線、３８０４は電流制御用ＴＦＴ、３８
０５はコンデンサ、３８０６、３８０８は電流供給線、
３８０７はＥＬ素子とする。

【０３８９】図４５（Ａ）は、二つの画素間で電流供給
線３８０６を共通とした場合の例である。即ち、二つの
画素が電流供給線３８０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。

【０３９０】また、図４５（Ｂ）は、電流供給線３８０
８をゲート配線３８０３と平行に設けた場合の例であ
る。なお、図４５（Ｂ）では電流供給線３８０８とゲー
ト配線３８０３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線３８０８とゲート配線３８０３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。

【０３９１】また、図４５（Ｃ）は、図４５（Ｂ）の構
造と同様に電流供給線３８０８をゲート配線３８０３と
平行に設け、さらに、二つの画素を電流供給線３８０８
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線３８０８をゲート配線３８０３のいず
れか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。

【０３９２】なお、本実施例の構成は、実施例１、１３
または１４の構成と自由に組み合わせて実施することが
可能である。また、実施例９の電子機器の表示部として
本実施例の画素構造を有するＥＬ表示パネルを用いるこ
とは有効である。

【０３９３】（実施例１８）実施例１５に示した図４３
（Ａ）、４３（Ｂ）では電流制御用ＴＦＴ３５０３のゲ
ートにかかる電圧を保持するためにコンデンサ３５０４
を設ける構造としているが、コンデンサ３５０４を省略
することも可能である。実施例１５の場合、電流制御用
ＴＦＴ３５０３として実施例１〜１２に示すような本願
発明のＮＴＦＴを用いているため、ゲート絶縁膜を介し
てゲート電極に重なるように設けられたＬＤＤ領域を有
している。この重なり合った領域には一般的にゲート容
量と呼ばれる寄生容量が形成されるが、本実施例ではこ
の寄生容量をコンデンサ３５０４の代わりとして積極的
に用いる点に特徴がある。

【０３９４】この寄生容量のキャパシタンスは、上記ゲ
ート電極とＬＤＤ領域とが重なり合った面積によって変
化するため、その重なり合った領域に含まれるＬＤＤ領
域の長さによって決まる。

【０３９５】また、実施例１７に示した図４５（Ａ），
（Ｂ），（Ｃ）の構造においても同様に、コンデンサ３
８０５を省略することは可能である。

【０３９６】なお、本実施例の構成は、実施例１、１３
〜１７の構成と自由に組み合わせて実施することが可能
である。また、実施例９の電子機器の表示部として本実
施例の画素構造を有するＥＬ表示パネルを用いることは
有効である。

【０３９７】

【発明の効果】本発明のＤＡＣにおいては、出力Ｖ_out
はＶ_HとＶ_Lとの差によってその振幅を決定することがで
き、かつＶ_Lを基準電位としてデジタルデータのアドレ
スに対して線形的に変化する。つまり、出力Ｖ_outの電
圧振幅と基準電位とを独立して制御することができる。
このことから、Ｖ_HとＶ_Lとの差が一定であれば、Ｖ_Hお
よびＶ_Lを共に小さくしても同じ出力Ｖ_outが得られるの
で、電源電圧を低く抑えることができる。そのことによ
り、αを小さく、つまり容量Ｃを小さくすることがで
き、容量部のレイアウト面積を縮小することができる。

【図面の簡単な説明】

【図１】 本発明のＤＡＣ（Ｄ／Ａ変換回路）である。

【図２】 本発明のＤＡＣの動作を説明するための等価
回路および本発明のＤＡＣの出力を示すグラフである。

【図３】 本発明のＤＡＣのある実施形態である。

【図４】 本発明のＤＡＣのある実施形態の動作を説明
するための等価回路および本発明のＤＡＣの出力を示す
グラフである。

【図５】 本発明のＤＡＣを用いたアクティブマトリク
ス型液晶表示装置の例である。

【図６】 セレクタ回路の例である。

【図７】 セレクタ回路のタイミングチャートである。

【図８】 本発明のＤＡＣのある実施形態である。

【図９】 レベルシフタ回路およびアナログスイッチ回
路である。

【図１０】 デジタルビデオデータ分割回路である。

【図１１】 デジタルビデオデータ分割回路のタイミン
グチャートである。

【図１２】 本発明のＤＡＣを用いたアクティブマトリ
クス型液晶表示装置の作製方法例である。

【図１３】 本発明のＤＡＣを用いたアクティブマトリ
クス型液晶表示装置の作製方法例である。

【図１４】 本発明のＤＡＣを用いたアクティブマトリ
クス型液晶表示装置の作製方法例である。

【図１５】 本発明のＤＡＣを用いたアクティブマトリ
クス型液晶表示装置の作製方法例である。

【図１６】 本発明のＤＡＣを用いたアクティブマトリ
クス型液晶表示装置の作製方法例である。

【図１７】 本発明のＤＡＣを用いたアクティブマトリ
クス型液晶表示装置の作製方法例である。

【図１８】 本発明のＤＡＣを用いたアクティブマトリ
クス型液晶表示装置の作製方法例である。

【図１９】 本発明のＤＡＣを用いたアクティブマトリ
クス型液晶表示装置の作製方法例である。

【図２０】 本発明のＤＡＣを用いたアクティブマトリ
クス型液晶表示装置の作製方法例である。

【図２１】 本発明のＤＡＣを用いたアクティブマトリ
クス型液晶表示装置を構成するＴＦＴの例である。

【図２２】 本発明のＤＡＣを用いたアクティブマトリ
クス型液晶表示装置を構成するＴＦＴの例である。

【図２３】 本発明のＤＡＣを用いたアクティブマトリ
クス型半導体表示装置を組み込んだプロジェクターの例
である。

【図２４】 本発明のＤＡＣを用いたアクティブマトリ
クス型半導体表示装置を組み込んだ電子機器の例であ
る。

【図２５】 従来のＤＡＣである。

【図２６】 従来のＤＡＣである。

【図２７】 従来のＤＡＣである。

【図２８】 従来のＤＡＣである。

【図２９】 本発明のＤＡＣのある実施形態のデジタル
ビデオデータに対する出力電圧を示したものである。

【図３０】 ＴＦＴ特性のグラフである。

【図３１】 本発明のＤＡＣを有するアクティブマトリ
クス型液晶表示装置の表示例である。

【図３２】 本発明のＤＡＣを有するアクティブマトリ
クス型液晶表示装置の表示例。

【図３３】 無しきい値反強誘電性混合液晶の印加電圧
−透過率特性を示すグラフである。

【図３４】 本発明のＤＡＣを用いたアクティブマトリ
クス型液晶表示装置の作製方法例である。

【図３５】 本発明のＤＡＣを用いたアクティブマトリ
クス型液晶表示装置の作製方法例である。

【図３６】 本発明のＤＡＣを用いたアクティブマトリ
クス型液晶表示装置の作製方法例である。

【図３７】 本発明のＤＡＣを用いたアクティブマトリ
クス型液晶表示装置の作製方法例である。

【図３８】 本発明のＤＡＣを用いたアクティブマトリ
クス型液晶表示装置の作製方法例である。

【図３９】 反強誘電性液晶の電気光学特性を示すグラ
フである。

【図４０】 本発明のＤＡＣを用いたＥＬ表示装置の実
施形態の上面図および断面図である。

【図４１】 本発明のＤＡＣを用いたＥＬ表示装置の実
施形態の上面図および断面図である。

【図４２】 本発明のＤＡＣを用いたＥＬ表示装置の実
施形態の断面図である。

【図４３】 本発明のＤＡＣを用いたＥＬ表示装置の実
施形態の画素部の構成図および回路図である。

【図４４】 本発明のＤＡＣを用いたＥＬ表示装置の実
施形態の断面図である。

【図４５】 本発明のＤＡＣを用いたＥＬ表示装置の実
施形態の回路図である。

【符号の説明】

ＳＷ₀〜ＳＷ_n-1 スイッチ Ｒｅｓ1、Ｒｅｓ2 リセットスイッチ Ｖ_H、Ｖ_L、Ｖ_A、Ｖ_B 電源 Ｖ_out 出力 Ｄ₀〜Ｄ_n-1 デジタルデータ Ｃ 単位容量

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長尾 祥 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内

Claims (10)

【特許請求の範囲】
1. 【請求項１】ｎビットのデジタルデータ（ｎは自然数）
   をアナログ信号に変換するＤ／Ａ変換回路であって、 前記ｎビットのデジタルデータの各ビットは、スイッチ
   を制御し、前記スイッチに接続された容量への電荷の充
   放電を制御し、 オフセット電圧を基準電位としたアナログ信号の出力を
   おこなうことを特徴とするＤ／Ａ変換回路。
2. 【請求項２】ｎビットのデジタルデータ（ｎは自然数）
   をアナログ信号に変換するＤ／Ａ変換回路であって、 前記ｎビットのデジタルデータの各ビットに対応したｎ
   個のスイッチおよびｎ個の容量を有しており、 各ビットに対応した前記ｎ個のスイッチは、前記ｎ個の
   スイッチのそれぞれに接続された前記容量への電荷の充
   放電を制御し、 オフセット電圧を基準電位としたアナログ信号の出力を
   おこなうことを特徴とするＤ／Ａ変換回路。
3. 【請求項３】ｎビットデジタルデータの下位ｍビット
   （ｎおよびｍは自然数、ｍ＜ｎ）のそれぞれのビットが
   制御するスイッチおよび前記ｎビットデジタルデータの
   上位（ｎ−ｍ）ビットのそれぞれのビットが制御するス
   イッチと、 前記下位ｍビットのそれぞれのビットが制御する前記ス
   イッチのそれぞれに接続された容量であって、それぞれ
   単位容量の２^m-1倍である容量と、 前記上位（ｎ−ｍ）ビットのそれぞれのビットが制御す
   るスイッチのそれぞれに接続された容量であって、それ
   ぞれ単位容量の２^n-m-1倍である容量と、 カップリング容量と、 ２つのリセットスイッチと、 を有するｎビットのデジタルデータをアナログ信号に変
   換するＤ／Ａ変換回路であって、 ２つの電源およびオフセット電源が接続されており、 前記スイッチは２つの電源のうちいずれか一を選択し、 前記２つのリセットスイッチは、前記容量への電荷の充
   電を制御し、 前記ｎビットのデジタルビデオデータの上位（ｎ−ｍ）
   ビットの容量の共通接続端から前記オフセット電源の電
   位を基準電位としたアナログ信号が出力されるＤ／Ａ変
   換回路。
4. 【請求項４】ｎビットデジタルデータの下位ｍビット
   （ｎおよびｍは自然数、ｍ＜ｎ）が制御する下位ビット
   回路部であって、各ビットが制御するスイッチ、および
   前記スイッチに接続された容量であって、それぞれ単位
   容量の２^m-1倍である容量を有する下位ビット回路部
   と、 ｎビットデジタルデータの上位（ｎ−ｍ）ビットが制御
   する上位ビット回路部であって、各ビットが制御するス
   イッチ、および前記スイッチに接続された容量であっ
   て、それぞれ単位容量の２^n-m-1倍である容量を有する
   上位ビット回路部と、 前記下位ビット回路部と前記上位ビット回路部とを接続
   する前記単位容量でなるカップリング容量と、 ２つのリセットスイッチと、 を有するＤ／Ａ変換回路であって、 ２つの電源およびオフセット電源が入力されており、 前記２つのリセットスイッチは、前記下位ビット回路部
   のそれぞれの容量および前記上位ビット部のそれぞれの
   容量への電荷の充電を制御し、 前記上位ビット回路部のそれぞれの容量の共通接続端に
   は、前記オフセット電源が入力されており、 前記下位ビット回路部のそれぞれの前記スイッチは、各
   ビット情報により前記２つの電源のうちいずれか一を選
   択し、それぞれの前記スイッチに接続された容量の電荷
   の充放電を制御し、 前記上位ビット回路部のそれぞれの前記スイッチは、各
   ビット情報により前記２つの電源のうちいずれか一を選
   択し、それぞれの前記スイッチに接続された容量の電荷
   の充放電を制御し、 前記上位ビット回路部の前記共通接続端から前記オフセ
   ット電源の電位を基準電位としたアナログ信号が出力さ
   れるＤ／Ａ変換回路。
5. 【請求項５】ｎビットデジタルデータの下位ｍビット
   （ｎおよびｍは自然数、ｍ＜ｎ）が制御する下位ビット
   回路部であって、各ビットが制御するスイッチ、および
   前記スイッチに接続された容量であって、それぞれ単位
   容量Ｃの２^m-1倍である容量を有する下位ビット回路部
   と、 ｎビットデジタルデータの上位（ｎ−ｍ）ビットが制御
   する上位ビット回路部であって、各ビットが制御するス
   イッチ、および前記スイッチに接続された容量であっ
   て、それぞれ前記単位容量Ｃの２^n-m-1倍である容量を
   有する上位ビット回路部と、 前記下位ビット回路部と前記上位ビット回路部とを接続
   する前記単位容量Ｃでなるカップリング容量と、 ２つのリセットスイッチと、 を有するＤ／Ａ変換回路であって、 ２つの電源Ｖ_HおよびＶ_Lならびにオフセット電源Ｖ_Bが
   入力されており、 前記上位ビット回路部のそれぞれの容量の共通接続端に
   は、前記オフセット電源Ｖ_Bが入力されており、 前記共通接続端から出力される出力電圧Ｖ_outは、数式
   （６ａ）、数式（６ｂ）、数式（７）、および数式
   （８）で示されるＤ／Ａ変換回路。
6. 【請求項６】ｎビットのデジタルデータ（ｎは自然数）
   をアナログ信号に変換するＤ／Ａ変換回路を有するアク
   ティブマトリクス型表示装置であって、 前記ｎビットのデジタルデータの各ビットは、スイッチ
   を制御し、前記スイッチに接続された容量への電荷の充
   放電を制御し、 オフセット電圧を基準電位としたアナログ信号の出力を
   おこなうことを特徴とするＤ／Ａ変換回路を有するアク
   ティブマトリクス型表示装置。
7. 【請求項７】ｎビットのデジタルデータ（ｎは自然数）
   をアナログ信号に変換するＤ／Ａ変換回路を有するアク
   ティブマトリクス型表示装置であって、 前記ｎビットのデジタルデータの各ビットに対応したｎ
   個のスイッチおよびｎ個の容量を有しており、 各ビットに対応した前記ｎ個のスイッチは、前記ｎ個の
   スイッチのそれぞれに接続された前記容量への電荷の充
   放電を制御し、 オフセット電圧を基準電位としたアナログ信号の出力を
   おこなうことを特徴とするＤ／Ａ変換回路を有するアク
   ティブマトリクス型表示装置。
8. 【請求項８】ｎビットデジタルデータの下位ｍビット
   （ｎおよびｍは自然数、ｍ＜ｎ）のそれぞれのビットが
   制御するスイッチおよび前記ｎビットデジタルデータの
   上位（ｎ−ｍ）ビットのそれぞれのビットが制御するス
   イッチと、 前記下位ｍビットのそれぞれのビットが制御する前記ス
   イッチのそれぞれに接続された容量であって、それぞれ
   単位容量の２^m-1倍である容量と、 前記上位（ｎ−ｍ）ビットのそれぞれのビットが制御す
   るスイッチのそれぞれに接続された容量であって、それ
   ぞれ単位容量の２^n-m-1倍である容量と、 カップリング容量と、 ２つのリセットスイッチと、 を有するｎビットのデジタルデータをアナログ信号に変
   換するＤ／Ａ変換回路を有するアクティブマトリクス型
   表示装置であって、 ２つの電源およびオフセット電源が接続されており、 前記スイッチは２つの電源のうちいずれか一を選択し、 前記２つのリセットスイッチは、前記容量への電荷の充
   電を制御し、 前記ｎビットのデジタルビデオデータの上位（ｎ−ｍ）
   ビットの容量の共通接続端から前記オフセット電源の電
   位を基準電位としたアナログ信号が出力されるＤ／Ａ変
   換回路を有するアクティブマトリクス型表示装置。
9. 【請求項９】ｎビットデジタルデータの下位ｍビット
   （ｎおよびｍは自然数、ｍ＜ｎ）が制御する下位ビット
   回路部であって、各ビットが制御するスイッチ、および
   前記スイッチに接続された容量であって、それぞれ単位
   容量の２^m-1倍である容量を有する下位ビット回路部
   と、 ｎビットデジタルデータの上位（ｎ−ｍ）ビットが制御
   する上位ビット回路部であって、各ビットが制御するス
   イッチ、および前記スイッチに接続された容量であっ
   て、それぞれ単位容量の２^n-m-1倍である容量を有する
   上位ビット回路部と、 前記下位ビット回路部と前記上位ビット回路部とを接続
   する前記単位容量でなるカップリング容量と、 ２つのリセットスイッチと、 を有するＤ／Ａ変換回路を有するアクティブマトリクス
   型表示装置であって、 ２つの電源およびオフセット電源が入力されており、 前記２つのリセットスイッチは、前記下位ビット回路部
   のそれぞれの容量および前記上位ビット部のそれぞれの
   容量への電荷の充電を制御し、 前記上位ビット回路部のそれぞれの容量の共通接続端に
   は、前記オフセット電源が入力されており、 前記下位ビット回路部のそれぞれの前記スイッチは、各
   ビット情報により前記２つの電源のうちいずれか一を選
   択し、それぞれの前記スイッチに接続された容量の電荷
   の充放電を制御し、 前記上位ビット回路部のそれぞれの前記スイッチは、各
   ビット情報により前記２つの電源のうちいずれか一を選
   択し、それぞれの前記スイッチに接続された容量の電荷
   の充放電を制御し、 前記上位ビット回路部の前記共通接続端から前記オフセ
   ット電源の電位を基準電位としたアナログ信号が出力さ
   れるＤ／Ａ変換回路を有するアクティブマトリクス型表
   示装置。
10. 【請求項１０】ｎビットデジタルデータの下位ｍビット
    （ｎおよびｍは自然数、ｍ＜ｎ）が制御する下位ビット
    回路部であって、各ビットが制御するスイッチ、および
    前記スイッチに接続された容量であって、それぞれ単位
    容量Ｃの２^m-1倍である容量を有する下位ビット回路部
    と、 ｎビットデジタルデータの上位（ｎ−ｍ）ビットが制御
    する上位ビット回路部であって、各ビットが制御するス
    イッチ、および前記スイッチに接続された容量であっ
    て、それぞれ前記単位容量Ｃの２^n-m-1倍である容量を
    有する上位ビット回路部と、 前記下位ビット回路部と前記上位ビット回路部とを接続
    する前記単位容量Ｃでなるカップリング容量と、 ２つのリセットスイッチと、を有するＤ／Ａ変換回路を
    有するアクティブマトリクス型表示装置であって、 ２つの電源Ｖ_HおよびＶ_Lならびにオフセット電源Ｖ_Bが
    入力されており、 前記上位ビット回路部のそれぞれの容量の共通接続端に
    は、前記オフセット電源Ｖ_Bが入力されており、 前記共通接続端から出力される出力電圧Ｖ_outは、数式
    （６ａ）、数式（６ｂ）、数式（７）、および数式
    （８）で示されるＤ／Ａ変換回路を有するアクティブマ
    トリクス型表示装置。