JPH0955667A - マルチプレクサ，及びデマルチプレクサ - Google Patents
マルチプレクサ，及びデマルチプレクサInfo
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- JPH0955667A JPH0955667A JP7204577A JP20457795A JPH0955667A JP H0955667 A JPH0955667 A JP H0955667A JP 7204577 A JP7204577 A JP 7204577A JP 20457795 A JP20457795 A JP 20457795A JP H0955667 A JPH0955667 A JP H0955667A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Time-Division Multiplex Systems (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 プロセスパラメータ変動や温度変動などによ
りその回路を構成する素子等の遅延時間が変動しても、
正常な動作を行うことができるマルチプレクサ，及びデ
マルチプレクサを提供することを目的とする。 【解決手段】 第１段が１／４ＣＬＫをクロック入力と
して、並列データを直列データに変換する２：１マルチ
プレクサブロック１，２からなり、第２段が１／２ＣＬ
Ｋをクロック入力とする２：１マルチプレクサブロック
３からなり、最終出力段が高速クロックＣＬＫをクロッ
ク入力とするリタイミング用Ｄ−フリップフロップ４か
らなるマルチプレクサの、上記Ｄ−フリップフロップ４
のデータ入力側に制御回路３０と接続された可変遅延回
路１０を設けるとともに、そのデータ出力側にこのデー
タ出力をモニタするモニタ手段２０を設ける構成とし
た。
りその回路を構成する素子等の遅延時間が変動しても、
正常な動作を行うことができるマルチプレクサ，及びデ
マルチプレクサを提供することを目的とする。 【解決手段】 第１段が１／４ＣＬＫをクロック入力と
して、並列データを直列データに変換する２：１マルチ
プレクサブロック１，２からなり、第２段が１／２ＣＬ
Ｋをクロック入力とする２：１マルチプレクサブロック
３からなり、最終出力段が高速クロックＣＬＫをクロッ
ク入力とするリタイミング用Ｄ−フリップフロップ４か
らなるマルチプレクサの、上記Ｄ−フリップフロップ４
のデータ入力側に制御回路３０と接続された可変遅延回
路１０を設けるとともに、そのデータ出力側にこのデー
タ出力をモニタするモニタ手段２０を設ける構成とし
た。
Description
【０００１】
【発明の属する技術分野】この発明は並列データ（パラ
レルデータ）を直列データ（シリアルデータ）に変換す
るマルチプレクサ（Multiplexer), 及び直列データを並
列データに変換するデマルチプレクサ（Demultiplexer)
に関し、特に高速動作に用いられるマルチプレクサ，及
びデマルチプレクサに関するものである。
レルデータ）を直列データ（シリアルデータ）に変換す
るマルチプレクサ（Multiplexer), 及び直列データを並
列データに変換するデマルチプレクサ（Demultiplexer)
に関し、特に高速動作に用いられるマルチプレクサ，及
びデマルチプレクサに関するものである。
【０００２】
【従来の技術】図１９は従来のマルチプレクサの回路構
成を示す図であり、図において、３ａはｍ個（ｍは２以
上の自然数）の並列データを一つの直列データに変換す
るｍ：１マルチプレクサブロック（以下，ＭＵＸブロッ
ク又はＭＸと称す）で、その回路は、適用する並列デー
タの数に応じて複数のＤ−フリップフロップを用いて構
成されている。４はリタイミング用Ｄ−フリップフロッ
プ、５ａは入力されるクロックを所定の値に分周する分
周器（Ｄiv.)で、その分周する値は、ｍ：１ＭＵＸブロ
ック３ａの回路構成により決定される。６０は並列デー
タ入力端子、６１は直列データ出力端子、Ｓ1 〜Ｓn
（ｎは２以上の自然数）は出力段、ＣＬＫは高速クロッ
ク、６４は高速クロック入力端子である。
成を示す図であり、図において、３ａはｍ個（ｍは２以
上の自然数）の並列データを一つの直列データに変換す
るｍ：１マルチプレクサブロック（以下，ＭＵＸブロッ
ク又はＭＸと称す）で、その回路は、適用する並列デー
タの数に応じて複数のＤ−フリップフロップを用いて構
成されている。４はリタイミング用Ｄ−フリップフロッ
プ、５ａは入力されるクロックを所定の値に分周する分
周器（Ｄiv.)で、その分周する値は、ｍ：１ＭＵＸブロ
ック３ａの回路構成により決定される。６０は並列デー
タ入力端子、６１は直列データ出力端子、Ｓ1 〜Ｓn
（ｎは２以上の自然数）は出力段、ＣＬＫは高速クロッ
ク、６４は高速クロック入力端子である。
【０００３】従来のマルチプレクサは、図１９に示すよ
うに、ｎ段からなる出力段Ｓ1 〜Ｓn により構成されて
おり、最終出力段であるＳn 段は、高速クロック入力Ｃ
ＬＫと、その前段から入力される１本の直列データとを
同期させて出力するリタイミング用Ｄ−フリップフロッ
プ４を有しており、第ｊ段Ｓj （ｊ＝１，…，ｎ−１：
ｊは自然数）は、ｊ＝１の場合は並列データ入力端子６
０から、またｊ＝１以外の場合はそれぞれその前段Ｓj-
1 から入力されるｍ本の並列データを、上記クロック入
力ＣＬＫを（ｎ−ｊ）個の分周器５ａを用いて分周して
得られた分周クロック入力を用いて１本の直列データに
変換するｍn-j-1 個のマルチプレクサブロック３ａを有
しており、上記Ｓj 段のｍn-j-1 個の各ｍ：１ＭＵＸブ
ロック３ａは、この各ＭＵＸブロック３ａからそれぞれ
出力される直列データが、次段のｍ：１ＭＵＸブロック
３ａに入力される並列データのうちの１つ、あるいはＳ
n段のＤ−フリップフロップ４に入力される直列データ
となるよう、次段と接続されている。
うに、ｎ段からなる出力段Ｓ1 〜Ｓn により構成されて
おり、最終出力段であるＳn 段は、高速クロック入力Ｃ
ＬＫと、その前段から入力される１本の直列データとを
同期させて出力するリタイミング用Ｄ−フリップフロッ
プ４を有しており、第ｊ段Ｓj （ｊ＝１，…，ｎ−１：
ｊは自然数）は、ｊ＝１の場合は並列データ入力端子６
０から、またｊ＝１以外の場合はそれぞれその前段Ｓj-
1 から入力されるｍ本の並列データを、上記クロック入
力ＣＬＫを（ｎ−ｊ）個の分周器５ａを用いて分周して
得られた分周クロック入力を用いて１本の直列データに
変換するｍn-j-1 個のマルチプレクサブロック３ａを有
しており、上記Ｓj 段のｍn-j-1 個の各ｍ：１ＭＵＸブ
ロック３ａは、この各ＭＵＸブロック３ａからそれぞれ
出力される直列データが、次段のｍ：１ＭＵＸブロック
３ａに入力される並列データのうちの１つ、あるいはＳ
n段のＤ−フリップフロップ４に入力される直列データ
となるよう、次段と接続されている。
【０００４】そして、上記従来のｎ段の出力段からなる
マルチプレクサにおいては、入力端子６０から入力され
た複数の並列データが、各出力段を構成するｍ：１ＭＵ
Ｘブロック３ａにより順次直列データに変換され、最終
出力段の前段であるＳn-1 段の時点で１本の直列データ
にされ、この直列データが最終出力段であるＳn 段にお
いて、ＣＬＫと同期されて直列データ出力として出力端
子６１から出力される。
マルチプレクサにおいては、入力端子６０から入力され
た複数の並列データが、各出力段を構成するｍ：１ＭＵ
Ｘブロック３ａにより順次直列データに変換され、最終
出力段の前段であるＳn-1 段の時点で１本の直列データ
にされ、この直列データが最終出力段であるＳn 段にお
いて、ＣＬＫと同期されて直列データ出力として出力端
子６１から出力される。
【０００５】図１２は従来のマルチプレクサの動作原理
を説明するために描いたブロック図であり、図におい
て、図１９と同一符号は同一又は相当する部分を示して
おり、２００はマルチプレクサ、１，２及び３は、上記
ｍ：１ＭＵＸブロック３ａに対応する２：１ＭＵＸブロ
ック、５及び５ｂは、上記分周器５ａに対応する１／２
分周器（１／２Ｄiv.)、ＳＩＧ1 は２：１ＭＵＸブロッ
ク３から出力される直列データである。
を説明するために描いたブロック図であり、図におい
て、図１９と同一符号は同一又は相当する部分を示して
おり、２００はマルチプレクサ、１，２及び３は、上記
ｍ：１ＭＵＸブロック３ａに対応する２：１ＭＵＸブロ
ック、５及び５ｂは、上記分周器５ａに対応する１／２
分周器（１／２Ｄiv.)、ＳＩＧ1 は２：１ＭＵＸブロッ
ク３から出力される直列データである。
【０００６】なお、ここでは特に、従来のマルチプレク
サのうちの、４ビットの並列データを直列データに変換
する４：１マルチプレクサについて示しているが、入力
する並列データのビット数が変わっても動作原理は同様
である。
サのうちの、４ビットの並列データを直列データに変換
する４：１マルチプレクサについて示しているが、入力
する並列データのビット数が変わっても動作原理は同様
である。
【０００７】また、図１３は図１２中における２：１Ｍ
ＵＸブロック１〜３の回路構成を示すブロック図であ
り、図において、７はＤ−フリップフロップ、８は位相
シフタ（ＰＳ）付Ｄ−フリップフロップ、９はＤ−フリ
ップフロップ７とＤ−フリップフロップ８との出力をク
ロック入力によりセレクトして出力するセレクタ（ＳＥ
Ｌ）である。
ＵＸブロック１〜３の回路構成を示すブロック図であ
り、図において、７はＤ−フリップフロップ、８は位相
シフタ（ＰＳ）付Ｄ−フリップフロップ、９はＤ−フリ
ップフロップ７とＤ−フリップフロップ８との出力をク
ロック入力によりセレクトして出力するセレクタ（ＳＥ
Ｌ）である。
【０００８】次に、従来のＭＵＸブロックの動作につい
て説明する。まず、２：１ＭＵＸブロック１〜３は、そ
れぞれ、図１３に示すように、入力をラッチし、そのデ
ータを２：１ＭＵＸブロック１〜３に入力されるクロッ
クに同期して出力するＤ−フリップフロップ７と、入力
をラッチし、そのデータを２：１ＭＵＸブロック１〜３
に入力されるクロックの半周期分だけ位相を遅らせて出
力する位相シフタ付Ｄ−フリップフロップ８と、クロッ
ク入力に同期してこれらのフリップフロップ７，８の出
力のいずれか一方を選択して出力する２入力セレクタ９
とで構成される。
て説明する。まず、２：１ＭＵＸブロック１〜３は、そ
れぞれ、図１３に示すように、入力をラッチし、そのデ
ータを２：１ＭＵＸブロック１〜３に入力されるクロッ
クに同期して出力するＤ−フリップフロップ７と、入力
をラッチし、そのデータを２：１ＭＵＸブロック１〜３
に入力されるクロックの半周期分だけ位相を遅らせて出
力する位相シフタ付Ｄ−フリップフロップ８と、クロッ
ク入力に同期してこれらのフリップフロップ７，８の出
力のいずれか一方を選択して出力する２入力セレクタ９
とで構成される。
【０００９】いまここで、Ｄ−フリップフロップ７，位
相シフタ付Ｄ−フリップフロップ８に入力される並列デ
ータをそれぞれＡ，Ｂとすると、位相シフタ付Ｄ−フリ
ップフロップ８に入力される並列データＢはＤ−フリッ
プフロップ７に入力される並列データＡから半周期分だ
け位相が遅れてセレクタ９に入力される。そして、この
セレクタ９で、入力されるクロックの半周期ごとに並列
データＡもしくは並列データＢが交互にセレクトされ
る。このようにして、２：１ＭＵＸブロックでは２ビッ
トの並列データが直列データに変換される。なお、上記
ｍ：１ＭＵＸブロックにおいても、回路を構成するＤ−
フリップフロップの数が変化したり、セレクタの動作タ
イミングが変化するだけで、基本的な動作は同様であ
る。
相シフタ付Ｄ−フリップフロップ８に入力される並列デ
ータをそれぞれＡ，Ｂとすると、位相シフタ付Ｄ−フリ
ップフロップ８に入力される並列データＢはＤ−フリッ
プフロップ７に入力される並列データＡから半周期分だ
け位相が遅れてセレクタ９に入力される。そして、この
セレクタ９で、入力されるクロックの半周期ごとに並列
データＡもしくは並列データＢが交互にセレクトされ
る。このようにして、２：１ＭＵＸブロックでは２ビッ
トの並列データが直列データに変換される。なお、上記
ｍ：１ＭＵＸブロックにおいても、回路を構成するＤ−
フリップフロップの数が変化したり、セレクタの動作タ
イミングが変化するだけで、基本的な動作は同様であ
る。
【００１０】即ち、Ｄ−フリップフロップの個数がｍ個
となり、そのうちの１つのみが位相シフタ（ＰＳ）を持
たないものとなり、他の（ｍ−１）個のＤ−フリップフ
ロップはそれぞれ入力されるクロックの位相を１／ｍ，
２／ｍ，…，（ｍ−１）／ｍ周期分だけ位相を遅らせて
出力させるものとなる。
となり、そのうちの１つのみが位相シフタ（ＰＳ）を持
たないものとなり、他の（ｍ−１）個のＤ−フリップフ
ロップはそれぞれ入力されるクロックの位相を１／ｍ，
２／ｍ，…，（ｍ−１）／ｍ周期分だけ位相を遅らせて
出力させるものとなる。
【００１１】次に、従来のマルチプレクサの動作につい
て説明する。従来のマルチプレクサ２００は、図１２に
示すように、２：１ＭＵＸブロック１〜３と、Ｄ−フリ
ップフロップ４と、クロック周波数を２分の１にする分
周器５，５ｂとにより構成されており、まず、高速クロ
ックＣＬＫから１／２分周器５，５ｂで該高速クロック
ＣＬＫの２分の１の周波数を持ったクロック１／２ＣＬ
Ｋと、該高速クロックＣＬＫの４分の１の周波数を持っ
たクロック１／４ＣＬＫとを生成する。そして、第１段
の２：１ＭＵＸブロック１，２で、クロック１／４ＣＬ
Ｋを用いて４ビット並列データ（３，２，１，０）が２
ビット並列データ（ＯＤＤ，ＥＶＥＮ）に変換される。
そして、２段目の２：１ＭＵＸブロック３で、クロック
１／２ＣＬＫを用いて２ビット並列データ（ＯＤＤ，Ｅ
ＶＥＮ）が直列データＳＩＧ1 に変換される。最後に、
リタイミング用のＤ−フリップフロップ４によって該マ
ルチプレクサ２００の集積回路（図示せず）の外部から
直接入力される高速クロックＣＬＫと直列データＳＩＧ
1 とを同期させて、得られた直列データ出力を出力す
る。
て説明する。従来のマルチプレクサ２００は、図１２に
示すように、２：１ＭＵＸブロック１〜３と、Ｄ−フリ
ップフロップ４と、クロック周波数を２分の１にする分
周器５，５ｂとにより構成されており、まず、高速クロ
ックＣＬＫから１／２分周器５，５ｂで該高速クロック
ＣＬＫの２分の１の周波数を持ったクロック１／２ＣＬ
Ｋと、該高速クロックＣＬＫの４分の１の周波数を持っ
たクロック１／４ＣＬＫとを生成する。そして、第１段
の２：１ＭＵＸブロック１，２で、クロック１／４ＣＬ
Ｋを用いて４ビット並列データ（３，２，１，０）が２
ビット並列データ（ＯＤＤ，ＥＶＥＮ）に変換される。
そして、２段目の２：１ＭＵＸブロック３で、クロック
１／２ＣＬＫを用いて２ビット並列データ（ＯＤＤ，Ｅ
ＶＥＮ）が直列データＳＩＧ1 に変換される。最後に、
リタイミング用のＤ−フリップフロップ４によって該マ
ルチプレクサ２００の集積回路（図示せず）の外部から
直接入力される高速クロックＣＬＫと直列データＳＩＧ
1 とを同期させて、得られた直列データ出力を出力す
る。
【００１２】このように構成された従来のマルチプレク
サのタイミングチャートを図１４に示す。図１４(a) 〜
(d) はマルチプレクサ２００に入力される並列データ
（３，２，１，０）のタイミング、図１４(e),(h),及び
(j) はクロック１／４ＣＬＫ，１／２ＣＬＫ，及びＣＬ
Ｋのタイミング、図１４(f),(g) は並列データ（ＯＤ
Ｄ，ＥＶＥＮ）のタイミング、図１４(i) は直列データ
ＳＩＧ1 のタイミング、図１４(k) はマルチプレクサ２
００から出力される直列データ出力のタイミングをそれ
ぞれ示している。図１４において、ΔＴａは分周器５内
の遅延時間、ΔＴｂは分周器５ｂ内の遅延時間、ΔＴｃ
は第１段の２：１ＭＵＸブロック１，２内の遅延時間、
ΔＴｄは２段目の２：１ＭＵＸブロック３内の遅延時
間、ΔＴｅはＤ−フリップフロップ４内の遅延時間を示
している。
サのタイミングチャートを図１４に示す。図１４(a) 〜
(d) はマルチプレクサ２００に入力される並列データ
（３，２，１，０）のタイミング、図１４(e),(h),及び
(j) はクロック１／４ＣＬＫ，１／２ＣＬＫ，及びＣＬ
Ｋのタイミング、図１４(f),(g) は並列データ（ＯＤ
Ｄ，ＥＶＥＮ）のタイミング、図１４(i) は直列データ
ＳＩＧ1 のタイミング、図１４(k) はマルチプレクサ２
００から出力される直列データ出力のタイミングをそれ
ぞれ示している。図１４において、ΔＴａは分周器５内
の遅延時間、ΔＴｂは分周器５ｂ内の遅延時間、ΔＴｃ
は第１段の２：１ＭＵＸブロック１，２内の遅延時間、
ΔＴｄは２段目の２：１ＭＵＸブロック３内の遅延時
間、ΔＴｅはＤ−フリップフロップ４内の遅延時間を示
している。
【００１３】ここで、最終出力段に配置されたＤ−フリ
ップフロップ４のタイミングについて考える。図１８は
Ｄ−フリップフロップ４におけるクロック入力とデータ
入力との関係を示す図であり、図１８(a) はクロックＣ
ＬＫ入力，図１８(b),(c) はデータＳＩＧ1 入力であ
る。図において、ＴｓｕはＤ−フリップフロップ４のセ
ットアップタイム、ＴｈはＤ−フリップフロップ４のホ
ールドタイム、１９はデータＳＩＧ1 の変化点を示して
いる。Ｄ−フリップフロップ４を安定して動作させるた
めには、Ｄ−フリップフロップ４のセットアップタイム
ＴｓｕとホールドタイムＴｈの間はデータは変化しては
ならず、クロックＣＬＫの立ち上がり時のセットアップ
タイムＴｓｕ及びホールドタイムＴｈの間は、データＳ
ＩＧ1 は変化してはならず、安定していなければならな
い。例えば、図１８(b) に示すように、セットアップタ
イムＴｓｕとホールドタイムＴｈの間にデータの変化点
１９が入らない場合には、Ｄ−フリップフロップ４はデ
ータＡ１を選択して出力するが、図１８(c) に示すよう
に、セットアップタイムＴｓｕとホールドタイムＴｈと
の間でデータＳＩＧ1 が変化すると、Ｄ−フリップフロ
ップ４においてそのデータの変化点１９の前後のいずれ
のデータを選択するかが一定しなくなり、動作が不安定
となって、その結果、Ｄ−フリップフロップ４から出力
されるデータのタイミングがずれてしまう。このＤ−フ
リップフロップ４に入力されるクロックＣＬＫと、この
クロックＣＬＫを１／２分周して得られるクロック１／
２ＣＬＫを用いて得られるデータＳＩＧ1 との間のタイ
ミングは、図１４に示すように、遅延時間ΔＴａとΔＴ
ｄとの和から決定される。しかしながら、遅延時間ΔＴ
ａとΔＴｄは、必ずしも回路の設計値通りにはならず、
このマルチプレクサの回路を構成する素子等のプロセス
パラメータ変動や温度変動によって大きく変動し、Ｄ−
フリップフロップ４を制御するクロックＣＬＫと、該ク
ロックＣＬＫを１／２分周して得られるクロック１／２
ＣＬＫを用いて得られるデータＳＩＧ1 との間のタイミ
ングが大きくずれることがある。また、特に動作速度が
高速になると、データＳＩＧ1 のデータが変化していな
い期間が短くなってＤ−フリップフロップ４のセットア
ップタイムＴｓｕとホールドタイムＴｈに対してタイミ
ングマージンが小さくなり、Ｄ−フリップフロップ４を
正しく動作させることが困難になってしまう。
ップフロップ４のタイミングについて考える。図１８は
Ｄ−フリップフロップ４におけるクロック入力とデータ
入力との関係を示す図であり、図１８(a) はクロックＣ
ＬＫ入力，図１８(b),(c) はデータＳＩＧ1 入力であ
る。図において、ＴｓｕはＤ−フリップフロップ４のセ
ットアップタイム、ＴｈはＤ−フリップフロップ４のホ
ールドタイム、１９はデータＳＩＧ1 の変化点を示して
いる。Ｄ−フリップフロップ４を安定して動作させるた
めには、Ｄ−フリップフロップ４のセットアップタイム
ＴｓｕとホールドタイムＴｈの間はデータは変化しては
ならず、クロックＣＬＫの立ち上がり時のセットアップ
タイムＴｓｕ及びホールドタイムＴｈの間は、データＳ
ＩＧ1 は変化してはならず、安定していなければならな
い。例えば、図１８(b) に示すように、セットアップタ
イムＴｓｕとホールドタイムＴｈの間にデータの変化点
１９が入らない場合には、Ｄ−フリップフロップ４はデ
ータＡ１を選択して出力するが、図１８(c) に示すよう
に、セットアップタイムＴｓｕとホールドタイムＴｈと
の間でデータＳＩＧ1 が変化すると、Ｄ−フリップフロ
ップ４においてそのデータの変化点１９の前後のいずれ
のデータを選択するかが一定しなくなり、動作が不安定
となって、その結果、Ｄ−フリップフロップ４から出力
されるデータのタイミングがずれてしまう。このＤ−フ
リップフロップ４に入力されるクロックＣＬＫと、この
クロックＣＬＫを１／２分周して得られるクロック１／
２ＣＬＫを用いて得られるデータＳＩＧ1 との間のタイ
ミングは、図１４に示すように、遅延時間ΔＴａとΔＴ
ｄとの和から決定される。しかしながら、遅延時間ΔＴ
ａとΔＴｄは、必ずしも回路の設計値通りにはならず、
このマルチプレクサの回路を構成する素子等のプロセス
パラメータ変動や温度変動によって大きく変動し、Ｄ−
フリップフロップ４を制御するクロックＣＬＫと、該ク
ロックＣＬＫを１／２分周して得られるクロック１／２
ＣＬＫを用いて得られるデータＳＩＧ1 との間のタイミ
ングが大きくずれることがある。また、特に動作速度が
高速になると、データＳＩＧ1 のデータが変化していな
い期間が短くなってＤ−フリップフロップ４のセットア
ップタイムＴｓｕとホールドタイムＴｈに対してタイミ
ングマージンが小さくなり、Ｄ−フリップフロップ４を
正しく動作させることが困難になってしまう。
【００１４】また、図２０は従来のデマルチプレクサの
回路構成を示す図であり、図において、１３ａは１つの
直列データをｍ個（ｍは２以上の自然数）の並列データ
に変換する１：ｍデマルチプレクサブロック（以下，Ｄ
ＥＭＵＸブロック又はＤＸと称す）で、その回路は、適
用する並列データの数に応じて複数のＤ−フリップフロ
ップを用いて構成されている。１４はリタイミング用Ｄ
−フリップフロップ（Ｄ−ＦＦ）、１５ａは入力される
クロックを所定の値に分周する分周器（Ｄiv.)で、その
分周する値は、１：ｍＤＥＭＵＸブロック１３ａの回路
構成により決定される。６２は直列データ入力端子、６
３は並列データ出力端子、Ｓ1 〜Ｓｎ（ｎは２以上の自
然数）は出力段、ＣＬＫは高速クロック、６５は高速ク
ロック入力端子である。
回路構成を示す図であり、図において、１３ａは１つの
直列データをｍ個（ｍは２以上の自然数）の並列データ
に変換する１：ｍデマルチプレクサブロック（以下，Ｄ
ＥＭＵＸブロック又はＤＸと称す）で、その回路は、適
用する並列データの数に応じて複数のＤ−フリップフロ
ップを用いて構成されている。１４はリタイミング用Ｄ
−フリップフロップ（Ｄ−ＦＦ）、１５ａは入力される
クロックを所定の値に分周する分周器（Ｄiv.)で、その
分周する値は、１：ｍＤＥＭＵＸブロック１３ａの回路
構成により決定される。６２は直列データ入力端子、６
３は並列データ出力端子、Ｓ1 〜Ｓｎ（ｎは２以上の自
然数）は出力段、ＣＬＫは高速クロック、６５は高速ク
ロック入力端子である。
【００１５】従来のデマルチプレクサは、図２０に示す
ように、ｎ段からなる出力段Ｓ1 〜Ｓn により構成され
ており、第１段Ｓ1 は、入力端子６２から入力される一
本の直列データと高速クロック入力ＣＬＫとを同期させ
て出力するリタイミング用Ｄ−フリップフロップ１４を
有しており、第ｉ段Ｓi （ｉ＝２，…，ｎ：ｉは自然
数，ｎは２以上の自然数）は、その前段Ｓi-1 から入力
される１本の直列データを上記クロック入力ＣＬＫを
（ｉ−１）個の分周器１５ａを用いて分周して得られた
分周クロック入力を用いてｍ本（ｍは２以上の自然数）
の並列データに変換するｍi-2 個の１：ｍＤＥＭＵＸブ
ロック１３ａを有しており、上記Ｓi 段のｍi-2 個の各
１：ｍＤＥＭＵＸブロック１３ａは、その前段となるＤ
−フリップフロップ１４から出力される直列データ、あ
るいは１：ｍＤＥＭＵＸブロック１３ａから出力される
並列データのうちの１本が、これに１本の直列データと
して入力されるよう、その前段と接続されている。
ように、ｎ段からなる出力段Ｓ1 〜Ｓn により構成され
ており、第１段Ｓ1 は、入力端子６２から入力される一
本の直列データと高速クロック入力ＣＬＫとを同期させ
て出力するリタイミング用Ｄ−フリップフロップ１４を
有しており、第ｉ段Ｓi （ｉ＝２，…，ｎ：ｉは自然
数，ｎは２以上の自然数）は、その前段Ｓi-1 から入力
される１本の直列データを上記クロック入力ＣＬＫを
（ｉ−１）個の分周器１５ａを用いて分周して得られた
分周クロック入力を用いてｍ本（ｍは２以上の自然数）
の並列データに変換するｍi-2 個の１：ｍＤＥＭＵＸブ
ロック１３ａを有しており、上記Ｓi 段のｍi-2 個の各
１：ｍＤＥＭＵＸブロック１３ａは、その前段となるＤ
−フリップフロップ１４から出力される直列データ、あ
るいは１：ｍＤＥＭＵＸブロック１３ａから出力される
並列データのうちの１本が、これに１本の直列データと
して入力されるよう、その前段と接続されている。
【００１６】上記従来のｎ段の出力段からなるデマルチ
プレクサにおいては、入力端子６２から入力された１本
の直列データ入力が、Ｓ1 段でクロックＣＬＫと同期さ
れて次段に出力されるとともに、Ｓ2 段以降において
は、各出力段を構成する１：ｍＤＥＭＵＸブロック１３
ａにより順次並列データに変換されて最終出力段である
Ｓn 段から並列データ出力として出力端子６３から出力
される。
プレクサにおいては、入力端子６２から入力された１本
の直列データ入力が、Ｓ1 段でクロックＣＬＫと同期さ
れて次段に出力されるとともに、Ｓ2 段以降において
は、各出力段を構成する１：ｍＤＥＭＵＸブロック１３
ａにより順次並列データに変換されて最終出力段である
Ｓn 段から並列データ出力として出力端子６３から出力
される。
【００１７】図１５は従来のデマルチプレクサの動作原
理を説明するために描いたブロック図であり、図におい
て、図２０と同一符号は同一又は相当する部分を示して
おり、４００はデマルチプレクサ、１１，１２及び１３
は、上記１：ｍＤＥＭＵＸブロック１３ａに対応する
１：２ＤＥＭＵＸブロック、１５及び１５ｂは、上記分
周器１５ａに対応する１／２分周器（１／２Ｄiv.)、Ｓ
ＩＧ1 は直列データを示している。なお、ここでは、従
来のデマルチプレクサのうちの、特に、直列データを４
ビットの並列データに変換する１：４デマルチプレクサ
について示しているが、出力する並列データのビット数
が変わっても動作原理は同様である。
理を説明するために描いたブロック図であり、図におい
て、図２０と同一符号は同一又は相当する部分を示して
おり、４００はデマルチプレクサ、１１，１２及び１３
は、上記１：ｍＤＥＭＵＸブロック１３ａに対応する
１：２ＤＥＭＵＸブロック、１５及び１５ｂは、上記分
周器１５ａに対応する１／２分周器（１／２Ｄiv.)、Ｓ
ＩＧ1 は直列データを示している。なお、ここでは、従
来のデマルチプレクサのうちの、特に、直列データを４
ビットの並列データに変換する１：４デマルチプレクサ
について示しているが、出力する並列データのビット数
が変わっても動作原理は同様である。
【００１８】また、図１６は図１５中における１：２Ｄ
ＥＭＵＸブロック１１〜１３の回路構成を示すブロック
図であり、図において、図１３と同一符号は同一または
相当する部分を示している。
ＥＭＵＸブロック１１〜１３の回路構成を示すブロック
図であり、図において、図１３と同一符号は同一または
相当する部分を示している。
【００１９】次に従来のＤＥＭＵＸブロックの動作につ
いて説明する。まず、１：２ＤＥＭＵＸブロック１１〜
１３は、それぞれ、図１６に示すように、直列データが
入力されるＤ−フリップフロップ７と、この直列データ
を該Ｄ−フリップフロップ７に対してクロックの半周期
分だけ位相を遅らせて入力させる位相シフタ付Ｄ−フリ
ップフロップ８とで構成される。この１：２ＤＥＭＵＸ
ブロック１１〜１３に入力されるクロックＣＬＫの周期
は直列データの周期の２倍のものを用いている。直列デ
ータはＤ−フリップフロップ７とＤ−フリップフロップ
８に入力されるが、Ｄ−フリップフロップ８には位相シ
フタが設けられているため、Ｄ−フリップフロップ７よ
りデータ１周期分だけ遅れて入力される。それぞれのＤ
−フリップフロップ７，８は、入力される直列データを
データ１つおきに同期させて出力する。そのため、入力
した直列データはＤ−フリップフロップ７，位相シフタ
付Ｄ−フリップフロップ８から交互に出力される。この
ようにして、１：２ＤＥＭＵＸブロック１１〜１３で直
列データが２ビットの並列データに変換される。なお、
上記１：ｍＤＥＭＵＸブロックにおいても、回路を構成
するＤ−フリップフロップの数や動作タイミングが変化
するだけで、基本的な動作は同様である。
いて説明する。まず、１：２ＤＥＭＵＸブロック１１〜
１３は、それぞれ、図１６に示すように、直列データが
入力されるＤ−フリップフロップ７と、この直列データ
を該Ｄ−フリップフロップ７に対してクロックの半周期
分だけ位相を遅らせて入力させる位相シフタ付Ｄ−フリ
ップフロップ８とで構成される。この１：２ＤＥＭＵＸ
ブロック１１〜１３に入力されるクロックＣＬＫの周期
は直列データの周期の２倍のものを用いている。直列デ
ータはＤ−フリップフロップ７とＤ−フリップフロップ
８に入力されるが、Ｄ−フリップフロップ８には位相シ
フタが設けられているため、Ｄ−フリップフロップ７よ
りデータ１周期分だけ遅れて入力される。それぞれのＤ
−フリップフロップ７，８は、入力される直列データを
データ１つおきに同期させて出力する。そのため、入力
した直列データはＤ−フリップフロップ７，位相シフタ
付Ｄ−フリップフロップ８から交互に出力される。この
ようにして、１：２ＤＥＭＵＸブロック１１〜１３で直
列データが２ビットの並列データに変換される。なお、
上記１：ｍＤＥＭＵＸブロックにおいても、回路を構成
するＤ−フリップフロップの数や動作タイミングが変化
するだけで、基本的な動作は同様である。
【００２０】即ち、Ｄ−フリップフロップの個数がｍ個
となり、そのうちの１つのみが位相シフタ（ＰＳ）を持
たないものとなり、他の（ｍ−１）個のＤ−フリップフ
ロップはそれぞれ入力されるクロックの位相を１／ｍ，
２／ｍ，…，（ｍ−１）／ｍ周期分だけ位相を遅らせて
入力させるものとなる。
となり、そのうちの１つのみが位相シフタ（ＰＳ）を持
たないものとなり、他の（ｍ−１）個のＤ−フリップフ
ロップはそれぞれ入力されるクロックの位相を１／ｍ，
２／ｍ，…，（ｍ−１）／ｍ周期分だけ位相を遅らせて
入力させるものとなる。
【００２１】次に、従来のデマルチプレクサの動作につ
いて説明する。従来のデマルチプレクサ４００は、Ｄ−
フリップフロップ１４と１：２ＤＥＭＵＸブロック１１
〜１３とクロック周波数を２分の１にする分周器１５，
１５ｂで構成されており、分周器１５，１５ｂは高速ク
ロックＣＬＫから該クロックＣＬＫの２分の１の周波数
を持ったクロック１／２ＣＬＫと該クロックＣＬＫの４
分の１の周波数を持ったクロック１／４ＣＬＫとを生成
する。Ｄ−フリップフロップ１４は、デマルチプレクサ
４００に入力された直列データ入力から高速クロックＣ
ＬＫに同期された直列データＳＩＧ1 を出力する。そし
て、次段の１：２ＤＥＭＵＸブロック１３で、直列デー
タＳＩＧ1 は２ビット並列データ（ＯＤＤ，ＥＶＥＮ）
に変換される。最後に、最終出力段の１：２ＤＥＭＵＸ
ブロック１１，１２で、２ビット並列データ（ＯＤＤ，
ＥＶＥＮ）は４ビット並列データ（３，２，１，０）に
変換されて出力される。
いて説明する。従来のデマルチプレクサ４００は、Ｄ−
フリップフロップ１４と１：２ＤＥＭＵＸブロック１１
〜１３とクロック周波数を２分の１にする分周器１５，
１５ｂで構成されており、分周器１５，１５ｂは高速ク
ロックＣＬＫから該クロックＣＬＫの２分の１の周波数
を持ったクロック１／２ＣＬＫと該クロックＣＬＫの４
分の１の周波数を持ったクロック１／４ＣＬＫとを生成
する。Ｄ−フリップフロップ１４は、デマルチプレクサ
４００に入力された直列データ入力から高速クロックＣ
ＬＫに同期された直列データＳＩＧ1 を出力する。そし
て、次段の１：２ＤＥＭＵＸブロック１３で、直列デー
タＳＩＧ1 は２ビット並列データ（ＯＤＤ，ＥＶＥＮ）
に変換される。最後に、最終出力段の１：２ＤＥＭＵＸ
ブロック１１，１２で、２ビット並列データ（ＯＤＤ，
ＥＶＥＮ）は４ビット並列データ（３，２，１，０）に
変換されて出力される。
【００２２】このように構成された従来のデマルチプレ
クサ４００のタイミングチャートを図１７に示す。図１
７(h) 〜(k) はデマルチプレクサ４００に入力される並
列データ（３，２，１，０）のタイミング、図１７(b),
(d),及び(g) はクロックＣＬＫ，１／２ＣＬＫ，及び１
／４ＣＬＫのタイミング、図１７(e),(f) は並列データ
（ＯＤＤ，ＥＶＥＮ）のタイミング、図１７(c) は直列
データＳＩＧ1 のタイミング、図１７(a) はデマルチプ
レクサ４００に入力される直列データ入力のタイミング
をそれぞれ示している。また、図１７において、ΔＴａ
は分周器１５内の遅延時間、ΔＴｂは分周器１５ｂ内の
遅延時間、ΔＴｃは第１段のＤ−フリップフロップ１４
内の遅延時間、ΔＴｄは２段目の１：２ＤＥＭＵＸブロ
ック１３内の遅延時間、ΔＴｅは最終出力段である１：
２ＤＥＭＵＸブロック１１，１２内の遅延時間を示して
いる。
クサ４００のタイミングチャートを図１７に示す。図１
７(h) 〜(k) はデマルチプレクサ４００に入力される並
列データ（３，２，１，０）のタイミング、図１７(b),
(d),及び(g) はクロックＣＬＫ，１／２ＣＬＫ，及び１
／４ＣＬＫのタイミング、図１７(e),(f) は並列データ
（ＯＤＤ，ＥＶＥＮ）のタイミング、図１７(c) は直列
データＳＩＧ1 のタイミング、図１７(a) はデマルチプ
レクサ４００に入力される直列データ入力のタイミング
をそれぞれ示している。また、図１７において、ΔＴａ
は分周器１５内の遅延時間、ΔＴｂは分周器１５ｂ内の
遅延時間、ΔＴｃは第１段のＤ−フリップフロップ１４
内の遅延時間、ΔＴｄは２段目の１：２ＤＥＭＵＸブロ
ック１３内の遅延時間、ΔＴｅは最終出力段である１：
２ＤＥＭＵＸブロック１１，１２内の遅延時間を示して
いる。
【００２３】ここで、１：２ＤＥＭＵＸブロック１３の
タイミングについて考える。１：２ＤＥＭＵＸブロック
１３内のＤ−フリップフロップ７，８のセットアップタ
イムをＴｓｕ、ホールドタイムをＴｈとすると、１：２
ＤＥＭＵＸブロック１３を正常に動作させるため、１／
２ＣＬＫの立ち上がり時のセットアップタイムＴｓｕと
ホールドタイムＴｈとの間では、データＳＩＧ1 は変化
してはならず、安定していなければならない。もし、セ
ットアップタイムＴｓｕとホールドタイムＴｈとの間で
データＳＩＧ1 が変化すると、１：２ＤＥＭＵＸブロッ
ク１３を構成するＤ−フリップフロップ７，８において
そのデータＳＩＧ1 の変化点の前後のデータのいずれを
選択するかが一定しなくなり、動作が不安定となって、
その結果、Ｄ−フリップフロップ７，８から出力される
データのタイミングがずれてしまう。この１：２ＤＥＭ
ＵＸブロック１３に入力するクロック１／２ＣＬＫとデ
ータＳＩＧ1 とのタイミングは遅延時間ΔＴａとΔＴｃ
の差から決定される。しかしながら、遅延時間ΔＴａと
ΔＴｃは必ずしも回路の設計値通りにはならず、回路を
構成する素子等のプロセスパラメータ変動や温度変動に
よって大きく変動し、クロック１／２ＣＬＫと、クロッ
クＣＬＫにより同期されたデータＳＩＧ1 とのタイミン
グが大きくずれることがある。また、動作速度が高速に
なると、データＳＩＧ1 のデータが変化していない期間
が短くなってＤ−フリップフロップ７，８のセットアッ
プタイムＴｓｕとホールドタイムＴｈに対するタイミン
グマージンが小さくなり、１：２ＤＥＭＵＸブロック１
３を正常に動作させることが困難となってしまう。
タイミングについて考える。１：２ＤＥＭＵＸブロック
１３内のＤ−フリップフロップ７，８のセットアップタ
イムをＴｓｕ、ホールドタイムをＴｈとすると、１：２
ＤＥＭＵＸブロック１３を正常に動作させるため、１／
２ＣＬＫの立ち上がり時のセットアップタイムＴｓｕと
ホールドタイムＴｈとの間では、データＳＩＧ1 は変化
してはならず、安定していなければならない。もし、セ
ットアップタイムＴｓｕとホールドタイムＴｈとの間で
データＳＩＧ1 が変化すると、１：２ＤＥＭＵＸブロッ
ク１３を構成するＤ−フリップフロップ７，８において
そのデータＳＩＧ1 の変化点の前後のデータのいずれを
選択するかが一定しなくなり、動作が不安定となって、
その結果、Ｄ−フリップフロップ７，８から出力される
データのタイミングがずれてしまう。この１：２ＤＥＭ
ＵＸブロック１３に入力するクロック１／２ＣＬＫとデ
ータＳＩＧ1 とのタイミングは遅延時間ΔＴａとΔＴｃ
の差から決定される。しかしながら、遅延時間ΔＴａと
ΔＴｃは必ずしも回路の設計値通りにはならず、回路を
構成する素子等のプロセスパラメータ変動や温度変動に
よって大きく変動し、クロック１／２ＣＬＫと、クロッ
クＣＬＫにより同期されたデータＳＩＧ1 とのタイミン
グが大きくずれることがある。また、動作速度が高速に
なると、データＳＩＧ1 のデータが変化していない期間
が短くなってＤ−フリップフロップ７，８のセットアッ
プタイムＴｓｕとホールドタイムＴｈに対するタイミン
グマージンが小さくなり、１：２ＤＥＭＵＸブロック１
３を正常に動作させることが困難となってしまう。
【００２４】
【発明が解決しようとする課題】以上述べてきたよう
に、従来のマルチプレクサ（またはデマルチプレクサ）
においては、特に動作速度を高速にした場合において
は、プロセスパラメータ変動や温度変動などにより回路
内の遅延時間が変動すると、マルチプレクサ（またはデ
マルチプレクサ）内のＤ−フリップフロップのセットア
ップタイムおよびホールドタイムに対する該Ｄ−フリッ
プフロップに入力されるデータのタイミングがずれてし
まい、その結果、マルチプレクサ（またはデマルチプレ
クサ）が正常な動作を行うことが非常に困難となってし
まうという問題があった。
に、従来のマルチプレクサ（またはデマルチプレクサ）
においては、特に動作速度を高速にした場合において
は、プロセスパラメータ変動や温度変動などにより回路
内の遅延時間が変動すると、マルチプレクサ（またはデ
マルチプレクサ）内のＤ−フリップフロップのセットア
ップタイムおよびホールドタイムに対する該Ｄ−フリッ
プフロップに入力されるデータのタイミングがずれてし
まい、その結果、マルチプレクサ（またはデマルチプレ
クサ）が正常な動作を行うことが非常に困難となってし
まうという問題があった。
【００２５】この発明は上記のような問題点を解消する
ためになされたもので、プロセスパラメータ変動や温度
変動などによりその回路を構成する素子等の遅延時間が
変動しても、正常な動作を行うことができるマルチプレ
クサを提供することを目的とする。
ためになされたもので、プロセスパラメータ変動や温度
変動などによりその回路を構成する素子等の遅延時間が
変動しても、正常な動作を行うことができるマルチプレ
クサを提供することを目的とする。
【００２６】また、この発明は上記のような問題点を解
消するためになされたもので、プロセスパラメータ変動
や温度変動などによりその回路を構成する素子等の遅延
時間が変動しても、正常な動作を行うことができるデマ
ルチプレクサを提供することを目的とする。
消するためになされたもので、プロセスパラメータ変動
や温度変動などによりその回路を構成する素子等の遅延
時間が変動しても、正常な動作を行うことができるデマ
ルチプレクサを提供することを目的とする。
【００２７】
【課題を解決するための手段】この発明に係るマルチプ
レクサは、最終出力段である第ｎ段（ｎは２以上の自然
数）は、クロック入力とその前段から入力される１本の
直列データとを同期させて出力するリタイミング用Ｄ−
フリップフロップを有するものであり、第ｊ段（ｊ＝
１，…，ｎ−１：ｊは自然数）は、その各々が、入力さ
れるｍ本（ｍは２以上の自然数）の並列データを上記ク
ロック入力を分周して得られた分周クロック入力を用い
て１本の直列データに変換する複数のＤ−フリップフロ
ップをそれぞれ有する，ｍn-j-1 個のマルチプレクサブ
ロックを有するものであり、上記第ｊ段のｍn-j-1 個の
各マルチプレクサブロックは、この各マルチプレクサブ
ロックからそれぞれ出力される直列データが、次段に１
本のデータとして入力されるよう、次段と接続されてお
り、上記第２段ないし第ｎ段のデータ入力側，上記第１
段ないし第ｎ−１段の分周クロック入力側，または上記
第ｎ段のクロック入力側のいずれかに、データ入力，分
周クロック入力，またはクロック入力を可変の遅延時間
で遅延させることのできる可変遅延回路が設けられてい
るようにしたものである。
レクサは、最終出力段である第ｎ段（ｎは２以上の自然
数）は、クロック入力とその前段から入力される１本の
直列データとを同期させて出力するリタイミング用Ｄ−
フリップフロップを有するものであり、第ｊ段（ｊ＝
１，…，ｎ−１：ｊは自然数）は、その各々が、入力さ
れるｍ本（ｍは２以上の自然数）の並列データを上記ク
ロック入力を分周して得られた分周クロック入力を用い
て１本の直列データに変換する複数のＤ−フリップフロ
ップをそれぞれ有する，ｍn-j-1 個のマルチプレクサブ
ロックを有するものであり、上記第ｊ段のｍn-j-1 個の
各マルチプレクサブロックは、この各マルチプレクサブ
ロックからそれぞれ出力される直列データが、次段に１
本のデータとして入力されるよう、次段と接続されてお
り、上記第２段ないし第ｎ段のデータ入力側，上記第１
段ないし第ｎ−１段の分周クロック入力側，または上記
第ｎ段のクロック入力側のいずれかに、データ入力，分
周クロック入力，またはクロック入力を可変の遅延時間
で遅延させることのできる可変遅延回路が設けられてい
るようにしたものである。
【００２８】また、この発明に係るマルチプレクサは、
最終出力段である第ｎ段（ｎは２以上の自然数）は、入
力されるｍ本（ｍは２以上の自然数）の並列データをク
ロック入力を用いて１本の直列データに変換する複数の
Ｄ−フリップフロップを有する１個のマルチプレクサブ
ロックを有するものであり、第ｈ段（ｈ＝１，…，ｎ−
１：ｈは自然数）は、その各々が、入力されるｍ本の並
列データを上記クロック入力を分周して得られた分周ク
ロック入力を用いて１本の直列データに変換する複数の
Ｄ−フリップフロップをそれぞれ有する，ｍn-h 個のマ
ルチプレクサブロックを有するものであり、上記第ｈ段
のｍn-h 個の各マルチプレクサブロックは、この各マル
チプレクサブロックからそれぞれ出力される直列データ
が、１本のデータとして次段に入力されるよう、次段と
接続されており、上記第２段ないし第ｎ段のデータ入力
側，上記第１段ないし第ｎ−１段の分周クロック入力
側，または上記第ｎ段のクロック入力側のいずれかに、
データ入力，分周クロック入力，またはクロック入力を
可変の遅延時間で遅延させることのできる可変遅延回路
が設けられているようにしたものである。
最終出力段である第ｎ段（ｎは２以上の自然数）は、入
力されるｍ本（ｍは２以上の自然数）の並列データをク
ロック入力を用いて１本の直列データに変換する複数の
Ｄ−フリップフロップを有する１個のマルチプレクサブ
ロックを有するものであり、第ｈ段（ｈ＝１，…，ｎ−
１：ｈは自然数）は、その各々が、入力されるｍ本の並
列データを上記クロック入力を分周して得られた分周ク
ロック入力を用いて１本の直列データに変換する複数の
Ｄ−フリップフロップをそれぞれ有する，ｍn-h 個のマ
ルチプレクサブロックを有するものであり、上記第ｈ段
のｍn-h 個の各マルチプレクサブロックは、この各マル
チプレクサブロックからそれぞれ出力される直列データ
が、１本のデータとして次段に入力されるよう、次段と
接続されており、上記第２段ないし第ｎ段のデータ入力
側，上記第１段ないし第ｎ−１段の分周クロック入力
側，または上記第ｎ段のクロック入力側のいずれかに、
データ入力，分周クロック入力，またはクロック入力を
可変の遅延時間で遅延させることのできる可変遅延回路
が設けられているようにしたものである。
【００２９】また、上記マルチプレクサにおいて、上記
最終出力段である第ｎ段のデータ出力側に設けられた、
該第ｎ段のデータ出力をモニタするモニタ手段と、上記
可変遅延回路に接続され、上記モニタ手段により得られ
たモニタ結果に基づいて、上記可変遅延回路の遅延時間
を調整するための制御信号を出力する制御手段とを備え
るようにしたものである。
最終出力段である第ｎ段のデータ出力側に設けられた、
該第ｎ段のデータ出力をモニタするモニタ手段と、上記
可変遅延回路に接続され、上記モニタ手段により得られ
たモニタ結果に基づいて、上記可変遅延回路の遅延時間
を調整するための制御信号を出力する制御手段とを備え
るようにしたものである。
【００３０】また、上記マルチプレクサにおいて、上記
可変遅延回路は、並列に配置された互いに異なる段数の
バッファを有する遅延時間の異なる複数の線路と、該複
数の線路と上記制御手段とに接続され、上記制御手段か
ら出力される制御信号により上記複数の線路の１つを選
択するセレクタとにより構成されているようにしたもの
である。
可変遅延回路は、並列に配置された互いに異なる段数の
バッファを有する遅延時間の異なる複数の線路と、該複
数の線路と上記制御手段とに接続され、上記制御手段か
ら出力される制御信号により上記複数の線路の１つを選
択するセレクタとにより構成されているようにしたもの
である。
【００３１】また、上記マルチプレクサにおいて、上記
可変遅延回路は、上記制御手段に接続され、上記制御手
段からの制御信号により遅延時間が変化する少なくとも
１つ以上の可変遅延バッファにより構成されているよう
にしたものである。
可変遅延回路は、上記制御手段に接続され、上記制御手
段からの制御信号により遅延時間が変化する少なくとも
１つ以上の可変遅延バッファにより構成されているよう
にしたものである。
【００３２】また、上記マルチプレクサにおいて、上記
可変遅延バッファは、上記制御手段からの制御信号でそ
の内部に設けられた電流源トランジスタのゲート電圧を
調整することにより、遅延時間が調整されるソースフォ
ロワバッファよりなるようにしたものである。
可変遅延バッファは、上記制御手段からの制御信号でそ
の内部に設けられた電流源トランジスタのゲート電圧を
調整することにより、遅延時間が調整されるソースフォ
ロワバッファよりなるようにしたものである。
【００３３】また、この発明に係るデマルチプレクサ
は、第１段は、入力される一本の直列データとクロック
入力とを同期させて出力するリタイミング用Ｄ−フリッ
プフロップを有するものであり、第ｉ段（ｉ＝２，…，
ｎ：ｉは自然数，ｎは２以上の自然数）は、入力される
１本の直列データを上記クロック入力を分周して得られ
た分周クロック入力を用いてｍ本（ｍは２以上の自然
数）の並列データに変換する複数のＤ−フリップフロッ
プをそれぞれ有するｍi-2 個のデマルチプレクサブロッ
クを有するものであり、上記第ｉ段のｍi-2 個の各デマ
ルチプレクサブロックは、その前段から出力されるデー
タのうちの１本が、これに１本の直列データとして入力
されるよう、前段と接続されており、上記第２段ないし
第ｎ段のデータ入力側，上記第２段ないし第ｎ段の分周
クロック入力側，または上記第１段のクロック入力側の
いずれかに、データ入力，分周クロック入力，またはク
ロック入力を可変の遅延時間で遅延させることのできる
可変遅延回路が設けられているようにしたものである。
は、第１段は、入力される一本の直列データとクロック
入力とを同期させて出力するリタイミング用Ｄ−フリッ
プフロップを有するものであり、第ｉ段（ｉ＝２，…，
ｎ：ｉは自然数，ｎは２以上の自然数）は、入力される
１本の直列データを上記クロック入力を分周して得られ
た分周クロック入力を用いてｍ本（ｍは２以上の自然
数）の並列データに変換する複数のＤ−フリップフロッ
プをそれぞれ有するｍi-2 個のデマルチプレクサブロッ
クを有するものであり、上記第ｉ段のｍi-2 個の各デマ
ルチプレクサブロックは、その前段から出力されるデー
タのうちの１本が、これに１本の直列データとして入力
されるよう、前段と接続されており、上記第２段ないし
第ｎ段のデータ入力側，上記第２段ないし第ｎ段の分周
クロック入力側，または上記第１段のクロック入力側の
いずれかに、データ入力，分周クロック入力，またはク
ロック入力を可変の遅延時間で遅延させることのできる
可変遅延回路が設けられているようにしたものである。
【００３４】また、この発明に係るデマルチプレクサ
は、第１段は、入力される１本の直列データをクロック
入力を用いてｍ本（ｍは２以上の自然数）の並列データ
に変換する複数のＤ−フリップフロップを有する１個の
デマルチプレクサブロックを有するものであり、第ｋ段
（ｋ＝２，…，ｎ：ｋは自然数，ｎは２以上の自然数）
は、入力される１本の直列データを上記クロック入力を
分周して得られた分周クロック入力を用いてｍ本（ｍは
２以上の自然数）の並列データに変換する複数のＤ−フ
リップフロップをそれぞれ有するｍk-1 個のデマルチプ
レクサブロックを有するものであり、上記第ｋ段のｍ
k-1 個の各デマルチプレクサブロックは、その前段から
出力されるデータのうちの１本が、この各デマルチプレ
クサブロックに１本の直列データとして入力されるよ
う、前段と接続されており、上記第２段ないし第ｎ段の
データ入力側，上記第２段ないし第ｎ段の分周クロック
入力側，または上記第１段のクロック入力側のいずれか
に、データ入力，分周クロック入力，またはクロック入
力を可変の遅延時間で遅延させることのできる可変遅延
回路が設けられているようにしたものである。
は、第１段は、入力される１本の直列データをクロック
入力を用いてｍ本（ｍは２以上の自然数）の並列データ
に変換する複数のＤ−フリップフロップを有する１個の
デマルチプレクサブロックを有するものであり、第ｋ段
（ｋ＝２，…，ｎ：ｋは自然数，ｎは２以上の自然数）
は、入力される１本の直列データを上記クロック入力を
分周して得られた分周クロック入力を用いてｍ本（ｍは
２以上の自然数）の並列データに変換する複数のＤ−フ
リップフロップをそれぞれ有するｍk-1 個のデマルチプ
レクサブロックを有するものであり、上記第ｋ段のｍ
k-1 個の各デマルチプレクサブロックは、その前段から
出力されるデータのうちの１本が、この各デマルチプレ
クサブロックに１本の直列データとして入力されるよ
う、前段と接続されており、上記第２段ないし第ｎ段の
データ入力側，上記第２段ないし第ｎ段の分周クロック
入力側，または上記第１段のクロック入力側のいずれか
に、データ入力，分周クロック入力，またはクロック入
力を可変の遅延時間で遅延させることのできる可変遅延
回路が設けられているようにしたものである。
【００３５】また、上記デマルチプレクサにおいて、最
終出力段である第ｎ段のデータ出力側に設けられた、該
第ｎ段のデータ出力をモニタするモニタ手段と、上記可
変遅延回路に接続され、上記モニタ手段により得られた
モニタ結果に基づいて、上記可変遅延回路の遅延時間を
調整するための制御信号を出力する制御手段とを備える
ようにしたものである。
終出力段である第ｎ段のデータ出力側に設けられた、該
第ｎ段のデータ出力をモニタするモニタ手段と、上記可
変遅延回路に接続され、上記モニタ手段により得られた
モニタ結果に基づいて、上記可変遅延回路の遅延時間を
調整するための制御信号を出力する制御手段とを備える
ようにしたものである。
【００３６】また、上記デマルチプレクサにおいて、上
記可変遅延回路は、並列に配置された互いに異なる段数
のバッファを有する遅延時間の異なる複数の線路と、該
複数の線路と上記制御手段とに接続され、上記制御手段
から出力される制御信号により上記複数の線路の１つを
選択するセレクタとにより構成されているようにしたも
のである。
記可変遅延回路は、並列に配置された互いに異なる段数
のバッファを有する遅延時間の異なる複数の線路と、該
複数の線路と上記制御手段とに接続され、上記制御手段
から出力される制御信号により上記複数の線路の１つを
選択するセレクタとにより構成されているようにしたも
のである。
【００３７】また、上記デマルチプレクサにおいて、上
記可変遅延回路は、上記制御手段に接続され、上記制御
手段からの制御信号により遅延時間が変化する少なくと
も１つ以上の可変遅延バッファにより構成されているよ
うにしたものである。
記可変遅延回路は、上記制御手段に接続され、上記制御
手段からの制御信号により遅延時間が変化する少なくと
も１つ以上の可変遅延バッファにより構成されているよ
うにしたものである。
【００３８】また、上記デマルチプレクサにおいて、上
記可変遅延バッファは、上記制御手段からの制御信号で
その内部に設けられた電流源トランジスタのゲート電圧
を調整することにより、遅延時間が調整されるソースフ
ォロワバッファよりなるようにしたものである。
記可変遅延バッファは、上記制御手段からの制御信号で
その内部に設けられた電流源トランジスタのゲート電圧
を調整することにより、遅延時間が調整されるソースフ
ォロワバッファよりなるようにしたものである。
【００３９】
実施の形態１． 第１の構成．この発明の実施の形態１によるマルチプレ
クサ（請求項１対応）は、最終出力段である第ｎ段（ｎ
は２以上の自然数）は、クロック入力とその前段から入
力される１本の直列データとを同期させて出力するリタ
イミング用Ｄ−フリップフロップ（図１の４）を有する
ものであり、第ｊ段（ｊ＝１，…，ｎ−１：ｊは自然
数）は、入力されるｍ本（ｍは２以上の自然数）の並列
データを上記クロック入力を分周して得られた分周クロ
ック入力を用いて１本の直列データに変換する複数のＤ
−フリップフロップ（図１３の７，８）をそれぞれ有す
るｍn-j-1 個のマルチプレクサブロック（図１の１，
２，３）を有するものであり、上記第２段ないし第ｎ段
のデータ入力側，上記第１段ないし第ｎ−１段の分周ク
ロック入力側，または上記第ｎ段のクロック入力側のい
ずれかに、データ入力，分周クロック入力，またはクロ
ック入力を可変の遅延時間で遅延させることのできる可
変遅延回路（図１の１０）を設けるようにしたものであ
る。
クサ（請求項１対応）は、最終出力段である第ｎ段（ｎ
は２以上の自然数）は、クロック入力とその前段から入
力される１本の直列データとを同期させて出力するリタ
イミング用Ｄ−フリップフロップ（図１の４）を有する
ものであり、第ｊ段（ｊ＝１，…，ｎ−１：ｊは自然
数）は、入力されるｍ本（ｍは２以上の自然数）の並列
データを上記クロック入力を分周して得られた分周クロ
ック入力を用いて１本の直列データに変換する複数のＤ
−フリップフロップ（図１３の７，８）をそれぞれ有す
るｍn-j-1 個のマルチプレクサブロック（図１の１，
２，３）を有するものであり、上記第２段ないし第ｎ段
のデータ入力側，上記第１段ないし第ｎ−１段の分周ク
ロック入力側，または上記第ｎ段のクロック入力側のい
ずれかに、データ入力，分周クロック入力，またはクロ
ック入力を可変の遅延時間で遅延させることのできる可
変遅延回路（図１の１０）を設けるようにしたものであ
る。
【００４０】第１の構成による作用効果．この発明の実
施の形態１によるマルチプレクサ（請求項１対応）は、
上述のように構成したので、データ入力，クロック入
力，または分周クロック入力のタイミングを上記可変遅
延回路により調整することができ、デバイスパラメータ
変動や温度変動により回路を構成する素子等の遅延時間
に変動が生じ、データ入力，クロック入力，または分周
クロック入力にタイミングのずれが生じても、上記可変
遅延回路によりこのタイミングを調整して、上記可変遅
延回路が設けられた段を構成するＤ−フリップフロップ
を正常に動作させることができる。
施の形態１によるマルチプレクサ（請求項１対応）は、
上述のように構成したので、データ入力，クロック入
力，または分周クロック入力のタイミングを上記可変遅
延回路により調整することができ、デバイスパラメータ
変動や温度変動により回路を構成する素子等の遅延時間
に変動が生じ、データ入力，クロック入力，または分周
クロック入力にタイミングのずれが生じても、上記可変
遅延回路によりこのタイミングを調整して、上記可変遅
延回路が設けられた段を構成するＤ−フリップフロップ
を正常に動作させることができる。
【００４１】第２の構成．この発明の実施の形態１によ
るマルチプレクサ（請求項３対応）は、上記最終出力段
である第ｎ段のデータ出力側に設けられた、該第ｎ段の
データ出力をモニタするモニタ手段（図１の２０）と、
上記可変遅延回路（図１の１０）に接続され、上記モニ
タ手段（図１の２０）により得られたモニタ結果に基づ
いて、上記可変遅延回路の遅延時間を調整するための制
御信号を出力する制御手段（図１の３０）とを備えるよ
うにした。
るマルチプレクサ（請求項３対応）は、上記最終出力段
である第ｎ段のデータ出力側に設けられた、該第ｎ段の
データ出力をモニタするモニタ手段（図１の２０）と、
上記可変遅延回路（図１の１０）に接続され、上記モニ
タ手段（図１の２０）により得られたモニタ結果に基づ
いて、上記可変遅延回路の遅延時間を調整するための制
御信号を出力する制御手段（図１の３０）とを備えるよ
うにした。
【００４２】第２の構成による作用効果．この発明の実
施の形態１によるマルチプレクサ（請求項３対応）は、
上述のように構成したので、デバイスパラメータ変動や
温度変動により回路を構成する素子等の遅延時間に変動
が生じ、データ入力，クロック入力，または分周クロッ
ク入力にタイミングのずれが生じても、これらのずれを
モニタ手段によりモニタし、このモニタ結果に基づいて
制御手段を制御して、これらのずれがなくなるように、
上記可変遅延回路の遅延時間を調整しておくことがで
き、正常な動作が可能なマルチプレクサを提供できる効
果がある。
施の形態１によるマルチプレクサ（請求項３対応）は、
上述のように構成したので、デバイスパラメータ変動や
温度変動により回路を構成する素子等の遅延時間に変動
が生じ、データ入力，クロック入力，または分周クロッ
ク入力にタイミングのずれが生じても、これらのずれを
モニタ手段によりモニタし、このモニタ結果に基づいて
制御手段を制御して、これらのずれがなくなるように、
上記可変遅延回路の遅延時間を調整しておくことがで
き、正常な動作が可能なマルチプレクサを提供できる効
果がある。
【００４３】第３の構成．この発明の実施の形態１によ
るマルチプレクサ（請求項４対応）は、上記可変遅延回
路（図１の１０）を、並列に配置された互いに異なる段
数のバッファ（図７の２１）を有する遅延時間の異なる
複数の線路（図７の２１０）と、該複数の線路と上記制
御手段（図１の３０）とに接続され、上記制御手段（図
１の３０）から出力される制御信号により上記複数の線
路（図７の２１０）の１つを選択するセレクタ（図７の
２２）とにより構成されているようにしたものである。
るマルチプレクサ（請求項４対応）は、上記可変遅延回
路（図１の１０）を、並列に配置された互いに異なる段
数のバッファ（図７の２１）を有する遅延時間の異なる
複数の線路（図７の２１０）と、該複数の線路と上記制
御手段（図１の３０）とに接続され、上記制御手段（図
１の３０）から出力される制御信号により上記複数の線
路（図７の２１０）の１つを選択するセレクタ（図７の
２２）とにより構成されているようにしたものである。
【００４４】第３の構成による作用効果．この発明の実
施の形態１によるマルチプレクサ（請求項４対応）は、
上述のように構成したので、セレクタを切り換えること
により、可変遅延回路の遅延時間を容易に可変調整で
き、回路を構成する素子等の遅延時間に変動が生じても
容易に正常な動作が可能な状態に調整できるマルチプレ
クサを提供できる効果がある。
施の形態１によるマルチプレクサ（請求項４対応）は、
上述のように構成したので、セレクタを切り換えること
により、可変遅延回路の遅延時間を容易に可変調整で
き、回路を構成する素子等の遅延時間に変動が生じても
容易に正常な動作が可能な状態に調整できるマルチプレ
クサを提供できる効果がある。
【００４５】実施例１．図１は本発明の実施例１による
マルチプレクサ（実施の形態１対応）の回路構成を示す
ブロック図であり、図において、図１２と同一符号は同
一又は相当する部分を示しており、１は並列データ３入
力と並列データ１入力がデータ入力に入力される２：１
ＭＵＸブロック、２は並列データ２入力と並列データ０
入力がデータ入力に入力される２：１ＭＵＸブロック、
３は２：１ＭＵＸブロック１からの出力データＯＤＤと
２：１ＭＵＸブロック２からの出力データＥＶＥＮがデ
ータ入力に入力される２：１ＭＵＸブロック、１０は
２：１ＭＵＸブロック３から出力される直列データＳＩ
Ｇ１が入力され、このデータＳＩＧ１を遅延する可変遅
延回路であり、そのデータ入力の遅延時間を可変値で調
整できるものである。
マルチプレクサ（実施の形態１対応）の回路構成を示す
ブロック図であり、図において、図１２と同一符号は同
一又は相当する部分を示しており、１は並列データ３入
力と並列データ１入力がデータ入力に入力される２：１
ＭＵＸブロック、２は並列データ２入力と並列データ０
入力がデータ入力に入力される２：１ＭＵＸブロック、
３は２：１ＭＵＸブロック１からの出力データＯＤＤと
２：１ＭＵＸブロック２からの出力データＥＶＥＮがデ
ータ入力に入力される２：１ＭＵＸブロック、１０は
２：１ＭＵＸブロック３から出力される直列データＳＩ
Ｇ１が入力され、このデータＳＩＧ１を遅延する可変遅
延回路であり、そのデータ入力の遅延時間を可変値で調
整できるものである。
【００４６】また、３０はこの可変遅延回路１０の制御
入力に接続された制御回路であり、その遅延時間を決定
する制御信号を出力することにより可変遅延回路１０を
制御する。４はこの可変遅延回路１０から出力される直
列データＳＩＧ２がデータ入力に入力されるＤ−フリッ
プフロップ、２０はこのリタイミング用のＤ−フリップ
フロップ４の出力に接続されたモニタ手段であり、この
Ｄ−フリップフロップ４の直列データ出力をモニタでき
るとともに、このモニタした値を予め入力されている期
待値と比較できるものであり、例えば、計測機器や、計
測機器とコンピュータとを組み合わせたもの等からなっ
ている。また、ＣＬＫは該マルチプレクサの外部からＤ
−フリップフロップ４のクロック入力に供給される高速
クロック、５はこの高速クロックＣＬＫを１／２分周し
て２：１ＭＵＸブロック３のクロック入力に供給する１
／２分周器、５ｂはこの１／２分周器５の出力であるク
ロック１／２ＣＬＫをさらに１／２分周して２：１ＭＵ
Ｘブロック１および２に供給する１／２分周器である。
入力に接続された制御回路であり、その遅延時間を決定
する制御信号を出力することにより可変遅延回路１０を
制御する。４はこの可変遅延回路１０から出力される直
列データＳＩＧ２がデータ入力に入力されるＤ−フリッ
プフロップ、２０はこのリタイミング用のＤ−フリップ
フロップ４の出力に接続されたモニタ手段であり、この
Ｄ−フリップフロップ４の直列データ出力をモニタでき
るとともに、このモニタした値を予め入力されている期
待値と比較できるものであり、例えば、計測機器や、計
測機器とコンピュータとを組み合わせたもの等からなっ
ている。また、ＣＬＫは該マルチプレクサの外部からＤ
−フリップフロップ４のクロック入力に供給される高速
クロック、５はこの高速クロックＣＬＫを１／２分周し
て２：１ＭＵＸブロック３のクロック入力に供給する１
／２分周器、５ｂはこの１／２分周器５の出力であるク
ロック１／２ＣＬＫをさらに１／２分周して２：１ＭＵ
Ｘブロック１および２に供給する１／２分周器である。
【００４７】１００はマルチプレクサであり、上述の
２：１ＭＵＸブロック１，２，３、可変遅延回路１０、
Ｄ−フリップフロップ４、１／２分周回路５，５ｂ、モ
ニタ手段２０、および制御回路３０から構成されてい
る。
２：１ＭＵＸブロック１，２，３、可変遅延回路１０、
Ｄ−フリップフロップ４、１／２分周回路５，５ｂ、モ
ニタ手段２０、および制御回路３０から構成されてい
る。
【００４８】本実施例１のマルチプレクサは、図１９に
示したような従来の、最終出力段である第ｎ段（ｎは２
以上の自然数）Ｓn は、クロック入力ＣＬＫとその前段
Ｓn-1 から入力される１本の直列データとを同期させて
出力するリタイミング用Ｄ−フリップフロップ４を有
し、第ｊ段（ｊ＝１，…，ｎ−１：ｊは自然数）Ｓj
は、その各々が、入力されるｍ本（ｍは２以上の自然
数）の並列データを上記クロック入力ＣＬＫを（ｎ−
ｊ）個の分周器５ａを用いて分周して得られた分周クロ
ック入力を用いて１本の直列データに変換する，ｍ
n-j-1 個のｍ：１マルチプレクサブロック（ＭＵＸブロ
ック）３ａを有するマルチプレクサにおいて、上記最終
出力段であるＤ−フリップフロップ４の出力をモニタで
きるモニタ手段を設けるとともに、該最終出力段である
Ｄ−フリップフロップ４のデータ入力側に可変遅延回路
を配置し、該可変遅延回路を上記モニタ結果に基づき制
御回路を用いて制御してその遅延時間を可変値で調整す
るようにしたものである。
示したような従来の、最終出力段である第ｎ段（ｎは２
以上の自然数）Ｓn は、クロック入力ＣＬＫとその前段
Ｓn-1 から入力される１本の直列データとを同期させて
出力するリタイミング用Ｄ−フリップフロップ４を有
し、第ｊ段（ｊ＝１，…，ｎ−１：ｊは自然数）Ｓj
は、その各々が、入力されるｍ本（ｍは２以上の自然
数）の並列データを上記クロック入力ＣＬＫを（ｎ−
ｊ）個の分周器５ａを用いて分周して得られた分周クロ
ック入力を用いて１本の直列データに変換する，ｍ
n-j-1 個のｍ：１マルチプレクサブロック（ＭＵＸブロ
ック）３ａを有するマルチプレクサにおいて、上記最終
出力段であるＤ−フリップフロップ４の出力をモニタで
きるモニタ手段を設けるとともに、該最終出力段である
Ｄ−フリップフロップ４のデータ入力側に可変遅延回路
を配置し、該可変遅延回路を上記モニタ結果に基づき制
御回路を用いて制御してその遅延時間を可変値で調整す
るようにしたものである。
【００４９】本実施例１においては、その一例として、
特に、上記図１２に示したような従来の４：１マルチプ
レクサであるマルチプレクサ２００と同様の構成のマル
チプレクサにおいて、最終出力段からのＤ−フリップフ
ロップ４の出力をモニタ手段２０によりモニタできるよ
うにするとともに、最終出力段であるＤ−フリップフロ
ップ４のデータ入力側に、可変遅延回路１０を配置し、
該可変遅延回路１０の遅延時間を、制御回路３０から出
力される制御信号により制御してその遅延時間を可変値
で調整するようにしたものを示しているが、これは、上
記のような従来のｍ：１ＭＵＸブロックにより構成され
るｎ段構成のマルチプレクサにおいても同様に実施で
き、その動作原理は同様であり、同様の効果が得られる
ものである。
特に、上記図１２に示したような従来の４：１マルチプ
レクサであるマルチプレクサ２００と同様の構成のマル
チプレクサにおいて、最終出力段からのＤ−フリップフ
ロップ４の出力をモニタ手段２０によりモニタできるよ
うにするとともに、最終出力段であるＤ−フリップフロ
ップ４のデータ入力側に、可変遅延回路１０を配置し、
該可変遅延回路１０の遅延時間を、制御回路３０から出
力される制御信号により制御してその遅延時間を可変値
で調整するようにしたものを示しているが、これは、上
記のような従来のｍ：１ＭＵＸブロックにより構成され
るｎ段構成のマルチプレクサにおいても同様に実施で
き、その動作原理は同様であり、同様の効果が得られる
ものである。
【００５０】また、図７は本実施例１の可変遅延回路１
０の構成を示すブロック図であり、図において、２３は
遅延すべき直列データＳＩＧ１が入力される入力端子、
２２は２r 個の入力のなかから１つを選択して出力す
る，２r ：１のセレクタであり、その２r 個の入力のう
ちの１つは入力端子２３と直結されている。２１はバッ
ファであり、入力端子２３とセレクタ２２の２r −１個
の入力との間に、それぞれ１個，２個，４個，…，２
r-1 個が相互に直列に接続されてなる線路が並列に接続
されている。２４はセレクタ２２の２r 個の入力のなか
からいずれの１つの入力を選択して出力するかを制御す
るための制御信号入力端子、２５はセレクタ２２で選択
した出力データＳＩＧ２を出力するためのデータ出力端
子である。
０の構成を示すブロック図であり、図において、２３は
遅延すべき直列データＳＩＧ１が入力される入力端子、
２２は２r 個の入力のなかから１つを選択して出力す
る，２r ：１のセレクタであり、その２r 個の入力のう
ちの１つは入力端子２３と直結されている。２１はバッ
ファであり、入力端子２３とセレクタ２２の２r −１個
の入力との間に、それぞれ１個，２個，４個，…，２
r-1 個が相互に直列に接続されてなる線路が並列に接続
されている。２４はセレクタ２２の２r 個の入力のなか
からいずれの１つの入力を選択して出力するかを制御す
るための制御信号入力端子、２５はセレクタ２２で選択
した出力データＳＩＧ２を出力するためのデータ出力端
子である。
【００５１】なお、本実施例１では、上記可変遅延回路
１０の遅延時間を可変とするために、バッファ２１の段
数を変えることによって各線路の遅延時間に大小を設け
ているが、これは、他の実施例として、この各線路のバ
ッファの種類やファンアウト数やファンイン数や配線長
や入出力方法などを変化させておき、各線路の遅延時間
を変化させるようにしても良い。
１０の遅延時間を可変とするために、バッファ２１の段
数を変えることによって各線路の遅延時間に大小を設け
ているが、これは、他の実施例として、この各線路のバ
ッファの種類やファンアウト数やファンイン数や配線長
や入出力方法などを変化させておき、各線路の遅延時間
を変化させるようにしても良い。
【００５２】また、図２は本発明の実施例１によるマル
チプレクサ１００のタイミングチャートを示す図であ
り、図２(a) 〜(i) は図１４(a) 〜(i) に相当するタイ
ミングを示し、図２(k) は高速クロックＣＬＫのタイミ
ング、図２(j) は可変遅延回路１０から出力される直列
データＳＩＧ2 のタイミング、図２(l) はＤ−フリップ
フロップ４から得られる直列データ出力のタイミングを
それぞれ示している。図２において、図１４と同一符号
は同一または相当する部分を示しており、ΔＴは可変遅
延回路１０内の遅延時間である。
チプレクサ１００のタイミングチャートを示す図であ
り、図２(a) 〜(i) は図１４(a) 〜(i) に相当するタイ
ミングを示し、図２(k) は高速クロックＣＬＫのタイミ
ング、図２(j) は可変遅延回路１０から出力される直列
データＳＩＧ2 のタイミング、図２(l) はＤ−フリップ
フロップ４から得られる直列データ出力のタイミングを
それぞれ示している。図２において、図１４と同一符号
は同一または相当する部分を示しており、ΔＴは可変遅
延回路１０内の遅延時間である。
【００５３】まず、可変遅延回路１０の動作について図
７を用いて説明する。この可変遅延回路１０では、デー
タ入力ＳＩＧ1 が入力される入力端子２３がバッファ２
１の段数が異なる，並列に配置された複数の線路２１０
を介してセレクタ２２と接続されており、この複数の線
路２１０を制御回路３０から制御入力端子２４を経て入
力される制御信号によりセレクタ２２でセレクトするこ
とにより、データ入力ＳＩＧ1 が通過するバッファ２１
の段数を変化させて所望の遅延時間を得るものである。
この可変遅延回路１０においては、例えば、制御入力端
子２３がｒ個（ｒは自然数）の端子を有し、これにＬ1
〜Ｌｒの制御信号が入力されるとすると、バッファ数の
異なる２r 本の線路のいずれかを選択することができ、
これにより２r 段階の遅延が可能となる。このようにし
て、遅延時間の異なる複数の線路のうちの、遅延時間が
最適となる線路を制御信号（Ｌ1 〜Ｌr)を用いてセレク
トすることでデータ出力である出力ＳＩＧ2 の遅延時間
を容易に可変調整することができる。
７を用いて説明する。この可変遅延回路１０では、デー
タ入力ＳＩＧ1 が入力される入力端子２３がバッファ２
１の段数が異なる，並列に配置された複数の線路２１０
を介してセレクタ２２と接続されており、この複数の線
路２１０を制御回路３０から制御入力端子２４を経て入
力される制御信号によりセレクタ２２でセレクトするこ
とにより、データ入力ＳＩＧ1 が通過するバッファ２１
の段数を変化させて所望の遅延時間を得るものである。
この可変遅延回路１０においては、例えば、制御入力端
子２３がｒ個（ｒは自然数）の端子を有し、これにＬ1
〜Ｌｒの制御信号が入力されるとすると、バッファ数の
異なる２r 本の線路のいずれかを選択することができ、
これにより２r 段階の遅延が可能となる。このようにし
て、遅延時間の異なる複数の線路のうちの、遅延時間が
最適となる線路を制御信号（Ｌ1 〜Ｌr)を用いてセレク
トすることでデータ出力である出力ＳＩＧ2 の遅延時間
を容易に可変調整することができる。
【００５４】次に、本実施例１のマルチプレクサの動作
について、図１を用いて説明する。まず、高速クロック
ＣＬＫを分周器５，５ｂで分周し、この高速クロックＣ
ＬＫの２分の１の周波数を持ったクロック１／２ＣＬＫ
と、この高速クロックＣＬＫの４分の１の周波数を持っ
たクロック１／４ＣＬＫをそれぞれ生成する。第１段の
２：１マルチプレクサブロック（ＭＵＸブロック）１，
２でこの１／４ＣＬＫを用いて、４ビット並列データ
（３，２，１，０）を２ビット並列データ（ＯＤＤ，Ｅ
ＶＥＮ）に変換する。そして、２段目の２：１ＭＵＸブ
ロック３でクロック１／２ＣＬＫを用いて、２ビット並
列データ（ＯＤＤ，ＥＶＥＮ）を直列データＳＩＧ1 に
変換する。つぎに、この直列データＳＩＧ1 を、可変遅
延回路１０によりΔＴだけ遅延させて直列データＳＩＧ
2 とし、最後に、最終出力段であるＤ−フリップフロッ
プ４により、直列データＳＩＧ2 を該マルチプレクサ１
００の外部から直接入力される高速クロックＣＬＫと同
期させることにより遅延時間ΔＴｅだけ遅延させる。そ
してこのＤ−フリップフロップ４により得られた，高速
クロックＣＬＫと同期した直列データ出力を該マルチプ
レクサ１００の外部に出力する。
について、図１を用いて説明する。まず、高速クロック
ＣＬＫを分周器５，５ｂで分周し、この高速クロックＣ
ＬＫの２分の１の周波数を持ったクロック１／２ＣＬＫ
と、この高速クロックＣＬＫの４分の１の周波数を持っ
たクロック１／４ＣＬＫをそれぞれ生成する。第１段の
２：１マルチプレクサブロック（ＭＵＸブロック）１，
２でこの１／４ＣＬＫを用いて、４ビット並列データ
（３，２，１，０）を２ビット並列データ（ＯＤＤ，Ｅ
ＶＥＮ）に変換する。そして、２段目の２：１ＭＵＸブ
ロック３でクロック１／２ＣＬＫを用いて、２ビット並
列データ（ＯＤＤ，ＥＶＥＮ）を直列データＳＩＧ1 に
変換する。つぎに、この直列データＳＩＧ1 を、可変遅
延回路１０によりΔＴだけ遅延させて直列データＳＩＧ
2 とし、最後に、最終出力段であるＤ−フリップフロッ
プ４により、直列データＳＩＧ2 を該マルチプレクサ１
００の外部から直接入力される高速クロックＣＬＫと同
期させることにより遅延時間ΔＴｅだけ遅延させる。そ
してこのＤ−フリップフロップ４により得られた，高速
クロックＣＬＫと同期した直列データ出力を該マルチプ
レクサ１００の外部に出力する。
【００５５】ここで、本実施例１のマルチプレクサ１０
０においては、予め、テスト用の既知の並列データ
（３，２，１，０）を、実際の使用温度に近い温度に保
った，本実施例１のマルチプレクサ１００と同じ構成の
マルチプレクサに入力するとともに、この時の最終出力
段からの出力をモニタ手段２０でモニタし、そのモニタ
値がテスト用の並列データから得られる直列データ出力
の期待値と同じ値となるように、制御回路３０から出力
される制御信号により、可変遅延回路１０におけるデー
タＳＩＧ1 の遅延時間ΔＴを調整しておく。即ち、例え
ば、上述した従来のマルチプレクサ２００においては、
プロセスパラメータ変動や温度変動などによって、回路
を構成する素子等の遅延時間が変動して、Ｄ−フリップ
フロップ４に入力する高速クロックＣＬＫとデータ入力
ＳＩＧ1 との間のタイミングが設計値からずれてしま
い、Ｄ−フリップフロップ４が正常に動作しなくなると
いう問題点があった。
０においては、予め、テスト用の既知の並列データ
（３，２，１，０）を、実際の使用温度に近い温度に保
った，本実施例１のマルチプレクサ１００と同じ構成の
マルチプレクサに入力するとともに、この時の最終出力
段からの出力をモニタ手段２０でモニタし、そのモニタ
値がテスト用の並列データから得られる直列データ出力
の期待値と同じ値となるように、制御回路３０から出力
される制御信号により、可変遅延回路１０におけるデー
タＳＩＧ1 の遅延時間ΔＴを調整しておく。即ち、例え
ば、上述した従来のマルチプレクサ２００においては、
プロセスパラメータ変動や温度変動などによって、回路
を構成する素子等の遅延時間が変動して、Ｄ−フリップ
フロップ４に入力する高速クロックＣＬＫとデータ入力
ＳＩＧ1 との間のタイミングが設計値からずれてしま
い、Ｄ−フリップフロップ４が正常に動作しなくなると
いう問題点があった。
【００５６】しかるに、本実施例１では、上述したよう
に、可変遅延回路１０の遅延時間を予め調整しておくこ
とにより、Ｄ−フリップフロップ４に入力する高速クロ
ックＣＬＫとデータ入力ＳＩＧ1 間のタイミングが設計
値からずれ、Ｄ−フリップフロップ４のセットアップタ
イムとホールドタイムとの間にデータ入力ＳＩＧ1 の変
化点が位置するようになったとしても、このとき上記可
変遅延回路１０により直列データＳＩＧ1 のタイミング
のずれを調整した直列データＳＩＧ2 を作ることによ
り、Ｄ−フリップフロップ４のセットアップタイムとホ
ールドタイムとの間にデータ入力ＳＩＧ2 の変化点が位
置しないようにすることができ、最終出力段であるＤ−
フリップフロップ４におけるタイミングのずれをなくし
て、マルチプレクサ１００を正常に動作させることがで
きる。
に、可変遅延回路１０の遅延時間を予め調整しておくこ
とにより、Ｄ−フリップフロップ４に入力する高速クロ
ックＣＬＫとデータ入力ＳＩＧ1 間のタイミングが設計
値からずれ、Ｄ−フリップフロップ４のセットアップタ
イムとホールドタイムとの間にデータ入力ＳＩＧ1 の変
化点が位置するようになったとしても、このとき上記可
変遅延回路１０により直列データＳＩＧ1 のタイミング
のずれを調整した直列データＳＩＧ2 を作ることによ
り、Ｄ−フリップフロップ４のセットアップタイムとホ
ールドタイムとの間にデータ入力ＳＩＧ2 の変化点が位
置しないようにすることができ、最終出力段であるＤ−
フリップフロップ４におけるタイミングのずれをなくし
て、マルチプレクサ１００を正常に動作させることがで
きる。
【００５７】なお、モニタ手段によるモニタ結果に基づ
いて行う制御回路の出力信号の制御は、モニタ結果をも
とに手動で行うようにしてもよいし、他の実施例とし
て、予め、モニタ手段によるモニタ結果に連動させて自
動化できるようにしておいてもよい。
いて行う制御回路の出力信号の制御は、モニタ結果をも
とに手動で行うようにしてもよいし、他の実施例とし
て、予め、モニタ手段によるモニタ結果に連動させて自
動化できるようにしておいてもよい。
【００５８】このように、この発明の実施例１によるマ
ルチプレクサにおいては、最終出力段であるリタイミン
グ用Ｄ−フリップフロップ４のデータ入力側に可変遅延
回路１０を設け、上記Ｄ−フリップフロップ４からの出
力をモニタ手段２０によりモニタした値をもとに制御回
路３０を調整して可変遅延回路１０の遅延時間を調整
し、Ｄ−フリップフロップ４に入力する直列データのタ
イミングを調節するようにしたから、デバイスパラメー
タ変動や温度変動などによる回路を構成する素子等の遅
延時間に変動が生じても、可変遅延回路１０によりタイ
ミングを調整した直列データを用いてＤ−フリップフロ
ップ４を正常に動作させることができ、これにより、遅
延時間の変動に対しても正常な動作を行うことができる
効果がある。
ルチプレクサにおいては、最終出力段であるリタイミン
グ用Ｄ−フリップフロップ４のデータ入力側に可変遅延
回路１０を設け、上記Ｄ−フリップフロップ４からの出
力をモニタ手段２０によりモニタした値をもとに制御回
路３０を調整して可変遅延回路１０の遅延時間を調整
し、Ｄ−フリップフロップ４に入力する直列データのタ
イミングを調節するようにしたから、デバイスパラメー
タ変動や温度変動などによる回路を構成する素子等の遅
延時間に変動が生じても、可変遅延回路１０によりタイ
ミングを調整した直列データを用いてＤ−フリップフロ
ップ４を正常に動作させることができ、これにより、遅
延時間の変動に対しても正常な動作を行うことができる
効果がある。
【００５９】また、本実施例１では、可変遅延回路１０
を、互いに異なる段数のバッファ２１を有し遅延時間が
相異なる複数の線路２１０の１つをセレクタ２２で選択
するように構成したから、セレクタ２２を切り換えるこ
とにより、可変遅延回路１０の遅延時間を容易に可変調
整でき、回路を構成する素子等の遅延時間に変動が生じ
ても容易に正常な動作が可能な状態に調整できるマルチ
プレクサを提供できる効果がある。
を、互いに異なる段数のバッファ２１を有し遅延時間が
相異なる複数の線路２１０の１つをセレクタ２２で選択
するように構成したから、セレクタ２２を切り換えるこ
とにより、可変遅延回路１０の遅延時間を容易に可変調
整でき、回路を構成する素子等の遅延時間に変動が生じ
ても容易に正常な動作が可能な状態に調整できるマルチ
プレクサを提供できる効果がある。
【００６０】なお、本実施例１においては、最終出力段
であるＤ−フリップフロップ４のデータ入力側に、可変
遅延回路１０を設けるようにしたが、これは、他の実施
例として、第１段を除いた他の出力段を構成するＭＵＸ
ブロックのデータ入力側に、可変遅延回路を設けるよう
にしてもよい。なお、この場合、可変遅延回路は、その
出力段を構成する全てのＤ−フリップフロップのデータ
入力側に設けることとなる。
であるＤ−フリップフロップ４のデータ入力側に、可変
遅延回路１０を設けるようにしたが、これは、他の実施
例として、第１段を除いた他の出力段を構成するＭＵＸ
ブロックのデータ入力側に、可変遅延回路を設けるよう
にしてもよい。なお、この場合、可変遅延回路は、その
出力段を構成する全てのＤ−フリップフロップのデータ
入力側に設けることとなる。
【００６１】実施例２．図３は本発明の実施例２による
マルチプレクサ（実施の形態１対応）の回路構成を示す
ブロック図であり、図において、図１と同一符号は同一
または相当する部分を示しており、１は並列データ３入
力と並列データ１入力がデータ入力に入力される２：１
ＭＵＸブロック、２は並列データ２入力と並列データ０
入力がデータ入力に入力される２：１ＭＵＸブロック、
３は２：１ＭＵＸブロック１からの出力データＯＤＤと
２：１ＭＵＸブロック２からの出力データＥＶＥＮがデ
ータ入力に入力される２：１ＭＵＸブロック、４はこの
２：１ＭＵＸブロック３から出力される直列データＳＩ
Ｇ１がデータ入力に入力されるＤ−フリップフロップ、
２０はこのＤ−フリップフロップ４の出力に接続された
モニタ手段であり、このＤ−フリップフロップ４の直列
データ出力をモニタできるとともに、このモニタした値
を予め入力されている期待値と比較できるものであり、
例えば、計測機器や、計測機器とコンピュータとを組み
合わせたもの等からなっている。また、ＣＬＫは該マル
チプレクサの外部から供給される高速クロック、１０は
高速クロックＣＬＫが入力され、この高速クロックＣＬ
Ｋを遅延する可変遅延回路であり、その入力の遅延時間
を可変値で調整できるものである。また、３０はこの可
変遅延回路１０の制御入力に接続された制御回路であ
り、その遅延時間を決定する制御信号を出力することに
より可変遅延回路１０を制御する。５は高速クロックＣ
ＬＫを１／２分周して２：１ＭＵＸブロック３のクロッ
ク入力に供給する１／２分周器、５ｂはこの１／２分周
器５の出力であるクロック１／２ＣＬＫをさらに１／２
分周して２：１ＭＵＸブロック１および２のクロック入
力に供給する１／２分周器である。
マルチプレクサ（実施の形態１対応）の回路構成を示す
ブロック図であり、図において、図１と同一符号は同一
または相当する部分を示しており、１は並列データ３入
力と並列データ１入力がデータ入力に入力される２：１
ＭＵＸブロック、２は並列データ２入力と並列データ０
入力がデータ入力に入力される２：１ＭＵＸブロック、
３は２：１ＭＵＸブロック１からの出力データＯＤＤと
２：１ＭＵＸブロック２からの出力データＥＶＥＮがデ
ータ入力に入力される２：１ＭＵＸブロック、４はこの
２：１ＭＵＸブロック３から出力される直列データＳＩ
Ｇ１がデータ入力に入力されるＤ−フリップフロップ、
２０はこのＤ−フリップフロップ４の出力に接続された
モニタ手段であり、このＤ−フリップフロップ４の直列
データ出力をモニタできるとともに、このモニタした値
を予め入力されている期待値と比較できるものであり、
例えば、計測機器や、計測機器とコンピュータとを組み
合わせたもの等からなっている。また、ＣＬＫは該マル
チプレクサの外部から供給される高速クロック、１０は
高速クロックＣＬＫが入力され、この高速クロックＣＬ
Ｋを遅延する可変遅延回路であり、その入力の遅延時間
を可変値で調整できるものである。また、３０はこの可
変遅延回路１０の制御入力に接続された制御回路であ
り、その遅延時間を決定する制御信号を出力することに
より可変遅延回路１０を制御する。５は高速クロックＣ
ＬＫを１／２分周して２：１ＭＵＸブロック３のクロッ
ク入力に供給する１／２分周器、５ｂはこの１／２分周
器５の出力であるクロック１／２ＣＬＫをさらに１／２
分周して２：１ＭＵＸブロック１および２のクロック入
力に供給する１／２分周器である。
【００６２】１０１はマルチプレクサであり、上述の
２：１ＭＵＸブロック１，２，３、可変遅延回路１０、
Ｄ−フリップフロップ４、１／２分周回路５，５ｂ、モ
ニタ手段２０、および制御回路３０から構成されてい
る。
２：１ＭＵＸブロック１，２，３、可変遅延回路１０、
Ｄ−フリップフロップ４、１／２分周回路５，５ｂ、モ
ニタ手段２０、および制御回路３０から構成されてい
る。
【００６３】本実施例２のマルチプレクサ１０１は、上
記実施例１のマルチプレクサにおいて、可変遅延回路１
０を最終出力段であるＤ−フリップフロップ４のデータ
入力側に設ける代わりに、これを最終出力段であるＤ−
フリップフロップ４のクロック入力側に設け、該可変遅
延回路１０により、最終出力段であるＤ−フリップフロ
ップ４に入力されるクロック入力を可変値で遅延させる
ようにしたものである。
記実施例１のマルチプレクサにおいて、可変遅延回路１
０を最終出力段であるＤ−フリップフロップ４のデータ
入力側に設ける代わりに、これを最終出力段であるＤ−
フリップフロップ４のクロック入力側に設け、該可変遅
延回路１０により、最終出力段であるＤ−フリップフロ
ップ４に入力されるクロック入力を可変値で遅延させる
ようにしたものである。
【００６４】なお、本実施例２においては、最終出力段
であるＤ−フリップフロップ４のクロック入力側に可変
遅延回路１０を設けるようにしたが、これは、他の実施
例として、他の出力段を構成するＭＵＸブロックの分周
クロック入力側に、可変遅延回路を設けるようにしても
よい。ただしこの場合、該出力段を構成する全てのＤ−
フリップフロップの分周クロック入力側に、可変遅延回
路を設けるものとする。
であるＤ−フリップフロップ４のクロック入力側に可変
遅延回路１０を設けるようにしたが、これは、他の実施
例として、他の出力段を構成するＭＵＸブロックの分周
クロック入力側に、可変遅延回路を設けるようにしても
よい。ただしこの場合、該出力段を構成する全てのＤ−
フリップフロップの分周クロック入力側に、可変遅延回
路を設けるものとする。
【００６５】以下、上記実施例１と同様に、４：１マル
チプレクサである本実施例２の動作について図３を用い
て説明する。
チプレクサである本実施例２の動作について図３を用い
て説明する。
【００６６】上記実施例１においては、Ｄ−フリップフ
ロップ４に入力する高速クロックＣＬＫとデータ入力Ｓ
ＩＧ1 間のタイミングが設計値からずれてしまった場合
には、可変遅延回路１０に制御回路３０から制御信号を
入力して、データ入力ＳＩＧ1 のタイミングを調節した
データ入力ＳＩＧ2 を得て、これをＤ−フリップフロッ
プ４に入力することによって、Ｄ−フリップフロップ４
を正常に動作させていたが、本実施例２においては、Ｄ
−フリップフロップ４に入力する高速クロックＣＬＫと
データ入力ＳＩＧ1 間のタイミングがずれた場合、高速
クロックＣＬＫを可変遅延回路１０により遅延させて調
整したクロックがＤ−フリップフロップ４に入力され
て、高速クロックＣＬＫとデータ入力ＳＩＧ1 との間の
タイミングが設定値に近いタイミングとされることとな
る。
ロップ４に入力する高速クロックＣＬＫとデータ入力Ｓ
ＩＧ1 間のタイミングが設計値からずれてしまった場合
には、可変遅延回路１０に制御回路３０から制御信号を
入力して、データ入力ＳＩＧ1 のタイミングを調節した
データ入力ＳＩＧ2 を得て、これをＤ−フリップフロッ
プ４に入力することによって、Ｄ−フリップフロップ４
を正常に動作させていたが、本実施例２においては、Ｄ
−フリップフロップ４に入力する高速クロックＣＬＫと
データ入力ＳＩＧ1 間のタイミングがずれた場合、高速
クロックＣＬＫを可変遅延回路１０により遅延させて調
整したクロックがＤ−フリップフロップ４に入力され
て、高速クロックＣＬＫとデータ入力ＳＩＧ1 との間の
タイミングが設定値に近いタイミングとされることとな
る。
【００６７】即ち、まず、高速クロックＣＬＫを分周器
５，５ｂで分周し、この高速クロックＣＬＫの２分の１
の周波数を持ったクロック１／２ＣＬＫとこの高速クロ
ックＣＬＫの４分の１の周波数を持ったクロック１／４
ＣＬＫをそれぞれ生成する。第１段の２：１マルチプレ
クサブロック（ＭＵＸブロック）１，２でこのクロック
１／４ＣＬＫを用いて、４ビット並列データ（３，２，
１，０）を２ビット並列データ（ＯＤＤ，ＥＶＥＮ）に
変換する。そして、２段目の２：１ＭＵＸブロック３で
クロック１／２ＣＬＫを用いて、２ビット並列データ
（ＯＤＤ，ＥＶＥＮ）を直列データＳＩＧ1 に変換す
る。つぎに、この直列データＳＩＧ1 を最終出力段であ
るＤ−フリップフロップ４に入力するが、このＤ−フリ
ップフロップ４は、高速クロックＣＬＫを可変遅延回路
１０によりΔＴだけ遅延させたものがクロック信号とし
て入力されており、直列データＳＩＧ1 をこの遅延させ
た高速クロックと同期させることによりΔＴｅだけ遅延
して出力させる。そしてこのＤ−フリップフロップ４に
より得られた，遅延させた高速クロックと同期した直列
データ出力を該マルチプレクサ１０１の外部に出力す
る。
５，５ｂで分周し、この高速クロックＣＬＫの２分の１
の周波数を持ったクロック１／２ＣＬＫとこの高速クロ
ックＣＬＫの４分の１の周波数を持ったクロック１／４
ＣＬＫをそれぞれ生成する。第１段の２：１マルチプレ
クサブロック（ＭＵＸブロック）１，２でこのクロック
１／４ＣＬＫを用いて、４ビット並列データ（３，２，
１，０）を２ビット並列データ（ＯＤＤ，ＥＶＥＮ）に
変換する。そして、２段目の２：１ＭＵＸブロック３で
クロック１／２ＣＬＫを用いて、２ビット並列データ
（ＯＤＤ，ＥＶＥＮ）を直列データＳＩＧ1 に変換す
る。つぎに、この直列データＳＩＧ1 を最終出力段であ
るＤ−フリップフロップ４に入力するが、このＤ−フリ
ップフロップ４は、高速クロックＣＬＫを可変遅延回路
１０によりΔＴだけ遅延させたものがクロック信号とし
て入力されており、直列データＳＩＧ1 をこの遅延させ
た高速クロックと同期させることによりΔＴｅだけ遅延
して出力させる。そしてこのＤ−フリップフロップ４に
より得られた，遅延させた高速クロックと同期した直列
データ出力を該マルチプレクサ１０１の外部に出力す
る。
【００６８】ここで、本実施例２のマルチプレクサ１０
１においては、予め、テスト用の既知の並列データ
（３，２，１，０）を、実際の使用温度に近い温度に保
った，本実施例２のマルチプレクサ１０１と同じ構成の
マルチプレクサに入力するとともに、この時の最終出力
段からの出力をモニタ手段２０でモニタし、そのモニタ
値がテスト用の並列データから得られる直列データ出力
の期待値と同じ値となるように、制御回路３０から出力
される制御信号により、可変遅延回路１０における高速
クロックＣＬＫの遅延時間ΔＴを調整しておく。即ち、
例えば、上述した従来のマルチプレクサ２００において
は、プロセスパラメータ変動や温度変動などによって、
回路を構成する素子等の遅延時間が変動して、Ｄ−フリ
ップフロップ４に入力する高速クロックＣＬＫとデータ
入力ＳＩＧ1 との間のタイミングが設計値からずれてし
まい、Ｄ−フリップフロップ４が正常に動作しなくなる
という問題点があった。
１においては、予め、テスト用の既知の並列データ
（３，２，１，０）を、実際の使用温度に近い温度に保
った，本実施例２のマルチプレクサ１０１と同じ構成の
マルチプレクサに入力するとともに、この時の最終出力
段からの出力をモニタ手段２０でモニタし、そのモニタ
値がテスト用の並列データから得られる直列データ出力
の期待値と同じ値となるように、制御回路３０から出力
される制御信号により、可変遅延回路１０における高速
クロックＣＬＫの遅延時間ΔＴを調整しておく。即ち、
例えば、上述した従来のマルチプレクサ２００において
は、プロセスパラメータ変動や温度変動などによって、
回路を構成する素子等の遅延時間が変動して、Ｄ−フリ
ップフロップ４に入力する高速クロックＣＬＫとデータ
入力ＳＩＧ1 との間のタイミングが設計値からずれてし
まい、Ｄ−フリップフロップ４が正常に動作しなくなる
という問題点があった。
【００６９】しかるに、本実施例２では、上述したよう
に、可変遅延回路１０の遅延時間を予め調整しておくこ
とにより、Ｄ−フリップフロップ４に入力する高速クロ
ックＣＬＫとデータ入力ＳＩＧ1 間のタイミングが設計
値からずれ、Ｄ−フリップフロップ４のセットアップタ
イムとホールドタイムとの間にデータ入力ＳＩＧ1 の変
化点が位置するようになったとしても、このとき上記可
変遅延回路１０により高速クロックＣＬＫのタイミング
のずれを調整した遅延高速クロックを作ることにより、
Ｄ−フリップフロップ４のセットアップタイムとホール
ドタイムとの間に、Ｄ−フリップフロップ４の出力の変
化点が位置しないようにすることができ、最終出力段で
あるＤ−フリップフロップ４におけるタイミングのずれ
をなくして、マルチプレクサ１００を正常に動作させる
ことができる。
に、可変遅延回路１０の遅延時間を予め調整しておくこ
とにより、Ｄ−フリップフロップ４に入力する高速クロ
ックＣＬＫとデータ入力ＳＩＧ1 間のタイミングが設計
値からずれ、Ｄ−フリップフロップ４のセットアップタ
イムとホールドタイムとの間にデータ入力ＳＩＧ1 の変
化点が位置するようになったとしても、このとき上記可
変遅延回路１０により高速クロックＣＬＫのタイミング
のずれを調整した遅延高速クロックを作ることにより、
Ｄ−フリップフロップ４のセットアップタイムとホール
ドタイムとの間に、Ｄ−フリップフロップ４の出力の変
化点が位置しないようにすることができ、最終出力段で
あるＤ−フリップフロップ４におけるタイミングのずれ
をなくして、マルチプレクサ１００を正常に動作させる
ことができる。
【００７０】なお、モニタ手段によるモニタ結果に基づ
いて行う制御回路の出力信号の制御は、モニタ結果をも
とに手動で行うようにしてもよいし、他の実施例とし
て、予め、モニタ手段によるモニタ結果に連動させて自
動化できるようにしておいてもよい。
いて行う制御回路の出力信号の制御は、モニタ結果をも
とに手動で行うようにしてもよいし、他の実施例とし
て、予め、モニタ手段によるモニタ結果に連動させて自
動化できるようにしておいてもよい。
【００７１】このように、本発明の実施例２によるマル
チプレクサにおいては、最終出力段であるＤ−フリップ
フロップ４のクロック入力側に、可変遅延回路１０を設
け、この遅延時間を調整して、Ｄ−フリップフロップ４
に入力するクロックのタイミングを調節するようにした
から、上記実施態様１と同様に、デバイスパラメータ変
動や温度変動により回路を構成する素子等の遅延時間に
変動が生じ、データ入力，クロック入力，または分周ク
ロック入力にタイミングのずれが生じても、そのモニタ
結果に基づいて制御手段により、これらのずれがなくな
るように、上記可変遅延回路の遅延時間を調整しておく
ことができ、該可変遅延回路を設けた段を構成するＤ−
フリップフロップを正常に動作させることができる。
チプレクサにおいては、最終出力段であるＤ−フリップ
フロップ４のクロック入力側に、可変遅延回路１０を設
け、この遅延時間を調整して、Ｄ−フリップフロップ４
に入力するクロックのタイミングを調節するようにした
から、上記実施態様１と同様に、デバイスパラメータ変
動や温度変動により回路を構成する素子等の遅延時間に
変動が生じ、データ入力，クロック入力，または分周ク
ロック入力にタイミングのずれが生じても、そのモニタ
結果に基づいて制御手段により、これらのずれがなくな
るように、上記可変遅延回路の遅延時間を調整しておく
ことができ、該可変遅延回路を設けた段を構成するＤ−
フリップフロップを正常に動作させることができる。
【００７２】また、本実施例２では、可変遅延回路１０
を、互いに異なる段数のバッファ２１を有し遅延時間が
相異なる複数の線路２１０の１つをセレクタ２２で選択
するように構成したから、セレクタ２２を切り換えるこ
とにより、可変遅延回路１０の遅延時間を容易に可変調
整でき、回路を構成する素子等の遅延時間に変動が生じ
ても容易に正常な動作が可能な状態に調整できるマルチ
プレクサを提供できる効果がある。
を、互いに異なる段数のバッファ２１を有し遅延時間が
相異なる複数の線路２１０の１つをセレクタ２２で選択
するように構成したから、セレクタ２２を切り換えるこ
とにより、可変遅延回路１０の遅延時間を容易に可変調
整でき、回路を構成する素子等の遅延時間に変動が生じ
ても容易に正常な動作が可能な状態に調整できるマルチ
プレクサを提供できる効果がある。
【００７３】実施の形態２． 第４の構成．この発明の実施の形態２によるマルチプレ
クサ（請求項２対応）は、最終出力段である第ｎ段（ｎ
は２以上の自然数）は、入力されるｍ本（ｍは２以上の
自然数）の並列データをクロック入力を用いて１本の直
列データに変換する複数のＤ−フリップフロップ（図１
３の７，８）を有する１個のマルチプレクサブロック
（図１０の３）を有するものであり、第ｈ段（ｈ＝１，
…，ｎ−１：ｈは自然数）は、入力されるｍ本の並列デ
ータを上記クロック入力を分周して得られた分周クロッ
ク入力を用いて１本の直列データに変換する複数のＤ−
フリップフロップ（図１３の７，８）をそれぞれ有する
ｍn-h 個のマルチプレクサブロック（図１０の１，２）
を有するものであり、上記第２段ないし第ｎ段のデータ
入力側，上記第１段ないし第ｎ−１段の分周クロック入
力側，または上記第ｎ段のクロック入力側のいずれか
に、データ入力，分周クロック入力，またはクロック入
力を可変の遅延時間で遅延させることのできる可変遅延
回路（図１０の１０ａ，１０ｂ）を設けるようにしたも
のである。
クサ（請求項２対応）は、最終出力段である第ｎ段（ｎ
は２以上の自然数）は、入力されるｍ本（ｍは２以上の
自然数）の並列データをクロック入力を用いて１本の直
列データに変換する複数のＤ−フリップフロップ（図１
３の７，８）を有する１個のマルチプレクサブロック
（図１０の３）を有するものであり、第ｈ段（ｈ＝１，
…，ｎ−１：ｈは自然数）は、入力されるｍ本の並列デ
ータを上記クロック入力を分周して得られた分周クロッ
ク入力を用いて１本の直列データに変換する複数のＤ−
フリップフロップ（図１３の７，８）をそれぞれ有する
ｍn-h 個のマルチプレクサブロック（図１０の１，２）
を有するものであり、上記第２段ないし第ｎ段のデータ
入力側，上記第１段ないし第ｎ−１段の分周クロック入
力側，または上記第ｎ段のクロック入力側のいずれか
に、データ入力，分周クロック入力，またはクロック入
力を可変の遅延時間で遅延させることのできる可変遅延
回路（図１０の１０ａ，１０ｂ）を設けるようにしたも
のである。
【００７４】第４の構成による作用効果．この発明の実
施の形態２によるマルチプレクサ（請求項２対応）は、
上述のように構成したので、データ入力，クロック入
力，または分周クロック入力のタイミングを上記可変遅
延回路により調整することができ、デバイスパラメータ
変動や温度変動により回路を構成する素子等の遅延時間
に変動が生じ、データ入力，クロック入力，または分周
クロック入力にタイミングのずれが生じても、上記可変
遅延回路によりこのタイミングを調整して、上記可変遅
延回路が設けられた段を構成するＤ−フリップフロップ
を正常に動作させることができる。
施の形態２によるマルチプレクサ（請求項２対応）は、
上述のように構成したので、データ入力，クロック入
力，または分周クロック入力のタイミングを上記可変遅
延回路により調整することができ、デバイスパラメータ
変動や温度変動により回路を構成する素子等の遅延時間
に変動が生じ、データ入力，クロック入力，または分周
クロック入力にタイミングのずれが生じても、上記可変
遅延回路によりこのタイミングを調整して、上記可変遅
延回路が設けられた段を構成するＤ−フリップフロップ
を正常に動作させることができる。
【００７５】実施例３．図１０は本発明の実施例３によ
るマルチプレクサ（実施の形態２対応）の回路構成を示
すブロック図であり、図において、図１と同一符号は同
一または相当する部分を示しており、１は並列データ３
入力と並列データ１入力がデータ入力に入力される２：
１ＭＵＸブロック、２は並列データ２入力と並列データ
０入力がデータ入力に入力される２：１ＭＵＸブロッ
ク、１０ａ，１０ｂは２：１ＭＵＸブロック１，２から
出力される直列データがそれぞれ入力され、この直列デ
ータをそれぞれ遅延する可変遅延回路であり、可変遅延
回路１０と同様に構成され、その入力の遅延時間を可変
値で調整できるものである。
るマルチプレクサ（実施の形態２対応）の回路構成を示
すブロック図であり、図において、図１と同一符号は同
一または相当する部分を示しており、１は並列データ３
入力と並列データ１入力がデータ入力に入力される２：
１ＭＵＸブロック、２は並列データ２入力と並列データ
０入力がデータ入力に入力される２：１ＭＵＸブロッ
ク、１０ａ，１０ｂは２：１ＭＵＸブロック１，２から
出力される直列データがそれぞれ入力され、この直列デ
ータをそれぞれ遅延する可変遅延回路であり、可変遅延
回路１０と同様に構成され、その入力の遅延時間を可変
値で調整できるものである。
【００７６】また、３０はこの可変遅延回路１０ａ，１
０ｂの制御入力に接続された制御回路であり、その遅延
時間を決定する制御信号を出力することにより可変遅延
回路１０ａ，１０ｂを制御する。３は可変遅延回路１０
ａからの出力データＯＤＤと可変遅延回路１０ｂからの
出力データＥＶＥＮがデータ入力に入力される２：１Ｍ
ＵＸブロック、２０はこの２：１ＭＵＸブロック３の出
力に接続されたモニタ手段であり、この２：１ＭＵＸブ
ロック３の直列データ出力をモニタできるとともに、こ
のモニタした値を予め入力されている期待値と比較でき
るものであり、例えば、計測機器や、計測機器とコンピ
ュータとを組み合わせたもの等からなっている。また、
ＣＬＫは該マルチプレクサの外部から供給される高速ク
ロック、５ｂは高速クロックＣＬＫを１／２分周して
２：１ＭＵＸブロック１および２のクロック入力に供給
する１／２分周器である。
０ｂの制御入力に接続された制御回路であり、その遅延
時間を決定する制御信号を出力することにより可変遅延
回路１０ａ，１０ｂを制御する。３は可変遅延回路１０
ａからの出力データＯＤＤと可変遅延回路１０ｂからの
出力データＥＶＥＮがデータ入力に入力される２：１Ｍ
ＵＸブロック、２０はこの２：１ＭＵＸブロック３の出
力に接続されたモニタ手段であり、この２：１ＭＵＸブ
ロック３の直列データ出力をモニタできるとともに、こ
のモニタした値を予め入力されている期待値と比較でき
るものであり、例えば、計測機器や、計測機器とコンピ
ュータとを組み合わせたもの等からなっている。また、
ＣＬＫは該マルチプレクサの外部から供給される高速ク
ロック、５ｂは高速クロックＣＬＫを１／２分周して
２：１ＭＵＸブロック１および２のクロック入力に供給
する１／２分周器である。
【００７７】１０２はマルチプレクサであり、上述の
２：１ＭＵＸブロック１，２，３、可変遅延回路１０
ａ，１０ｂ、１／２分周回路５ｂ、モニタ手段２０、お
よび制御回路３０から構成されている。
２：１ＭＵＸブロック１，２，３、可変遅延回路１０
ａ，１０ｂ、１／２分周回路５ｂ、モニタ手段２０、お
よび制御回路３０から構成されている。
【００７８】上記実施例１においては、最終出力段であ
るＤ−フリップフロップによりクロック入力と直列デー
タとを同期させる構造のマルチプレクサに可変遅延回路
を設けるようにしたが、本実施例３においては、最終出
力段である第ｎ段（ｎは２以上の自然数）は、入力され
るｍ本（ｍは２以上の自然数）の並列データをクロック
入力を用いて１本の直列データに変換する１個のｍ：１
ＭＵＸブロックを有するものであり、第ｈ段（ｈ＝１，
…，ｎ−１：ｈは自然数）は、入力されるｍ本の並列デ
ータを上記クロック入力を分周して得られた分周クロッ
ク入力を用いて１本の直列データに変換するｍn-h 個の
ｍ：１ＭＵＸブロックを有するマルチプレクサにおい
て、その最終出力段，即ち第ｎ段のｍ：１ＭＵＸブロッ
クのデータ入力側に可変遅延回路を設けるようにしたも
のである。
るＤ−フリップフロップによりクロック入力と直列デー
タとを同期させる構造のマルチプレクサに可変遅延回路
を設けるようにしたが、本実施例３においては、最終出
力段である第ｎ段（ｎは２以上の自然数）は、入力され
るｍ本（ｍは２以上の自然数）の並列データをクロック
入力を用いて１本の直列データに変換する１個のｍ：１
ＭＵＸブロックを有するものであり、第ｈ段（ｈ＝１，
…，ｎ−１：ｈは自然数）は、入力されるｍ本の並列デ
ータを上記クロック入力を分周して得られた分周クロッ
ク入力を用いて１本の直列データに変換するｍn-h 個の
ｍ：１ＭＵＸブロックを有するマルチプレクサにおい
て、その最終出力段，即ち第ｎ段のｍ：１ＭＵＸブロッ
クのデータ入力側に可変遅延回路を設けるようにしたも
のである。
【００７９】なお、本実施例３においては、出力段を構
成するＭＵＸブロック３のデータ入力側に、可変遅延回
路１０ａ，１０ｂを設けるようにしたが、これは他の実
施例として、上記実施例２におけると同様に、いずれの
出力段のＭＵＸブロックのクロック入力側，または分周
クロック入力側に、可変遅延回路を設けるようにしても
よい。ただし、この場合、可変遅延回路は、その出力段
を構成する全てのＤ−フリップフロップのクロック入力
側，または分周クロック入力側に設けるものとする。
成するＭＵＸブロック３のデータ入力側に、可変遅延回
路１０ａ，１０ｂを設けるようにしたが、これは他の実
施例として、上記実施例２におけると同様に、いずれの
出力段のＭＵＸブロックのクロック入力側，または分周
クロック入力側に、可変遅延回路を設けるようにしても
よい。ただし、この場合、可変遅延回路は、その出力段
を構成する全てのＤ−フリップフロップのクロック入力
側，または分周クロック入力側に設けるものとする。
【００８０】また、本実施例３においては、特に最終出
力段のマルチプレクサブロックのデータ入力側に、可変
遅延回路を設けるようにしたが、これは他の実施例とし
て、第１段を除く他の出力段のマルチプレクサブロック
のデータ入力側に、可変遅延回路を設けるようにしても
よい。ただし、この場合、該可変遅延回路は、その出力
段を構成する全てのＤ−フリップフロップのデータ入力
側に設けるものとする。
力段のマルチプレクサブロックのデータ入力側に、可変
遅延回路を設けるようにしたが、これは他の実施例とし
て、第１段を除く他の出力段のマルチプレクサブロック
のデータ入力側に、可変遅延回路を設けるようにしても
よい。ただし、この場合、該可変遅延回路は、その出力
段を構成する全てのＤ−フリップフロップのデータ入力
側に設けるものとする。
【００８１】以下、上記実施例１と同様に、４：１マル
チプレクサである本実施例３の動作について図１０を用
いて説明する。上記実施例１においては、最終出力段で
あるＤ−フリップフロップ４によりクロックＣＬＫと直
列データＳＩＧ1 とを同期させる構造を有するマルチプ
レクサに可変遅延回路１０を設けるようにしたが、本実
施例３は、最終出力段が２：１ＭＵＸブロック３である
構造を有し、マルチプレクサ１０２の最終出力段の２：
１ＭＵＸブロック３のデータ入力側に可変遅延回路１０
ａ，１０ｂを設けるようにしたものである。
チプレクサである本実施例３の動作について図１０を用
いて説明する。上記実施例１においては、最終出力段で
あるＤ−フリップフロップ４によりクロックＣＬＫと直
列データＳＩＧ1 とを同期させる構造を有するマルチプ
レクサに可変遅延回路１０を設けるようにしたが、本実
施例３は、最終出力段が２：１ＭＵＸブロック３である
構造を有し、マルチプレクサ１０２の最終出力段の２：
１ＭＵＸブロック３のデータ入力側に可変遅延回路１０
ａ，１０ｂを設けるようにしたものである。
【００８２】即ち、まず、高速クロックＣＬＫを分周器
５ｂで分周し、この高速クロックＣＬＫの２分の１の周
波数を持ったクロック１／２ＣＬＫを生成する。第１段
の２：１マルチプレクサブロック（ＭＵＸブロック）
１，２でこのクロック１／２ＣＬＫを用いて、４ビット
並列データ（３，２，１，０）を２ビット並列データに
変換する。そして、この２ビットの並列データを、可変
遅延回路１０ａ，１０ｂにより遅延させた２ビット並列
データ（ＯＤＤ，ＥＶＥＮ）を生成し、これらを２：１
ＭＵＸブロック３により直列データに変換し、これを最
終出力として外部に出力する。
５ｂで分周し、この高速クロックＣＬＫの２分の１の周
波数を持ったクロック１／２ＣＬＫを生成する。第１段
の２：１マルチプレクサブロック（ＭＵＸブロック）
１，２でこのクロック１／２ＣＬＫを用いて、４ビット
並列データ（３，２，１，０）を２ビット並列データに
変換する。そして、この２ビットの並列データを、可変
遅延回路１０ａ，１０ｂにより遅延させた２ビット並列
データ（ＯＤＤ，ＥＶＥＮ）を生成し、これらを２：１
ＭＵＸブロック３により直列データに変換し、これを最
終出力として外部に出力する。
【００８３】ここで、本実施例３のマルチプレクサ１０
２においては、予め、テスト用の既知の並列データ
（３，２，１，０）を、実際の使用温度に近い温度に保
った，本実施例３のマルチプレクサ１０２と同じ構成の
マルチプレクサに入力するとともに、この時の最終出力
段からの出力をモニタ手段２０でモニタし、そのモニタ
値がテスト用の並列データから得られる直列データ出力
の期待値と同じ値となるように、制御回路３０から出力
される制御信号により、可変遅延回路１０ａ，１０ｂに
おける２：１ＭＵＸブロック１，２の出力データの遅延
時間を調整しておく。即ち、例えば、上述した従来のマ
ルチプレクサ２００においては、プロセスパラメータ変
動や温度変動などによって、回路を構成する素子等の遅
延時間が変動して、２：１ＭＵＸブロック３に入力する
高速ＣＬＫと並列データ（ＯＤＤ，ＥＶＥＮ）との間の
タイミングが設計値からずれてしまうという問題点があ
った。
２においては、予め、テスト用の既知の並列データ
（３，２，１，０）を、実際の使用温度に近い温度に保
った，本実施例３のマルチプレクサ１０２と同じ構成の
マルチプレクサに入力するとともに、この時の最終出力
段からの出力をモニタ手段２０でモニタし、そのモニタ
値がテスト用の並列データから得られる直列データ出力
の期待値と同じ値となるように、制御回路３０から出力
される制御信号により、可変遅延回路１０ａ，１０ｂに
おける２：１ＭＵＸブロック１，２の出力データの遅延
時間を調整しておく。即ち、例えば、上述した従来のマ
ルチプレクサ２００においては、プロセスパラメータ変
動や温度変動などによって、回路を構成する素子等の遅
延時間が変動して、２：１ＭＵＸブロック３に入力する
高速ＣＬＫと並列データ（ＯＤＤ，ＥＶＥＮ）との間の
タイミングが設計値からずれてしまうという問題点があ
った。
【００８４】しかるに、本実施例３では、上述したよう
に、可変遅延回路１０の遅延時間を予め調整しておくこ
とにより、２：１ＭＵＸブロック３に入力する高速ＣＬ
Ｋと並列データ（ＯＤＤ，ＥＶＥＮ）との間のタイミン
グが設計値からずれ、２：１ＭＵＸブロック３の切り替
えタイミングの間に並列データ（ＯＤＤ，ＥＶＥＮ）の
変化点が位置するようになったとしても、このとき上記
可変遅延回路１０ａ，１０ｂにより並列データのタイミ
ングのずれを調整した遅延並列データ（ＯＤＤ，ＥＶＥ
Ｎ）を作ることにより、２：１ＭＵＸブロック３の切り
替えタイミングの間に、並列データ（ＯＤＤ，ＥＶＥ
Ｎ）の変化点が位置しないようにすることができ、最終
出力段である２：１ＭＵＸブロック３におけるタイミン
グのずれをなくして、マルチプレクサ１０２を正常に動
作させることができる。
に、可変遅延回路１０の遅延時間を予め調整しておくこ
とにより、２：１ＭＵＸブロック３に入力する高速ＣＬ
Ｋと並列データ（ＯＤＤ，ＥＶＥＮ）との間のタイミン
グが設計値からずれ、２：１ＭＵＸブロック３の切り替
えタイミングの間に並列データ（ＯＤＤ，ＥＶＥＮ）の
変化点が位置するようになったとしても、このとき上記
可変遅延回路１０ａ，１０ｂにより並列データのタイミ
ングのずれを調整した遅延並列データ（ＯＤＤ，ＥＶＥ
Ｎ）を作ることにより、２：１ＭＵＸブロック３の切り
替えタイミングの間に、並列データ（ＯＤＤ，ＥＶＥ
Ｎ）の変化点が位置しないようにすることができ、最終
出力段である２：１ＭＵＸブロック３におけるタイミン
グのずれをなくして、マルチプレクサ１０２を正常に動
作させることができる。
【００８５】なお、モニタ手段によるモニタ結果に基づ
いて行う制御回路の出力信号の制御は、モニタ結果をも
とに手動で行うようにしてもよいし、他の実施例とし
て、予め、モニタ手段によるモニタ結果に連動させて自
動化できるようにしておいてもよい。
いて行う制御回路の出力信号の制御は、モニタ結果をも
とに手動で行うようにしてもよいし、他の実施例とし
て、予め、モニタ手段によるモニタ結果に連動させて自
動化できるようにしておいてもよい。
【００８６】このように、この発明の実施例３によるマ
ルチプレクサにおいては、最終出力段である２：１ＭＵ
Ｘブロック３のデータ入力側に、可変遅延回路１０ａ，
１０ｂを設け、この遅延時間を調整して、２：１ＭＵＸ
ブロック３に入力するデータのタイミングを調節するよ
うにしたから、上記実施例１と同様に、デバイスパラメ
ータ変動や温度変動により回路を構成する素子等の遅延
時間に変動が生じ、データ入力，クロック入力，または
分周クロック入力にタイミングのずれが生じても、その
モニタ結果に基づいて制御手段により、これらのずれが
なくなるように、上記可変遅延回路の遅延時間を調整し
ておくことができ、該可変遅延回路を設けた段を構成す
るＤ−フリップフロップを正常に動作させることができ
る。
ルチプレクサにおいては、最終出力段である２：１ＭＵ
Ｘブロック３のデータ入力側に、可変遅延回路１０ａ，
１０ｂを設け、この遅延時間を調整して、２：１ＭＵＸ
ブロック３に入力するデータのタイミングを調節するよ
うにしたから、上記実施例１と同様に、デバイスパラメ
ータ変動や温度変動により回路を構成する素子等の遅延
時間に変動が生じ、データ入力，クロック入力，または
分周クロック入力にタイミングのずれが生じても、その
モニタ結果に基づいて制御手段により、これらのずれが
なくなるように、上記可変遅延回路の遅延時間を調整し
ておくことができ、該可変遅延回路を設けた段を構成す
るＤ−フリップフロップを正常に動作させることができ
る。
【００８７】また、本実施例３では、可変遅延回路１０
を、互いに異なる段数のバッファ２１を有し遅延時間が
相異なる複数の線路２１０の１つをセレクタ２２で選択
するように構成したから、セレクタ２２を切り換えるこ
とにより、可変遅延回路１０の遅延時間を容易に可変調
整でき、回路を構成する素子等の遅延時間に変動が生じ
ても容易に正常な動作が可能な状態に調整できるマルチ
プレクサを提供できる効果がある。
を、互いに異なる段数のバッファ２１を有し遅延時間が
相異なる複数の線路２１０の１つをセレクタ２２で選択
するように構成したから、セレクタ２２を切り換えるこ
とにより、可変遅延回路１０の遅延時間を容易に可変調
整でき、回路を構成する素子等の遅延時間に変動が生じ
ても容易に正常な動作が可能な状態に調整できるマルチ
プレクサを提供できる効果がある。
【００８８】実施の形態３． 第５の構成．この発明の実施の形態３によるデマルチプ
レクサ（請求項７対応）は、第１段は、入力される一本
の直列データとクロック入力とを同期させて出力するリ
タイミング用Ｄ−フリップフロップ（図４の１４）を有
するものであり、第ｉ段（ｉ＝２，…，ｎ：ｉは自然
数，ｎは２以上の自然数）は、入力される１本の直列デ
ータを上記クロック入力を分周して得られた分周クロッ
ク入力を用いてｍ本（ｍは２以上の自然数）の並列デー
タに変換する複数のＤ−フリップフロップ（図１６の
７，８）をそれぞれ有するｍi-2 個のデマルチプレクサ
ブロック（図４の１３，１１，１２）を有するものであ
り、上記第ｉ段のｍi-2 個の各デマルチプレクサブロッ
クは、その前段から出力される複数のデータのうちの１
本が、これに１本の直列データとして入力されるよう、
前段と接続されており、上記第２段ないし第ｎ段のデー
タ入力側，上記第２段ないし第ｎ段の分周クロック入力
側，または上記第１段のクロック入力側のいずれかに、
データ入力，分周クロック入力，またはクロック入力を
可変の遅延時間で遅延させることのできる可変遅延回路
１０を設けるようにしたものである。
レクサ（請求項７対応）は、第１段は、入力される一本
の直列データとクロック入力とを同期させて出力するリ
タイミング用Ｄ−フリップフロップ（図４の１４）を有
するものであり、第ｉ段（ｉ＝２，…，ｎ：ｉは自然
数，ｎは２以上の自然数）は、入力される１本の直列デ
ータを上記クロック入力を分周して得られた分周クロッ
ク入力を用いてｍ本（ｍは２以上の自然数）の並列デー
タに変換する複数のＤ−フリップフロップ（図１６の
７，８）をそれぞれ有するｍi-2 個のデマルチプレクサ
ブロック（図４の１３，１１，１２）を有するものであ
り、上記第ｉ段のｍi-2 個の各デマルチプレクサブロッ
クは、その前段から出力される複数のデータのうちの１
本が、これに１本の直列データとして入力されるよう、
前段と接続されており、上記第２段ないし第ｎ段のデー
タ入力側，上記第２段ないし第ｎ段の分周クロック入力
側，または上記第１段のクロック入力側のいずれかに、
データ入力，分周クロック入力，またはクロック入力を
可変の遅延時間で遅延させることのできる可変遅延回路
１０を設けるようにしたものである。
【００８９】第５の構成による作用効果．この発明の実
施の形態３によるデマルチプレクサ（請求項７対応）
は、上述のように構成したので、データ入力，クロック
入力，または分周クロック入力のタイミングを上記可変
遅延回路により調整することができ、回路を構成する素
子等の遅延時間に変動が生じ、データ入力，クロック入
力，または分周クロック入力にタイミングのずれが生じ
ても、上記可変遅延回路によりこのタイミングを調整し
て、上記可変遅延回路が設けられた段を構成するＤ−フ
リップフロップを正常に動作させることができる。
施の形態３によるデマルチプレクサ（請求項７対応）
は、上述のように構成したので、データ入力，クロック
入力，または分周クロック入力のタイミングを上記可変
遅延回路により調整することができ、回路を構成する素
子等の遅延時間に変動が生じ、データ入力，クロック入
力，または分周クロック入力にタイミングのずれが生じ
ても、上記可変遅延回路によりこのタイミングを調整し
て、上記可変遅延回路が設けられた段を構成するＤ−フ
リップフロップを正常に動作させることができる。
【００９０】第６の構成．この発明の実施の形態３によ
るデマルチプレクサ（請求項９対応）は、上記最終出力
段である第ｎ段のデータ出力側に設けられた、該第ｎ段
のデータ出力をモニタするモニタ手段（図４の２０）
と、上記可変遅延回路（図４の１０）に接続され、上記
モニタ手段（図４の２０）により得られたモニタ結果に
基づいて、上記可変遅延回路（図４の１０）の遅延時間
を調整するための制御信号を出力する制御手段（図４の
３０）とを備えるようにしたものである。
るデマルチプレクサ（請求項９対応）は、上記最終出力
段である第ｎ段のデータ出力側に設けられた、該第ｎ段
のデータ出力をモニタするモニタ手段（図４の２０）
と、上記可変遅延回路（図４の１０）に接続され、上記
モニタ手段（図４の２０）により得られたモニタ結果に
基づいて、上記可変遅延回路（図４の１０）の遅延時間
を調整するための制御信号を出力する制御手段（図４の
３０）とを備えるようにしたものである。
【００９１】第６の構成による作用効果．この発明の実
施の形態３によるデマルチプレクサ（請求項９対応）
は、上述のように構成したので、デバイスパラメータ変
動や温度変動により回路を構成する素子等の遅延時間に
変動が生じ、データ入力，クロック入力，または分周ク
ロック入力にタイミングのずれが生じても、これらのず
れをモニタ手段によりモニタし、このモニタ結果に基づ
いて制御手段を制御して、これらのずれがなくなるよう
に、上記可変遅延回路の遅延時間を調整しておくことが
でき、正常な動作が可能なマルチプレクサを提供できる
効果がある。
施の形態３によるデマルチプレクサ（請求項９対応）
は、上述のように構成したので、デバイスパラメータ変
動や温度変動により回路を構成する素子等の遅延時間に
変動が生じ、データ入力，クロック入力，または分周ク
ロック入力にタイミングのずれが生じても、これらのず
れをモニタ手段によりモニタし、このモニタ結果に基づ
いて制御手段を制御して、これらのずれがなくなるよう
に、上記可変遅延回路の遅延時間を調整しておくことが
でき、正常な動作が可能なマルチプレクサを提供できる
効果がある。
【００９２】第７の構成．この発明の実施態様３による
デマルチプレクサ（請求項１０対応）は、上記可変遅延
回路（図４の１０）を、並列に配置された互いに異なる
段数のバッファ（図７の２１）を有する遅延時間の異な
る複数の線路（図７の２１０）と、該複数の線路（図７
の２１０）と上記制御手段（図４の３０）とに接続さ
れ、上記制御手段（図４の３０）から出力される制御信
号により上記複数の線路（図７の２１０）の１つを選択
するセレクタ（図７の２２）とにより構成されているよ
うにしたものである。
デマルチプレクサ（請求項１０対応）は、上記可変遅延
回路（図４の１０）を、並列に配置された互いに異なる
段数のバッファ（図７の２１）を有する遅延時間の異な
る複数の線路（図７の２１０）と、該複数の線路（図７
の２１０）と上記制御手段（図４の３０）とに接続さ
れ、上記制御手段（図４の３０）から出力される制御信
号により上記複数の線路（図７の２１０）の１つを選択
するセレクタ（図７の２２）とにより構成されているよ
うにしたものである。
【００９３】第７の構成による作用効果．この発明の実
施態様３によるデマルチプレクサ（請求項１０対応）
は、上述のように構成したので、セレクタを切り換える
ことにより、可変遅延回路の遅延時間を容易に可変調整
でき、回路を構成する素子等の遅延時間に変動が生じて
も容易に正常な動作が可能な状態に調整できるマルチプ
レクサを提供できる効果がある。
施態様３によるデマルチプレクサ（請求項１０対応）
は、上述のように構成したので、セレクタを切り換える
ことにより、可変遅延回路の遅延時間を容易に可変調整
でき、回路を構成する素子等の遅延時間に変動が生じて
も容易に正常な動作が可能な状態に調整できるマルチプ
レクサを提供できる効果がある。
【００９４】実施例４．図４は本発明の第４の実施例に
よるデマルチプレクサ（実施の形態３対応）の回路構成
を示すブロック図であり、図において、図１５と同一符
号は同一又は相当する部分を示しており、１４は直列デ
ータ入力がデータ入力に入力されるＤ−フリップフロッ
プ、１０は入力信号の遅延時間を可変値で調整できる可
変遅延回路であり、Ｄ−フリップフロップ１４から出力
される直列データＳＩＧ１を遅延する。３０は可変遅延
回路１０の制御入力と接続された制御回路であり、その
遅延時間を決定する制御信号を出力することにより可変
遅延回路１０を制御する。
よるデマルチプレクサ（実施の形態３対応）の回路構成
を示すブロック図であり、図において、図１５と同一符
号は同一又は相当する部分を示しており、１４は直列デ
ータ入力がデータ入力に入力されるＤ−フリップフロッ
プ、１０は入力信号の遅延時間を可変値で調整できる可
変遅延回路であり、Ｄ−フリップフロップ１４から出力
される直列データＳＩＧ１を遅延する。３０は可変遅延
回路１０の制御入力と接続された制御回路であり、その
遅延時間を決定する制御信号を出力することにより可変
遅延回路１０を制御する。
【００９５】１３は可変遅延回路１０から出力される直
列データＳＩＧ２がデータ入力に入力されこれを２ビッ
トの並列データ（ＯＤＤ，ＥＶＥＮ）に変換する１：２
デマルチプレクサ（ＤＥＭＵＸ）ブロック、１１，１２
は２ビットの並列データ（ＯＤＤ，ＥＶＥＮ）が入力さ
れこれを４ビットの並列データ（３，１，２，０）に変
換する１：２ＤＥＭＵＸブロック、２０は最終出力段で
ある１：２ＤＥＭＵＸブロック１１，１２の出力をモニ
タできるとともに、このモニタした値を予め入力されて
いる期待値と比較できるモニタ手段、１５は該デマルチ
プレクサの外部から入力され、Ｄ−フリップフロップ１
４のクロック入力に供給される高速クロックＣＬＫ、１
５は高速クロックＣＬＫを１／２分周し、１：２ＤＥＭ
ＵＸブロック１３のクロック入力に供給する１／２分周
器、１５ｂはこの１／２分周器１５の出力であるクロッ
ク１／２ＣＬＫをさらに１／２分周したクロック１／４
ＣＬＫを１：２ＤＥＭＵＸブロック１１，１２のクロッ
ク入力に供給する１／２分周器である。
列データＳＩＧ２がデータ入力に入力されこれを２ビッ
トの並列データ（ＯＤＤ，ＥＶＥＮ）に変換する１：２
デマルチプレクサ（ＤＥＭＵＸ）ブロック、１１，１２
は２ビットの並列データ（ＯＤＤ，ＥＶＥＮ）が入力さ
れこれを４ビットの並列データ（３，１，２，０）に変
換する１：２ＤＥＭＵＸブロック、２０は最終出力段で
ある１：２ＤＥＭＵＸブロック１１，１２の出力をモニ
タできるとともに、このモニタした値を予め入力されて
いる期待値と比較できるモニタ手段、１５は該デマルチ
プレクサの外部から入力され、Ｄ−フリップフロップ１
４のクロック入力に供給される高速クロックＣＬＫ、１
５は高速クロックＣＬＫを１／２分周し、１：２ＤＥＭ
ＵＸブロック１３のクロック入力に供給する１／２分周
器、１５ｂはこの１／２分周器１５の出力であるクロッ
ク１／２ＣＬＫをさらに１／２分周したクロック１／４
ＣＬＫを１：２ＤＥＭＵＸブロック１１，１２のクロッ
ク入力に供給する１／２分周器である。
【００９６】３００はデマルチプレクサであり、上述の
Ｄ−フリップフロップ１４、可変遅延回路１０、制御回
路３０、１：２ＤＥＭＵＸブロック１３，１１，１２、
モニタ手段２０、１／２分周器１５，１５ｂから構成さ
れている。
Ｄ−フリップフロップ１４、可変遅延回路１０、制御回
路３０、１：２ＤＥＭＵＸブロック１３，１１，１２、
モニタ手段２０、１／２分周器１５，１５ｂから構成さ
れている。
【００９７】本実施例４は、図２０に示したような従来
の、第１段は、入力される一本の直列データとクロック
入力とを同期させて出力するリタイミング用Ｄ−フリッ
プフロップ１４を有し、第ｉ段（ｉ＝２，…，ｎ：ｉは
自然数，ｎは２以上の自然数）は、入力される１本の直
列データを上記クロック入力を（ｉ−１）個の分周器１
５ａを用いて分周して得られた分周クロック入力を用い
てｍ本（ｍは２以上の自然数）の並列データに変換する
ｍi-2 個の１：ｍＤＥＭＵＸブロック１３ａを有するデ
マルチプレクサにおいて、最終出力段の１：ｍＤＥＭＵ
Ｘブロック１３ａの出力をモニタできるモニタ手段を設
けるととともに、第１段のＤ−フリップフロップ１４の
データ出力側，即ち、第２段目の１：ｍＤＥＭＵＸブロ
ック１３ａのデータ入力側に可変遅延回路１０を配置
し、該可変遅延回路１０を上記モニタ結果に基づき制御
回路３０から出力される制御信号により制御して、その
遅延時間を可変値で調整するようにしたものである。
の、第１段は、入力される一本の直列データとクロック
入力とを同期させて出力するリタイミング用Ｄ−フリッ
プフロップ１４を有し、第ｉ段（ｉ＝２，…，ｎ：ｉは
自然数，ｎは２以上の自然数）は、入力される１本の直
列データを上記クロック入力を（ｉ−１）個の分周器１
５ａを用いて分周して得られた分周クロック入力を用い
てｍ本（ｍは２以上の自然数）の並列データに変換する
ｍi-2 個の１：ｍＤＥＭＵＸブロック１３ａを有するデ
マルチプレクサにおいて、最終出力段の１：ｍＤＥＭＵ
Ｘブロック１３ａの出力をモニタできるモニタ手段を設
けるととともに、第１段のＤ−フリップフロップ１４の
データ出力側，即ち、第２段目の１：ｍＤＥＭＵＸブロ
ック１３ａのデータ入力側に可変遅延回路１０を配置
し、該可変遅延回路１０を上記モニタ結果に基づき制御
回路３０から出力される制御信号により制御して、その
遅延時間を可変値で調整するようにしたものである。
【００９８】ここでは、特に、上記図１５に示したよう
な従来の１：４デマルチプレクサであるデマルチプレク
サ４００において、その最終出力段の１：２ＤＥＭＵＸ
ブロック１１，１２の出力をモニタ手段２０によりモニ
タできるようにするとともに、第２段の１：２ＤＥＭＵ
Ｘブロック１３のデータ入力側に可変遅延回路１０を配
置し、該可変遅延回路１０を制御回路３０から出力され
る制御信号により制御して、その遅延時間を可変値で調
整するようにしたものについて説明を行うが、上記のよ
うな従来の１：ｍＤＥＭＵＸブロックにより構成される
ｎ段構成のデマルチプレクサに適用した場合においても
動作原理は同様のものであり、同様の効果を奏するもの
である。
な従来の１：４デマルチプレクサであるデマルチプレク
サ４００において、その最終出力段の１：２ＤＥＭＵＸ
ブロック１１，１２の出力をモニタ手段２０によりモニ
タできるようにするとともに、第２段の１：２ＤＥＭＵ
Ｘブロック１３のデータ入力側に可変遅延回路１０を配
置し、該可変遅延回路１０を制御回路３０から出力され
る制御信号により制御して、その遅延時間を可変値で調
整するようにしたものについて説明を行うが、上記のよ
うな従来の１：ｍＤＥＭＵＸブロックにより構成される
ｎ段構成のデマルチプレクサに適用した場合においても
動作原理は同様のものであり、同様の効果を奏するもの
である。
【００９９】また、図５は本実施例４によるデマルチプ
レクサ３００のタイミングチャートを示す図であり、図
５(a) 〜(c) は図１７(a) 〜(c) に相当するタイミン
グ、図５(e) 〜(l) はそれぞれ図１７(d) 〜(k) に相当
するタイミングを示し、図５(d) は可変遅延回路１０か
ら出力される直列データＳＩＧ2 のタイミングを示して
いる。図５において、図１７と同一符号は同一または相
当する部分を示しており、ΔＴは可変遅延回路１０内の
遅延時間である。
レクサ３００のタイミングチャートを示す図であり、図
５(a) 〜(c) は図１７(a) 〜(c) に相当するタイミン
グ、図５(e) 〜(l) はそれぞれ図１７(d) 〜(k) に相当
するタイミングを示し、図５(d) は可変遅延回路１０か
ら出力される直列データＳＩＧ2 のタイミングを示して
いる。図５において、図１７と同一符号は同一または相
当する部分を示しており、ΔＴは可変遅延回路１０内の
遅延時間である。
【０１００】次に、本実施例４のデマルチプレクサの動
作について説明する。分周器１５，１５ｂはそれぞれ、
高速クロックＣＬＫからその２分の１の周波数を持った
クロック１／２ＣＬＫと、上記高速クロックＣＬＫの４
分の１の周波数を持ったクロック１／４ＣＬＫを生成す
る。Ｄ−フリップフロップ１４は、デマルチプレクサ３
００に入力された直列データから高速クロックＣＬＫに
同期した直列データＳＩＧ1 を出力する。この直列デー
タＳＩＧ1 を可変遅延回路１０によりΔＴだけ遅延させ
て直列データＳＩＧ2 として出力し、この直列データＳ
ＩＧ2 を次段の１：２ＤＥＭＵＸブロック１３で２ビッ
ト並列データ（ＯＤＤ，ＥＶＥＮ）に変換し、最後に、
最終段の１：２ＤＥＭＵＸブロック１１，１２で、２ビ
ット並列データ（ＯＤＤ，ＥＶＥＮ）を４ビット並列デ
ータ（３，２，１，０）に変換して外部に出力する。
作について説明する。分周器１５，１５ｂはそれぞれ、
高速クロックＣＬＫからその２分の１の周波数を持った
クロック１／２ＣＬＫと、上記高速クロックＣＬＫの４
分の１の周波数を持ったクロック１／４ＣＬＫを生成す
る。Ｄ−フリップフロップ１４は、デマルチプレクサ３
００に入力された直列データから高速クロックＣＬＫに
同期した直列データＳＩＧ1 を出力する。この直列デー
タＳＩＧ1 を可変遅延回路１０によりΔＴだけ遅延させ
て直列データＳＩＧ2 として出力し、この直列データＳ
ＩＧ2 を次段の１：２ＤＥＭＵＸブロック１３で２ビッ
ト並列データ（ＯＤＤ，ＥＶＥＮ）に変換し、最後に、
最終段の１：２ＤＥＭＵＸブロック１１，１２で、２ビ
ット並列データ（ＯＤＤ，ＥＶＥＮ）を４ビット並列デ
ータ（３，２，１，０）に変換して外部に出力する。
【０１０１】ここで、本実施例４のデマルチプレクサ３
００においては、予め、テスト用の既知の直列データを
実際の使用温度と近い温度に保持したデマルチプレクサ
３００に流すとともに、この時の最終出力段からの出力
をモニタ手段２０でモニタし、そのモニタ値がテスト用
の直列データにより得られるデータ出力の期待値と同じ
値となるように、制御回路３０の出力を調整して、可変
遅延回路１０におけるデータの遅延時間ΔＴを調整して
おく。例えば上述した従来のデマルチプレクサ４００に
おいては、プロセスパラメータ変動や温度変動などによ
って、回路を構成する素子等の遅延時間の変動により、
１：２ＤＥＭＵＸブロック１３に入力する直列データＳ
ＩＧ1 とクロック１／２ＣＬＫとの間のタイミングが設
計値からずれてしまい、１：２ＤＥＭＵＸブロック１３
を構成するＤ−フリップフロップ７，８が正常に動作し
なくなるという問題点があったが、本実施例４のよう
に、可変遅延回路１０の遅延時間を予め調整しておくこ
とにより、１：２ＤＥＭＵＸブロック１３に入力するク
ロック１／２ＣＬＫとデータ入力ＳＩＧ1 間のタイミン
グが設計値からずれ、１：２ＤＥＭＵＸブロック１３を
構成するＤ−フリップフロップ７，８のセットアップタ
イムとホールドタイムとの間にデータ入力ＳＩＧ1 の変
化点が位置するようになったとしても、可変遅延回路１
０により直列データＳＩＧ1 のタイミングのずれを調整
した直列データＳＩＧ2 を作ることにより、１：２ＤＥ
ＭＵＸブロック１３内のＤ−フリップフロップ７，８の
セットアップタイムとホールドタイムとの間にデータ入
力ＳＩＧ2 の変化点が位置しないようにして、第２段で
ある１：２ＤＥＭＵＸブロック１３に入力されるデータ
入力ＳＩＧ2 とクロック１／２ＣＬＫとのタイミングの
ずれをなくして、デマルチプレクサ３００を正常に動作
させることができる。なお、モニタ手段によるモニタ結
果に基づく制御回路の出力制御は、モニタ結果をもとに
手動で行うようにしてもよいし、予め、モニタ手段の結
果と連動させて自動化できるようにしておいてもよい。
００においては、予め、テスト用の既知の直列データを
実際の使用温度と近い温度に保持したデマルチプレクサ
３００に流すとともに、この時の最終出力段からの出力
をモニタ手段２０でモニタし、そのモニタ値がテスト用
の直列データにより得られるデータ出力の期待値と同じ
値となるように、制御回路３０の出力を調整して、可変
遅延回路１０におけるデータの遅延時間ΔＴを調整して
おく。例えば上述した従来のデマルチプレクサ４００に
おいては、プロセスパラメータ変動や温度変動などによ
って、回路を構成する素子等の遅延時間の変動により、
１：２ＤＥＭＵＸブロック１３に入力する直列データＳ
ＩＧ1 とクロック１／２ＣＬＫとの間のタイミングが設
計値からずれてしまい、１：２ＤＥＭＵＸブロック１３
を構成するＤ−フリップフロップ７，８が正常に動作し
なくなるという問題点があったが、本実施例４のよう
に、可変遅延回路１０の遅延時間を予め調整しておくこ
とにより、１：２ＤＥＭＵＸブロック１３に入力するク
ロック１／２ＣＬＫとデータ入力ＳＩＧ1 間のタイミン
グが設計値からずれ、１：２ＤＥＭＵＸブロック１３を
構成するＤ−フリップフロップ７，８のセットアップタ
イムとホールドタイムとの間にデータ入力ＳＩＧ1 の変
化点が位置するようになったとしても、可変遅延回路１
０により直列データＳＩＧ1 のタイミングのずれを調整
した直列データＳＩＧ2 を作ることにより、１：２ＤＥ
ＭＵＸブロック１３内のＤ−フリップフロップ７，８の
セットアップタイムとホールドタイムとの間にデータ入
力ＳＩＧ2 の変化点が位置しないようにして、第２段で
ある１：２ＤＥＭＵＸブロック１３に入力されるデータ
入力ＳＩＧ2 とクロック１／２ＣＬＫとのタイミングの
ずれをなくして、デマルチプレクサ３００を正常に動作
させることができる。なお、モニタ手段によるモニタ結
果に基づく制御回路の出力制御は、モニタ結果をもとに
手動で行うようにしてもよいし、予め、モニタ手段の結
果と連動させて自動化できるようにしておいてもよい。
【０１０２】このように、この発明の実施例４によるマ
ルチプレクサにおいては、第１段は、入力される一本の
直列データとクロック入力とを同期させて出力するリタ
イミング用Ｄ−フリップフロップを有するものであり、
第ｉ段（ｉ＝２，…，ｎ：ｉは自然数，ｎは２以上の自
然数）は、入力される１本の直列データを上記クロック
入力を分周して得られた分周クロック入力を用いてｍ本
（ｍは２以上の自然数）の並列データに変換する複数の
Ｄ−フリップフロップをそれぞれ有するｍi-2個のデマ
ルチプレクサブロックを有するものであり、上記第ｉ段
のｍi-2 個の各デマルチプレクサブロックは、その前段
から出力される複数のデータのうちの１本が、これに１
本の直列データとして入力されるよう、前段と接続され
ており、上記第２段ないし第ｎ段のデータ入力側，上記
第２段ないし第ｎ段の分周クロック入力側，または上記
第１段のクロック入力側のいずれかに、データ入力，分
周クロック入力，またはクロック入力を可変の遅延時間
で遅延させることのできる可変遅延回路を設けるように
したから、データ入力，クロック入力，または分周クロ
ック入力のタイミングを上記可変遅延回路により調整す
ることができ、回路を構成する素子等の遅延時間に変動
が生じ、データ入力，クロック入力，または分周クロッ
ク入力にタイミングのずれが生じても、上記可変遅延回
路によりこのタイミングを調整して、上記可変遅延回路
が設けられた段を構成するＤ−フリップフロップを正常
に動作させることができる。
ルチプレクサにおいては、第１段は、入力される一本の
直列データとクロック入力とを同期させて出力するリタ
イミング用Ｄ−フリップフロップを有するものであり、
第ｉ段（ｉ＝２，…，ｎ：ｉは自然数，ｎは２以上の自
然数）は、入力される１本の直列データを上記クロック
入力を分周して得られた分周クロック入力を用いてｍ本
（ｍは２以上の自然数）の並列データに変換する複数の
Ｄ−フリップフロップをそれぞれ有するｍi-2個のデマ
ルチプレクサブロックを有するものであり、上記第ｉ段
のｍi-2 個の各デマルチプレクサブロックは、その前段
から出力される複数のデータのうちの１本が、これに１
本の直列データとして入力されるよう、前段と接続され
ており、上記第２段ないし第ｎ段のデータ入力側，上記
第２段ないし第ｎ段の分周クロック入力側，または上記
第１段のクロック入力側のいずれかに、データ入力，分
周クロック入力，またはクロック入力を可変の遅延時間
で遅延させることのできる可変遅延回路を設けるように
したから、データ入力，クロック入力，または分周クロ
ック入力のタイミングを上記可変遅延回路により調整す
ることができ、回路を構成する素子等の遅延時間に変動
が生じ、データ入力，クロック入力，または分周クロッ
ク入力にタイミングのずれが生じても、上記可変遅延回
路によりこのタイミングを調整して、上記可変遅延回路
が設けられた段を構成するＤ−フリップフロップを正常
に動作させることができる。
【０１０３】即ちより具体的には、本実施例４では、第
２段目の１：２ＤＥＭＵＸブロック１３のデータ入力側
に可変遅延回路１０を設け、最終出力段のデマルチプレ
クサ１１，１２の出力をモニタ手段２０によりモニタし
た値をもとに制御回路３０を制御して可変遅延回路１０
の遅延時間を調整し、該可変遅延回路１０によりＤ−フ
リップフロップ１４から出力される直列データＳＩＧ1
のタイミングを調整するようにしたから、デバイスパラ
メータ変動や温度変動などにより回路を構成する素子等
の遅延時間に変動が発生しても、可変遅延回路１０によ
りタイミングを調整した直列データにより、第２段目の
１：２デマルチプレクサ１３を構成するＤ−フリップフ
ロップを正常に動作させることができ、遅延時間変動が
発生しても正常な動作が可能なデマルチプレクサを提供
できる効果がある。
２段目の１：２ＤＥＭＵＸブロック１３のデータ入力側
に可変遅延回路１０を設け、最終出力段のデマルチプレ
クサ１１，１２の出力をモニタ手段２０によりモニタし
た値をもとに制御回路３０を制御して可変遅延回路１０
の遅延時間を調整し、該可変遅延回路１０によりＤ−フ
リップフロップ１４から出力される直列データＳＩＧ1
のタイミングを調整するようにしたから、デバイスパラ
メータ変動や温度変動などにより回路を構成する素子等
の遅延時間に変動が発生しても、可変遅延回路１０によ
りタイミングを調整した直列データにより、第２段目の
１：２デマルチプレクサ１３を構成するＤ−フリップフ
ロップを正常に動作させることができ、遅延時間変動が
発生しても正常な動作が可能なデマルチプレクサを提供
できる効果がある。
【０１０４】また、本実施例４では、可変遅延回路１０
を、互いに異なる段数のバッファ２１を有し遅延時間が
相異なる複数の線路２１０の１つをセレクタ２２で選択
するように構成したから、セレクタ２２を切り換えるこ
とにより、可変遅延回路１０の遅延時間を容易に可変調
整でき、回路を構成する素子等の遅延時間に変動が生じ
ても容易に正常な動作が可能な状態に調整できるデマル
チプレクサを提供できる効果がある。
を、互いに異なる段数のバッファ２１を有し遅延時間が
相異なる複数の線路２１０の１つをセレクタ２２で選択
するように構成したから、セレクタ２２を切り換えるこ
とにより、可変遅延回路１０の遅延時間を容易に可変調
整でき、回路を構成する素子等の遅延時間に変動が生じ
ても容易に正常な動作が可能な状態に調整できるデマル
チプレクサを提供できる効果がある。
【０１０５】なお、本実施例４においては、第２段目の
１：２ＤＥＭＵＸブロック１３のデータ入力側に可変遅
延回路１０を設けるようにしたが、本発明は第１段を除
く他の出力段を構成するＤＥＭＵＸブロックのデータ入
力側に可変遅延回路を設けるようにしてもよく、このよ
うな場合においても上記実施例４と同様の効果を奏す
る。ただしこの場合、可変遅延回路は、その出力段を構
成する全てのＤ−フリップフロップのデータ入力側に設
ける必要がある。
１：２ＤＥＭＵＸブロック１３のデータ入力側に可変遅
延回路１０を設けるようにしたが、本発明は第１段を除
く他の出力段を構成するＤＥＭＵＸブロックのデータ入
力側に可変遅延回路を設けるようにしてもよく、このよ
うな場合においても上記実施例４と同様の効果を奏す
る。ただしこの場合、可変遅延回路は、その出力段を構
成する全てのＤ−フリップフロップのデータ入力側に設
ける必要がある。
【０１０６】実施例５．図６は本発明の実施例５による
デマルチプレクサ（実施の形態３対応）の回路構成を示
すブロック図であり、図において、図１５と同一符号は
同一又は相当する部分を示しており、１４は直列データ
入力が入力されるＤ−フリップフロップ、１３はＤ−フ
リップフロップ１４から出力される直列データＳＩＧ１
がデータ入力に入力されこれを２ビットの並列データ
（ＯＤＤ，ＥＶＥＮ）に変換する１：２デマルチプレク
サＤＥＭＵＸブロック、１１，１２は２ビットの並列デ
ータ（ＯＤＤ，ＥＶＥＮ）がデータ入力に入力されこれ
を４ビットの並列データ（３，１，２，０）に変換する
１：２ＤＥＭＵＸブロック、２０は最終出力段である
１：２ＤＥＭＵＸブロック１１，１２の出力をモニタで
きるとともに、このモニタした値を予め入力されている
期待値と比較できるモニタ手段、１５は該デマルチプレ
クサの外部から入力され、Ｄ−フリップフロップ１４の
クロック入力に供給される高速クロックＣＬＫを１／２
分周する１／２分周器、１０は入力信号の遅延時間を可
変値で調整できる可変遅延回路であり、１／２分周器１
５から出力されるクロック１／２ＣＬＫを遅延し、１：
２ＤＥＭＵＸブロック１３のクロック入力に供給する。
３０は可変遅延回路１０の制御入力と接続された制御回
路であり、その遅延時間を決定する制御信号を出力する
ことにより可変遅延回路１０を制御する。１５ｂは１／
２分周器１５から出力されるクロック１／２ＣＬＫをさ
らに１／２分周して１：２ＤＥＭＵＸブロック１１，１
２のクロック入力に供給する１／２分周器である。
デマルチプレクサ（実施の形態３対応）の回路構成を示
すブロック図であり、図において、図１５と同一符号は
同一又は相当する部分を示しており、１４は直列データ
入力が入力されるＤ−フリップフロップ、１３はＤ−フ
リップフロップ１４から出力される直列データＳＩＧ１
がデータ入力に入力されこれを２ビットの並列データ
（ＯＤＤ，ＥＶＥＮ）に変換する１：２デマルチプレク
サＤＥＭＵＸブロック、１１，１２は２ビットの並列デ
ータ（ＯＤＤ，ＥＶＥＮ）がデータ入力に入力されこれ
を４ビットの並列データ（３，１，２，０）に変換する
１：２ＤＥＭＵＸブロック、２０は最終出力段である
１：２ＤＥＭＵＸブロック１１，１２の出力をモニタで
きるとともに、このモニタした値を予め入力されている
期待値と比較できるモニタ手段、１５は該デマルチプレ
クサの外部から入力され、Ｄ−フリップフロップ１４の
クロック入力に供給される高速クロックＣＬＫを１／２
分周する１／２分周器、１０は入力信号の遅延時間を可
変値で調整できる可変遅延回路であり、１／２分周器１
５から出力されるクロック１／２ＣＬＫを遅延し、１：
２ＤＥＭＵＸブロック１３のクロック入力に供給する。
３０は可変遅延回路１０の制御入力と接続された制御回
路であり、その遅延時間を決定する制御信号を出力する
ことにより可変遅延回路１０を制御する。１５ｂは１／
２分周器１５から出力されるクロック１／２ＣＬＫをさ
らに１／２分周して１：２ＤＥＭＵＸブロック１１，１
２のクロック入力に供給する１／２分周器である。
【０１０７】３０１はデマルチプレクサであり、上述の
Ｄ−フリップフロップ１４、可変遅延回路１０、制御回
路３０、１：２ＤＥＭＵＸブロック１１，１２，１３、
モニタ手段２０、１／２分周器１５，１５ｂから構成さ
れている。
Ｄ−フリップフロップ１４、可変遅延回路１０、制御回
路３０、１：２ＤＥＭＵＸブロック１１，１２，１３、
モニタ手段２０、１／２分周器１５，１５ｂから構成さ
れている。
【０１０８】本実施例５のデマルチプレクサ３０１は、
上記実施例４のデマルチプレクサにおいて、可変遅延回
路を第２段目の１：ｍＤＥＭＵＸブロック１３のデータ
入力側に設ける代わりに、第２段目の１：ｍＤＥＭＵＸ
ブロック１３のクロック入力側に設け、該可変遅延回路
により、第２段目の１：ｍＤＥＭＵＸブロックに入力さ
れる分周クロック入力を可変値で遅延させるようにした
ものである。
上記実施例４のデマルチプレクサにおいて、可変遅延回
路を第２段目の１：ｍＤＥＭＵＸブロック１３のデータ
入力側に設ける代わりに、第２段目の１：ｍＤＥＭＵＸ
ブロック１３のクロック入力側に設け、該可変遅延回路
により、第２段目の１：ｍＤＥＭＵＸブロックに入力さ
れる分周クロック入力を可変値で遅延させるようにした
ものである。
【０１０９】以下、上記実施例４と同様に、１：４ＤＥ
ＭＵＸブロックである本実施例５の動作について図６を
用いて説明する。上記実施例４においては、１：２ＤＥ
ＭＵＸブロック１３に入力するクロック１／２ＣＬＫと
データ入力ＳＩＧ1 とのタイミングが設計値からずれて
しまった場合には、可変遅延回路１０に制御回路３０か
ら制御信号を入力し、Ｄ−フリップフロップ１４から出
力する直列データのタイミングを調整することによっ
て、１：２ＤＥＭＵＸブロック１３を正常に動作させて
いたが、本実施例５においては、１：２ＤＥＭＵＸブロ
ック１３に入力するクロック１／２ＣＬＫとデータ入力
ＳＩＧ1 間のタイミングがずれた場合、クロック１／２
ＣＬＫを可変遅延回路１０により遅延させて調整したク
ロックを１：２ＤＥＭＵＸブロック１３のクロック入力
に入力することにより、クロック１／２ＣＬＫとデータ
入力ＳＩＧ2 間のタイミングを設定値に近いタイミング
にすることができる。
ＭＵＸブロックである本実施例５の動作について図６を
用いて説明する。上記実施例４においては、１：２ＤＥ
ＭＵＸブロック１３に入力するクロック１／２ＣＬＫと
データ入力ＳＩＧ1 とのタイミングが設計値からずれて
しまった場合には、可変遅延回路１０に制御回路３０か
ら制御信号を入力し、Ｄ−フリップフロップ１４から出
力する直列データのタイミングを調整することによっ
て、１：２ＤＥＭＵＸブロック１３を正常に動作させて
いたが、本実施例５においては、１：２ＤＥＭＵＸブロ
ック１３に入力するクロック１／２ＣＬＫとデータ入力
ＳＩＧ1 間のタイミングがずれた場合、クロック１／２
ＣＬＫを可変遅延回路１０により遅延させて調整したク
ロックを１：２ＤＥＭＵＸブロック１３のクロック入力
に入力することにより、クロック１／２ＣＬＫとデータ
入力ＳＩＧ2 間のタイミングを設定値に近いタイミング
にすることができる。
【０１１０】即ち、分周器１５，１５ｂはそれぞれ、高
速クロックＣＬＫから２分の１の周波数を持ったクロッ
ク１／２ＣＬＫと上記高速クロックＣＬＫの４分の１の
周波数を持ったクロック１／４ＣＬＫを生成する。Ｄ−
フリップフロップ１４は、デマルチプレクサ３０１に入
力された直列データから高速クロックＣＬＫに同期した
直列データＳＩＧ1 を出力する。この直列データＳＩＧ
1 を次段の１：２ＤＥＭＵＸブロック１３に入力する
が、この１：２ＤＥＭＵＸブロック１３はクロック１／
２ＣＬＫを可変遅延回路１０によりΔＴだけ遅延させた
ものがクロック信号として入力されており、１：２ＤＥ
ＭＵＸブロック１３でこの遅延されたクロック１／２Ｃ
ＬＫに同期して直列データＳＩＧ1 を２ビット並列デー
タ（ＯＤＤ，ＥＶＥＮ）に変換し、最後に、最終段の
１：２ＤＥＭＵＸブロック１１，１２で、２ビット並列
データ（ＯＤＤ，ＥＶＥＮ）を４ビット並列データ
（３，２，１，０）に変換して出力する。
速クロックＣＬＫから２分の１の周波数を持ったクロッ
ク１／２ＣＬＫと上記高速クロックＣＬＫの４分の１の
周波数を持ったクロック１／４ＣＬＫを生成する。Ｄ−
フリップフロップ１４は、デマルチプレクサ３０１に入
力された直列データから高速クロックＣＬＫに同期した
直列データＳＩＧ1 を出力する。この直列データＳＩＧ
1 を次段の１：２ＤＥＭＵＸブロック１３に入力する
が、この１：２ＤＥＭＵＸブロック１３はクロック１／
２ＣＬＫを可変遅延回路１０によりΔＴだけ遅延させた
ものがクロック信号として入力されており、１：２ＤＥ
ＭＵＸブロック１３でこの遅延されたクロック１／２Ｃ
ＬＫに同期して直列データＳＩＧ1 を２ビット並列デー
タ（ＯＤＤ，ＥＶＥＮ）に変換し、最後に、最終段の
１：２ＤＥＭＵＸブロック１１，１２で、２ビット並列
データ（ＯＤＤ，ＥＶＥＮ）を４ビット並列データ
（３，２，１，０）に変換して出力する。
【０１１１】ここで、本実施例５のデマルチプレクサ３
０１においては、予め、テスト用の既知の直列データを
実際の使用温度と近い温度に保持したデマルチプレクサ
３０１に流すとともに、この時の最終出力段からの出力
をモニタ手段２０でモニタし、そのモニタ値がテスト用
の直列データにより得られるデータ出力の期待値と同じ
値となるように、制御回路３０の出力を調整して、可変
遅延回路１０におけるデータの遅延時間ΔＴを調整して
おく。例えば上述した従来のデマルチプレクサ４００に
おいては、プロセスパラメータ変動や温度変動などによ
って、回路を構成する素子等の遅延時間の変動により、
１：２ＤＥＭＵＸブロック１３に入力する直列データＳ
ＩＧ1 とクロック１／２ＣＬＫとの間のタイミングが設
計値からずれてしまい、１：２ＤＥＭＵＸブロック１３
を構成するＤ−フリップフロップ７，８が正常に動作し
なくなるという問題点があったが、本実施例５のよう
に、可変遅延回路１０の遅延時間を予め調整しておくこ
とにより、１：２ＤＥＭＵＸブロック１３に入力するク
ロック１／２ＣＬＫとデータ入力ＳＩＧ1 間のタイミン
グが設計値からずれ、１：２ＤＥＭＵＸブロック１３を
構成するＤ−フリップフロップ７，８のセットアップタ
イムとホールドタイムとの間にデータ入力ＳＩＧ1 の変
化点が位置するようになったとしても、可変遅延回路１
０によりクロック１／２ＣＬＫのタイミングのずれを調
整した遅延１／２ＣＬＫを作ることにより、１：２ＤＥ
ＭＵＸブロック１３内のＤ−フリップフロップ７，８の
セットアップタイムとホールドタイムとの間にデータ入
力ＳＩＧ１の変化点が位置しないようにして、第２段で
ある１：２ＤＥＭＵＸブロック１３に入力されるデータ
入力ＳＩＧ１とクロック１／２ＣＬＫとのタイミングの
ずれをなくして、デマルチプレクサ３０１を正常に動作
させることができる。なお、モニタ手段によるモニタ結
果に基づく制御回路の出力制御は、モニタ結果をもとに
手動で行うようにしてもよいし、予め、モニタ手段の結
果と連動させて自動化できるようにしておいてもよい。
０１においては、予め、テスト用の既知の直列データを
実際の使用温度と近い温度に保持したデマルチプレクサ
３０１に流すとともに、この時の最終出力段からの出力
をモニタ手段２０でモニタし、そのモニタ値がテスト用
の直列データにより得られるデータ出力の期待値と同じ
値となるように、制御回路３０の出力を調整して、可変
遅延回路１０におけるデータの遅延時間ΔＴを調整して
おく。例えば上述した従来のデマルチプレクサ４００に
おいては、プロセスパラメータ変動や温度変動などによ
って、回路を構成する素子等の遅延時間の変動により、
１：２ＤＥＭＵＸブロック１３に入力する直列データＳ
ＩＧ1 とクロック１／２ＣＬＫとの間のタイミングが設
計値からずれてしまい、１：２ＤＥＭＵＸブロック１３
を構成するＤ−フリップフロップ７，８が正常に動作し
なくなるという問題点があったが、本実施例５のよう
に、可変遅延回路１０の遅延時間を予め調整しておくこ
とにより、１：２ＤＥＭＵＸブロック１３に入力するク
ロック１／２ＣＬＫとデータ入力ＳＩＧ1 間のタイミン
グが設計値からずれ、１：２ＤＥＭＵＸブロック１３を
構成するＤ−フリップフロップ７，８のセットアップタ
イムとホールドタイムとの間にデータ入力ＳＩＧ1 の変
化点が位置するようになったとしても、可変遅延回路１
０によりクロック１／２ＣＬＫのタイミングのずれを調
整した遅延１／２ＣＬＫを作ることにより、１：２ＤＥ
ＭＵＸブロック１３内のＤ−フリップフロップ７，８の
セットアップタイムとホールドタイムとの間にデータ入
力ＳＩＧ１の変化点が位置しないようにして、第２段で
ある１：２ＤＥＭＵＸブロック１３に入力されるデータ
入力ＳＩＧ１とクロック１／２ＣＬＫとのタイミングの
ずれをなくして、デマルチプレクサ３０１を正常に動作
させることができる。なお、モニタ手段によるモニタ結
果に基づく制御回路の出力制御は、モニタ結果をもとに
手動で行うようにしてもよいし、予め、モニタ手段の結
果と連動させて自動化できるようにしておいてもよい。
【０１１２】このように、この発明の実施例５によるマ
ルチプレクサにおいては、第２段目の１：２ＤＥＭＵＸ
ブロック１３のクロック入力側に可変遅延回路１０を設
け、最終出力段のデマルチプレクサ１１，１２の出力を
モニタ手段２０によりモニタした値をもとに制御回路３
０を制御して可変遅延回路１０の遅延時間を調整し、該
可変遅延回路１０により１／２分周器１０から出力され
るクロック１／２ＣＬＫのタイミングを調整するように
したから、デバイスパラメータ変動や温度変動などによ
り回路を構成する素子等の遅延時間に変動が発生して
も、可変遅延回路１０によりタイミングを調整した直列
データにより、第２段目の１：２デマルチプレクサ１３
を構成するＤ−フリップフロップを正常に動作させるこ
とができ、遅延時間変動が発生しても正常な動作が可能
なデマルチプレクサを提供できる効果がある。
ルチプレクサにおいては、第２段目の１：２ＤＥＭＵＸ
ブロック１３のクロック入力側に可変遅延回路１０を設
け、最終出力段のデマルチプレクサ１１，１２の出力を
モニタ手段２０によりモニタした値をもとに制御回路３
０を制御して可変遅延回路１０の遅延時間を調整し、該
可変遅延回路１０により１／２分周器１０から出力され
るクロック１／２ＣＬＫのタイミングを調整するように
したから、デバイスパラメータ変動や温度変動などによ
り回路を構成する素子等の遅延時間に変動が発生して
も、可変遅延回路１０によりタイミングを調整した直列
データにより、第２段目の１：２デマルチプレクサ１３
を構成するＤ−フリップフロップを正常に動作させるこ
とができ、遅延時間変動が発生しても正常な動作が可能
なデマルチプレクサを提供できる効果がある。
【０１１３】また、本実施例５では、可変遅延回路１０
を、互いに異なる段数のバッファ２１を有し遅延時間が
相異なる複数の線路２１０の１つをセレクタ２２で選択
するように構成したから、セレクタ２２を切り換えるこ
とにより、可変遅延回路１０の遅延時間を容易に可変調
整でき、回路を構成する素子等の遅延時間に変動が生じ
ても容易に正常な動作が可能な状態に調整できるデマル
チプレクサを提供できる効果がある。
を、互いに異なる段数のバッファ２１を有し遅延時間が
相異なる複数の線路２１０の１つをセレクタ２２で選択
するように構成したから、セレクタ２２を切り換えるこ
とにより、可変遅延回路１０の遅延時間を容易に可変調
整でき、回路を構成する素子等の遅延時間に変動が生じ
ても容易に正常な動作が可能な状態に調整できるデマル
チプレクサを提供できる効果がある。
【０１１４】なお、本実施例５においては、第２段目の
１：２ＤＥＭＵＸブロック１３の分周クロック入力側に
可変遅延回路１０を設けるようにしたが、本発明は他の
出力段を構成する１：２ＤＥＭＵＸブロックのクロック
入力側，または分周クロック入力側に可変遅延回路を設
ける場合においても適用できるものであり、このような
場合においても上記実施例４と同様の効果を奏する。た
だし、この場合、可変遅延回路をその出力段を構成する
全てのＤ−フリップフロップのクロック入力側，または
分周クロック入力側に設ける必要がある。
１：２ＤＥＭＵＸブロック１３の分周クロック入力側に
可変遅延回路１０を設けるようにしたが、本発明は他の
出力段を構成する１：２ＤＥＭＵＸブロックのクロック
入力側，または分周クロック入力側に可変遅延回路を設
ける場合においても適用できるものであり、このような
場合においても上記実施例４と同様の効果を奏する。た
だし、この場合、可変遅延回路をその出力段を構成する
全てのＤ−フリップフロップのクロック入力側，または
分周クロック入力側に設ける必要がある。
【０１１５】実施の形態４． 第８の構成．この発明の実施の形態４によるデマルチプ
レクサ（請求項８対応）は、第１段は、入力される１本
の直列データをクロック入力を用いてｍ本（ｍは２以上
の自然数）の並列データに変換する複数のＤ−フリップ
フロップ（図１６の７，８）を有する１個のデマルチプ
レクサブロック（図１１の１３）を有するものであり、
第ｋ段（ｋ＝２，…，ｎ：ｋは自然数，ｎは２以上の自
然数）は、入力される１本の直列データを上記クロック
入力を分周して得られた分周クロック入力を用いてｍ本
（ｍは２以上の自然数）の並列データに変換する複数の
Ｄ−フリップフロップ（図１６の７，８）をそれぞれ有
するｍk-1 個のデマルチプレクサブロック（図１１の１
１，１２）を有するものであり、上記第２段ないし第ｎ
段のデータ入力側，上記第２段ないし第ｎ段の分周クロ
ック入力側，または上記第１段のクロック入力側のいず
れかに、データ入力，分周クロック入力，またはクロッ
ク入力を可変の遅延時間で遅延させることのできる可変
遅延回路１０ａ，１０ｂを設けるようにしたものであ
る。
レクサ（請求項８対応）は、第１段は、入力される１本
の直列データをクロック入力を用いてｍ本（ｍは２以上
の自然数）の並列データに変換する複数のＤ−フリップ
フロップ（図１６の７，８）を有する１個のデマルチプ
レクサブロック（図１１の１３）を有するものであり、
第ｋ段（ｋ＝２，…，ｎ：ｋは自然数，ｎは２以上の自
然数）は、入力される１本の直列データを上記クロック
入力を分周して得られた分周クロック入力を用いてｍ本
（ｍは２以上の自然数）の並列データに変換する複数の
Ｄ−フリップフロップ（図１６の７，８）をそれぞれ有
するｍk-1 個のデマルチプレクサブロック（図１１の１
１，１２）を有するものであり、上記第２段ないし第ｎ
段のデータ入力側，上記第２段ないし第ｎ段の分周クロ
ック入力側，または上記第１段のクロック入力側のいず
れかに、データ入力，分周クロック入力，またはクロッ
ク入力を可変の遅延時間で遅延させることのできる可変
遅延回路１０ａ，１０ｂを設けるようにしたものであ
る。
【０１１６】第８の構成による作用効果．この発明の実
施の形態４によるデマルチプレクサ（請求項８対応）
は、上述のように構成したので、データ入力，クロック
入力，または分周クロック入力のタイミングを上記可変
遅延回路により調整することができ、回路を構成する素
子等の遅延時間に変動が生じ、データ入力，クロック入
力，または分周クロック入力にタイミングのずれが生じ
ても、上記可変遅延回路によりこのタイミングを調整し
て、上記可変遅延回路が設けられた段を構成するＤ−フ
リップフロップを正常に動作させることができる。
施の形態４によるデマルチプレクサ（請求項８対応）
は、上述のように構成したので、データ入力，クロック
入力，または分周クロック入力のタイミングを上記可変
遅延回路により調整することができ、回路を構成する素
子等の遅延時間に変動が生じ、データ入力，クロック入
力，または分周クロック入力にタイミングのずれが生じ
ても、上記可変遅延回路によりこのタイミングを調整し
て、上記可変遅延回路が設けられた段を構成するＤ−フ
リップフロップを正常に動作させることができる。
【０１１７】実施例６．図１１は本発明の第６の実施例
によるデマルチプレクサ（実施の形態４対応）の回路構
成を示すブロック図であり、図において、図６と同一符
号は同一または相当する部分を示しており、１３は直列
データ入力が出た入力に入力されこれを２ビットの並列
データ（ＯＤＤ，ＥＶＥＮ）に変換する１：２デマルチ
プレクサＤＥＭＵＸブロック、１０ａ，１０ｂは１：２
ＤＥＭＵＸブロック１３から出力される２ビットの並列
データ（ＯＤＤ、ＥＶＥＮ）が入力され、これらのデー
タをそれぞれ遅延する可変遅延回路であり、可変遅延回
路１０と同様に構成され、その入力の遅延時間を可変値
で調整できるものである。また、３０は可変遅延回路１
０ａ，１０ｂの制御入力と接続された制御回路であり、
その遅延時間を決定する制御信号を出力することにより
可変遅延回路１０ａ，１０ｂを制御する。１１，１２は
可変遅延回路１０ａ，１０ｂにより遅延された２ビット
の並列データをデータ入力としこれを４ビットの並列デ
ータ（３，１，２，０）に変換する１：２ＤＥＭＵＸブ
ロック、２０は最終出力段である１：２ＤＥＭＵＸブロ
ック１１，１２の出力をモニタできるとともに、このモ
ニタした値を予め入力されている期待値と比較できるモ
ニタ手段、１５ｂは該デマルチプレクサの外部から入力
され、１：２ＤＥＭＵＸブロック１３のクロック入力に
供給される高速クロックＣＬＫを１／２分周して１：２
ＤＥＭＵＸブロック１１，１２のクロック入力に供給す
る１／２分周器である。
によるデマルチプレクサ（実施の形態４対応）の回路構
成を示すブロック図であり、図において、図６と同一符
号は同一または相当する部分を示しており、１３は直列
データ入力が出た入力に入力されこれを２ビットの並列
データ（ＯＤＤ，ＥＶＥＮ）に変換する１：２デマルチ
プレクサＤＥＭＵＸブロック、１０ａ，１０ｂは１：２
ＤＥＭＵＸブロック１３から出力される２ビットの並列
データ（ＯＤＤ、ＥＶＥＮ）が入力され、これらのデー
タをそれぞれ遅延する可変遅延回路であり、可変遅延回
路１０と同様に構成され、その入力の遅延時間を可変値
で調整できるものである。また、３０は可変遅延回路１
０ａ，１０ｂの制御入力と接続された制御回路であり、
その遅延時間を決定する制御信号を出力することにより
可変遅延回路１０ａ，１０ｂを制御する。１１，１２は
可変遅延回路１０ａ，１０ｂにより遅延された２ビット
の並列データをデータ入力としこれを４ビットの並列デ
ータ（３，１，２，０）に変換する１：２ＤＥＭＵＸブ
ロック、２０は最終出力段である１：２ＤＥＭＵＸブロ
ック１１，１２の出力をモニタできるとともに、このモ
ニタした値を予め入力されている期待値と比較できるモ
ニタ手段、１５ｂは該デマルチプレクサの外部から入力
され、１：２ＤＥＭＵＸブロック１３のクロック入力に
供給される高速クロックＣＬＫを１／２分周して１：２
ＤＥＭＵＸブロック１１，１２のクロック入力に供給す
る１／２分周器である。
【０１１８】３０２はデマルチプレクサであり、上述の
可変遅延回路１０ａ，１０ｂ、制御回路３０、１：２Ｄ
ＥＭＵＸブロック１１，１２，１３、モニタ手段２０、
１／２分周器１５ｂから構成されている。
可変遅延回路１０ａ，１０ｂ、制御回路３０、１：２Ｄ
ＥＭＵＸブロック１１，１２，１３、モニタ手段２０、
１／２分周器１５ｂから構成されている。
【０１１９】本実施例６のデマルチプレクサ３０２は、
上記実施例４のデマルチプレクサにおいて、可変遅延回
路を第２段目の１：ｍＤＥＭＵＸブロック１３のデータ
入力側に設ける代わりに、第２段目の１：ｍＤＥＭＵＸ
ブロック１１，１２のデータ入力側に設け、該可変遅延
回路により、第２段目の１：ｍＤＥＭＵＸブロックに入
力されるデータ入力を可変値で遅延させるようにしたも
のである。
上記実施例４のデマルチプレクサにおいて、可変遅延回
路を第２段目の１：ｍＤＥＭＵＸブロック１３のデータ
入力側に設ける代わりに、第２段目の１：ｍＤＥＭＵＸ
ブロック１１，１２のデータ入力側に設け、該可変遅延
回路により、第２段目の１：ｍＤＥＭＵＸブロックに入
力されるデータ入力を可変値で遅延させるようにしたも
のである。
【０１２０】以下、上記実施例４と同様の４：１デマル
チプレクサについて図１１を用いて説明する。上記実施
例４においては、第１段であるＤ−フリップフロップ１
４により高速クロックＣＬＫと該Ｄ−フリップフロップ
１４に入力された直列データとを同期させる構造を備え
たデマルチプレクサに可変遅延回路１０を設けるように
したが、本実施例６においては、図１１に示すように、
第１段として１：２ＤＥＭＵＸブロック１３を備えた構
造のデマルチプレクサ３０２の第２段目の１：２ＤＥＭ
ＵＸブロック１１，１２のデータ入力側に可変遅延回路
１０ａ，１０ｂを設けるようにしたものである。
チプレクサについて図１１を用いて説明する。上記実施
例４においては、第１段であるＤ−フリップフロップ１
４により高速クロックＣＬＫと該Ｄ−フリップフロップ
１４に入力された直列データとを同期させる構造を備え
たデマルチプレクサに可変遅延回路１０を設けるように
したが、本実施例６においては、図１１に示すように、
第１段として１：２ＤＥＭＵＸブロック１３を備えた構
造のデマルチプレクサ３０２の第２段目の１：２ＤＥＭ
ＵＸブロック１１，１２のデータ入力側に可変遅延回路
１０ａ，１０ｂを設けるようにしたものである。
【０１２１】即ち、第１段の１：２ＤＥＭＵＸブロック
１３は、直列データ入力を高速クロックＣＬＫに同期し
て２ビットの並列データ（ＯＤＤ，ＥＶＥＮ）に変換す
る。
１３は、直列データ入力を高速クロックＣＬＫに同期し
て２ビットの並列データ（ＯＤＤ，ＥＶＥＮ）に変換す
る。
【０１２２】この２ビットの並列データは可変遅延回路
１０ａ，１０ｂにより遅延されて次段の１：２ＤＥＭＵ
Ｘブロック１１，１２に入力されるが、この１：２ＤＥ
ＭＵＸブロック１１，１２は分周器１５ｂで生成された
高速クロックＣＬＫの２分の１の周波数を持ったクロッ
ク１／２ＣＬＫがクロック信号として入力されており、
このクロック１／２ＣＬＫに同期して、遅延された２ビ
ットの並列データを４ビット並列データ（３，２，１，
０）に変換し、これを最終出力として外部に出力する。
１０ａ，１０ｂにより遅延されて次段の１：２ＤＥＭＵ
Ｘブロック１１，１２に入力されるが、この１：２ＤＥ
ＭＵＸブロック１１，１２は分周器１５ｂで生成された
高速クロックＣＬＫの２分の１の周波数を持ったクロッ
ク１／２ＣＬＫがクロック信号として入力されており、
このクロック１／２ＣＬＫに同期して、遅延された２ビ
ットの並列データを４ビット並列データ（３，２，１，
０）に変換し、これを最終出力として外部に出力する。
【０１２３】ここで、本実施例６のデマルチプレクサ３
０２においては、予め、テスト用の既知の直列データを
実際の使用温度と近い温度に保持したデマルチプレクサ
３０２に流すとともに、この時の最終出力段からの出力
をモニタ手段２０でモニタし、そのモニタ値がテスト用
の直列データにより得られるデータ出力の期待値と同じ
値となるように、制御回路３０の出力を調整して、可変
遅延回路１０ａ，１０ｂにおけるデータの遅延時間ΔＴ
を調整しておく。例えば上述した従来のデマルチプレク
サ４００においては、プロセスパラメータ変動や温度変
動などによって、回路を構成する素子等の遅延時間の変
動により、１：２ＤＥＭＵＸブロック１３に入力する直
列データＳＩＧ1 とクロック１／２ＣＬＫとの間のタイ
ミングが設計値からずれてしまい、１：２ＤＥＭＵＸブ
ロック１１，１２を構成するＤ−フリップフロップ７，
８が正常に動作しなくなるという問題点があったが、本
実施例６のように、可変遅延回路１０ａ，１０ｂの遅延
時間を予め調整しておくことにより、１：２ＤＥＭＵＸ
ブロック１１，１２に入力する２ビットの並列データと
クロック１／２ＣＬＫ間のタイミングが設計値からず
れ、１：２ＤＥＭＵＸブロック１１，１２を構成するＤ
−フリップフロップ７，８のセットアップタイムとホー
ルドタイムとの間に２ビットデータの変化点が位置する
ようになったとしても、可変遅延回路１０ａ，１０ｂに
より２ビットデータとクロック１／２ＣＬＫのタイミン
グのずれを調整した遅延２ビットデータを作ることによ
り、１：２ＤＥＭＵＸブロック１１，１２内のＤ−フリ
ップフロップ７，８のセットアップタイムとホールドタ
イムとの間に２ビットデータの変化点が位置しないよう
にして、第２段である１：２ＤＥＭＵＸブロック１１，
１２に入力される２ビットデータとクロック１／２ＣＬ
Ｋとのタイミングのずれをなくして、デマルチプレクサ
３０２を正常に動作させることができる。なお、モニタ
手段によるモニタ結果に基づく制御回路の出力制御は、
モニタ結果をもとに手動で行うようにしてもよいし、予
め、モニタ手段の結果と連動させて自動化できるように
しておいてもよい。
０２においては、予め、テスト用の既知の直列データを
実際の使用温度と近い温度に保持したデマルチプレクサ
３０２に流すとともに、この時の最終出力段からの出力
をモニタ手段２０でモニタし、そのモニタ値がテスト用
の直列データにより得られるデータ出力の期待値と同じ
値となるように、制御回路３０の出力を調整して、可変
遅延回路１０ａ，１０ｂにおけるデータの遅延時間ΔＴ
を調整しておく。例えば上述した従来のデマルチプレク
サ４００においては、プロセスパラメータ変動や温度変
動などによって、回路を構成する素子等の遅延時間の変
動により、１：２ＤＥＭＵＸブロック１３に入力する直
列データＳＩＧ1 とクロック１／２ＣＬＫとの間のタイ
ミングが設計値からずれてしまい、１：２ＤＥＭＵＸブ
ロック１１，１２を構成するＤ−フリップフロップ７，
８が正常に動作しなくなるという問題点があったが、本
実施例６のように、可変遅延回路１０ａ，１０ｂの遅延
時間を予め調整しておくことにより、１：２ＤＥＭＵＸ
ブロック１１，１２に入力する２ビットの並列データと
クロック１／２ＣＬＫ間のタイミングが設計値からず
れ、１：２ＤＥＭＵＸブロック１１，１２を構成するＤ
−フリップフロップ７，８のセットアップタイムとホー
ルドタイムとの間に２ビットデータの変化点が位置する
ようになったとしても、可変遅延回路１０ａ，１０ｂに
より２ビットデータとクロック１／２ＣＬＫのタイミン
グのずれを調整した遅延２ビットデータを作ることによ
り、１：２ＤＥＭＵＸブロック１１，１２内のＤ−フリ
ップフロップ７，８のセットアップタイムとホールドタ
イムとの間に２ビットデータの変化点が位置しないよう
にして、第２段である１：２ＤＥＭＵＸブロック１１，
１２に入力される２ビットデータとクロック１／２ＣＬ
Ｋとのタイミングのずれをなくして、デマルチプレクサ
３０２を正常に動作させることができる。なお、モニタ
手段によるモニタ結果に基づく制御回路の出力制御は、
モニタ結果をもとに手動で行うようにしてもよいし、予
め、モニタ手段の結果と連動させて自動化できるように
しておいてもよい。
【０１２４】このように、この発明の実施例６によるデ
マルチプレクサにおいては、第２段目の１：２ＤＥＭＵ
Ｘブロック１１，１２のデータ入力側に可変遅延回路１
０ａ，１０ｂを設け、最終出力段のデマルチプレクサ１
１，１２の出力をモニタ手段２０によりモニタした値を
もとに制御回路３０を制御して可変遅延回路１０ａ，１
０ｂの遅延時間を調整し、該可変遅延回路１０ａ，１０
ｂにより１：２ＤＥＭＵＸブロック１３から出力される
２ビット並列データのタイミングを調整するようにした
から、デバイスパラメータ変動や温度変動などにより回
路を構成する素子等の遅延時間に変動が発生しても、可
変遅延回路１０ａ，１０ｂによりタイミングを調整した
並列データにより、第２段目の１：２デマルチプレクサ
１１，１２を構成するＤ−フリップフロップを正常に動
作させることができ、遅延時間変動が発生しても正常な
動作が可能なデマルチプレクサを提供できる効果があ
る。
マルチプレクサにおいては、第２段目の１：２ＤＥＭＵ
Ｘブロック１１，１２のデータ入力側に可変遅延回路１
０ａ，１０ｂを設け、最終出力段のデマルチプレクサ１
１，１２の出力をモニタ手段２０によりモニタした値を
もとに制御回路３０を制御して可変遅延回路１０ａ，１
０ｂの遅延時間を調整し、該可変遅延回路１０ａ，１０
ｂにより１：２ＤＥＭＵＸブロック１３から出力される
２ビット並列データのタイミングを調整するようにした
から、デバイスパラメータ変動や温度変動などにより回
路を構成する素子等の遅延時間に変動が発生しても、可
変遅延回路１０ａ，１０ｂによりタイミングを調整した
並列データにより、第２段目の１：２デマルチプレクサ
１１，１２を構成するＤ−フリップフロップを正常に動
作させることができ、遅延時間変動が発生しても正常な
動作が可能なデマルチプレクサを提供できる効果があ
る。
【０１２５】なお、本実施例６においては、出力段を構
成するＤＥＭＵＸブロック１１，１２のデータ入力側に
可変遅延回路１０ａ，１０ｂを設けるようにしたが、上
記実施例５と同様に、いずれの出力段を構成するＤＥＭ
ＵＸブロックのクロック入力側，または分周クロック入
力側に可変遅延回路を設けるようにしてもよく、このよ
うな場合においても本実施例６と同様の効果を奏する。
ただし、この場合、可変遅延回路は、その出力段を構成
する全てのＤ−フリップフロップのクロック入力側，ま
たは分周クロック入力側に設ける必要がある。
成するＤＥＭＵＸブロック１１，１２のデータ入力側に
可変遅延回路１０ａ，１０ｂを設けるようにしたが、上
記実施例５と同様に、いずれの出力段を構成するＤＥＭ
ＵＸブロックのクロック入力側，または分周クロック入
力側に可変遅延回路を設けるようにしてもよく、このよ
うな場合においても本実施例６と同様の効果を奏する。
ただし、この場合、可変遅延回路は、その出力段を構成
する全てのＤ−フリップフロップのクロック入力側，ま
たは分周クロック入力側に設ける必要がある。
【０１２６】また、本実施例６においては、第２段のＤ
ＥＭＵＸブロック１１，１２のデータ入力側に可変遅延
回路１０ａ，１０ｂを設けるようにしたが、第１段を除
く他の出力段のデータ入力側に可変遅延回路を設けるよ
うにしてもよく、このような場合においても上記実施例
６と同様の効果を奏する。ただし、この場合、可変遅延
回路は、その出力段を構成する全てのＤ−フリップフロ
ップのデータ入力側に設ける必要がある。
ＥＭＵＸブロック１１，１２のデータ入力側に可変遅延
回路１０ａ，１０ｂを設けるようにしたが、第１段を除
く他の出力段のデータ入力側に可変遅延回路を設けるよ
うにしてもよく、このような場合においても上記実施例
６と同様の効果を奏する。ただし、この場合、可変遅延
回路は、その出力段を構成する全てのＤ−フリップフロ
ップのデータ入力側に設ける必要がある。
【０１２７】また、本実施例６では、可変遅延回路１０
を、互いに異なる段数のバッファ２１を有し遅延時間が
相異なる複数の線路２１０の１つをセレクタ２２で選択
するように構成したから、セレクタ２２を切り換えるこ
とにより、可変遅延回路１０の遅延時間を容易に可変調
整でき、回路を構成する素子等の遅延時間に変動が生じ
ても容易に正常な動作が可能な状態に調整できるマルチ
プレクサを提供できる効果がある。
を、互いに異なる段数のバッファ２１を有し遅延時間が
相異なる複数の線路２１０の１つをセレクタ２２で選択
するように構成したから、セレクタ２２を切り換えるこ
とにより、可変遅延回路１０の遅延時間を容易に可変調
整でき、回路を構成する素子等の遅延時間に変動が生じ
ても容易に正常な動作が可能な状態に調整できるマルチ
プレクサを提供できる効果がある。
【０１２８】実施の形態５． 第９の構成．本発明の実施の形態５によるマルチプレク
サ（請求項５対応）は、上記可変遅延回路（図１，図
３，図１０の１０）を、上記制御手段（図１，図３，図
１０の３０）に接続され、上記制御手段（図１，図３，
図１０の３０）からの制御信号により遅延時間が変化す
る少なくとも１つ以上の可変遅延バッファ（図８の４
１）により構成されているようにしたものである。
サ（請求項５対応）は、上記可変遅延回路（図１，図
３，図１０の１０）を、上記制御手段（図１，図３，図
１０の３０）に接続され、上記制御手段（図１，図３，
図１０の３０）からの制御信号により遅延時間が変化す
る少なくとも１つ以上の可変遅延バッファ（図８の４
１）により構成されているようにしたものである。
【０１２９】第９の構成による作用効果．本発明の実施
の形態５によるマルチプレクサ（請求項５対応）は、上
述のように構成したので、制御信号を変化させることに
より、可変遅延バッファの遅延時間を変化させて、可変
遅延回路の遅延時間を容易に可変調整でき、回路を構成
する素子等の遅延時間に変動が生じても容易に正常な動
作が可能な状態に調整できるマルチプレクサを提供でき
る。
の形態５によるマルチプレクサ（請求項５対応）は、上
述のように構成したので、制御信号を変化させることに
より、可変遅延バッファの遅延時間を変化させて、可変
遅延回路の遅延時間を容易に可変調整でき、回路を構成
する素子等の遅延時間に変動が生じても容易に正常な動
作が可能な状態に調整できるマルチプレクサを提供でき
る。
【０１３０】第１０の構成．本発明の実施の形態５によ
るマルチプレクサ（請求項６対応）は、上記可変遅延バ
ッファ（図８の４１）を、上記制御手段（図１，図３，
図１０の３０）からの制御信号でその内部に設けられた
電流源トランジスタ（図９の５０，５１）のゲート電圧
を調整することにより、遅延時間が調整されるソースフ
ォロワバッファ（図９の５２，５３）よりなるようにし
たものである。
るマルチプレクサ（請求項６対応）は、上記可変遅延バ
ッファ（図８の４１）を、上記制御手段（図１，図３，
図１０の３０）からの制御信号でその内部に設けられた
電流源トランジスタ（図９の５０，５１）のゲート電圧
を調整することにより、遅延時間が調整されるソースフ
ォロワバッファ（図９の５２，５３）よりなるようにし
たものである。
【０１３１】第１０の構成による作用効果．本発明の実
施の形態５によるマルチプレクサ（請求項６対応）は、
上述のように構成したので、制御信号を変化させて、可
変遅延バッファの遅延時間を変化させることにより、可
変遅延バッファの遅延時間を容易に可変調整でき、回路
を構成する素子等の遅延時間に変動が生じても容易に正
常な動作が可能な状態に調整できるマルチプレクサを提
供できる効果がある。
施の形態５によるマルチプレクサ（請求項６対応）は、
上述のように構成したので、制御信号を変化させて、可
変遅延バッファの遅延時間を変化させることにより、可
変遅延バッファの遅延時間を容易に可変調整でき、回路
を構成する素子等の遅延時間に変動が生じても容易に正
常な動作が可能な状態に調整できるマルチプレクサを提
供できる効果がある。
【０１３２】実施の形態６． 第１１の構成．本発明の実施の形態６によるデマルチプ
レクサ（請求項１１対応）は、上記可変遅延回路（図
４，図６，図１１の１０）を、上記制御手段（図４，図
６，図１１の３０）に接続され、上記制御手段からの制
御信号により遅延時間が変化する少なくとも１つ以上の
可変遅延バッファ（図８の４１）により構成されている
ようにしたものである。
レクサ（請求項１１対応）は、上記可変遅延回路（図
４，図６，図１１の１０）を、上記制御手段（図４，図
６，図１１の３０）に接続され、上記制御手段からの制
御信号により遅延時間が変化する少なくとも１つ以上の
可変遅延バッファ（図８の４１）により構成されている
ようにしたものである。
【０１３３】第１１の構成による作用効果．本発明の実
施の形態６によるデマルチプレクサ（請求項１１対応）
は、上述のように構成したので、制御信号を変化させる
ことにより、可変遅延バッファ４１の遅延時間を変化さ
せて、可変遅延回路１０の遅延時間を容易に可変調整で
き、回路を構成する素子等の遅延時間に変動が生じても
容易に正常な動作が可能な状態に調整できるデマルチプ
レクサを提供できる。
施の形態６によるデマルチプレクサ（請求項１１対応）
は、上述のように構成したので、制御信号を変化させる
ことにより、可変遅延バッファ４１の遅延時間を変化さ
せて、可変遅延回路１０の遅延時間を容易に可変調整で
き、回路を構成する素子等の遅延時間に変動が生じても
容易に正常な動作が可能な状態に調整できるデマルチプ
レクサを提供できる。
【０１３４】第１２の構成．本発明の実施の形態６によ
るデマルチプレクサ（請求項１２対応）は、上記可変遅
延バッファ（図８の４１）を、上記制御手段（図４，図
６，図１１の３０）からの制御信号でその内部に設けら
れた電流源トランジスタ（図９の５０，５１）のゲート
電圧を調整することにより、遅延時間が調整されるソー
スフォロワバッファ（図９の５２，５３）よりなるよう
にしたものである。
るデマルチプレクサ（請求項１２対応）は、上記可変遅
延バッファ（図８の４１）を、上記制御手段（図４，図
６，図１１の３０）からの制御信号でその内部に設けら
れた電流源トランジスタ（図９の５０，５１）のゲート
電圧を調整することにより、遅延時間が調整されるソー
スフォロワバッファ（図９の５２，５３）よりなるよう
にしたものである。
【０１３５】第１２の構成による作用効果．本発明の実
施の形態６によるデマルチプレクサ（請求項１２対応）
は、上述のように構成したので、制御信号を変化させ
て、可変遅延バッファの遅延時間を変化させることによ
り、可変遅延バッファの遅延時間を容易に可変調整で
き、回路を構成する素子等の遅延時間に変動が生じても
容易に正常な動作が可能な状態に調整できるデマルチプ
レクサを提供できる効果がある。
施の形態６によるデマルチプレクサ（請求項１２対応）
は、上述のように構成したので、制御信号を変化させ
て、可変遅延バッファの遅延時間を変化させることによ
り、可変遅延バッファの遅延時間を容易に可変調整で
き、回路を構成する素子等の遅延時間に変動が生じても
容易に正常な動作が可能な状態に調整できるデマルチプ
レクサを提供できる効果がある。
【０１３６】実施例７．図８は本発明の実施例７によ
る，マルチプレクサおよびデマルチプレクサの可変遅延
回路（実施の形態５，６対応）の構成を示すブロック図
であり、図において、４１は可変遅延バッファであり、
遅延すべき時間の長短に応じた個数のものが相互に直列
に接続されている。４２は遅延すべきデータが入力され
るデータ入力端子であり、初段の可変遅延バッファ４１
のデータ入力に接続されている。４３は遅延されたデー
タが出力されるデータ出力端子であり、最終段の可変遅
延バッファ４１の出力に接続されている。４４は可変遅
延バッファ４１のそれぞれの制御入力に遅延時間の制御
信号を入力するための制御信号入力端子である。また、
４０は遅延時間を可変できる可変遅延回路であり、上述
の可変遅延バッファ４１，データ入力端子４２，データ
出力端子４３および制御信号入力端子４４から構成され
ている。
る，マルチプレクサおよびデマルチプレクサの可変遅延
回路（実施の形態５，６対応）の構成を示すブロック図
であり、図において、４１は可変遅延バッファであり、
遅延すべき時間の長短に応じた個数のものが相互に直列
に接続されている。４２は遅延すべきデータが入力され
るデータ入力端子であり、初段の可変遅延バッファ４１
のデータ入力に接続されている。４３は遅延されたデー
タが出力されるデータ出力端子であり、最終段の可変遅
延バッファ４１の出力に接続されている。４４は可変遅
延バッファ４１のそれぞれの制御入力に遅延時間の制御
信号を入力するための制御信号入力端子である。また、
４０は遅延時間を可変できる可変遅延回路であり、上述
の可変遅延バッファ４１，データ入力端子４２，データ
出力端子４３および制御信号入力端子４４から構成され
ている。
【０１３７】また、図９は上記図８に示した可変遅延バ
ッファ４１の回路構成を示すブロック図であり、図にお
いて、５４は電源電圧ＶDD、４５ａはアノードが電源電
圧ＶDD５４に接続されたダイオード、４６ａ，４６ｂは
一端がダイオード４５ａのカソードに接続された抵抗、
４７，４８はドレインが抵抗４６ａ，４６ｂの他端に接
続された電界効果トランジスタ（ＦＥＴ）、４７ａ，４
８ａはＦＥＴ４７，４８のゲート端子で、それぞれにデ
ータ入力（ＩＮ，／ＩＮ）が入力される。５５は電源電
圧ＶSS、４９はドレインがＦＥＴ４７，４８のソースに
接続されソースが電源電圧ＶSS５５に接続されたＦＥ
Ｔ、５２はドレインが電源電圧ＶDD５４に接続され、ゲ
ートが抵抗４６ｂとＦＥＴ４８ａとの接続点に接続され
たＦＥＴ、４５ｂはアノードがＦＥＴ５２のソースに接
続されたダイオード、５３はドレインが電源電圧ＶDD５
４に接続され、ゲートが抵抗４６ｂとＦＥＴ４７ａとの
接続点に接続されたＦＥＴ、４５ｃはアノードがＦＥＴ
５３のソースに接続されたダイオード、５６，５７はダ
イオード４５ｂ，４５ｃのカソードに接続されたデータ
出力端子であり、それぞれデータ出力（ＯＵＴ，／ＯＵ
Ｔ）が出力される。５０はドレインがデータ出力端子５
６に接続されソースが電源電圧ＶSS５５に接続されたＦ
ＥＴ、５１はドレインがデータ出力端子５７に接続され
ソースが電源電圧ＶSS５５に接続されたＦＥＴである。
ッファ４１の回路構成を示すブロック図であり、図にお
いて、５４は電源電圧ＶDD、４５ａはアノードが電源電
圧ＶDD５４に接続されたダイオード、４６ａ，４６ｂは
一端がダイオード４５ａのカソードに接続された抵抗、
４７，４８はドレインが抵抗４６ａ，４６ｂの他端に接
続された電界効果トランジスタ（ＦＥＴ）、４７ａ，４
８ａはＦＥＴ４７，４８のゲート端子で、それぞれにデ
ータ入力（ＩＮ，／ＩＮ）が入力される。５５は電源電
圧ＶSS、４９はドレインがＦＥＴ４７，４８のソースに
接続されソースが電源電圧ＶSS５５に接続されたＦＥ
Ｔ、５２はドレインが電源電圧ＶDD５４に接続され、ゲ
ートが抵抗４６ｂとＦＥＴ４８ａとの接続点に接続され
たＦＥＴ、４５ｂはアノードがＦＥＴ５２のソースに接
続されたダイオード、５３はドレインが電源電圧ＶDD５
４に接続され、ゲートが抵抗４６ｂとＦＥＴ４７ａとの
接続点に接続されたＦＥＴ、４５ｃはアノードがＦＥＴ
５３のソースに接続されたダイオード、５６，５７はダ
イオード４５ｂ，４５ｃのカソードに接続されたデータ
出力端子であり、それぞれデータ出力（ＯＵＴ，／ＯＵ
Ｔ）が出力される。５０はドレインがデータ出力端子５
６に接続されソースが電源電圧ＶSS５５に接続されたＦ
ＥＴ、５１はドレインがデータ出力端子５７に接続され
ソースが電源電圧ＶSS５５に接続されたＦＥＴである。
【０１３８】なお、ＦＥＴ４７〜５３のうち、ＦＥＴ４
９，５０，５１は電流源トランジスタとなっており、そ
のゲート端子４９ａ，５０ａ，５１ａにはゲート電圧Ｖ
CS1，ＶCS2 ，ＶCS3 が入力される。そして、このゲー
ト端子４９ａ，５０ａは図８に示した制御信号入力端子
４４と接続され、ゲート電圧ＶCS2,ＶCS3 は制御回路３
０により制御されるようになっている。
９，５０，５１は電流源トランジスタとなっており、そ
のゲート端子４９ａ，５０ａ，５１ａにはゲート電圧Ｖ
CS1，ＶCS2 ，ＶCS3 が入力される。そして、このゲー
ト端子４９ａ，５０ａは図８に示した制御信号入力端子
４４と接続され、ゲート電圧ＶCS2,ＶCS3 は制御回路３
０により制御されるようになっている。
【０１３９】本実施例７は、上記第１ないし第３の実施
例に示したマルチプレクサ、あるいは上記第４ないし第
６の実施例に示したデマルチプレクサにおいて、図７に
示したようなセレクタを用いてバッファ段数の異なる線
路を切り換える構造の可変遅延回路１０を用いる代わり
に、図８に示すような可変遅延バッファ４１を用いた可
変遅延回路４０を用いるようにしたものである。
例に示したマルチプレクサ、あるいは上記第４ないし第
６の実施例に示したデマルチプレクサにおいて、図７に
示したようなセレクタを用いてバッファ段数の異なる線
路を切り換える構造の可変遅延回路１０を用いる代わり
に、図８に示すような可変遅延バッファ４１を用いた可
変遅延回路４０を用いるようにしたものである。
【０１４０】次に、本実施例７の可変遅延回路の動作に
ついて説明する。本実施例７の可変遅延回路４０は、デ
ータ入力ＳＩＧ1 が入力されるデータ入力端子４２とデ
ータ入力ＳＩＧ2 が出力されるデータ出力端子４３との
間に複数段の可変遅延バッファ４１を備え、この可変遅
延バッファ４１のデータ遅延時間を制御信号入力端子４
４を通じて制御回路３０により制御することにより、そ
の遅延時間を可変するものである。
ついて説明する。本実施例７の可変遅延回路４０は、デ
ータ入力ＳＩＧ1 が入力されるデータ入力端子４２とデ
ータ入力ＳＩＧ2 が出力されるデータ出力端子４３との
間に複数段の可変遅延バッファ４１を備え、この可変遅
延バッファ４１のデータ遅延時間を制御信号入力端子４
４を通じて制御回路３０により制御することにより、そ
の遅延時間を可変するものである。
【０１４１】この可変遅延バッファ４１は図９に示すよ
うなソースフォロワバッファからなり、データ入力端子
４７ａ，４８ａに差動で入力されたデータは、ＦＥＴ４
７，４８により差動増幅されて、ＦＥＴ５３，５２に出
力され、このＦＥＴ５３，５２でインピーダンス変換さ
れ、データ出力端子５７，５６から出力されるが、制御
回路３０によりＦＥＴ５０，５１のゲート端子５０ａ，
５０ｂのゲート電圧ＶCS2,ＶCS3 を同時に変化させるこ
とにより、ＦＥＴ５２，５３からなるソースフォロワバ
ッファに流れる電流量を調整でき、データ出力端子５
６，５７から出力されるデータ出力（ＯＵＴ，／ＯＵ
Ｔ）の遅延時間を調整することができる。
うなソースフォロワバッファからなり、データ入力端子
４７ａ，４８ａに差動で入力されたデータは、ＦＥＴ４
７，４８により差動増幅されて、ＦＥＴ５３，５２に出
力され、このＦＥＴ５３，５２でインピーダンス変換さ
れ、データ出力端子５７，５６から出力されるが、制御
回路３０によりＦＥＴ５０，５１のゲート端子５０ａ，
５０ｂのゲート電圧ＶCS2,ＶCS3 を同時に変化させるこ
とにより、ＦＥＴ５２，５３からなるソースフォロワバ
ッファに流れる電流量を調整でき、データ出力端子５
６，５７から出力されるデータ出力（ＯＵＴ，／ＯＵ
Ｔ）の遅延時間を調整することができる。
【０１４２】従って、可変遅延回路４０は、このような
遅延時間を調整することができる複数の可変遅延バッフ
ァ４１を複数有しているため、個々の可変遅延バッファ
４１の遅延時間がその個数分だけ累積するため、データ
入力端子４２から入力されたデータ入力ＳＩＧ1 を、制
御信号入力端子に入力される制御信号の値およびこの相
互に直列に接続された可変遅延バッファ４１の個数に応
じた時間分遅延してデ−タ出力端子４３からデータ出力
ＳＩＧ2 として出力することができる。
遅延時間を調整することができる複数の可変遅延バッフ
ァ４１を複数有しているため、個々の可変遅延バッファ
４１の遅延時間がその個数分だけ累積するため、データ
入力端子４２から入力されたデータ入力ＳＩＧ1 を、制
御信号入力端子に入力される制御信号の値およびこの相
互に直列に接続された可変遅延バッファ４１の個数に応
じた時間分遅延してデ−タ出力端子４３からデータ出力
ＳＩＧ2 として出力することができる。
【０１４３】このように、本実施例７によれば、上記可
変遅延回路は、複数段の可変遅延バッファ４１を備えた
可変遅延回路４０を設け、この可変遅延バッファ４０に
おけるデータの遅延時間を制御回路３０により調整する
ようにしたから、制御回路３０が発する制御信号を切り
換えることにより、可変遅延回路４０の遅延時間を容易
に可変調整でき、回路を構成する素子等の遅延時間に変
動が生じても容易に正常な動作が可能な状態に調整でき
るマルチプレクサあるいはデマルチプレクサを提供でき
る効果がある。
変遅延回路は、複数段の可変遅延バッファ４１を備えた
可変遅延回路４０を設け、この可変遅延バッファ４０に
おけるデータの遅延時間を制御回路３０により調整する
ようにしたから、制御回路３０が発する制御信号を切り
換えることにより、可変遅延回路４０の遅延時間を容易
に可変調整でき、回路を構成する素子等の遅延時間に変
動が生じても容易に正常な動作が可能な状態に調整でき
るマルチプレクサあるいはデマルチプレクサを提供でき
る効果がある。
【０１４４】なお、上記実施例７においては、制御回路
３０によりＦＥＴ５０，５１のゲート電圧ＶCS2,ＶCS3
を変化させて、可変遅延バッファ４１の遅延時間を調整
するようにしたが、ＦＥＴ４９のゲート端子４９ａのＶ
CS1 を変化させて、可変遅延バッファ４１の論理振幅を
変化させることにより遅延時間を調整するようにしても
よく、このような場合においても上記実施例７と同様の
効果を奏する。
３０によりＦＥＴ５０，５１のゲート電圧ＶCS2,ＶCS3
を変化させて、可変遅延バッファ４１の遅延時間を調整
するようにしたが、ＦＥＴ４９のゲート端子４９ａのＶ
CS1 を変化させて、可変遅延バッファ４１の論理振幅を
変化させることにより遅延時間を調整するようにしても
よく、このような場合においても上記実施例７と同様の
効果を奏する。
【０１４５】また、本実施例では、ＳＣＦＬ（Souce Co
upled FET Logic)である可変遅延バッファ４１を用いた
可変遅延回路４０を用いた場合について説明したが、そ
の他のＢＦＬ（Buffered FET Logic）やＥＣＬ（Emitte
r Coupled FET Logic)などの可変遅延バッファを用いた
可変遅延回路を用いた場合においても適用できるもので
あり、このような場合においても上記実施例７と同様の
効果を奏する。
upled FET Logic)である可変遅延バッファ４１を用いた
可変遅延回路４０を用いた場合について説明したが、そ
の他のＢＦＬ（Buffered FET Logic）やＥＣＬ（Emitte
r Coupled FET Logic)などの可変遅延バッファを用いた
可変遅延回路を用いた場合においても適用できるもので
あり、このような場合においても上記実施例７と同様の
効果を奏する。
【０１４６】また、本実施例７では、両相駆動のソース
フォロアバッファからなる可変遅延バッファ４１を用い
た場合について説明したが、単相駆動のソースフォロア
バッファを用いた場合においても適用できるものであ
り、このような場合においても上記実施例７と同様の効
果を奏する。
フォロアバッファからなる可変遅延バッファ４１を用い
た場合について説明したが、単相駆動のソースフォロア
バッファを用いた場合においても適用できるものであ
り、このような場合においても上記実施例７と同様の効
果を奏する。
【０１４７】また、上記実施例７では、制御信号により
ゲート電圧ＶCS2,ＶCS3 を同時に制御する場合について
説明したが、制御信号によりこのゲート電圧ＶCS2,ＶCS
3 を別々に調整して、ゲート電圧ＶCS2 とＶCS3 とのク
ロスポイントを変化させることにより可変遅延バッファ
４１の遅延時間を調整するようにしてもよく、このよう
な場合においても上記実施例７と同様の効果を奏する。
ゲート電圧ＶCS2,ＶCS3 を同時に制御する場合について
説明したが、制御信号によりこのゲート電圧ＶCS2,ＶCS
3 を別々に調整して、ゲート電圧ＶCS2 とＶCS3 とのク
ロスポイントを変化させることにより可変遅延バッファ
４１の遅延時間を調整するようにしてもよく、このよう
な場合においても上記実施例７と同様の効果を奏する。
【０１４８】また、上記実施例７においては、ゲート電
圧ＶCS2,ＶCS3 を制御するようにしたが、制御回路３０
で電源電圧ＶDD，ＶSSを変化させ、電流量を調節して遅
延時間を調節するようにしてもよく、このような場合に
おいても上記実施例７と同様の効果を奏する。また、そ
の他の可変遅延バッファとして、電源電圧を制御するこ
とにより遅延時間を変化させることができる回路を用い
るようにしてもよく、上記実施例７と同様の効果を奏す
る。
圧ＶCS2,ＶCS3 を制御するようにしたが、制御回路３０
で電源電圧ＶDD，ＶSSを変化させ、電流量を調節して遅
延時間を調節するようにしてもよく、このような場合に
おいても上記実施例７と同様の効果を奏する。また、そ
の他の可変遅延バッファとして、電源電圧を制御するこ
とにより遅延時間を変化させることができる回路を用い
るようにしてもよく、上記実施例７と同様の効果を奏す
る。
【０１４９】さらに、上記実施例７においては、上記実
施例１のマルチプレクサに対して、その遅延制御回路１
０の代わりに可変遅延バッファ４１からなる遅延制御回
路４０を用いた場合について説明したが、本発明は上記
実施例２，３のマルチプレクサ、及び実施例４ないし６
のデマルチプレクサに対して、その遅延制御回路の代わ
りに可変遅延バッファ４１からなる遅延制御回路４０を
用いた場合についても適用可能なものであり、このよう
な場合においても上記実施例７と同様の効果を奏する。
施例１のマルチプレクサに対して、その遅延制御回路１
０の代わりに可変遅延バッファ４１からなる遅延制御回
路４０を用いた場合について説明したが、本発明は上記
実施例２，３のマルチプレクサ、及び実施例４ないし６
のデマルチプレクサに対して、その遅延制御回路の代わ
りに可変遅延バッファ４１からなる遅延制御回路４０を
用いた場合についても適用可能なものであり、このよう
な場合においても上記実施例７と同様の効果を奏する。
【図１】 この発明の実施例１によるマルチプレクサの
回路構成を示すブロック図である。
回路構成を示すブロック図である。
【図２】 この発明の実施例１によるマルチプレクサの
タイミングチャートを示す図である。
タイミングチャートを示す図である。
【図３】 この発明の実施例２によるマルチプレクサの
回路構成を示すブロック図である。
回路構成を示すブロック図である。
【図４】 この発明の実施例４によるデマルチプレクサ
の回路構成を示すブロック図である。
の回路構成を示すブロック図である。
【図５】 この発明の実施例４によるデマルチプレクサ
のタイミングチャートを示す図である。
のタイミングチャートを示す図である。
【図６】 この発明の実施例５によるデマルチプレクサ
の回路構成を示す図である。
の回路構成を示す図である。
【図７】 この発明の実施例１によるマルチプレクサの
可変遅延回路の回路構成を示すブロック図である。
可変遅延回路の回路構成を示すブロック図である。
【図８】 この発明の実施例７によるマルチプレクサの
可変遅延回路の構成を示すブロック図である。
可変遅延回路の構成を示すブロック図である。
【図９】 この発明の実施例７によるマルチプレクサの
可変遅延回路内の可変遅延バッファの回路構成を示すブ
ロック図である。
可変遅延回路内の可変遅延バッファの回路構成を示すブ
ロック図である。
【図１０】 この発明の実施例３によるマルチプレクサ
の回路構成を示すブロック図である。
の回路構成を示すブロック図である。
【図１１】 この発明の実施例６によるデマルチプレク
サの回路構成を示すブロック図である。
サの回路構成を示すブロック図である。
【図１２】 従来の４：１マルチプレクサの回路構成を
示すブロック図である。
示すブロック図である。
【図１３】 従来のマルチプレクサの２：１マルチプレ
クサブロックの回路構成を示すブロック図である。
クサブロックの回路構成を示すブロック図である。
【図１４】 従来のマルチプレクサのタイミングチャー
トを示す図である。
トを示す図である。
【図１５】 従来の１：４デマルチプレクサの回路構成
を示すブロック図である。
を示すブロック図である。
【図１６】 従来のデマルチプレクサの１：２デマルチ
プレクサブロックの回路構成を示すブロック図である。
プレクサブロックの回路構成を示すブロック図である。
【図１７】 従来のデマルチプレクサのタイミングチャ
ートを示す図である。
ートを示す図である。
【図１８】 従来のマルチプレクサのＤ−フリップフロ
ップにおけるクロック入力とデータ入力とのタイミング
を示す図である。
ップにおけるクロック入力とデータ入力とのタイミング
を示す図である。
【図１９】 従来のマルチプレクサの回路構成を示すブ
ロック図である。
ロック図である。
【図２０】 従来のデマルチプレクサの回路構成を示す
ブロック図である。
ブロック図である。
１〜３ ２：１マルチプレクサブロック、３ａ ｍ：１
マルチプレクサブロック、４，７，１４ Ｄ−フリップ
フロップ、５，５ｂ，１５，１５ｂ １／２分周器、５
ａ 分周器、８ 位相シフタ付Ｄ−フリップフロップ、
９ セレクタ、１０，１０ａ，１０ｂ，４０ 可変遅延
回路、１１〜１３ １：２ デマルチプレクサブロッ
ク、１３ａ １：ｍマルチプレクサブロック、１５ａ
分周器、１９ 変化点、２０ モニタ手段、２１ バッ
ファ、２２ セレクタ、２３，４２ データ入力端子、
２４，４４ 制御信号入力端子、２５，４３，５６，５
７データ出力端子、３０ 制御回路、４１ 可変遅延バ
ッファ、４５ａ〜４５ｃダイオード、４６ａ，４６ｂ
抵抗、４７〜５３ 電界効果トランジスタ、４７ａ〜５
１ａ ゲート端子、５４ ＶDD、５５ ＶSS、６０，６
２ 入力端子、６１，６３ 出力端子、６４，６５ ク
ロック入力端子、１００〜１０２，２００ マルチプレ
クサ、２１０ 線路、３００〜３０２，４００ デマル
チプレクサ。
マルチプレクサブロック、４，７，１４ Ｄ−フリップ
フロップ、５，５ｂ，１５，１５ｂ １／２分周器、５
ａ 分周器、８ 位相シフタ付Ｄ−フリップフロップ、
９ セレクタ、１０，１０ａ，１０ｂ，４０ 可変遅延
回路、１１〜１３ １：２ デマルチプレクサブロッ
ク、１３ａ １：ｍマルチプレクサブロック、１５ａ
分周器、１９ 変化点、２０ モニタ手段、２１ バッ
ファ、２２ セレクタ、２３，４２ データ入力端子、
２４，４４ 制御信号入力端子、２５，４３，５６，５
７データ出力端子、３０ 制御回路、４１ 可変遅延バ
ッファ、４５ａ〜４５ｃダイオード、４６ａ，４６ｂ
抵抗、４７〜５３ 電界効果トランジスタ、４７ａ〜５
１ａ ゲート端子、５４ ＶDD、５５ ＶSS、６０，６
２ 入力端子、６１，６３ 出力端子、６４，６５ ク
ロック入力端子、１００〜１０２，２００ マルチプレ
クサ、２１０ 線路、３００〜３０２，４００ デマル
チプレクサ。
Claims (12)
- 【請求項１】 最終出力段である第ｎ段（ｎは２以上の
自然数）は、クロック入力とその前段から入力される１
本の直列データとを同期させて出力するリタイミング用
Ｄ−フリップフロップを有するものであり、 第ｊ段（ｊ＝１，…，ｎ−１：ｊは自然数）は、その各
々が、入力されるｍ本（ｍは２以上の自然数）の並列デ
ータを上記クロック入力を分周して得られた分周クロッ
ク入力を用いて１本の直列データに変換する複数のＤ−
フリップフロップをそれぞれ有する，ｍn-j-1 個のマル
チプレクサブロックを有するものであり、 上記第ｊ段のｍn-j-1 個の各マルチプレクサブロック
は、この各マルチプレクサブロックからそれぞれ出力さ
れる直列データが、次段に１本のデータとして入力され
るよう、次段と接続されており、 上記第２段ないし第ｎ段のデータ入力側，上記第１段な
いし第ｎ−１段の分周クロック入力側，または上記第ｎ
段のクロック入力側のいずれかに、データ入力，分周ク
ロック入力，またはクロック入力を可変の遅延時間で遅
延させることのできる可変遅延回路が設けられているこ
とを特徴とするマルチプレクサ。 - 【請求項２】 最終出力段である第ｎ段（ｎは２以上の
自然数）は、入力されるｍ本（ｍは２以上の自然数）の
並列データをクロック入力を用いて１本の直列データに
変換する複数のＤ−フリップフロップを有する１個のマ
ルチプレクサブロックを有するものであり、 第ｈ段（ｈ＝１，…，ｎ−１：ｈは自然数）は、その各
々が、入力されるｍ本の並列データを上記クロック入力
を分周して得られた分周クロック入力を用いて１本の直
列データに変換する複数のＤ−フリップフロップをそれ
ぞれ有する，ｍn-h 個のマルチプレクサブロックを有す
るものであり、 上記第ｈ段のｍn-h 個の各マルチプレクサブロックは、
この各マルチプレクサブロックからそれぞれ出力される
直列データが、１本のデータとして次段に入力されるよ
う、次段と接続されており、 上記第２段ないし第ｎ段のデータ入力側，上記第１段な
いし第ｎ−１段の分周クロック入力側，または上記第ｎ
段のクロック入力側のいずれかに、データ入力，分周ク
ロック入力，またはクロック入力を可変の遅延時間で遅
延させることのできる可変遅延回路が設けられているこ
とを特徴とするマルチプレクサ。 - 【請求項３】 請求項１または２に記載のマルチプレク
サにおいて、 上記最終出力段である第ｎ段のデータ出力側に設けられ
た、該第ｎ段のデータ出力をモニタするモニタ手段と、 上記可変遅延回路に接続され、上記モニタ手段により得
られたモニタ結果に基づいて、上記可変遅延回路の遅延
時間を調整するための制御信号を出力する制御手段とを
備えたことを特徴とするマルチプレクサ。 - 【請求項４】 請求項１または２に記載のマルチプレク
サにおいて、 上記可変遅延回路は、並列に配置された互いに異なる段
数のバッファを有する遅延時間の異なる複数の線路と、 該複数の線路と上記制御手段とに接続され、上記制御手
段から出力される制御信号により上記複数の線路の１つ
を選択するセレクタとにより構成されていることを特徴
とするマルチプレクサ。 - 【請求項５】 請求項１または２に記載のマルチプレク
サにおいて、 上記可変遅延回路は、上記制御手段に接続され、上記制
御手段からの制御信号により遅延時間が変化する少なく
とも１つ以上の可変遅延バッファにより構成されている
ことを特徴とするマルチプレクサ。 - 【請求項６】 請求項５に記載のマルチプレクサにおい
て、 上記可変遅延バッファは、上記制御手段からの制御信号
でその内部に設けられた電流源トランジスタのゲート電
圧を調整することにより、遅延時間が調整されるソース
フォロワバッファよりなることを特徴とするマルチプレ
クサ。 - 【請求項７】 第１段は、入力される一本の直列データ
とクロック入力とを同期させて出力するリタイミング用
Ｄ−フリップフロップを有するものであり、 第ｉ段（ｉ＝２，…，ｎ：ｉは自然数，ｎは２以上の自
然数）は、入力される１本の直列データを上記クロック
入力を分周して得られた分周クロック入力を用いてｍ本
（ｍは２以上の自然数）の並列データに変換する複数の
Ｄ−フリップフロップをそれぞれ有するｍi-2 個のデマ
ルチプレクサブロックを有するものであり、 上記第ｉ段のｍi-2 個の各デマルチプレクサブロック
は、その前段から出力される複数のデータのうちの１本
が、これに１本の直列データとして入力されるよう、前
段と接続されており、 上記第２段ないし第ｎ段のデータ入力側，上記第２段な
いし第ｎ段の分周クロック入力側，または上記第１段の
クロック入力側のいずれかに、データ入力，分周クロッ
ク入力，またはクロック入力を可変の遅延時間で遅延さ
せることのできる可変遅延回路が設けられていることを
特徴とするデマルチプレクサ。 - 【請求項８】 第１段は、入力される１本の直列データ
をクロック入力を用いてｍ本（ｍは２以上の自然数）の
並列データに変換する複数のＤ−フリップフロップを有
する１個のデマルチプレクサブロックを有するものであ
り、 第ｋ段（ｋ＝２，…，ｎ：ｋは自然数，ｎは２以上の自
然数）は、入力される１本の直列データを上記クロック
入力を分周して得られた分周クロック入力を用いてｍ本
（ｍは２以上の自然数）の並列データに変換する複数の
Ｄ−フリップフロップをそれぞれ有するｍk-1 個のデマ
ルチプレクサブロックを有するものであり、 上記第ｋ段のｍk-1 個の各デマルチプレクサブロック
は、その前段から出力される複数のデータのうちの１本
が、この各デマルチプレクサブロックに１本の直列デー
タとして入力されるよう、前段と接続されており、 上記第２段ないし第ｎ段のデータ入力側，上記第２段な
いし第ｎ段の分周クロック入力側，または上記第１段の
クロック入力側のいずれかに、データ入力，分周クロッ
ク入力，またはクロック入力を可変の遅延時間で遅延さ
せることのできる可変遅延回路が設けられていることを
特徴とするデマルチプレクサ。 - 【請求項９】 請求項７または８に記載のデマルチプレ
クサにおいて、 最終出力段である第ｎ段のデータ出力側に設けられた、
該第ｎ段のデータ出力をモニタするモニタ手段と、 上記可変遅延回路に接続され、上記モニタ手段により得
られたモニタ結果に基づいて、上記可変遅延回路の遅延
時間を調整するための制御信号を出力する制御手段とを
備えたことを特徴とするデマルチプレクサ。 - 【請求項１０】 請求項７または８に記載のデマルチプ
レクサにおいて、 上記可変遅延回路は、並列に配置された互いに異なる段
数のバッファを有する遅延時間の異なる複数の線路と、 該複数の線路と上記制御手段とに接続され、上記制御手
段から出力される制御信号により上記複数の線路の１つ
を選択するセレクタとにより構成されていることを特徴
とするデマルチプレクサ。 - 【請求項１１】 請求項７または８に記載のデマルチプ
レクサにおいて、 上記可変遅延回路は、上記制御手段に接続され、上記制
御手段からの制御信号により遅延時間が変化する少なく
とも１つ以上の可変遅延バッファにより構成されている
ことを特徴とするデマルチプレクサ。 - 【請求項１２】 請求項１１に記載のデマルチプレクサ
において、 上記可変遅延バッファは、上記制御手段からの制御信号
でその内部に設けられた電流源トランジスタのゲート電
圧を調整することにより、遅延時間が調整されるソース
フォロワバッファよりなることを特徴とするデマルチプ
レクサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7204577A JPH0955667A (ja) | 1995-08-10 | 1995-08-10 | マルチプレクサ，及びデマルチプレクサ |
| US08/629,148 US5726990A (en) | 1995-08-10 | 1996-04-08 | Multiplexer and demultiplexer |
| EP96108607A EP0759664A3 (en) | 1995-08-10 | 1996-05-30 | Multiplexer and demultiplexer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7204577A JPH0955667A (ja) | 1995-08-10 | 1995-08-10 | マルチプレクサ，及びデマルチプレクサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955667A true JPH0955667A (ja) | 1997-02-25 |
Family
ID=16492779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7204577A Pending JPH0955667A (ja) | 1995-08-10 | 1995-08-10 | マルチプレクサ，及びデマルチプレクサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5726990A (ja) |
| EP (1) | EP0759664A3 (ja) |
| JP (1) | JPH0955667A (ja) |
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