JPH05121744A

JPH05121744A - Ｓｏｉ型半導体装置とその製造方法

Info

Publication number: JPH05121744A
Application number: JP28171391A
Authority: JP
Inventors: Hiroshi Yamazaki; 博山崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-10-28
Filing date: 1991-10-28
Publication date: 1993-05-18

Abstract

(57)【要約】（修正有）【目的】絶縁性領域上にシリコン（Ｓｉ）層を有する
ＳＯＩ型半導体装置とその製造方法に関し、チャネル領
域を構成するゲート電極下の半導体層の厚さを十分薄く
し、かつソース領域、ドレイン領域の抵抗を低く保つこ
とのできるＳＯＩ型半導体装置を提供するを目的とす
る。【構成】一部に突起状酸化物領域７を備えた絶縁性領
域１と、前記絶縁性領域１上で前記突起状酸化物領域７
をまたいで形成され、前記突起状酸化物領域上でその両
側の領域よりも小さい厚さを有するシリコン層２と、前
記突起状酸化物領域の上方で前記シリコン層２上に形成
されたゲート電極３とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関し、特
に絶縁性領域上にシリコン（Ｓｉ）層を有するＳＯＩ型
半導体装置とその製造方法に関する。

【０００２】半導体装置の特性向上の要求に従い、ＳＯ
Ｉ型半導体装置の開発が行なわれている。ＳＯＩ基板に
作成したＭＩＳ（金属−絶縁体−半導体）構造の半導体
装置は、耐放射線特性の向上、ラッチアップ効果の解
消、相互コンダクタンスの向上といった利点を有する。

【０００３】

【従来の技術】ＳＯＩ基板に作成した従来のＭＩＳ構造
半導体装置は、絶縁層上に均一な厚さの半導体結晶層を
有している。

【０００４】半導体結晶層の上に、絶縁電極を形成して
ゲート電極とし、ゲート電極の両側に低抵抗率の領域を
イオン注入等によって形成し、ソース領域、ドレイン領
域を形成する。

【０００５】高集積化、高速化のために、トランジスタ
の寸法を小さくしていくと、いわゆるショートチャネル
効果が生じる。ソース領域とドレイン領域との間のチャ
ネル領域の長さが短くなると、チャネル領域下部の電位
をゲート電極によって十分制御できなくなり、ドレイン
領域による電界の効果が強くなる。

【０００６】ＳＯＩ型ＭＩＳ構造トランジスタにおいて
は、絶縁層上の半導体結晶層の厚さを十分薄くすること
により、チャネル領域をゲート電極の影響のみで完全に
空乏化することが容易になる。このように、チャネル領
域をゲート電極のみで制御することにより、ショートチ
ャネル効果を有効に防止することが可能となる。

【０００７】また、半導体結晶層の厚さを薄くすること
により、半導体結晶層内に含まれる不純物の総量を少な
くすることができ、ゲート電極によるチャネル制御を容
易にする。

【０００８】また、チャネル領域内に生じる空乏層に含
まれる空間電荷の量が少なくでき、その結果チャネル領
域縦方向に生じる電界成分を少なくすることができる。
このため、キャリアの移動度を大きく保つことが容易と
なる。

【０００９】

【発明が解決しようとする課題】以上説明した従来技術
によるＳＯＩ型ＭＩＳ構造半導体装置においては、チャ
ネル領域を構成する半導体結晶層の厚さを薄くすると、
ソース領域、ドレイン領域の厚さも薄くなる。このた
め、ソース領域、ドレイン領域に限界近くの不純物をド
ープしても、ソース領域、ドレイン領域の抵抗が高くな
ってしまう。この現象は半導体結晶層の厚さが１００ｎ
ｍ程度以下となった時により顕著になる。

【００１０】本発明の目的は、チャネル領域を構成する
ゲート電極下の半導体層の厚さを十分薄くし、かつソー
ス領域、ドレイン領域の抵抗を低く保つことのできるＳ
ＯＩ型半導体装置を提供することである。

【００１１】

【課題を解決するための手段】本発明のＳＯＩ型半導体
装置は、一部に突起状酸化物領域を備えた絶縁性領域
と、前記絶縁性領域上で前記突起状酸化物領域をまたい
で形成され、前記突起状酸化物領域上の領域でその両側
の領域よりも小さい厚さを有するシリコン層と、前記突
起状酸化物領域の上方で前記シリコン層上に形成された
ゲート電極とを有する。

【００１２】

【作用】絶縁性領域がその一部に突起状酸化物領域を有
するので、その上に形成したシリコン層は突起状酸化物
領域の上で、その両側の領域よりも厚さが小さくなる。
この薄いシリコン層の部分にチャネルを形成し、両側の
厚い部分にソース領域、ドレイン領域を形成すれば、チ
ャネル領域を必要なだけ薄くし、かつソース領域、ドレ
イン領域の抵抗を低く保つことが可能となる。

【００１３】

【実施例】図１に、本発明の基本的な実施例を示す。図
１（Ａ）は半導体装置の構成を示す概略断面図、図１
（Ｂ）は半導体装置の製造方法を説明するための概略断
面図である。

【００１４】図１（Ａ）において、絶縁性領域１は、そ
の一部表面上に突起状酸化物領域７を有する。このた
め、絶縁性領域１の表面は、突起状酸化物領域７の部分
で盛り上がった形状を有する。

【００１５】絶縁性領域１の上に、シリコン層２が形成
されている。シリコン層２は、突起状酸化物領域７の上
で比較的小さな厚さを有し、その両側で比較的大きな厚
さを有する。シリコン層２の上に、絶縁されたゲート電
極３が形成されている。

【００１６】ゲート電極３は突起状酸化物領域７の上方
に配置されている。このゲート電極３の両側において、
シリコン層２に不純物がドープされ、ソース領域４、ド
レイン領域５が形成される。

【００１７】このソース領域４およびドレイン領域５
は、シリコン層２の比較的厚い部分に形成される。ソー
ス領域４、ドレイン領域５に挟まれた中間のシリコン層
２は、比較的薄い厚さを有する部分に配置され、チャネ
ル領域６を構成する。

【００１８】このような構成によれば、チャネル領域６
の厚さを十分薄くしても、ソース領域４、ドレイン領域
５の厚さを必要な厚さに保つことができる。図１（Ｂ）
は、図１（Ａ）に示す構成を製造する方法を示す。絶縁
性領域１の上に、シリコン層２が配置されたＳＯＩ型基
板を準備する。このＳＯＩ型基板の表面に、酸素イオン
のイオン注入に対して遮蔽能を有する物質で形成したマ
スク８を作成する。

【００１９】このマスク８を介して、酸素イオンＯをシ
リコン層２に向かってイオン注入する。イオン注入の加
速電圧は、注入された酸素イオンがシリコン層２の下部
に到達するように選択する。このようにして、絶縁性領
域１に近接して酸素イオン打ち込み領域９が形成され
る。

【００２０】このように、シリコン層内に打ち込まれた
酸素イオンは、その後所望の温度で熱処理を行なうこと
により、シリコン原子と化合し、酸化シリコンを形成す
る。なお、熱処理によって同時に、打ち込まれた酸素イ
オンが通過した領域のシリコン層の結晶の乱れも修復さ
れる。

【００２１】シリコン層２に打ち込む酸素イオンの量お
よびその加速電圧を調整することにより、酸素イオン打
ち込み領域９の上に残るシリコン層２の厚さを制御する
ことができる。

【００２２】シリコン層２の厚さを十分なものとするこ
とにより、酸素イオン打ち込み領域９の上に、ショート
チャネル効果等を防止するのに十分な比較的薄い厚さを
有するチャネル領域、その両側に抵抗の低いソース領
域、ドレイン領域を形成するのに十分な比較的厚い厚さ
を有するシリコン領域を形成することができる。

【００２３】図２は、本発明の実施例によるＳＯＩ型半
導体装置の製造方法の前半を示す断面図である。図２
（Ａ）〜（Ｆ）は、それぞれ製造方法の各工程における
半導体基板の断面図を示す。

【００２４】図２（Ａ）に示すように、まずシリコン基
板１１を準備し、このシリコン基板１１表面から酸素イ
オンをイオン注入し、所定の深さに酸素イオン打ち込み
領域１２を形成する。

【００２５】なお、この際、酸素イオン打ち込み領域１
２の上に、所定の厚さを有するシリコン層１１ａが残る
ようにする。たとえば、酸素イオンの加速電圧は１５０
〜３００ＫｅＶであり、酸素イオン打ち込み領域１２の
上に、たとえば厚さ約２３０ｎｍのシリコン層１１ａが
残るようにイオン打ち込み量を調整する。たとえば、ド
ース量は１〜５×１０¹⁸ｃｍ^-2である。

【００２６】次に図２（Ｂ）に示すように、酸素イオン
打ち込み領域１２上のシリコン層１１ａ表面に、たとえ
ば厚さ約１０ｎｍのＳｉＯ₂層で形成された酸化膜１３
を形成する。酸化膜１３は、熱酸化によって形成して
も、ＣＶＤによって形成してもよい。

【００２７】次に、図２（Ｃ）に示すように、酸化膜１
３の上に、以下に説明する２回目の酸素イオン打ち込み
に対して、十分マスクとしての機能を果たす厚さを有す
る多結晶シリコン（ポリＳｉ）層１４を形成する。たと
えば、ＣＶＤにより厚さ約０．３〜０．５μｍのポリＳ
ｉ層１４を形成する。

【００２８】次に、図２（Ｄ）に示すように、ポリＳｉ
層１４の上に、レジスト層を塗布し、露光、現像するこ
とによってパターニングし、レジストマスク１６を形成
する。このレジストマスク１６をマスクとし、ポリＳｉ
層１４をエッチングすることにより、図２（Ｅ）に示す
ようなポリＳｉマスク１４ａを形成する。エッチング
は、たとえばリアクティブイオンエッチング（ＲＩＥ）
による異方性エッチングとする。

【００２９】次に、図２（Ｆ）に示すように、ポリＳｉ
マスク１４ａを介して酸素イオンを基板にイオン注入す
る。この２回目の酸素イオン注入における加速電圧は、
図２（Ａ）に示す１回目の酸素イオン注入よりも低い
か、または等しい加速電圧とする。

【００３０】このようにして、酸素イオン打ち込み領域
１２の上に、追加的な酸素イオン打ち込み領域１７を形
成する。なお、追加的な酸素イオン打ち込み領域１７が
酸素イオン打ち込み領域１２と重複していても構わな
い。

【００３１】この２回目の酸素イオン打ち込みの加速電
圧は、１００〜２００ＫｅＶとし、酸素イオン打ち込み
領域１２の上に、さらに厚さ約１５０ｎｍの酸化膜を形
成するドース量とする。

【００３２】図３（Ａ）〜（Ｆ）は、本発明の実施例に
よる半導体装置の製造方法の後半を示す断面図である。
図３（Ａ）に示すように、酸素イオン打ち込みにおいて
マスクとして使用したポリＳｉマスク１４ａを除去す
る。

【００３３】図３（Ｂ）に示すように、露出した酸化膜
１３の上に、窒化膜１８を厚さ約０．１μｍ堆積する。
この窒化膜堆積は、たとえばＣＶＤによって行なう。堆
積した窒化膜１８は、次のアニール工程における酸素遮
蔽膜として機能する。

【００３４】次に、図３（Ｃ）に示すように、半導体基
板をアニールし、打ち込んだ酸素と基板のＳｉ原子とを
結合させ、酸化シリコンを形成する。このアニールは、
乾燥Ｎ₂雰囲気中で約１２００℃以上のアニール温度で
行なう。たとえば、アニール温度１３５０℃で、約３０
分間のアニールを行なう。

【００３５】このようにして、シリコン基板１１の中
に、薄い部分が約４００ｎｍの厚さを有し、その一部に
厚さ約５５０ｎｍの部分を有する酸化物領域を形成す
る。別の見方をすれば、シリコン基板１１内に一様な厚
さを有する酸化物領域１９が形成され、その上に接触し
て突起状酸化物領域２０が形成される。

【００３６】なお、アニール工程において、ＳｉＯ₂が
形成されることに伴い、突起状酸化物領域２０上方のシ
リコン層１１ｂも持ち上がり、盛り上がった表面２１を
形成する。

【００３７】なお、シリコン層１１ｂは、突起状酸化物
領域２０の上で約１００ｎｍの厚さを有し、均一な厚さ
を有する酸化物領域１９の上で約２３０ｎｍの厚さを有
する。

【００３８】シリコン層１１ｂの表面は、酸化膜１３と
その上の窒化膜１８によって覆われているため、表面か
ら酸素が侵入してシリコン層１１ｂが酸化されることが
防止される。

【００３９】その後、図３（Ｄ）に示すように、窒化膜
１８、酸化膜１３を除去し、シリコン層１１ｂ表面を露
出する。次に、図３（Ｅ）に示すように、露出したシリ
コン層１１ｂ表面を熱酸化し、熱酸化膜２３を形成す
る。たとえば、厚さ約６０ｎｍの熱酸化膜２３を形成す
る。

【００４０】その後、図３（Ｆ）に示すように、形成し
た熱酸化膜２３を除去する。このようにして、突起状酸
化物領域２０の上で、約７０ｎｍの厚さを有し、均一な
厚さを有する酸化物領域１９の上で約２００ｎｍの厚さ
を有するシリコン層１１ｂを得る。

【００４１】なお、熱酸化膜を成長し、続いて除去する
工程は、表面近傍における不純物を熱酸化膜中に取込
み、除去することによって清浄なシリコン表面を形成す
るためである。

【００４２】その後、突起状酸化物領域２０上方にゲー
ト電極を形成し、その両側にソース領域、ドレイン領域
を形成することにより、図１（Ａ）に示すような半導体
装置を形成する。

【００４３】なお、必要な半導体装置を形成した後、不
要部分のシリコン層１１ｂは酸化するか、エッチングに
よって除去することが望ましい。図４は、以上説明した
ようなＳＯＩ基板を用いて形成したインバータの構成例
を示す。図４（Ａ）は構成を示す断面図、図４（Ｂ）は
その等価回路を示す。

【００４４】図４（Ａ）において、シリコン基板１１に
酸化領域１９が形成され、その一部に突起状酸化物領域
２０ａ、２０ｂが形成されている。この突起状酸化物領
域２０ａ、２０ｂをまたぐように、厚さ分布を有するシ
リコン領域が形成されており、その一方にｎチャネルＭ
ＯＳトランジスタが形成され、他方にｐチャネルＭＯＳ
トランジスタが形成される。

【００４５】ｎチャネルＭＯＳトランジスタにおいて
は、シリコン層の上に絶縁ゲート電極２４が形成され、
このゲート電極２４を挟むようにソース領域／チャネル
領域２６、２７が形成されている。

【００４６】また、ｐチャネルＭＯＳトランジスタにお
いては、シリコン層上に絶縁ゲート電極２５が形成さ
れ、このゲート電極を挟むようにソース／ドレイン領域
２８、２９が形成されている。これらのｎＭＯＳ、ｐＭ
ＯＳは、ソース／ドレイン領域２７と２８を直結するこ
とにより、接続され、そのゲート電極２４、２５に共通
に入力信号ＩＮを印加することによってインバータが構
成されている。

【００４７】なお、ｎＭＯＳ、ｐＭＯＳの周囲は、エッ
チングによって除去され、絶縁膜で覆われることによ
り、完全な誘電体分離がなされている。ｎＭＯＳ、ｐＭ
ＯＳのチャネル領域の厚さを十分薄くすることにより、
ショートチャネル効果を有効に防止し、かつソース／ド
レイン領域の厚さを十分厚く、その不純物濃度を高くす
ることにより、ソース／ドレイン領域の抵抗を低く抑え
たトランジスタを得ることができる。このようにして、
高性能のインバータが形成される。

【００４８】なお、図４（Ｂ）は、図４（Ａ）に示す構
成の等価回路である。以上説明したように、ソース／ド
レイン領域の厚さを薄くすることなく、ゲート電極下の
半導体結晶層の厚さを薄くすることができ、このためソ
ース／ドレイン領域のシート抵抗を増大させることな
く、相互コンダクタンスの向上を図れる。

【００４９】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。

【００５０】

【発明の効果】以上説明したように、本発明によれば、
チャネル領域の厚さを十分薄くし、かつその両側の領域
を必要な厚さとすることができる。

【００５１】このため、ソース／ドレイン領域の抵抗を
低く保ち、かつ高い相互コンダクタンス、ショートチャ
ネル効果の有効な防止等を実現することができる。

【図面の簡単な説明】

【図１】本発明の実施例を示す。図１（Ａ）は半導体装
置の構成を概略的に示す断面図、図１（Ｂ）は半導体装
置の製造方法を説明するための概略断面図である。

【図２】本発明の実施例による半導体装置の製造方法の
前半を示す。図２（Ａ）〜（Ｆ）は、製造方法の各工程
における半導体基板の断面図である。

【図３】本発明の実施例による半導体装置の製造方法の
後半を示す。図３（Ａ）〜（Ｆ）は、製造方法の各工程
における半導体基板の断面図である。

【図４】インバータの構成例を示す。図４（Ａ）は構成
を示す断面図、図４（Ｂ）はその等価回路である。

【符号の説明】

１絶縁性領域２シリコン層３ゲート電極４ソース領域５ドレイン領域６チャネル領域７突起状酸化物領域８マスク９酸素イオン打ち込み領域１１シリコン基板１２酸素イオン打ち込み領域１３酸化膜１４ポリシリコン層１６レジストマスク１７酸素イオン打ち込み領域１８窒化膜１９酸化物領域２０突起状酸化物領域２１盛り上がった表面２３熱酸化膜

Claims

【特許請求の範囲】

【請求項１】一部に突起状酸化物領域（７）を備えた
絶縁性領域（１）と、前記絶縁性領域（１）上で前記突起状酸化物領域（７）
をまたいで形成され、前記突起状酸化物領域上の領域
（６）でその両側の領域（４、５）よりも小さい厚さを
有するシリコン層（２）と、前記突起状酸化物領域の上方で前記シリコン層上に形成
されたゲート電極（３）とを有するＳＯＩ型半導体装
置。
【請求項２】前記シリコン層（２）は、前記突起状酸
化物領域（７）上で盛り上がった表面を有する請求項１
記載のＳＯＩ型半導体装置。
【請求項３】さらに、前記ゲート電極（３）の両側で
前記シリコン層（２）内に形成されたソース／ドレイン
領域（４、５）を有する請求項１ないし２記載のＳＯＩ
型半導体装置。
【請求項４】絶縁性領域（１）上にシリコン層（２）
を有するシリコン基板に選択的に酸素イオンを打ち込む
工程と、前記シリコン基板を熱処理して前記絶縁性領域上に突起
状酸化物領域（７）を形成する工程とを含むＳＯＩ型半
導体装置の製造方法。
【請求項５】さらに、シリコン基板に酸素イオンを打
ち込むことにより、前記絶縁性領域（１）を形成する工
程を含む請求項４記載のＳＯＩ型半導体装置の製造方
法。