JP2000353675A - 半導体ウェハ上に銅層を形成する方法 - Google Patents
半導体ウェハ上に銅層を形成する方法Info
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- H10D64/01—Manufacture or treatment
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electroplating Methods And Accessories (AREA)
- Physical Vapour Deposition (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 充分な製造処理量を維持しつつ、同時に空隙
の形成を軽減し、エレクトロマイグレーションに対する
耐性を改善することができ、均一性を改善できる銅相互
接続部の電気メッキ方法を提供する。 【解決手段】 ウェハ２０に対して、第一電力レベルに
おいて第１期間の間、第一電力を提供する段階および第
一期間に続く第２期間の間にウエハ２０に対する第２電
力を正にパルス化する段階であって、第２電力がオン期
間とオフ期間とを有し、（１）オン期間の間にウエハ２
０に供給される第２電力レベルが第１期間の間に用いら
れる第一電力レベルより大きく、（２）オフ期間の間に
ウエハ２０に供給される第３電力レベルが第一期間の間
にウエハ２０に供給される第１電力レベルよりも小さい
段階、によって構成される。
の形成を軽減し、エレクトロマイグレーションに対する
耐性を改善することができ、均一性を改善できる銅相互
接続部の電気メッキ方法を提供する。 【解決手段】 ウェハ２０に対して、第一電力レベルに
おいて第１期間の間、第一電力を提供する段階および第
一期間に続く第２期間の間にウエハ２０に対する第２電
力を正にパルス化する段階であって、第２電力がオン期
間とオフ期間とを有し、（１）オン期間の間にウエハ２
０に供給される第２電力レベルが第１期間の間に用いら
れる第一電力レベルより大きく、（２）オフ期間の間に
ウエハ２０に供給される第３電力レベルが第一期間の間
にウエハ２０に供給される第１電力レベルよりも小さい
段階、によって構成される。
Description
【０００１】
【産業上の利用分野】本発明は、一般に半導体製造に関
し、さらに詳しくは、半導体基板上に銅を電気メッキを
して填込銅相互接続部を形成する方法に関する。
し、さらに詳しくは、半導体基板上に銅を電気メッキを
して填込銅相互接続部を形成する方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】現
在、半導体装置は、より高い性能を得るためにより高い
電流密度を必要とする。また、装置の寸法は、このよう
により高い電流密度を伝える場合にますます問題とされ
るような幾何学形状にまで小さくなりつつある。当技術
においては、より高い電流密度と幾何学形状の縮小とに
対応しつつ、同時に、エレクトロマイグレーション（el
ectromigration）に対する充分なレベルの耐性，金属空
隙化の軽減，ウェハ製造処理量の改善を維持しながら、
なおかつ他の一般的な信頼性の問題を回避しなければな
らない。アルミニウムは、成熟した集積回路（IC）相互
接続材料であるが、銅はIC相互接続部に用いるには比較
的新しい材料である。
在、半導体装置は、より高い性能を得るためにより高い
電流密度を必要とする。また、装置の寸法は、このよう
により高い電流密度を伝える場合にますます問題とされ
るような幾何学形状にまで小さくなりつつある。当技術
においては、より高い電流密度と幾何学形状の縮小とに
対応しつつ、同時に、エレクトロマイグレーション（el
ectromigration）に対する充分なレベルの耐性，金属空
隙化の軽減，ウェハ製造処理量の改善を維持しながら、
なおかつ他の一般的な信頼性の問題を回避しなければな
らない。アルミニウムは、成熟した集積回路（IC）相互
接続材料であるが、銅はIC相互接続部に用いるには比較
的新しい材料である。
【０００３】基板上に銅（Cu）を付着する方法で最も有
望な方法の１つに、電気メッキなどのメッキ法の利用が
あげられる。電気メッキした銅は、集積回路（IC）用途
に利用されるとアルミニウムに比べていくつかの利点を
持つ。大きな利点は、銅がアルミニウム系の材料よりも
抵抗が低いことで、そのために、より高周波の動作が可
能になる。さらに、銅はエレクトロマイグレーション
（EM）に関わる従来の問題に対する耐性がアルミニウム
よりも高い。銅を利用する際のエレクトロマイグレーシ
ョンに対する耐性が増大することで、半導体装置の信頼
性に対する全体的な改善がなされる。これは、時間の経
過と共により高い電流密度を持ち、さらに／あるいはEM
に対する耐性が低い回路は、その金属製相互接続部に空
隙または開路を形成する傾向があるためである。このよ
うな空隙または開路によって、装置が現場で、あるいは
バーンイン中に壊滅的な故障を起こすことがある。
望な方法の１つに、電気メッキなどのメッキ法の利用が
あげられる。電気メッキした銅は、集積回路（IC）用途
に利用されるとアルミニウムに比べていくつかの利点を
持つ。大きな利点は、銅がアルミニウム系の材料よりも
抵抗が低いことで、そのために、より高周波の動作が可
能になる。さらに、銅はエレクトロマイグレーション
（EM）に関わる従来の問題に対する耐性がアルミニウム
よりも高い。銅を利用する際のエレクトロマイグレーシ
ョンに対する耐性が増大することで、半導体装置の信頼
性に対する全体的な改善がなされる。これは、時間の経
過と共により高い電流密度を持ち、さらに／あるいはEM
に対する耐性が低い回路は、その金属製相互接続部に空
隙または開路を形成する傾向があるためである。このよ
うな空隙または開路によって、装置が現場で、あるいは
バーンイン中に壊滅的な故障を起こすことがある。
【０００４】しかし、ICの製造プロセスに銅を統合する
ことによっても、新たな問題が起こり、これは信頼性あ
るいは大量生産に関しては、いかなる手段によっても完
全に最適化できない。たとえば、印加電流または電位が
きわめて高い電気メッキ漕を用いてアスペクト比の高い
開口部内にあまりに急激に銅を付着すると、実質的には
直流（DC）モードにおいてのみ、銅相互接続部に空隙領
域またはキーホールが形成されるという問題が起こる。
このようなメッキ条件においては、付着された銅は実際
には、開口部の上部で剥がれて、増分的に付着される銅
膜内に銅で囲まれた空気の領域すなわち空隙が形成され
る。また、銅の高電流密度でのDCモードのメッキによ
り、付着速度が高くなり、メッキされたCu薄膜内への不
純物の電気メッキが良好に取り込まれないために、エレ
クトロマイグレーション（EM）に対する耐性が劣化した
銅膜となる。
ことによっても、新たな問題が起こり、これは信頼性あ
るいは大量生産に関しては、いかなる手段によっても完
全に最適化できない。たとえば、印加電流または電位が
きわめて高い電気メッキ漕を用いてアスペクト比の高い
開口部内にあまりに急激に銅を付着すると、実質的には
直流（DC）モードにおいてのみ、銅相互接続部に空隙領
域またはキーホールが形成されるという問題が起こる。
このようなメッキ条件においては、付着された銅は実際
には、開口部の上部で剥がれて、増分的に付着される銅
膜内に銅で囲まれた空気の領域すなわち空隙が形成され
る。また、銅の高電流密度でのDCモードのメッキによ
り、付着速度が高くなり、メッキされたCu薄膜内への不
純物の電気メッキが良好に取り込まれないために、エレ
クトロマイグレーション（EM）に対する耐性が劣化した
銅膜となる。
【０００５】さらに、銅を効率よく電気メッキするに
は、下層の薄膜の品質が大いに関係する。下層の銅シー
ド膜が均一に付着されなかったり、不充分な量のシード
材料を有する領域を含んでいると、銅はこれらの領域に
均一に付着せず、ICの歩留まりおよび／またはICの信頼
性を低下させることがある。通常、下層のシード層品質
に対する銅メッキの感度は、処理量の小さい低DCメッキ
法を用いると大きくなる。従って、高DC法が用いられよ
うと低DC法が用いられようと、最終的な構造には１つ以
上の重大な銅のメッキの問題が避けられないように思わ
れる。
は、下層の薄膜の品質が大いに関係する。下層の銅シー
ド膜が均一に付着されなかったり、不充分な量のシード
材料を有する領域を含んでいると、銅はこれらの領域に
均一に付着せず、ICの歩留まりおよび／またはICの信頼
性を低下させることがある。通常、下層のシード層品質
に対する銅メッキの感度は、処理量の小さい低DCメッキ
法を用いると大きくなる。従って、高DC法が用いられよ
うと低DC法が用いられようと、最終的な構造には１つ以
上の重大な銅のメッキの問題が避けられないように思わ
れる。
【０００６】そのため、充分な製造処理量を維持しつ
つ、同時に空隙の形成を軽減するか、あるいはなくする
ことができ、エレクトロマイグレーション（EM）に対す
る耐性を改善することができ、均一性を改善することが
できるなどの利点を有する銅相互接続部の電気メッキ方
法が半導体産業において必要とされる。
つ、同時に空隙の形成を軽減するか、あるいはなくする
ことができ、エレクトロマイグレーション（EM）に対す
る耐性を改善することができ、均一性を改善することが
できるなどの利点を有する銅相互接続部の電気メッキ方
法が半導体産業において必要とされる。
【０００７】電気メッキの信頼性，性能および歩留まり
の問題に加えて、銅を付着するための従来の方法は、一
定時間の付着を用いて基板上に銅を電気メッキすること
を一般的に必要とする。通常、試験ウェハが一定の条件
下で電気メッキ・チャンバ内で処理され、このプロセス
が仕様または制御制約内で動作するか否かが判断され
る。システムがその制限内で動作する場合は、一定の時
間の間に、後続の製品ウェハの一定時間付着処理を開始
することができる。この試験ウェハプロセス制御方法
は、後続の製品ウェハが、付着条件が時間が経過しても
変わらないままでいるという希望的前提のもとに、仕様
または制御制限内にあることを想定する。
の問題に加えて、銅を付着するための従来の方法は、一
定時間の付着を用いて基板上に銅を電気メッキすること
を一般的に必要とする。通常、試験ウェハが一定の条件
下で電気メッキ・チャンバ内で処理され、このプロセス
が仕様または制御制約内で動作するか否かが判断され
る。システムがその制限内で動作する場合は、一定の時
間の間に、後続の製品ウェハの一定時間付着処理を開始
することができる。この試験ウェハプロセス制御方法
は、後続の製品ウェハが、付着条件が時間が経過しても
変わらないままでいるという希望的前提のもとに、仕様
または制御制限内にあることを想定する。
【０００８】試験ウェハを処理し、試験ウェハが良好な
結果を得る静的条件を決定し、継続してうまく行くとい
う希望のもとでこれらの条件によりウェハを静的に処理
するという方法全体が、時間の浪費であり、信頼性も乏
しく、また高価でもある。従って、リアルタイムに電気
メッキをその場で終了させる（エンドポイント動作す
る）ことができる、あるいは監視して、メッキ動作をメ
ッキ中はコンピュータにより動的に制御することができ
る銅電気メッキ・システムを提供することが有益であ
る。これにより、試験ウェハの利用とウェハの廃棄が削
減され、処理量がさらに最適化され、薄膜性能が改善さ
れる。
結果を得る静的条件を決定し、継続してうまく行くとい
う希望のもとでこれらの条件によりウェハを静的に処理
するという方法全体が、時間の浪費であり、信頼性も乏
しく、また高価でもある。従って、リアルタイムに電気
メッキをその場で終了させる（エンドポイント動作す
る）ことができる、あるいは監視して、メッキ動作をメ
ッキ中はコンピュータにより動的に制御することができ
る銅電気メッキ・システムを提供することが有益であ
る。これにより、試験ウェハの利用とウェハの廃棄が削
減され、処理量がさらに最適化され、薄膜性能が改善さ
れる。
【０００９】
【実施例】一般に、本発明は銅電気メッキ・チャンバの
陰極および／または陽極を制御して、銅電気メッキ動作
を介して半導体ウェハ上に形成される銅（CuまたはCu合
金）相互接続部の品質を高めるための方法および装置で
ある。パルス化された正および／または負の電流波形の
様々なシーケンスが、銅電気メッキ・チャンバの陰極お
よび／または陽極に供給される種々の随意の直流（DC）
バイアス期間を包含することと共に、銅の均一性，銅の
エレクトロマイグレーション（EM）に対する耐性，メッ
キ処理量，銅空隙，銅の粒子構造および／またはその他
同様の特性の１つ以上に悪影響を与えうることがわかっ
ている。
陰極および／または陽極を制御して、銅電気メッキ動作
を介して半導体ウェハ上に形成される銅（CuまたはCu合
金）相互接続部の品質を高めるための方法および装置で
ある。パルス化された正および／または負の電流波形の
様々なシーケンスが、銅電気メッキ・チャンバの陰極お
よび／または陽極に供給される種々の随意の直流（DC）
バイアス期間を包含することと共に、銅の均一性，銅の
エレクトロマイグレーション（EM）に対する耐性，メッ
キ処理量，銅空隙，銅の粒子構造および／またはその他
同様の特性の１つ以上に悪影響を与えうることがわかっ
ている。
【００１０】本明細書に教示される改善された銅電気メ
ッキ法は、本明細書の図１ないし図１３を特定的に参照
することにより、より良く理解頂けよう。
ッキ法は、本明細書の図１ないし図１３を特定的に参照
することにより、より良く理解頂けよう。
【００１１】図１は、電気メッキ・システムまたはチャ
ンバ１０の断面図である。チャンバ１０は、チャンバ１
０の動作を電気的，化学的および機械的に制御するため
に用いられるコンピュータ制御システム３４のブロック
図に結合される。システム１０は、チャンバ・アセンブ
リまたはハウジング１１を具備する。ハウジング１１
は、時間の経過と共にチャンバ１０から過剰な電気メッ
キ流体を排出するための１つ以上の流出口２２を有す
る。システム１０は、流入するメッキ流体１９を受け入
れるための流入口２４を有する内カップ１２をさらに具
備する。この流体１９には、増白剤，担体，レベラおよ
び／または同様のメッキ添加剤のうち１種以上が含まれ
る。カップ１２には、中央拡散器１３が含まれることが
ある。拡散器１３は、一般に、陽極１４と、チャンバ１
０のウェハ２０または陰極アセンブリとの間に多少の絶
縁を行うために用いられる。図１の陰極は、ウェハ２
０，クランプ１８および／またはターンテーブル１６の
うち１つ以上を集合的に示す。また、拡散器１３は、ウ
ェハ２０に対する流体の乱れを軽減し、溶液中の不純物
／濃度の均一性または分布を改善するために用いられ
る。
ンバ１０の断面図である。チャンバ１０は、チャンバ１
０の動作を電気的，化学的および機械的に制御するため
に用いられるコンピュータ制御システム３４のブロック
図に結合される。システム１０は、チャンバ・アセンブ
リまたはハウジング１１を具備する。ハウジング１１
は、時間の経過と共にチャンバ１０から過剰な電気メッ
キ流体を排出するための１つ以上の流出口２２を有す
る。システム１０は、流入するメッキ流体１９を受け入
れるための流入口２４を有する内カップ１２をさらに具
備する。この流体１９には、増白剤，担体，レベラおよ
び／または同様のメッキ添加剤のうち１種以上が含まれ
る。カップ１２には、中央拡散器１３が含まれることが
ある。拡散器１３は、一般に、陽極１４と、チャンバ１
０のウェハ２０または陰極アセンブリとの間に多少の絶
縁を行うために用いられる。図１の陰極は、ウェハ２
０，クランプ１８および／またはターンテーブル１６の
うち１つ以上を集合的に示す。また、拡散器１３は、ウ
ェハ２０に対する流体の乱れを軽減し、溶液中の不純物
／濃度の均一性または分布を改善するために用いられ
る。
【００１２】陽極１４は、カップ１２の底部と拡散器１
３との間にあり、図１には明示されない電源から電力を
供給される。図１の陰極と陽極の両方の制御は、同一の
コンピュータ３４により行っても、異なるコンピュータ
により行ってもよいことに注目されたい。陽極１４は、
一般に、メッキ動作中に静止DCバイアスにより制御され
るが、本明細書に教示される陽極１４は、パルス化され
た直流（DC）により制御することも、あるいは、電気メ
ッキ期間中に時間の経過と共に、DCおよび／またはパル
ス化電流（Ｉ）または電圧（Ｖ）との間で切り替えて、
電気メッキ速度（すなわち処理量）を変更したり、銅薄
膜の粒子寸法に影響を与えたり、さらに／あるいは電気
メッキ銅薄膜のその他の特性またはプロセスを改変する
こともできる。本明細書においては、DC，電力，電圧お
よび電流を交換可能に用いることができるが、それはこ
れらの要因すべてが電力に多少の関連を持つためであ
る。
３との間にあり、図１には明示されない電源から電力を
供給される。図１の陰極と陽極の両方の制御は、同一の
コンピュータ３４により行っても、異なるコンピュータ
により行ってもよいことに注目されたい。陽極１４は、
一般に、メッキ動作中に静止DCバイアスにより制御され
るが、本明細書に教示される陽極１４は、パルス化され
た直流（DC）により制御することも、あるいは、電気メ
ッキ期間中に時間の経過と共に、DCおよび／またはパル
ス化電流（Ｉ）または電圧（Ｖ）との間で切り替えて、
電気メッキ速度（すなわち処理量）を変更したり、銅薄
膜の粒子寸法に影響を与えたり、さらに／あるいは電気
メッキ銅薄膜のその他の特性またはプロセスを改変する
こともできる。本明細書においては、DC，電力，電圧お
よび電流を交換可能に用いることができるが、それはこ
れらの要因すべてが電力に多少の関連を持つためであ
る。
【００１３】従って、本明細書においては陰極の電気制
御が教示される（図８ないし図１３）が、これらの方法
を一定の環境において図１の陽極に一般的に適応するこ
とができるということに注目することが重要である。シ
ステム１０は、ターンテーブル１６と１つ以上のクラン
プ・フィンガまたはリング１８を有するヘッド１５をさ
らに具備する。アセンブリ全体（ウェハ２０，クランプ
１８および／またはテーブル１６の内１つ以上を含む）
が、システム１０の陰極として電力を供給される。陰極
アセンブリの構成部品は、通常、このようなバイアスが
可能な白金または白金チタンで作られる。ターンテーブ
ル１６は、通常は、機械，コンピュータおよび／または
モータで制御されており、メッキ中のウェハの回転を可
能にするが、この回転は特定のメッキ動作中には必ずし
も必要ではない。
御が教示される（図８ないし図１３）が、これらの方法
を一定の環境において図１の陽極に一般的に適応するこ
とができるということに注目することが重要である。シ
ステム１０は、ターンテーブル１６と１つ以上のクラン
プ・フィンガまたはリング１８を有するヘッド１５をさ
らに具備する。アセンブリ全体（ウェハ２０，クランプ
１８および／またはテーブル１６の内１つ以上を含む）
が、システム１０の陰極として電力を供給される。陰極
アセンブリの構成部品は、通常、このようなバイアスが
可能な白金または白金チタンで作られる。ターンテーブ
ル１６は、通常は、機械，コンピュータおよび／または
モータで制御されており、メッキ中のウェハの回転を可
能にするが、この回転は特定のメッキ動作中には必ずし
も必要ではない。
【００１４】陰極（たとえば、ウェハ２０，クランプ１
８および／またはターンテーブル１６のうち１つ以上）
は、図１の制御システム３４を用いて電力を供給された
り、さらに／あるいは電気的に監視される。制御システ
ム３４は、任意の種類のコンピュータ制御装置である
が、一般的には、ある種の中央処理装置（CPU）２６で
ある。CPU２６は、スイッチまたは論理３２を制御し、
これにより、１つ以上の電源２８から陰極にどのように
して、いつ電流および／または電圧（すなわち電力）が
提供されるかを制御する。電源２８（１つ以上の電源の
場合もある）は、直流（DC）レベルの電力または広範囲
の電流および／または電圧レベルのパルス化DC波形を提
供することができる。さらに、電源２８は、鋸歯電力波
形，正弦波形，対数波形，指数波形などの交流（AC）波
形や、その他の種類の電力／時間制御を図１の陰極に与
えるよう設計することができる。また、電源２８は、オ
ンタイムまたはオフタイムの異なる電力強度および／ま
たは異なるデューティ・サイクルを有する方形波波形を
提供することもできる。さらに、電源２８は、負または
正の極性あるいはそれらの組み合わせのいずれにおいて
も、これらの波形または電流／電圧／電力レベルのうち
任意のものを提供することができる。この電力は、電源
２８を介して図１のクランプ１８に送られる。
８および／またはターンテーブル１６のうち１つ以上）
は、図１の制御システム３４を用いて電力を供給された
り、さらに／あるいは電気的に監視される。制御システ
ム３４は、任意の種類のコンピュータ制御装置である
が、一般的には、ある種の中央処理装置（CPU）２６で
ある。CPU２６は、スイッチまたは論理３２を制御し、
これにより、１つ以上の電源２８から陰極にどのように
して、いつ電流および／または電圧（すなわち電力）が
提供されるかを制御する。電源２８（１つ以上の電源の
場合もある）は、直流（DC）レベルの電力または広範囲
の電流および／または電圧レベルのパルス化DC波形を提
供することができる。さらに、電源２８は、鋸歯電力波
形，正弦波形，対数波形，指数波形などの交流（AC）波
形や、その他の種類の電力／時間制御を図１の陰極に与
えるよう設計することができる。また、電源２８は、オ
ンタイムまたはオフタイムの異なる電力強度および／ま
たは異なるデューティ・サイクルを有する方形波波形を
提供することもできる。さらに、電源２８は、負または
正の極性あるいはそれらの組み合わせのいずれにおいて
も、これらの波形または電流／電圧／電力レベルのうち
任意のものを提供することができる。この電力は、電源
２８を介して図１のクランプ１８に送られる。
【００１５】電力を供給するために用いられるのと同じ
クランプ１８は、電気メッキの監視を実行するためにエ
ンドポイント検出センサに随時結合されるのと同じクラ
ンプである。別の形態においては、制御のために回路３
０によってのみ結合され、電源２８により制御のために
ではなく結合される、電源専用のエンドポイント・クラ
ンプまたはプローブ１８を用いて、ウェハ２０の電気特
性を定期的または継続的に監視して、その場での電気メ
ッキ制御を行うことができる。一方で、電源２８に結合
される他のクランプ１８がウェハ２０の電気メッキ・バ
イアスを実行する。
クランプ１８は、電気メッキの監視を実行するためにエ
ンドポイント検出センサに随時結合されるのと同じクラ
ンプである。別の形態においては、制御のために回路３
０によってのみ結合され、電源２８により制御のために
ではなく結合される、電源専用のエンドポイント・クラ
ンプまたはプローブ１８を用いて、ウェハ２０の電気特
性を定期的または継続的に監視して、その場での電気メ
ッキ制御を行うことができる。一方で、電源２８に結合
される他のクランプ１８がウェハ２０の電気メッキ・バ
イアスを実行する。
【００１６】クランプ１８または他のコンタクト機構を
通じて、装置３０がいかに機能するかの例として、セン
サ３０またはそれに制御される電源がウェハ２０に一定
の電圧を印加し、それに由来する電流を測定する。それ
から得られるＩ−Ｖデータを用いて、増分的に付着する
Cu薄膜の抵抗値Ｒを決定することができ、それによって
Ｒの推定値がＲ＝□１／Ａを介してCu薄膜の厚みに相関
される。Ｉ，Ｖを用いてＲを決定することができるが、
Cuの導電率（□）または抵抗率の逆数が既知であり、さ
らに任意の２つのエンドポイント測定クランプ１８の間
の有効長（ｌ）はチャンバの設計により一定であるの
で、Ａだけが唯一の変数となる。Ａは、電流が流れる断
面積であり、付着するCu薄膜の厚み（ｔ）の直接的な関
数である。従って、Ａが増大すると、この増大は厚みが
対応して増大することによるものであり、それによっ
て、ＲをＡにマッピングしてエンドポイント検出に対応
することができる。
通じて、装置３０がいかに機能するかの例として、セン
サ３０またはそれに制御される電源がウェハ２０に一定
の電圧を印加し、それに由来する電流を測定する。それ
から得られるＩ−Ｖデータを用いて、増分的に付着する
Cu薄膜の抵抗値Ｒを決定することができ、それによって
Ｒの推定値がＲ＝□１／Ａを介してCu薄膜の厚みに相関
される。Ｉ，Ｖを用いてＲを決定することができるが、
Cuの導電率（□）または抵抗率の逆数が既知であり、さ
らに任意の２つのエンドポイント測定クランプ１８の間
の有効長（ｌ）はチャンバの設計により一定であるの
で、Ａだけが唯一の変数となる。Ａは、電流が流れる断
面積であり、付着するCu薄膜の厚み（ｔ）の直接的な関
数である。従って、Ａが増大すると、この増大は厚みが
対応して増大することによるものであり、それによっ
て、ＲをＡにマッピングしてエンドポイント検出に対応
することができる。
【００１７】別の形態においては、回路３０がウェハ２
０に一定の電流（Ｉ）を印加してそれに由来する電圧
（Ｖ）を測定することもできる。このＩ−ＶまたはＶ−
Ｉプロセスを同じクランプ１８内に電源２８と共に時間
多重したり、あるいは別々の専用エンドポイント・クラ
ンプ１８に付属させることもできる。時間の経過による
ウェハ２０の電気特性を測定することにより、ユニット
３０は、電気メッキのプロセスをいつ終了させるかを正
確に決定することができる。これは、時間の経過と共に
ウェハ上に付着される導電性銅薄膜の厚みを測定される
ウェハ抵抗値またはその他の被測定電気特性に容易に相
関することができるためである。また、ウェハ２０をウ
ェハ表面全体で、あるいはいくつかの異なる対の個別に
配置されるクランプ１８の間で、複数の方向から監視す
ることができる。これにより、ウェハ全体の抵抗値の二
次元マップ（すなわち電気メッキ厚の2-Dマップ）をコ
ンピュータにより得ることができ、CuまたはCu合金の電
気メッキ中にリアルタイムの均一性データを生成するこ
とができる。このような均一性情報はCPU２６が用い
て、付着中の電力２０を最適化し均一性を改善すること
ができる。あるいは、均一性データを用いて、保守また
は修理のために機械を随時停止させることができる。
０に一定の電流（Ｉ）を印加してそれに由来する電圧
（Ｖ）を測定することもできる。このＩ−ＶまたはＶ−
Ｉプロセスを同じクランプ１８内に電源２８と共に時間
多重したり、あるいは別々の専用エンドポイント・クラ
ンプ１８に付属させることもできる。時間の経過による
ウェハ２０の電気特性を測定することにより、ユニット
３０は、電気メッキのプロセスをいつ終了させるかを正
確に決定することができる。これは、時間の経過と共に
ウェハ上に付着される導電性銅薄膜の厚みを測定される
ウェハ抵抗値またはその他の被測定電気特性に容易に相
関することができるためである。また、ウェハ２０をウ
ェハ表面全体で、あるいはいくつかの異なる対の個別に
配置されるクランプ１８の間で、複数の方向から監視す
ることができる。これにより、ウェハ全体の抵抗値の二
次元マップ（すなわち電気メッキ厚の2-Dマップ）をコ
ンピュータにより得ることができ、CuまたはCu合金の電
気メッキ中にリアルタイムの均一性データを生成するこ
とができる。このような均一性情報はCPU２６が用い
て、付着中の電力２０を最適化し均一性を改善すること
ができる。あるいは、均一性データを用いて、保守また
は修理のために機械を随時停止させることができる。
【００１８】従って、システム１０の動作中に、メッキ
液１９が流入口２４を通じてカップ１２内に入り、流出
口２２から出る。陽極１４が酸化され、銅が制御システ
ム３４により与えられる信号を介して陰極上にメッキさ
れる。メッキ中は、制御システム３４が陰極および／ま
たは陽極の電力を制御し（すなわち時間の経過と共に電
流および／または電圧の供給を選択的に変更することに
より）、ウェハ２０上に付着される銅の品質と特性とを
改善する。メッキ・プロセスのエンドポイント検出およ
びさらなる制御を、エンドポイント・センサおよび回路
構成３０を用いてその場で実行することもできる。
液１９が流入口２４を通じてカップ１２内に入り、流出
口２２から出る。陽極１４が酸化され、銅が制御システ
ム３４により与えられる信号を介して陰極上にメッキさ
れる。メッキ中は、制御システム３４が陰極および／ま
たは陽極の電力を制御し（すなわち時間の経過と共に電
流および／または電圧の供給を選択的に変更することに
より）、ウェハ２０上に付着される銅の品質と特性とを
改善する。メッキ・プロセスのエンドポイント検出およ
びさらなる制御を、エンドポイント・センサおよび回路
構成３０を用いてその場で実行することもできる。
【００１９】要するに、陽極１４，クランプ・フィンガ
１８および基板ウェハ２０（すなわち陰極）は、１つ以
上の制御システム３４を用いてバイアスされ、基板２０
に銅でメッキをする。このとき、コンピュータ・システ
ム３４を介して要素１４，１８および／または２０をバ
イアスする方法は、ウェハ処理量，銅空隙形成の軽減ま
たは削除，Cuピンチオフの軽減，薄膜均一性の改善およ
び／またはエレクトロマイグレーション（EM）に対する
耐性の改善のうち１つ以上に大きな影響を与える。一般
に、本明細書の図８ないし図１３に後述される、１つ以
上の電気メッキ陰極バイアス法を用いると、薄膜特性の
改善，信頼性の改善および／または性能の強化が達成さ
れることがわかっている。
１８および基板ウェハ２０（すなわち陰極）は、１つ以
上の制御システム３４を用いてバイアスされ、基板２０
に銅でメッキをする。このとき、コンピュータ・システ
ム３４を介して要素１４，１８および／または２０をバ
イアスする方法は、ウェハ処理量，銅空隙形成の軽減ま
たは削除，Cuピンチオフの軽減，薄膜均一性の改善およ
び／またはエレクトロマイグレーション（EM）に対する
耐性の改善のうち１つ以上に大きな影響を与える。一般
に、本明細書の図８ないし図１３に後述される、１つ以
上の電気メッキ陰極バイアス法を用いると、薄膜特性の
改善，信頼性の改善および／または性能の強化が達成さ
れることがわかっている。
【００２０】図２は、図１において断面図として前述さ
れた陰極アセンブリの上面図である。図２は、ウェハ２
０，ターンテーブル／ヘッドプレート１６および６個の
クランプ１８を示す。図２には６個のクランプが図示さ
れるが、図２の６個のフィンガ・クランプの代わりに１
つの大きなクランプ・リングを用いることも可能である
ことに留意されたい。また、図２のウェハ２０の周縁表
面の回りに任意の数（たとえば３個，１０個，４０個，
１００個など）のフィンガ・クランプを用いることもで
きる。図２は、図２の６個のクランプのうち、任意の２
つ以上のクランプの間でエンドポイント電気データが得
て、時間の経過と共にウェハ２０の種々の地点または経
路に形成される銅の厚みを表す二次元メッキ均一性マッ
プを導くことができることを示す。異なる位置により多
くのクランプが用いられると、均一性マップの解像度が
より高くなることは明白である。図１および図２は一種
の電気メッキ・システムを示し、それにより、多くの異
なる構造または要素を図１および図２のシステムに追加
または削除することができる。一方で、図１および図２
を本明細書の図３ないし図１３の教義と組み合わせて充
分に活用することもできる。
れた陰極アセンブリの上面図である。図２は、ウェハ２
０，ターンテーブル／ヘッドプレート１６および６個の
クランプ１８を示す。図２には６個のクランプが図示さ
れるが、図２の６個のフィンガ・クランプの代わりに１
つの大きなクランプ・リングを用いることも可能である
ことに留意されたい。また、図２のウェハ２０の周縁表
面の回りに任意の数（たとえば３個，１０個，４０個，
１００個など）のフィンガ・クランプを用いることもで
きる。図２は、図２の６個のクランプのうち、任意の２
つ以上のクランプの間でエンドポイント電気データが得
て、時間の経過と共にウェハ２０の種々の地点または経
路に形成される銅の厚みを表す二次元メッキ均一性マッ
プを導くことができることを示す。異なる位置により多
くのクランプが用いられると、均一性マップの解像度が
より高くなることは明白である。図１および図２は一種
の電気メッキ・システムを示し、それにより、多くの異
なる構造または要素を図１および図２のシステムに追加
または削除することができる。一方で、図１および図２
を本明細書の図３ないし図１３の教義と組み合わせて充
分に活用することもできる。
【００２１】一般に、図１および図２に示されるシステ
ムを用いて、図３ないし図７に示されるのと同様に、ウ
ェハ２０上に時間の経過と共に銅またはその他の金属材
料を電気メッキすることができる。このような銅または
金属メッキは、図８ないし図１３に関して本明細書に説
明される１つ以上の方法を用いて、図１の陰極に（およ
び／または図１の陽極１４にも）電力を供給することに
よって実行することができる。半導体ウェハ上に改善さ
れた銅の一重填込（single inlaid）および／または二
重填込（dual inlaid）相互接続部を形成するために用
いられる特定の方法は、以下の図３ないし図１３を詳細
に参照することにより、さらに良く理解頂けよう。
ムを用いて、図３ないし図７に示されるのと同様に、ウ
ェハ２０上に時間の経過と共に銅またはその他の金属材
料を電気メッキすることができる。このような銅または
金属メッキは、図８ないし図１３に関して本明細書に説
明される１つ以上の方法を用いて、図１の陰極に（およ
び／または図１の陽極１４にも）電力を供給することに
よって実行することができる。半導体ウェハ上に改善さ
れた銅の一重填込（single inlaid）および／または二
重填込（dual inlaid）相互接続部を形成するために用
いられる特定の方法は、以下の図３ないし図１３を詳細
に参照することにより、さらに良く理解頂けよう。
【００２２】図３ないし図７は、時間の経過と共に銅電
気メッキ材料により形成される二重填込集積回路（IC）
構造を断面図に示す。この電気メッキは、図１および図
２に図示される装置またはそれに類似の装置を用いるこ
とにより実行される。図３は、半導体構造１００（たと
えば、より大型のウェハ２０上に形成される多くの構造
のうちの１つ）を示す。半導体構造１００は、１つ以上
の基層１０２を備える。基層１０２は、通常、好ましく
は半導体ウェハである基板を具備する。図３の層１０２
の底または基部として設けられる基板材料は、シリコ
ン，ゲルマニウム・シリコン，ガリウム・ヒ素，ゲルマ
ニウム，その他のIII-V族化合物，シリコン・カーバイ
ド，絶縁体上シリコン（SOI：silicon on insulator）
材料または同様の基板材料のうちの１つまたはそれ以上
である。
気メッキ材料により形成される二重填込集積回路（IC）
構造を断面図に示す。この電気メッキは、図１および図
２に図示される装置またはそれに類似の装置を用いるこ
とにより実行される。図３は、半導体構造１００（たと
えば、より大型のウェハ２０上に形成される多くの構造
のうちの１つ）を示す。半導体構造１００は、１つ以上
の基層１０２を備える。基層１０２は、通常、好ましく
は半導体ウェハである基板を具備する。図３の層１０２
の底または基部として設けられる基板材料は、シリコ
ン，ゲルマニウム・シリコン，ガリウム・ヒ素，ゲルマ
ニウム，その他のIII-V族化合物，シリコン・カーバイ
ド，絶縁体上シリコン（SOI：silicon on insulator）
材料または同様の基板材料のうちの１つまたはそれ以上
である。
【００２３】この基板材料上に図３の領域１０２が形成
される。領域１０２は、通常、フォトリソグラフィック
・パターニングおよび選択的エッチングされて、基板材
料上および／またはその中に半導体装置を形成する導電
層，半導体層および／または誘電層の混合物である。た
とえば、領域１０２は、窒化シリコン，二酸化シリコ
ン，テトラエチルオルトシリケート（TEOS：tetraethyl
orthosilicate）ガラス，ボロホスホシリケート・ガラ
ス（BPSG：borophosphosilicate glass），低ｋ材料，
キセロゲルなど、種々の酸化物および／または窒化物の
うち１つ以上を含むことがある。領域１０２には、ゲル
マニウム・シリコン，多結晶シリコン，非晶質シリコ
ン，ドーピング多結晶シリコンおよび同様の材料などの
半導体層が含まれることもある。これらの可能性のある
層に加えて、多層領域１０２には、耐火性シリサイド，
耐火金属，アルミニウム，銅，タングステン，これら材
料の合金，導電性窒化物，導電性酸化物または同様の金
属構造などの導電性または金属層が含まれることもあ
る。
される。領域１０２は、通常、フォトリソグラフィック
・パターニングおよび選択的エッチングされて、基板材
料上および／またはその中に半導体装置を形成する導電
層，半導体層および／または誘電層の混合物である。た
とえば、領域１０２は、窒化シリコン，二酸化シリコ
ン，テトラエチルオルトシリケート（TEOS：tetraethyl
orthosilicate）ガラス，ボロホスホシリケート・ガラ
ス（BPSG：borophosphosilicate glass），低ｋ材料，
キセロゲルなど、種々の酸化物および／または窒化物の
うち１つ以上を含むことがある。領域１０２には、ゲル
マニウム・シリコン，多結晶シリコン，非晶質シリコ
ン，ドーピング多結晶シリコンおよび同様の材料などの
半導体層が含まれることもある。これらの可能性のある
層に加えて、多層領域１０２には、耐火性シリサイド，
耐火金属，アルミニウム，銅，タングステン，これら材
料の合金，導電性窒化物，導電性酸化物または同様の金
属構造などの導電性または金属層が含まれることもあ
る。
【００２４】図３の層１０２上に、このような金属相互
接続構造１０４を２つ図示する。１つの形態では、領域
１０４は填込銅相互接続部であり、図３の装置１００の
導電性相互接続部を形成する。他の形態では、層１０４
は、１つ以上のアルミニウムおよび／またはタングステ
ン領域である。一般に、相互接続部１０４は、図３の層
１０２内部または下方に形成される種々のアクティブお
よび／またはパッシブな電気構成部品を電気的に相互接
続するために配置される。
接続構造１０４を２つ図示する。１つの形態では、領域
１０４は填込銅相互接続部であり、図３の装置１００の
導電性相互接続部を形成する。他の形態では、層１０４
は、１つ以上のアルミニウムおよび／またはタングステ
ン領域である。一般に、相互接続部１０４は、図３の層
１０２内部または下方に形成される種々のアクティブお
よび／またはパッシブな電気構成部品を電気的に相互接
続するために配置される。
【００２５】層１０２，１０４上に、エッチ・ストップ
層１０６がある。エッチ・ストップ層は、一般に窒化シ
リコン層，酸窒化物層または高シリコン窒化シリコン層
である。エッチ・ストップ層１０６上には、中間レベル
誘電（ILD：interlevel dielectric）部分１０８があ
り、これは、テトラエチルオルトシリケート（TEOS）ガ
ラス，フッ素ドーピングTEOS（f-TEOS），オゾンTEOS，
ホスホシリケート・ガラス（PSG：phosphosilicate gla
ss），ボロホスホシリケート・ガラス（BPSG），低ｋ誘
電材料，窒化物，スピンオンガラス（SOG：spin on gla
ss）またはその複合物のうち１つ以上の材料で形成され
るのが一般的である。層１０８上には第２エッチ・スト
ップ層１１０があり、これも反射防止皮膜（ARC：anti-
reflectivecoating）として機能し、層１０６に関して
上述されたのと同じ材料で作成されるのが一般的であ
る。ある形態では、層１０６．１１０は、酸窒化シリコ
ン，窒化シリコン，高シリコン窒化シリコンおよび／ま
たは同様の誘電性材料の複合物である。層１１０上に
は、別のILD層１１２があり、これは上記の層１０８と
類似の層である。
層１０６がある。エッチ・ストップ層は、一般に窒化シ
リコン層，酸窒化物層または高シリコン窒化シリコン層
である。エッチ・ストップ層１０６上には、中間レベル
誘電（ILD：interlevel dielectric）部分１０８があ
り、これは、テトラエチルオルトシリケート（TEOS）ガ
ラス，フッ素ドーピングTEOS（f-TEOS），オゾンTEOS，
ホスホシリケート・ガラス（PSG：phosphosilicate gla
ss），ボロホスホシリケート・ガラス（BPSG），低ｋ誘
電材料，窒化物，スピンオンガラス（SOG：spin on gla
ss）またはその複合物のうち１つ以上の材料で形成され
るのが一般的である。層１０８上には第２エッチ・スト
ップ層１１０があり、これも反射防止皮膜（ARC：anti-
reflectivecoating）として機能し、層１０６に関して
上述されたのと同じ材料で作成されるのが一般的であ
る。ある形態では、層１０６．１１０は、酸窒化シリコ
ン，窒化シリコン，高シリコン窒化シリコンおよび／ま
たは同様の誘電性材料の複合物である。層１１０上に
は、別のILD層１１２があり、これは上記の層１０８と
類似の層である。
【００２６】図３は、層１０６〜１１２が１つ以上のリ
ソグラフィック・パターニングおよびエッチ・プロセス
によりリソグラフィック・パターニングおよびエッチン
グされて、填込または二重填込構造を形成する様子を示
す。図３は、特に、層１０８を貫通して形成される少な
くとも２つのビアと、層１１２を貫通して形成される１
つ以上のトレンチ領域とを有する二重填込構造を示す
が、層１１２内のトレンチ領域は図３の層１０８内の２
つのビア間を接続する。図３の二重填込トレンチ構造
は、底トレンチ面１１７と、誘電層１１２の上面である
上誘電面１１５と、金属相互接続領域１０４の露出上面
である底ビア面１１９とを有する。
ソグラフィック・パターニングおよびエッチ・プロセス
によりリソグラフィック・パターニングおよびエッチン
グされて、填込または二重填込構造を形成する様子を示
す。図３は、特に、層１０８を貫通して形成される少な
くとも２つのビアと、層１１２を貫通して形成される１
つ以上のトレンチ領域とを有する二重填込構造を示す
が、層１１２内のトレンチ領域は図３の層１０８内の２
つのビア間を接続する。図３の二重填込トレンチ構造
は、底トレンチ面１１７と、誘電層１１２の上面である
上誘電面１１５と、金属相互接続領域１０４の露出上面
である底ビア面１１９とを有する。
【００２７】図３は、二重填込トレンチ構造内および上
誘電面１１５上にバリア層１１４が形成される様子を示
す。一般に、層１１５は、１０００オングストローム未
満の厚みを有する層であり、銅が隣接する誘電領域１１
２，１０８内に拡散して悪影響を与えることを防ぐこと
のできる任意の材料で作られる。詳しくは、銅バリア層
として用いられる材料には、窒化タンタル（TaN），窒
化チタン（TiN），チタン・タングステン（Ti/W），そ
れらの複合物および／または同様の材料などがある。場
合によっては、誘電材料１０８，１１２が選択または表
面処理されて、バリア層が全然必要とされないか、ある
いはそれによって層１０８，１１２の表面部分そのもの
がバリアとして働くこともある。
誘電面１１５上にバリア層１１４が形成される様子を示
す。一般に、層１１５は、１０００オングストローム未
満の厚みを有する層であり、銅が隣接する誘電領域１１
２，１０８内に拡散して悪影響を与えることを防ぐこと
のできる任意の材料で作られる。詳しくは、銅バリア層
として用いられる材料には、窒化タンタル（TaN），窒
化チタン（TiN），チタン・タングステン（Ti/W），そ
れらの複合物および／または同様の材料などがある。場
合によっては、誘電材料１０８，１１２が選択または表
面処理されて、バリア層が全然必要とされないか、ある
いはそれによって層１０８，１１２の表面部分そのもの
がバリアとして働くこともある。
【００２８】図３は、銅，金属または銅合金シード層１
１６が、任意のバリア層１１４の上面に形成される様子
を示す。ある形態では、層１１６はスパタリングまたは
物理的蒸着（PVD：physical vapor deposition）により
形成される銅層である。別の形態では、層１１６は化学
蒸着（CVD：chemical vapor deposition）を用いて形成
される。場合によっては、PVDプロセスとCVDプロセスを
組み合わせて用いることもある。いずれの場合も、層１
１６は、銅によって構成される層であるのが一般的であ
り、通常２５００オングストローム未満の厚みを有す
る。無電解メッキなど他の方法を用いて図３のシード層
１１６を形成することができることに留意されたい。
１６が、任意のバリア層１１４の上面に形成される様子
を示す。ある形態では、層１１６はスパタリングまたは
物理的蒸着（PVD：physical vapor deposition）により
形成される銅層である。別の形態では、層１１６は化学
蒸着（CVD：chemical vapor deposition）を用いて形成
される。場合によっては、PVDプロセスとCVDプロセスを
組み合わせて用いることもある。いずれの場合も、層１
１６は、銅によって構成される層であるのが一般的であ
り、通常２５００オングストローム未満の厚みを有す
る。無電解メッキなど他の方法を用いて図３のシード層
１１６を形成することができることに留意されたい。
【００２９】図３に示されるように、一般的なPVDプロ
セスは二重填込相互接続構造の全露出面および隅部上で
完全に均一または同形ではないシード層１１６を形成し
やすい。実験により、PVDシード層１１６には、図３に
図示されるようにシード空乏部１１６ａが通常は含まれ
ることがわかっている。シード空乏部１１６ａは、シー
ド材料をほとんどあるいは全然含まない露出相互接続面
の領域である。領域１１６ａにシード材料が含まれない
場合、これは普通は、少なくとも部分的に互いに分断さ
れた銅の不連続な塊または島である。シード空乏部１１
６ａは、図３に示されるように、底トレンチ面１１７と
底ビア面１１９との間に位置する側壁上に最も起こりや
すいことが実験的にわかっている。
セスは二重填込相互接続構造の全露出面および隅部上で
完全に均一または同形ではないシード層１１６を形成し
やすい。実験により、PVDシード層１１６には、図３に
図示されるようにシード空乏部１１６ａが通常は含まれ
ることがわかっている。シード空乏部１１６ａは、シー
ド材料をほとんどあるいは全然含まない露出相互接続面
の領域である。領域１１６ａにシード材料が含まれない
場合、これは普通は、少なくとも部分的に互いに分断さ
れた銅の不連続な塊または島である。シード空乏部１１
６ａは、図３に示されるように、底トレンチ面１１７と
底ビア面１１９との間に位置する側壁上に最も起こりや
すいことが実験的にわかっている。
【００３０】図３には、より薄いシード部１１６ｂも示
される。より薄いシード領域１１６ｂは、一般的には連
続した薄膜（領域１１６ａのように島または塊ではな
く）であるが、上誘電面１１５上のシード層の大半の他
の部分よりも薄いシード層領域である。領域１１６ｂ
は、一般に、誘電上面１１５とビア底面１１９との間の
トレンチ構造の側壁部分、および／またはトレンチ底面
１１７とビア底面１１９との間の側壁表面部分上に発生
する。また、底ビア面１１９を覆うシード層部分は、上
誘電面１１５上に形成されるシード層の厚みより通常は
薄いことがわかっている。図３では、より厚いシード層
部分と厚い隅部１１６ｃをPVDシード層１１６内に形成
することができることも示される。
される。より薄いシード領域１１６ｂは、一般的には連
続した薄膜（領域１１６ａのように島または塊ではな
く）であるが、上誘電面１１５上のシード層の大半の他
の部分よりも薄いシード層領域である。領域１１６ｂ
は、一般に、誘電上面１１５とビア底面１１９との間の
トレンチ構造の側壁部分、および／またはトレンチ底面
１１７とビア底面１１９との間の側壁表面部分上に発生
する。また、底ビア面１１９を覆うシード層部分は、上
誘電面１１５上に形成されるシード層の厚みより通常は
薄いことがわかっている。図３では、より厚いシード層
部分と厚い隅部１１６ｃをPVDシード層１１６内に形成
することができることも示される。
【００３１】一般に、領域１１６ａ，１１６ｂ，１１６
ｃの形成は、図４ないし図７に示されるように、後の電
気メッキ動作を複雑にすることがある。電気メッキ・シ
ステムの陰極をバイアスするための異なる方法により、
図３の領域１１６ａ，１１６ｂ，１１６ｃが存在するこ
とで起こる種々の悪影響を防ぐことができることがわか
っている。領域１１６ａ，１１６ｂ，１１６ｃに由来す
るメッキ上の不利益を軽減することがわかっている特定
の電流，電圧および／または電力波形を、図８ないし図
１３に関して以下に特定的に図示および説明する。
ｃの形成は、図４ないし図７に示されるように、後の電
気メッキ動作を複雑にすることがある。電気メッキ・シ
ステムの陰極をバイアスするための異なる方法により、
図３の領域１１６ａ，１１６ｂ，１１６ｃが存在するこ
とで起こる種々の悪影響を防ぐことができることがわか
っている。領域１１６ａ，１１６ｂ，１１６ｃに由来す
るメッキ上の不利益を軽減することがわかっている特定
の電流，電圧および／または電力波形を、図８ないし図
１３に関して以下に特定的に図示および説明する。
【００３２】図３に示される構造１００の形成後、ウェ
ハ２０（構造１００を含む）が図１および図２に示され
るシステム１０内に配置される。このウェハ２０は、次
に図１に示されるように電気メッキ液１９に露出され
る。液１９への露出中は、図８ないし図１３のうちの１
つ以上またはそれらの組み合わせにおいて示すように、
制御システム３４が（１つ以上のクランプ１８を介し
て）ウェハ２０に供給される電力，電流または電圧の量
を制御して、本明細書の図４ないし図７を通じてウェハ
２０上に増分的に形成される電気メッキ銅薄膜の品質を
改善する。
ハ２０（構造１００を含む）が図１および図２に示され
るシステム１０内に配置される。このウェハ２０は、次
に図１に示されるように電気メッキ液１９に露出され
る。液１９への露出中は、図８ないし図１３のうちの１
つ以上またはそれらの組み合わせにおいて示すように、
制御システム３４が（１つ以上のクランプ１８を介し
て）ウェハ２０に供給される電力，電流または電圧の量
を制御して、本明細書の図４ないし図７を通じてウェハ
２０上に増分的に形成される電気メッキ銅薄膜の品質を
改善する。
【００３３】詳しくは、図４は、図３に示される二重填
込トレンチ構造の表面全体に亘り実行される銅電気メッ
キ動作の開始段階を示す。図４においては、ウェハ２０
上に増分的に銅（Cu）層１１８ａを電気メッキするため
に、高電力電気メッキ・プロセスが用いられている。図
４が電気メッキ中の初期の時間帯に比較的高レベルの電
力を図１および図２のシステム１０内で陰極（ウェハ２
０）に与えると結果が得られる高電力電気メッキ・プロ
セスである。高電力電気メッキ・プロセスは、図３に示
されるシード層１１６の表面上に高速の銅付着を行う。
高い付着速度に加えて、高電力付着プロセスにより、シ
ード層を欠くあるいはシード層成分が実質的に少ないシ
ード空乏部１１６ａ（図３参照）上へのメッキが容易に
なる。低電力の電気メッキ・プロセスでは、図３のこれ
らのシード空乏部１１６ａを充分にメッキせず（すなわ
ち低電力メッキでは受認可能な速度でこれらの領域にメ
ッキしない）、そのため銅相互接続部内に空隙が形成さ
れることが実験的にわかっている。従って、ここでは高
電力の初期メッキ期間を用いて、図３のシード空乏部１
１６ａが存在しても銅相互接続部の品質を改善し、さら
に初期のCu付着をより高速にすることにより処理量を改
善する。シード層１１６と新規に電気メッキされた銅層
１１８ａとは破線で隔てられており、特に、シード層１
１６が銅であり電気メッキ層１１８ａも銅である場合
に、シード層とその上の電気メッキ層の間の接合が、走
査電子顕微鏡（SEM:scanning electron microscope）断
面において識別することが不可能であることを示す。
込トレンチ構造の表面全体に亘り実行される銅電気メッ
キ動作の開始段階を示す。図４においては、ウェハ２０
上に増分的に銅（Cu）層１１８ａを電気メッキするため
に、高電力電気メッキ・プロセスが用いられている。図
４が電気メッキ中の初期の時間帯に比較的高レベルの電
力を図１および図２のシステム１０内で陰極（ウェハ２
０）に与えると結果が得られる高電力電気メッキ・プロ
セスである。高電力電気メッキ・プロセスは、図３に示
されるシード層１１６の表面上に高速の銅付着を行う。
高い付着速度に加えて、高電力付着プロセスにより、シ
ード層を欠くあるいはシード層成分が実質的に少ないシ
ード空乏部１１６ａ（図３参照）上へのメッキが容易に
なる。低電力の電気メッキ・プロセスでは、図３のこれ
らのシード空乏部１１６ａを充分にメッキせず（すなわ
ち低電力メッキでは受認可能な速度でこれらの領域にメ
ッキしない）、そのため銅相互接続部内に空隙が形成さ
れることが実験的にわかっている。従って、ここでは高
電力の初期メッキ期間を用いて、図３のシード空乏部１
１６ａが存在しても銅相互接続部の品質を改善し、さら
に初期のCu付着をより高速にすることにより処理量を改
善する。シード層１１６と新規に電気メッキされた銅層
１１８ａとは破線で隔てられており、特に、シード層１
１６が銅であり電気メッキ層１１８ａも銅である場合
に、シード層とその上の電気メッキ層の間の接合が、走
査電子顕微鏡（SEM:scanning electron microscope）断
面において識別することが不可能であることを示す。
【００３４】高電力電気メッキ期間の上記のような利点
にも関わらず、高電力メッキ期間は一般的に、エレクト
ロマイグレーション（EM）に対する充分なレベルの耐性
を改善または提供するために、窒素，炭素およびイオウ
などの不純物を充分にCu薄膜内に取り込むことがない。
従って、図４の領域１１８ａは希望するほどにはEMに対
して耐性をもたないことが多い。さらに、図４に示され
るように、高電力メッキ期間があまりに長い間維持され
ると、図３のより厚い領域１１６ｃの存在により、結局
は、銅相互接続構造内にピンチオフまたは空隙ができて
しまう。言い換えると、高電力電気メッキは表面１１６
ｃ上にあまりに迅速にメッキするので、図３の２つの隣
接領域１１６ｃはビアが埋まる前に一緒にメッキしてし
まって、ピンチオフが起こることがわかっている。ピン
チオフによりビア領域付近の相互接続構造内に空隙すな
わち欠如が起こる。従って、高電力サイクルを用いる銅
の電気メッキは、処理量を改善しシード空乏部１１６ａ
の存在を補償するが、高電力のプロセスが初期期間のあ
まりに長い間続くと、ピンチオフおよび空隙が起こりEM
耐性が低下すると判断された。
にも関わらず、高電力メッキ期間は一般的に、エレクト
ロマイグレーション（EM）に対する充分なレベルの耐性
を改善または提供するために、窒素，炭素およびイオウ
などの不純物を充分にCu薄膜内に取り込むことがない。
従って、図４の領域１１８ａは希望するほどにはEMに対
して耐性をもたないことが多い。さらに、図４に示され
るように、高電力メッキ期間があまりに長い間維持され
ると、図３のより厚い領域１１６ｃの存在により、結局
は、銅相互接続構造内にピンチオフまたは空隙ができて
しまう。言い換えると、高電力電気メッキは表面１１６
ｃ上にあまりに迅速にメッキするので、図３の２つの隣
接領域１１６ｃはビアが埋まる前に一緒にメッキしてし
まって、ピンチオフが起こることがわかっている。ピン
チオフによりビア領域付近の相互接続構造内に空隙すな
わち欠如が起こる。従って、高電力サイクルを用いる銅
の電気メッキは、処理量を改善しシード空乏部１１６ａ
の存在を補償するが、高電力のプロセスが初期期間のあ
まりに長い間続くと、ピンチオフおよび空隙が起こりEM
耐性が低下すると判断された。
【００３５】高電力電気メッキ・プロセスには問題があ
ったので、低電力電気メッキで上記の問題が解決できる
か否かが検証された。実験の結果、電気メッキ処理の間
に最初に用いられた低電力電気メッキ・プロセス（以
下、初期段階と呼ぶ）は、図３のシード空乏部１１６ａ
上に充分にメッキすることはできなかったが、銅薄膜内
への不純物の取り込み（たとえばイオウ，窒素，炭素な
ど）が改善され、それによって最終的な銅薄膜における
エレクトロマイグレーション（EM）に対する耐性が改善
されたことがわかった。従って、低電力初期処理は、空
乏領域１１６ａの存在がシード形成において全体的に回
避できれば有益である。このような領域１１６ａは、シ
ード層１１６がPVD層ではなくCVDシード層であれば全体
的に回避することができる。従って、低電力電気メッキ
初期動作は、特に、図３の空乏領域１１６ａの発生を大
幅に低減するCVDシード層が用いられるならば、場合に
よっては有利である。
ったので、低電力電気メッキで上記の問題が解決できる
か否かが検証された。実験の結果、電気メッキ処理の間
に最初に用いられた低電力電気メッキ・プロセス（以
下、初期段階と呼ぶ）は、図３のシード空乏部１１６ａ
上に充分にメッキすることはできなかったが、銅薄膜内
への不純物の取り込み（たとえばイオウ，窒素，炭素な
ど）が改善され、それによって最終的な銅薄膜における
エレクトロマイグレーション（EM）に対する耐性が改善
されたことがわかった。従って、低電力初期処理は、空
乏領域１１６ａの存在がシード形成において全体的に回
避できれば有益である。このような領域１１６ａは、シ
ード層１１６がPVD層ではなくCVDシード層であれば全体
的に回避することができる。従って、低電力電気メッキ
初期動作は、特に、図３の空乏領域１１６ａの発生を大
幅に低減するCVDシード層が用いられるならば、場合に
よっては有利である。
【００３６】低電力電気メッキの上記の利点とは対照的
に、環境によっては電気メッキの初期段階における低電
力期間が、図１のシステムを用いても充分なウェハ処理
量を提供しないことがある。また、低電力プロセスの付
着速度が高電力プロセスより低くても、領域１１６ｃ上
で図４に図示されるほど付着の均一性が改良されない。
従って、低電力電気メッキ処理も高電力電気メッキ処理
も、図３の領域１１６ｃの存在により、填込ビア領域内
にピンチオフおよび空隙を最終的に起こすこともある。
そのため、付着中に低電力と高電力の電気メッキを交互
に行った電気メッキ・プロセスは、空乏領域１１６ａを
解決し処理量を高めるという高電力の利点を保持しつ
つ、EM耐性の改善された特性という低電力の利点を備え
ることがわかっている。しかし、低電力／高電力の電気
メッキ・プロセスを組み合わせて形成される相互接続部
も、依然としてピンチオフを起こす可能性がある。従っ
て、高電力の種々のサイクルを低電力の種々のサイクル
と組み合わせることにより、改善された銅相互接続構造
を形成することができ、それにより処理量，シード空乏
部空隙耐性およびエレクトロマイグレーション（EM）耐
性のバランスを取る、すなわち時間と経過と共に最適化
することができるが、空隙は依然として問題であること
が認識された。そのために、高電力／低電力を組み合わ
せたメッキ・サイクルを採用した後でもピンチオフによ
り起こる空隙の問題を解決するためには、メッキ・プロ
セスに対してさらに改良を加えることが必要であると認
識された。
に、環境によっては電気メッキの初期段階における低電
力期間が、図１のシステムを用いても充分なウェハ処理
量を提供しないことがある。また、低電力プロセスの付
着速度が高電力プロセスより低くても、領域１１６ｃ上
で図４に図示されるほど付着の均一性が改良されない。
従って、低電力電気メッキ処理も高電力電気メッキ処理
も、図３の領域１１６ｃの存在により、填込ビア領域内
にピンチオフおよび空隙を最終的に起こすこともある。
そのため、付着中に低電力と高電力の電気メッキを交互
に行った電気メッキ・プロセスは、空乏領域１１６ａを
解決し処理量を高めるという高電力の利点を保持しつ
つ、EM耐性の改善された特性という低電力の利点を備え
ることがわかっている。しかし、低電力／高電力の電気
メッキ・プロセスを組み合わせて形成される相互接続部
も、依然としてピンチオフを起こす可能性がある。従っ
て、高電力の種々のサイクルを低電力の種々のサイクル
と組み合わせることにより、改善された銅相互接続構造
を形成することができ、それにより処理量，シード空乏
部空隙耐性およびエレクトロマイグレーション（EM）耐
性のバランスを取る、すなわち時間と経過と共に最適化
することができるが、空隙は依然として問題であること
が認識された。そのために、高電力／低電力を組み合わ
せたメッキ・サイクルを採用した後でもピンチオフによ
り起こる空隙の問題を解決するためには、メッキ・プロ
セスに対してさらに改良を加えることが必要であると認
識された。
【００３７】図４は、高い正の電力サイクルと低い正の
電力サイクルを交互に実行することにより形成して電気
メッキを開始しても、領域１１６ｃ上に空隙が依然とし
て起こりやすい様子を示す。このような空隙を排除また
は軽減するためには、負にパルス化された電力（交流
（AC），パルス化DCまたは直流（DC）のいずれかを介し
て）を図１のウェハ２０に対して、１回以上、上記の正
の高電力サイクルと低電力サイクルとの間の種々の間隔
において印加するべきであるということがわかった。ウ
ェハ２０にある種の負の電力サイクルを定期的にまたは
随時印加することにより、図４に示す層１１８ａのピン
チオフ「危険」部分を構造から効果的に排除することが
できることがわかった。領域１１６ｃのこのような負の
電力サイクル修正を図５内の結果として得られた層１１
８ｂにより示す。一般に、負の電力を図１のシステム１
０の陰極に印加することにより、電気メッキ・プロセス
が反転され、すでにウェハ上に付着された電気メッキ材
料がウェハから除去すなわちスパタリングされる。この
負の電力除去段階の間、電気メッキ材料は領域１１６ａ
および／または１１６ｂ上のメッキを介して形成された
厚いほうの領域（電流密度が低いほうの領域）からより
も・層１１８ａの厚いほうの（電力密度が高いほうの）
領域（たとえば領域１１６ｃ）から、より高速で除去さ
れる。全体的な結果は、シード１１６上に、図５に示す
ようなより同形の増分層１１８ｂが形成される。従っ
て、図４の高電力正電力および／または低電力正電力サ
イクルと組み合わせて負の電力サイクルを用いると、よ
り厚い領域１１６ｃの存在を補償する逆メッキ特性を利
用することにより相互接続開口部内に空隙を起こす可能
性が、大幅に小さくなる。言い換えると、負の電力を銅
付着中に特定の間隔で供給することで、電気メッキ均一
性特性を改変することがわかり、適切な順序で実行すれ
ば（種々の適切な順序に関しては図８ないし図１３を参
照）、相互接続開口部内の空隙を軽減できる可能性があ
る。
電力サイクルを交互に実行することにより形成して電気
メッキを開始しても、領域１１６ｃ上に空隙が依然とし
て起こりやすい様子を示す。このような空隙を排除また
は軽減するためには、負にパルス化された電力（交流
（AC），パルス化DCまたは直流（DC）のいずれかを介し
て）を図１のウェハ２０に対して、１回以上、上記の正
の高電力サイクルと低電力サイクルとの間の種々の間隔
において印加するべきであるということがわかった。ウ
ェハ２０にある種の負の電力サイクルを定期的にまたは
随時印加することにより、図４に示す層１１８ａのピン
チオフ「危険」部分を構造から効果的に排除することが
できることがわかった。領域１１６ｃのこのような負の
電力サイクル修正を図５内の結果として得られた層１１
８ｂにより示す。一般に、負の電力を図１のシステム１
０の陰極に印加することにより、電気メッキ・プロセス
が反転され、すでにウェハ上に付着された電気メッキ材
料がウェハから除去すなわちスパタリングされる。この
負の電力除去段階の間、電気メッキ材料は領域１１６ａ
および／または１１６ｂ上のメッキを介して形成された
厚いほうの領域（電流密度が低いほうの領域）からより
も・層１１８ａの厚いほうの（電力密度が高いほうの）
領域（たとえば領域１１６ｃ）から、より高速で除去さ
れる。全体的な結果は、シード１１６上に、図５に示す
ようなより同形の増分層１１８ｂが形成される。従っ
て、図４の高電力正電力および／または低電力正電力サ
イクルと組み合わせて負の電力サイクルを用いると、よ
り厚い領域１１６ｃの存在を補償する逆メッキ特性を利
用することにより相互接続開口部内に空隙を起こす可能
性が、大幅に小さくなる。言い換えると、負の電力を銅
付着中に特定の間隔で供給することで、電気メッキ均一
性特性を改変することがわかり、適切な順序で実行すれ
ば（種々の適切な順序に関しては図８ないし図１３を参
照）、相互接続開口部内の空隙を軽減できる可能性があ
る。
【００３８】図６は、高電力ACおよび／またはDC正サイ
クルと低電力ACおよび／またはDC正サイクルを交互に、
さらに／あるいは補正用負ACおよび／またはDCサイクル
を随時加えて、最終的に図３の相互接続構造を最適な方
法で電気メッキおよび充填する様子を示す。従って、こ
の最適充填は図６の銅層１１８ｃにより示される。銅付
着中に、様々な正高，正低および負電力サイクルと極性
を特定的に実行する方法は、相互接続の品質を最適化す
ることがわかっているが、これについては本明細書の図
８ないし図１３において、より詳細に説明する。一般
に、本明細書に教示されるシステム１０に電力を供給す
る方法により、種々の領域１１６ａ，１１６ｂ，１１６
ｃのうち１つ以上の領域を有するシード層１１６から歩
留まりと品質とを改善して、相互接続部がメッキされ
る。従って、図１のシステム１０の陰極に対する電位，
電力または電流強度ならびに極性（すなわち負または
正）を時間の経過と共に制御し交代することにより、エ
レクトロマイグレーション（EM）に対する耐性を改善
し、均一性を強化し、ピンチオフを軽減または除去し、
ウェハ処理量を増大し、空隙を作らずに、図７の全面メ
ッキ層１１８を形成することができる。
クルと低電力ACおよび／またはDC正サイクルを交互に、
さらに／あるいは補正用負ACおよび／またはDCサイクル
を随時加えて、最終的に図３の相互接続構造を最適な方
法で電気メッキおよび充填する様子を示す。従って、こ
の最適充填は図６の銅層１１８ｃにより示される。銅付
着中に、様々な正高，正低および負電力サイクルと極性
を特定的に実行する方法は、相互接続の品質を最適化す
ることがわかっているが、これについては本明細書の図
８ないし図１３において、より詳細に説明する。一般
に、本明細書に教示されるシステム１０に電力を供給す
る方法により、種々の領域１１６ａ，１１６ｂ，１１６
ｃのうち１つ以上の領域を有するシード層１１６から歩
留まりと品質とを改善して、相互接続部がメッキされ
る。従って、図１のシステム１０の陰極に対する電位，
電力または電流強度ならびに極性（すなわち負または
正）を時間の経過と共に制御し交代することにより、エ
レクトロマイグレーション（EM）に対する耐性を改善
し、均一性を強化し、ピンチオフを軽減または除去し、
ウェハ処理量を増大し、空隙を作らずに、図７の全面メ
ッキ層１１８を形成することができる。
【００３９】図７は、電気メッキ・プロセスのある時点
において、銅１１８ｃが相互接続開口部を完全に充填す
る様子を示す。空隙の危険性がなくなった後は、急速な
高電力DC電気メッキ・サイクルを開始して、それにより
処理量を高めることができる。従って、図７において既
存の銅材料１１８ｃ上に付着された銅材料１１８ｄが、
高電力，正DC電気メッキ・プロセスまたはその他の高処
理量波形を用いて付着される。その結果、相互接続開口
部を完全に充填し、集積回路（IC）産業において大量の
高い歩留まりでの用途に関して最適化され改善されてい
る銅薄膜が得られる。また、ここでの１つ以上のプロセ
ス・サイクルとして、ビア内ではより速い速度で付着
し、上誘電面１１５上では低い存在しない速度で付着す
る、ボトムアップ充填プロセスを用いることも可能であ
る。このようなボトムアップ充填サイクルを用いると、
本明細書に教示されるように改善された銅相互接続部の
製造を行うこともできる。
において、銅１１８ｃが相互接続開口部を完全に充填す
る様子を示す。空隙の危険性がなくなった後は、急速な
高電力DC電気メッキ・サイクルを開始して、それにより
処理量を高めることができる。従って、図７において既
存の銅材料１１８ｃ上に付着された銅材料１１８ｄが、
高電力，正DC電気メッキ・プロセスまたはその他の高処
理量波形を用いて付着される。その結果、相互接続開口
部を完全に充填し、集積回路（IC）産業において大量の
高い歩留まりでの用途に関して最適化され改善されてい
る銅薄膜が得られる。また、ここでの１つ以上のプロセ
ス・サイクルとして、ビア内ではより速い速度で付着
し、上誘電面１１５上では低い存在しない速度で付着す
る、ボトムアップ充填プロセスを用いることも可能であ
る。このようなボトムアップ充填サイクルを用いると、
本明細書に教示されるように改善された銅相互接続部の
製造を行うこともできる。
【００４０】図３ないし図７は、電気メッキ中に図１の
チャンバ１０の陰極および／または陽極に印加される電
力の種類，強度および極性を制御することにより、エレ
クトロマイグレーション（EM）耐性を改善し、ウェハ処
理量を充分にとり、空隙およびピンチオフを大幅に軽減
して半導体ウェハ上に銅相互接続部を形成することがで
きることを示す。
チャンバ１０の陰極および／または陽極に印加される電
力の種類，強度および極性を制御することにより、エレ
クトロマイグレーション（EM）耐性を改善し、ウェハ処
理量を充分にとり、空隙およびピンチオフを大幅に軽減
して半導体ウェハ上に銅相互接続部を形成することがで
きることを示す。
【００４１】図８ないし図１３は、図３ないし図７に関
して前述された種々の改良結果の１つ以上を得るため
に、制御システム３４を介して図１の陰極に与えられる
特定の電力シーケンスを示す。
して前述された種々の改良結果の１つ以上を得るため
に、制御システム３４を介して図１の陰極に与えられる
特定の電力シーケンスを示す。
【００４２】詳しくは、図８は、図１の陰極（すなわち
ウェハ２０）が電気的に制御され、図３ないし図７に関
して説明された改善された銅相互接続部の形成を行うた
めの、１つの可能なシーケンスを図示する。図８はＸＹ
図であり、縦のＹ軸は電流（Ｉ）をアンペアで、横のＸ
軸は時間を秒で表す。図８は、縦軸の電流を示すが、本
発明の精神および範囲から逸脱することなく、Ｙ軸とし
て電流，電流密度，電圧または電力のいずれかを図示す
ることができるということに注目することが重要であ
る。言い換えると、本明細書で用いられる場合に、電
流，電流密度，電圧または電力は、一般的に交換可能な
数量または用語である。
ウェハ２０）が電気的に制御され、図３ないし図７に関
して説明された改善された銅相互接続部の形成を行うた
めの、１つの可能なシーケンスを図示する。図８はＸＹ
図であり、縦のＹ軸は電流（Ｉ）をアンペアで、横のＸ
軸は時間を秒で表す。図８は、縦軸の電流を示すが、本
発明の精神および範囲から逸脱することなく、Ｙ軸とし
て電流，電流密度，電圧または電力のいずれかを図示す
ることができるということに注目することが重要であ
る。言い換えると、本明細書で用いられる場合に、電
流，電流密度，電圧または電力は、一般的に交換可能な
数量または用語である。
【００４３】図８は、図３に示されるようなシード空乏
部１１６ａを持たない化学蒸着（CVD）シード層１１６
と共に利用すると最適な陰極電力シーケンスを示す。CV
D付着シード層は、物理的蒸着（PVD）またはスパタリン
グ・プロセスを用いて形成されるシード層と比較して、
シード空乏部１１６ａを起こしにくいことが実験的にわ
かっている。このような空乏部１１６ａが起こりにくい
ために、低電圧正DC初期段階／サイクル２０１を図８の
左側に示すように用いる。低電圧初期段階２０１は、よ
り多くの量の不純物を電気メッキ銅薄膜内に取り込み、
それによってエレクトロマイグレーション（EM）耐性が
改善されるので、CVDシードについては有益である。
部１１６ａを持たない化学蒸着（CVD）シード層１１６
と共に利用すると最適な陰極電力シーケンスを示す。CV
D付着シード層は、物理的蒸着（PVD）またはスパタリン
グ・プロセスを用いて形成されるシード層と比較して、
シード空乏部１１６ａを起こしにくいことが実験的にわ
かっている。このような空乏部１１６ａが起こりにくい
ために、低電圧正DC初期段階／サイクル２０１を図８の
左側に示すように用いる。低電圧初期段階２０１は、よ
り多くの量の不純物を電気メッキ銅薄膜内に取り込み、
それによってエレクトロマイグレーション（EM）耐性が
改善されるので、CVDシードについては有益である。
【００４４】一般に、通常の電気メッキ・プロセスに関
して、初期段階２０１は約０．５ないし３アンペアの間
の正DC電流を利用する。図８は、段階２０１の時間的期
間の間は電流が１アンペアに設定されることを特に図示
する。一般に、この初期段階２０１は、継続時間にして
数秒から約１分間の間は継続することができる。
して、初期段階２０１は約０．５ないし３アンペアの間
の正DC電流を利用する。図８は、段階２０１の時間的期
間の間は電流が１アンペアに設定されることを特に図示
する。一般に、この初期段階２０１は、継続時間にして
数秒から約１分間の間は継続することができる。
【００４５】ある程度の銅材料がウェハ２０上に付着さ
れる初期段階２０１が終了すると、正のパルス化電力段
階２１２が開始される。図８は、正のオン電流２０２と
オフ電流２０４の交互期間が、期間２１２の間にウェハ
２０に対して図１のコントローラ３４によって与えられ
る様子を示す。期間２１２には、１つ以上のオンまたは
オフのパルスが含まれ、一般的には約１ミリ秒（ms）か
ら１秒の間継続する。好適な実施例においては、時間的
期間２１２における正パルス２０２のオン時間的期間２
０２は継続時間にして約７．５ミリ秒であり、期間２１
２におけるオフ時間的期間２０４は継続時間にして約
０．５ミリ秒である。他の継続時間または他のデューテ
ィ・サイクルを図８のオン・パルス（２０２）とオフ・
パルス（２０４）に関して用いることができることに留
意することが重要である。図８は、サイクル２１２のオ
ン期間２０２の間に提供される電流または電力レベルが
約６アンペアであることを示す。一般に、期間２１２の
オン期間２０２の間の電力レベルは、期間２０１の間の
電力レベルよりも高くすべきである。このように、電力
を高くすることにより、図１の溶液１９内の添加剤がメ
ッキ中に充分に活性化される。しかし、オン期間２０２
中の電力レベルは、添加剤により得られる有益な機能が
禁止されるほど大きくしてはならない。このために、期
間２１２における図８の電力レベルは、溶液１９の組成
と、使用される電気メッキ・システムの種類とにより可
変する。
れる初期段階２０１が終了すると、正のパルス化電力段
階２１２が開始される。図８は、正のオン電流２０２と
オフ電流２０４の交互期間が、期間２１２の間にウェハ
２０に対して図１のコントローラ３４によって与えられ
る様子を示す。期間２１２には、１つ以上のオンまたは
オフのパルスが含まれ、一般的には約１ミリ秒（ms）か
ら１秒の間継続する。好適な実施例においては、時間的
期間２１２における正パルス２０２のオン時間的期間２
０２は継続時間にして約７．５ミリ秒であり、期間２１
２におけるオフ時間的期間２０４は継続時間にして約
０．５ミリ秒である。他の継続時間または他のデューテ
ィ・サイクルを図８のオン・パルス（２０２）とオフ・
パルス（２０４）に関して用いることができることに留
意することが重要である。図８は、サイクル２１２のオ
ン期間２０２の間に提供される電流または電力レベルが
約６アンペアであることを示す。一般に、期間２１２の
オン期間２０２の間の電力レベルは、期間２０１の間の
電力レベルよりも高くすべきである。このように、電力
を高くすることにより、図１の溶液１９内の添加剤がメ
ッキ中に充分に活性化される。しかし、オン期間２０２
中の電力レベルは、添加剤により得られる有益な機能が
禁止されるほど大きくしてはならない。このために、期
間２１２における図８の電力レベルは、溶液１９の組成
と、使用される電気メッキ・システムの種類とにより可
変する。
【００４６】初期段階２０１と正パルス電力段階２１２
の後で、ウェハ２０は図８上に示される図４内のものと
同様の形状を示す。従って、これまでに付着された銅ま
たは銅合金材料は、一般に、高い全体付着速度で付着さ
れているが、相互接続開口部内に複合シードおよび上層
の電気メッキ層が非同形的に付着されるように付着され
た可能性が高い。前述のように、この非同形的な正電力
付着が続くと、銅相互接続部はピンチオフに伴う空隙の
問題をはるかに起こしやすくなる。さらに、低電力初期
段階２０１は、空乏部１１６ａがあると（PVDシード層
に関しては可能性が高い）、その上にメッキすることが
困難になる。領域１１６ａが存在する場合は、サイクル
２０１を用いる代わりに期間２１２を交互に用いて、領
域１１６ａ上に最初にメッキする。しかし、低電力プロ
セスを用いると、不純物の取り込みが一般的に改善され
るので、可能であれば初期段階２０１を用いると、エレ
クトロマイグレーション（EM）に対する耐性がそれに応
じて改善される。
の後で、ウェハ２０は図８上に示される図４内のものと
同様の形状を示す。従って、これまでに付着された銅ま
たは銅合金材料は、一般に、高い全体付着速度で付着さ
れているが、相互接続開口部内に複合シードおよび上層
の電気メッキ層が非同形的に付着されるように付着され
た可能性が高い。前述のように、この非同形的な正電力
付着が続くと、銅相互接続部はピンチオフに伴う空隙の
問題をはるかに起こしやすくなる。さらに、低電力初期
段階２０１は、空乏部１１６ａがあると（PVDシード層
に関しては可能性が高い）、その上にメッキすることが
困難になる。領域１１６ａが存在する場合は、サイクル
２０１を用いる代わりに期間２１２を交互に用いて、領
域１１６ａ上に最初にメッキする。しかし、低電力プロ
セスを用いると、不純物の取り込みが一般的に改善され
るので、可能であれば初期段階２０１を用いると、エレ
クトロマイグレーション（EM）に対する耐性がそれに応
じて改善される。
【００４７】期間２０１および／または２１２に対する
長期の露出に伴う空隙を最小限に抑えるために、正パル
ス化時間的期間２１２を結果的に終了させて、負パルス
化時間的期間２１４を開始する（図８の中央を参照）。
負パルス化時間的期間２１４の総合的な継続時間は、一
般に約０．２ミリ秒から１秒の間である。図８におい
て、負パルス化時間的期間２１４がウェハ表面から銅を
剥離すなわち除去する。銅は、ウェハの銅層の高電流密
度（厚い）部分からより高い速度で除去される。この銅
除去により、複合シードおよびメッキ済みの銅薄膜の側
壁プロフィルが平らになり、図４に示される「ピンチオ
フ」の危険性を減らし、図５に関して図示および説明さ
れたより均一な電気メッキ銅薄膜プロフィルを生み出
す。
長期の露出に伴う空隙を最小限に抑えるために、正パル
ス化時間的期間２１２を結果的に終了させて、負パルス
化時間的期間２１４を開始する（図８の中央を参照）。
負パルス化時間的期間２１４の総合的な継続時間は、一
般に約０．２ミリ秒から１秒の間である。図８におい
て、負パルス化時間的期間２１４がウェハ表面から銅を
剥離すなわち除去する。銅は、ウェハの銅層の高電流密
度（厚い）部分からより高い速度で除去される。この銅
除去により、複合シードおよびメッキ済みの銅薄膜の側
壁プロフィルが平らになり、図４に示される「ピンチオ
フ」の危険性を減らし、図５に関して図示および説明さ
れたより均一な電気メッキ銅薄膜プロフィルを生み出
す。
【００４８】銅の全体的な正の厚みがウェハ２０の上に
時間的期間の間に形成されるようにするためには、期間
２１２の間に付着される銅の量は、期間２１４の間に除
去される銅材料の量よりも一般的に多くなければならな
い。従って、期間２１２を期間２１４よりも継続時間が
長くするか、さらに／あるいは、期間２１２は期間２１
４の間に与えられる電力の絶対値よりも大きな平均的絶
対値の電力をウェハに与えなければならない。期間２１
４に関しては、期間２１４の総合的なオン時間２０６は
約０．５ミリ秒であり、オフ時間的期間２０８は約０．
５ミリ秒である。しかし、付着される銅の全体量が時間
に亘り除去される銅の量を超えていれば、期間２１４に
おいて任意のパルスのデューティ・サイクルまたは継続
時間を用いることができる。
時間的期間の間に形成されるようにするためには、期間
２１２の間に付着される銅の量は、期間２１４の間に除
去される銅材料の量よりも一般的に多くなければならな
い。従って、期間２１２を期間２１４よりも継続時間が
長くするか、さらに／あるいは、期間２１２は期間２１
４の間に与えられる電力の絶対値よりも大きな平均的絶
対値の電力をウェハに与えなければならない。期間２１
４に関しては、期間２１４の総合的なオン時間２０６は
約０．５ミリ秒であり、オフ時間的期間２０８は約０．
５ミリ秒である。しかし、付着される銅の全体量が時間
に亘り除去される銅の量を超えていれば、期間２１４に
おいて任意のパルスのデューティ・サイクルまたは継続
時間を用いることができる。
【００４９】また、図８は、オン時間的期間２０６の間
の負パルスの強度が、約負の４アンペアであり、付着さ
れる銅がこの期間中に除去される銅の量を超えていれ
ば、電源が許すだけの大きさとすることができる様子を
示す。一般に、銅を除去して、図５に全体が示されるプ
ロフィルを作成することができれば、任意の強度の負パ
ルス電流を用いることができる。従って、他のデューテ
ィ・サイクル，他の切換周波数，同期または非同期のオ
ン／オフ・パルス，継続時間と電力レベルの可変する他
のパルスなどを図８ないし図１３において本明細書に教
示されるパルス化時間的期間の間に用いることができ
る。
の負パルスの強度が、約負の４アンペアであり、付着さ
れる銅がこの期間中に除去される銅の量を超えていれ
ば、電源が許すだけの大きさとすることができる様子を
示す。一般に、銅を除去して、図５に全体が示されるプ
ロフィルを作成することができれば、任意の強度の負パ
ルス電流を用いることができる。従って、他のデューテ
ィ・サイクル，他の切換周波数，同期または非同期のオ
ン／オフ・パルス，継続時間と電力レベルの可変する他
のパルスなどを図８ないし図１３において本明細書に教
示されるパルス化時間的期間の間に用いることができ
る。
【００５０】負パルス化時間的期間２１４が終了する
と、図５に図示されるのと同様の相互接続開口部が図１
のシステム内に出現する。少なくとも１回の正パルス化
時間的期間２１２と１回の負パルス化時間的期間２１４
の後で、図１の制御システム３４は任意の回数の同期ま
たは非同期順序で任意の回数だけ、サイクル２１２と２
１４の間で交代を続行する。従って、正と負のパルス化
サイクル２１２，２１４の任意の組み合わせ、順序およ
び／または回数を用いて、本明細書に教示される相互接
続開口部を充填することができる。一般に、図６の構造
が空隙を起こさない方法で、前述の目標の厚みまで充分
に形成されるようにするために充分な回数の正と負のパ
ルス化サイクル２１２，２１４が実行される。
と、図５に図示されるのと同様の相互接続開口部が図１
のシステム内に出現する。少なくとも１回の正パルス化
時間的期間２１２と１回の負パルス化時間的期間２１４
の後で、図１の制御システム３４は任意の回数の同期ま
たは非同期順序で任意の回数だけ、サイクル２１２と２
１４の間で交代を続行する。従って、正と負のパルス化
サイクル２１２，２１４の任意の組み合わせ、順序およ
び／または回数を用いて、本明細書に教示される相互接
続開口部を充填することができる。一般に、図６の構造
が空隙を起こさない方法で、前述の目標の厚みまで充分
に形成されるようにするために充分な回数の正と負のパ
ルス化サイクル２１２，２１４が実行される。
【００５１】図６の相互接続開口部が図８の期間２０
１，２１２，２１４の任意の組み合わせを用いて充分に
充填された後は、処理量の観点から、図８の右側の時間
的期間２１０により示されるように、ウェハ２０に高い
DC電位で給電することが望ましい。時間的期間２１０の
間は高電力DC電位を用いることにより、銅層の最上部
（たとえば図７の領域１１８ｄ）が空隙の危険を起こさ
ずに高速で付着されて、それにより処理量が改善され
る。
１，２１２，２１４の任意の組み合わせを用いて充分に
充填された後は、処理量の観点から、図８の右側の時間
的期間２１０により示されるように、ウェハ２０に高い
DC電位で給電することが望ましい。時間的期間２１０の
間は高電力DC電位を用いることにより、銅層の最上部
（たとえば図７の領域１１８ｄ）が空隙の危険を起こさ
ずに高速で付着されて、それにより処理量が改善され
る。
【００５２】図８の期間２１０が終了すると、ウェハ２
０が図１のシステムから取り出されて、化学機械研磨
（CMP：chemical mechanical polishing）動作に移さ
れ、空隙が軽減または除去され、信頼性が改善され、さ
らに／あるいは性能が強化された二重填込相互接続構造
の形成が終了する。図８のプロセスは、本明細書に教示
される他のプロセスと同様に、現在は、集積回路（IC）
の基板上で複数の個別の積層された冶金層上に順次実行
することができる（たとえば、この方法を用いてIC上に
７層以上の銅相互接続部を作成することができる）。
０が図１のシステムから取り出されて、化学機械研磨
（CMP：chemical mechanical polishing）動作に移さ
れ、空隙が軽減または除去され、信頼性が改善され、さ
らに／あるいは性能が強化された二重填込相互接続構造
の形成が終了する。図８のプロセスは、本明細書に教示
される他のプロセスと同様に、現在は、集積回路（IC）
の基板上で複数の個別の積層された冶金層上に順次実行
することができる（たとえば、この方法を用いてIC上に
７層以上の銅相互接続部を作成することができる）。
【００５３】図８のプロセスにおいて、低電力DCの長期
の時間的期間である初期段階２０１だけでは、シード層
１１６を形成するためにPVDプロセスを用いた際に現れ
やすいシード空乏部１１６ａ上にメッキするには充分と
は限らないことが発見された。シード層１１６の領域１
１６ａが適切に電気メッキされないと、望ましくない側
壁空隙が図３ないし図７の相互接続構造のビア部分に形
成することがある。従って、領域１１６ａがPVD付着シ
ード層内に起こりやすいので、図９の電力シーケンス
は、PVDシード層１１６と共に用いる場合には、図８よ
りも適していることが多い。しかし、図８または図９の
プロセスのいずれも、任意の方法で形成される任意のシ
ード層１１６と共に用いることもできる。
の時間的期間である初期段階２０１だけでは、シード層
１１６を形成するためにPVDプロセスを用いた際に現れ
やすいシード空乏部１１６ａ上にメッキするには充分と
は限らないことが発見された。シード層１１６の領域１
１６ａが適切に電気メッキされないと、望ましくない側
壁空隙が図３ないし図７の相互接続構造のビア部分に形
成することがある。従って、領域１１６ａがPVD付着シ
ード層内に起こりやすいので、図９の電力シーケンス
は、PVDシード層１１６と共に用いる場合には、図８よ
りも適していることが多い。しかし、図８または図９の
プロセスのいずれも、任意の方法で形成される任意のシ
ード層１１６と共に用いることもできる。
【００５４】図９は、増大DC電流サイクル２５４，２５
６を用いて銅層を付着する前に、高電力正パルス化サイ
クルを用いる初期段階２５２の利用を示す。高電力正パ
ルス化サイクルの初期期間２５２を用いて、図３のシー
ド空乏部１１６ａ上に有効に電気メッキを行うことがで
きることがわかった。この期間２５２は図３に示される
空乏シード部１１６ａ，１１６ｂ上への銅の成長のため
の核形成段階として機能する。数ミリ秒から数秒の時間
的期間の後で、図８に前述された随意の負パルス化期間
２１４を間欠的に用いて正パルス化期間２５２の中で空
隙が形成される確率を小さくすることができる。段階２
５２による正パルス化処理（それに混合される随意の負
パルス化を含む）の後で、低電力正DC電流が時間的期間
２５４の間ウェハ２０に印加される。これは薄膜成長段
階として機能し、図８の初期段階２０１と同様に作用す
る。
６を用いて銅層を付着する前に、高電力正パルス化サイ
クルを用いる初期段階２５２の利用を示す。高電力正パ
ルス化サイクルの初期期間２５２を用いて、図３のシー
ド空乏部１１６ａ上に有効に電気メッキを行うことがで
きることがわかった。この期間２５２は図３に示される
空乏シード部１１６ａ，１１６ｂ上への銅の成長のため
の核形成段階として機能する。数ミリ秒から数秒の時間
的期間の後で、図８に前述された随意の負パルス化期間
２１４を間欠的に用いて正パルス化期間２５２の中で空
隙が形成される確率を小さくすることができる。段階２
５２による正パルス化処理（それに混合される随意の負
パルス化を含む）の後で、低電力正DC電流が時間的期間
２５４の間ウェハ２０に印加される。これは薄膜成長段
階として機能し、図８の初期段階２０１と同様に作用す
る。
【００５５】図９の期間２５４などの低電力電気メッキ
時間的期間により、より大量の不純物（たとえばイオ
ウ，炭素および窒素）が銅薄膜内に取り込まれて、それ
によってエレクトロマイグレーション（EM）に対する耐
性が改善されることがわかった。低電力正DCプロセスは
シード空乏部１１６ａ上にメッキするには不充分であ
り、場合によっては空隙を作り出すことがわかっている
が、１期間以上の低電力正DC処理時間的期間２５４を用
いて（１回以上の正パルス化電力制御シーケンスにより
形成される）図５の構造の上部にメッキすることは有益
である。これは、一般にエレクトロマイグレーション耐
性が改善されるためである。空隙や銅空乏部の危険性は
パルス化時間シーケンス２５２によってすでに克服され
ているので、空隙および空乏部が期間２５４の間に起こ
り悪影響を及ぼすことはない。
時間的期間により、より大量の不純物（たとえばイオ
ウ，炭素および窒素）が銅薄膜内に取り込まれて、それ
によってエレクトロマイグレーション（EM）に対する耐
性が改善されることがわかった。低電力正DCプロセスは
シード空乏部１１６ａ上にメッキするには不充分であ
り、場合によっては空隙を作り出すことがわかっている
が、１期間以上の低電力正DC処理時間的期間２５４を用
いて（１回以上の正パルス化電力制御シーケンスにより
形成される）図５の構造の上部にメッキすることは有益
である。これは、一般にエレクトロマイグレーション耐
性が改善されるためである。空隙や銅空乏部の危険性は
パルス化時間シーケンス２５２によってすでに克服され
ているので、空隙および空乏部が期間２５４の間に起こ
り悪影響を及ぼすことはない。
【００５６】しかし、時間的期間２５４の間の電気メッ
キによりエレクトロマイグレーション（EM）耐性は改善
されるが、時間的期間２５４の間の電気メッキによりき
わめて低速でウェハ２０の表面上に銅がメッキされる。
従って、処理量を高めるには、図９のプロセスを、図９
の時間的期間２５６により示される高電力正DC処理段階
まで最終的には進行させて、それにより処理量を補い、
なおかつ時間的期間２５４によるエレクトロマイグレー
ション上の利点を利用することができるようにする。ま
た、より高い不純物濃度が電気メッキの後で必要になる
場合は、付着後にこれらの不純物を銅薄膜内にイオン注
入して熱アニーリングすることができる。従って、図１
の制御システム３５が図１の陰極および／または陽極を
制御する図９に示されるプロセスにより、半導体ウェハ
上に図７に図示されるのと同様の改善された二重填込銅
相互接続構造が得られる。この場合も、図９に示される
特定の電流，電圧，時間的期間およびデューティ・サイ
クル・オン／オフ・パルス幅および均一性などを調整し
て、可変するメッキ漕組成物および装置に対応したり、
さらに／あるいは可変する処理結果を生み出すことがで
きることに注目することが重要である。
キによりエレクトロマイグレーション（EM）耐性は改善
されるが、時間的期間２５４の間の電気メッキによりき
わめて低速でウェハ２０の表面上に銅がメッキされる。
従って、処理量を高めるには、図９のプロセスを、図９
の時間的期間２５６により示される高電力正DC処理段階
まで最終的には進行させて、それにより処理量を補い、
なおかつ時間的期間２５４によるエレクトロマイグレー
ション上の利点を利用することができるようにする。ま
た、より高い不純物濃度が電気メッキの後で必要になる
場合は、付着後にこれらの不純物を銅薄膜内にイオン注
入して熱アニーリングすることができる。従って、図１
の制御システム３５が図１の陰極および／または陽極を
制御する図９に示されるプロセスにより、半導体ウェハ
上に図７に図示されるのと同様の改善された二重填込銅
相互接続構造が得られる。この場合も、図９に示される
特定の電流，電圧，時間的期間およびデューティ・サイ
クル・オン／オフ・パルス幅および均一性などを調整し
て、可変するメッキ漕組成物および装置に対応したり、
さらに／あるいは可変する処理結果を生み出すことがで
きることに注目することが重要である。
【００５７】図１０は、図８および図９に関して前述さ
れたパルス化時間シーケンス２５２，２１２，２１４な
どの任意のものと置き換えるために用いられるパルス化
時間シーケンス２６８を示す。さらに、時間シーケンス
２６８を、本明細書において電気メッキに用いられる任
意の他の種類のDCおよび／またはACの正および／または
負の電力時間シーケンスと共に組み合わせて用いること
ができる。図１０では、シーケンス２６８が可変する継
続時間および／または可変する電流強度のオン・パルス
によって構成されることを示す。前述のように、高電力
パルスおよび低電力パルスは、材料を充分にメッキする
能力に変動があり、図３の領域１１６ａ，１１６ｂ，１
１６ｃ上での核形成およびその後の横方向の薄膜成長に
影響を与え、処理量，エレクトロマイグレーション（E
M）耐性，空隙の軽減，粒子構造などに対する効果が変
動する。従って、より短い高電力オン・パルス２６２と
より長い低電力オン・パルス２６６とを組み合わせてオ
フ期間２６４により隔てることが、ある用途においては
有益であることが発見された。図１０に示される電力シ
ーケンスは、負パルス・シーケンス，DCシーケンス，AC
シーケンス，パルス化DCシーケンスまたは任意の可能な
他のシーケンスと組み合わせて、二重填込相互接続開口
部内に改善された方法で銅をメッキすることができる。
この場合も、本明細書に教示される他の図面と同様に、
特定のデューティ・サイクル，電流範囲，継続時間など
は、機械によりあるいはプロセスにより本明細書の精神
および範囲から逸脱せずに変わることがある。
れたパルス化時間シーケンス２５２，２１２，２１４な
どの任意のものと置き換えるために用いられるパルス化
時間シーケンス２６８を示す。さらに、時間シーケンス
２６８を、本明細書において電気メッキに用いられる任
意の他の種類のDCおよび／またはACの正および／または
負の電力時間シーケンスと共に組み合わせて用いること
ができる。図１０では、シーケンス２６８が可変する継
続時間および／または可変する電流強度のオン・パルス
によって構成されることを示す。前述のように、高電力
パルスおよび低電力パルスは、材料を充分にメッキする
能力に変動があり、図３の領域１１６ａ，１１６ｂ，１
１６ｃ上での核形成およびその後の横方向の薄膜成長に
影響を与え、処理量，エレクトロマイグレーション（E
M）耐性，空隙の軽減，粒子構造などに対する効果が変
動する。従って、より短い高電力オン・パルス２６２と
より長い低電力オン・パルス２６６とを組み合わせてオ
フ期間２６４により隔てることが、ある用途においては
有益であることが発見された。図１０に示される電力シ
ーケンスは、負パルス・シーケンス，DCシーケンス，AC
シーケンス，パルス化DCシーケンスまたは任意の可能な
他のシーケンスと組み合わせて、二重填込相互接続開口
部内に改善された方法で銅をメッキすることができる。
この場合も、本明細書に教示される他の図面と同様に、
特定のデューティ・サイクル，電流範囲，継続時間など
は、機械によりあるいはプロセスにより本明細書の精神
および範囲から逸脱せずに変わることがある。
【００５８】図１１は、図１のシステム１０と共に用い
ることのできる、さらに別の電力シーケンスを示す。図
１１は、高電力正パルス化時間的期間３０２を用いて、
速い付着速度でシード空乏部１１６ａ上に有効に初期の
メッキを行うことができる様子を示す。図１１に示され
る期間３０４と同様の負パルス期間の間に随意に散在す
る１回以上の期間３０２の後で、低電力正パルス化期間
３０６を用いて、より低速でメッキを続けながら、なお
かつ、より大量の不純物（炭素，窒素および／またはイ
オウなど）を同材料内に取り込み、エレクトロマイグレ
ーション（EM）耐性を改善する。
ることのできる、さらに別の電力シーケンスを示す。図
１１は、高電力正パルス化時間的期間３０２を用いて、
速い付着速度でシード空乏部１１６ａ上に有効に初期の
メッキを行うことができる様子を示す。図１１に示され
る期間３０４と同様の負パルス期間の間に随意に散在す
る１回以上の期間３０２の後で、低電力正パルス化期間
３０６を用いて、より低速でメッキを続けながら、なお
かつ、より大量の不純物（炭素，窒素および／またはイ
オウなど）を同材料内に取り込み、エレクトロマイグレ
ーション（EM）耐性を改善する。
【００５９】図１１に示されるように、高電力正パルス
期間３０２と低電力正パルス期間３０６とは、図１１に
示される等価のあるいは異なる低電力パルス化シーケン
ス３０４または３０８によって隔てることができる。一
般に、正電力シーケンス３０６に続く負電力シーケンス
３０８は、高電力正期間３０２に続く期間３０４よりも
継続時間が短く、全体の集積電力が小さい。これは、期
間３０６では、期間３０２よりもウェハ２０の表面上に
付着される材料が少ないためで、それによって後の負電
力期間中に除去する必要のある材料が少なくなり、空隙
の軽減および／または均一性の改善が可能になることは
明らかである。また、期間３０２は、負パルスが混在す
る１つ以上の順方向パルスを有し、期間３０４も１つ以
上の反転期間によって構成される。さらに、図１１は、
図８にも示されるように、高電力DC動作が電気メッキ動
作の終点付近で始まり、システム１０のウェハ処理量を
改善することができることを示す。従って、図１１の高
電力DC期間３１０が電気メッキ動作の終点で用いられる
（図７を参照）。
期間３０２と低電力正パルス期間３０６とは、図１１に
示される等価のあるいは異なる低電力パルス化シーケン
ス３０４または３０８によって隔てることができる。一
般に、正電力シーケンス３０６に続く負電力シーケンス
３０８は、高電力正期間３０２に続く期間３０４よりも
継続時間が短く、全体の集積電力が小さい。これは、期
間３０６では、期間３０２よりもウェハ２０の表面上に
付着される材料が少ないためで、それによって後の負電
力期間中に除去する必要のある材料が少なくなり、空隙
の軽減および／または均一性の改善が可能になることは
明らかである。また、期間３０２は、負パルスが混在す
る１つ以上の順方向パルスを有し、期間３０４も１つ以
上の反転期間によって構成される。さらに、図１１は、
図８にも示されるように、高電力DC動作が電気メッキ動
作の終点付近で始まり、システム１０のウェハ処理量を
改善することができることを示す。従って、図１１の高
電力DC期間３１０が電気メッキ動作の終点で用いられる
（図７を参照）。
【００６０】図１２は、図８ないし図１１に前述された
期間のうち、任意の期間に関して用いることのできる別
の電力期間３５２を示す。図１２のオフ期間３５６と、
事実上図８ないし図１１に示されるすべてのオフ期間と
を設けることにより、電気メッキ動作が行われた後で図
１の溶液１９を回復させることができる。言い換える
と、種々の時間的期間のオン・パルスにより、溶液１０
内でウェハ２０に近接して位置する（境界層）銅がウェ
ハ上に付着する。これにより、溶液１０内のメッキ表面
付近に、メッキ材料と添加剤とを持たない領域が作成さ
れる。メッキ表面付近でこのような欠乏領域（すなわち
漕１９内における濃度の傾斜）が銅によって回復できる
ようにするために、オフ・サイクルを用いて、溶液内の
材料を高濃度の領域（バルク）から低濃度の領域（ウェ
ハ表面または境界層）まで拡散させる。高いアスペクト
比の開口部内にメッキする場合にこれは特に重要であ
る。これについては、以下に説明する。
期間のうち、任意の期間に関して用いることのできる別
の電力期間３５２を示す。図１２のオフ期間３５６と、
事実上図８ないし図１１に示されるすべてのオフ期間と
を設けることにより、電気メッキ動作が行われた後で図
１の溶液１９を回復させることができる。言い換える
と、種々の時間的期間のオン・パルスにより、溶液１０
内でウェハ２０に近接して位置する（境界層）銅がウェ
ハ上に付着する。これにより、溶液１０内のメッキ表面
付近に、メッキ材料と添加剤とを持たない領域が作成さ
れる。メッキ表面付近でこのような欠乏領域（すなわち
漕１９内における濃度の傾斜）が銅によって回復できる
ようにするために、オフ・サイクルを用いて、溶液内の
材料を高濃度の領域（バルク）から低濃度の領域（ウェ
ハ表面または境界層）まで拡散させる。高いアスペクト
比の開口部内にメッキする場合にこれは特に重要であ
る。これについては、以下に説明する。
【００６１】図１２は、電力シーケンス３５２のデュー
ティ・サイクルが、オン期間３５４がオフ・サイクル３
５６と等しいかそれよりも短くなることを示す。この種
のデューティ・サイクルはきわめて小さなビア（たとえ
ば０．２ミクロン未満）またはきわめて大きなアスペク
ト比を持つビア（８ミクロンのトレンチ深さと０．５ミ
クロンのトレンチ幅を持つトレンチ・キャパシタなど）
において必要になることがある。開口部の寸法および／
またはアスペクト比のために、不純物，添加剤または銅
が溶液内を通り、これらの材料がメッキ・プロセスの結
果として欠乏する領域間で拡散するのに、より長い時間
がかかることがある。このような場合は、より長い相対
オフ時間３５６が設けられて、極端に小さい幾何学形状
のあるいは大きなアスペクト比の開口部が、銅薄膜の品
質に大きな影響を及ぼすことなくこれらの材料の欠乏か
ら充分に回復できるようにする。図１２のプロセスを、
Ｘ線リソグラフィ，位相シフト，SCALPALまたはＥビー
ム・リソグラフィなどの高度なリソグラフィが銅相互接
続または銅電極の形成に関して用いられるような１つ以
上の用途において用いられることが予想される。この
「長いオフ時間」の周期的サイクルとは０．１ミクロン
のビアまたは０．１ミクロン未満のビアおよび／または
深さと幅の比が６：１以上のアスペクト比開口部に関し
て特に必要とされると考えられる。
ティ・サイクルが、オン期間３５４がオフ・サイクル３
５６と等しいかそれよりも短くなることを示す。この種
のデューティ・サイクルはきわめて小さなビア（たとえ
ば０．２ミクロン未満）またはきわめて大きなアスペク
ト比を持つビア（８ミクロンのトレンチ深さと０．５ミ
クロンのトレンチ幅を持つトレンチ・キャパシタなど）
において必要になることがある。開口部の寸法および／
またはアスペクト比のために、不純物，添加剤または銅
が溶液内を通り、これらの材料がメッキ・プロセスの結
果として欠乏する領域間で拡散するのに、より長い時間
がかかることがある。このような場合は、より長い相対
オフ時間３５６が設けられて、極端に小さい幾何学形状
のあるいは大きなアスペクト比の開口部が、銅薄膜の品
質に大きな影響を及ぼすことなくこれらの材料の欠乏か
ら充分に回復できるようにする。図１２のプロセスを、
Ｘ線リソグラフィ，位相シフト，SCALPALまたはＥビー
ム・リソグラフィなどの高度なリソグラフィが銅相互接
続または銅電極の形成に関して用いられるような１つ以
上の用途において用いられることが予想される。この
「長いオフ時間」の周期的サイクルとは０．１ミクロン
のビアまたは０．１ミクロン未満のビアおよび／または
深さと幅の比が６：１以上のアスペクト比開口部に関し
て特に必要とされると考えられる。
【００６２】図１３は、２つの可能な電気メッキ・シス
テム（システムＡおよびシステムＢ）の動作を示す。い
ずれのシステムＡまたはＢ（あるいは図１３に明記され
る概念に準じて形成される別のシステム）を用いても、
その場でエンドポイント検出またはプロセス制御を行い
ながら銅またはその他任意の冶金材料を任意の基板上に
電気メッキすることができる。このエンドポイント法お
よびシステムは、図１ないし図１２に示される波形のう
ち任意のものと組み合わせて用いることができ、また図
１のシステム１０を用いて実行することができる。
テム（システムＡおよびシステムＢ）の動作を示す。い
ずれのシステムＡまたはＢ（あるいは図１３に明記され
る概念に準じて形成される別のシステム）を用いても、
その場でエンドポイント検出またはプロセス制御を行い
ながら銅またはその他任意の冶金材料を任意の基板上に
電気メッキすることができる。このエンドポイント法お
よびシステムは、図１ないし図１２に示される波形のう
ち任意のものと組み合わせて用いることができ、また図
１のシステム１０を用いて実行することができる。
【００６３】詳しくは、図１３の上部はシステムＡを示
す。システムＡは図１に示されるシステム１０と同様の
もので、エンドポイント検出，データ収集および現場制
御に用いられるのと同じクランプ１８を通じて電力がウ
ェハ２０に供給される。言い換えると、図８ないし図１
２の１つ以上のサイクル２０１，２１２，２１４，２１
０，２５２，２５４，２５６，２６８などをウェハ２０
に適応し、断続的に中断することにより、エンドポイン
ト検出動作を同じクランプ１８上で開始する。従って、
システムＡを時間多重エンドポイント検出システムと呼
び、これにより一定のクランプ１８を電気メッキおよび
エンドポイント／プロセス現場検出の両方の間の電力の
ために用いる。
す。システムＡは図１に示されるシステム１０と同様の
もので、エンドポイント検出，データ収集および現場制
御に用いられるのと同じクランプ１８を通じて電力がウ
ェハ２０に供給される。言い換えると、図８ないし図１
２の１つ以上のサイクル２０１，２１２，２１４，２１
０，２５２，２５４，２５６，２６８などをウェハ２０
に適応し、断続的に中断することにより、エンドポイン
ト検出動作を同じクランプ１８上で開始する。従って、
システムＡを時間多重エンドポイント検出システムと呼
び、これにより一定のクランプ１８を電気メッキおよび
エンドポイント／プロセス現場検出の両方の間の電力の
ために用いる。
【００６４】このような時間多重システムの動作の一例
として、図１３のシステムＡは正パルス化電力シーケン
ス５０２を実行し、その後直ちに負パルス化電力シーケ
ンス５０４を実行するものとして図示される。これらの
電力シーケンスは、図１および図２に示される１つ以上
のクランプ１８を通じて実行される。これらのサイクル
５０２，５０４の１つ以上を実行した後で、電源２８は
図１のスイッチ３２を介してクランプ１８から切り離さ
れる。この時点で、エンドポイント・センサ３０がスイ
ッチ３２によりクランプ１８に接続される。CPU２６の
制御下でスイッチ３２により可動化されるこの接続によ
り、エンドポイント検出動作５０６が図１３において実
行される。
として、図１３のシステムＡは正パルス化電力シーケン
ス５０２を実行し、その後直ちに負パルス化電力シーケ
ンス５０４を実行するものとして図示される。これらの
電力シーケンスは、図１および図２に示される１つ以上
のクランプ１８を通じて実行される。これらのサイクル
５０２，５０４の１つ以上を実行した後で、電源２８は
図１のスイッチ３２を介してクランプ１８から切り離さ
れる。この時点で、エンドポイント・センサ３０がスイ
ッチ３２によりクランプ１８に接続される。CPU２６の
制御下でスイッチ３２により可動化されるこの接続によ
り、エンドポイント検出動作５０６が図１３において実
行される。
【００６５】時間的期間５０６において、電圧および／
または電流が１つ上のクランプの両端に印加および／ま
たは検出され、ウェハ２０上の銅メッキの抵抗がウェハ
２０上に形成された銅の充分な厚みを示すが否かが判断
される。また、多くのプローブ／コンタクト点の両端で
の多方向二次元探査が時間的期間５０６においてウェハ
２０の表面全体で行われる。従って、時間的期間５０６
により、ウェハ上の種々の点の間の材料の均一性または
厚みが判定され、このデータはデータベース作成のため
に格納することができ、あるいは二次元描写されて、ウ
ェハ間のバイアスに関する均一性を追跡することができ
る。また、この均一性データをCPU２６によって処理し
て、後で電源２８によりウェハ２０に対して提供される
電力をクランプ毎に改変することができ、それによって
均一性を電気メッキ動作において現場で改善することが
できる。
または電流が１つ上のクランプの両端に印加および／ま
たは検出され、ウェハ２０上の銅メッキの抵抗がウェハ
２０上に形成された銅の充分な厚みを示すが否かが判断
される。また、多くのプローブ／コンタクト点の両端で
の多方向二次元探査が時間的期間５０６においてウェハ
２０の表面全体で行われる。従って、時間的期間５０６
により、ウェハ上の種々の点の間の材料の均一性または
厚みが判定され、このデータはデータベース作成のため
に格納することができ、あるいは二次元描写されて、ウ
ェハ間のバイアスに関する均一性を追跡することができ
る。また、この均一性データをCPU２６によって処理し
て、後で電源２８によりウェハ２０に対して提供される
電力をクランプ毎に改変することができ、それによって
均一性を電気メッキ動作において現場で改善することが
できる。
【００６６】さらに、期間５０６のエンドポイント動作
は電気メッキ動作をいつ停止するかを検出するために行
うのではなく、電気メッキ動作が１通りの動作をいつ停
止して、別の動作をいつ開始すべきかを検出するために
用いることができる。たとえば、期間５０６のエンドポ
イント検出を用いて、２つの時間的期間５０２，５０４
の反復循環を、異なるデューティ・サイクルまたは電圧
／電流レベルを持つ他の時間的期間５０８，５１０の循
環に変更すべきかを判断することができる。また、エン
ドポイント検出５１２を用いて、図１３に示すパルス化
動作からDC動作５１６への切替をいつ行うべきかを判断
することができる。言い換えると、図１３の期間５１２
を用いて、ウェハ２０が図６に示される点にいつ到達し
たかを検出し、材料を急速に付着するための図１３の期
間５１６のプロセスをいつ変更して、図７の構造に到達
すべきかを検出することができる。さらに、エンドポイ
ント検出を用いて、新たな添加剤を溶液１９にいつ添加
すべきか、システム１０または溶液１９の条件をいつ変
更すべきかを判断することができる。一例として、ウィ
ンドウ５０６，５１２で得られるデータに基づく、増白
剤，抑制剤またはその他の添加剤の流量を増量したり、
流量を減量したり、あるいは漕１９への供給から完全に
排除することができる。もちろん、最も有用な方式にお
いては、５０６，５１２などのエンドポイント検出ウィ
ンドウを任意の電気メッキ・プロセスの終点で用いて、
電気メッキ動作を終了すべきとき（たとえば期間５１６
の終点）を決定することができる。
は電気メッキ動作をいつ停止するかを検出するために行
うのではなく、電気メッキ動作が１通りの動作をいつ停
止して、別の動作をいつ開始すべきかを検出するために
用いることができる。たとえば、期間５０６のエンドポ
イント検出を用いて、２つの時間的期間５０２，５０４
の反復循環を、異なるデューティ・サイクルまたは電圧
／電流レベルを持つ他の時間的期間５０８，５１０の循
環に変更すべきかを判断することができる。また、エン
ドポイント検出５１２を用いて、図１３に示すパルス化
動作からDC動作５１６への切替をいつ行うべきかを判断
することができる。言い換えると、図１３の期間５１２
を用いて、ウェハ２０が図６に示される点にいつ到達し
たかを検出し、材料を急速に付着するための図１３の期
間５１６のプロセスをいつ変更して、図７の構造に到達
すべきかを検出することができる。さらに、エンドポイ
ント検出を用いて、新たな添加剤を溶液１９にいつ添加
すべきか、システム１０または溶液１９の条件をいつ変
更すべきかを判断することができる。一例として、ウィ
ンドウ５０６，５１２で得られるデータに基づく、増白
剤，抑制剤またはその他の添加剤の流量を増量したり、
流量を減量したり、あるいは漕１９への供給から完全に
排除することができる。もちろん、最も有用な方式にお
いては、５０６，５１２などのエンドポイント検出ウィ
ンドウを任意の電気メッキ・プロセスの終点で用いて、
電気メッキ動作を終了すべきとき（たとえば期間５１６
の終点）を決定することができる。
【００６７】図１３は、これも図１に示されるものと類
似であるが、上記のシステムＡとは異なるシステムＢも
示す。図１３のシステムＢにおいては、一部のクランプ
１８は電源２８のある種の切替制御下に恒久的に結合さ
れており、他のクランプ１８はエンドポイント・コント
ローラ３０の制御下に恒久的に結合される。このシステ
ムＢ（連続監視システムと称する）を用いると、パルス
化動作５２２〜５３４を開始して、図１３の動作５３６
などのDC動作を、電源２８に接続されるクランプ１８を
介する割り込みなしに続けることができる。波形５２
２，５２４，５２６，５２８，５３０，５３２，５３
４，５３６を介するこれらのクランプ１８を通じてウェ
ハ２０に電力を供給するのと時間的に平行に、図１の他
のクランプ１８を用いて、図１３に示される時間的期間
５２０により、均一性，付着速度，不純物レベルおよび
／またはエンドポイント・パラメータを監視することが
できる。
似であるが、上記のシステムＡとは異なるシステムＢも
示す。図１３のシステムＢにおいては、一部のクランプ
１８は電源２８のある種の切替制御下に恒久的に結合さ
れており、他のクランプ１８はエンドポイント・コント
ローラ３０の制御下に恒久的に結合される。このシステ
ムＢ（連続監視システムと称する）を用いると、パルス
化動作５２２〜５３４を開始して、図１３の動作５３６
などのDC動作を、電源２８に接続されるクランプ１８を
介する割り込みなしに続けることができる。波形５２
２，５２４，５２６，５２８，５３０，５３２，５３
４，５３６を介するこれらのクランプ１８を通じてウェ
ハ２０に電力を供給するのと時間的に平行に、図１の他
のクランプ１８を用いて、図１３に示される時間的期間
５２０により、均一性，付着速度，不純物レベルおよび
／またはエンドポイント・パラメータを監視することが
できる。
【００６８】従って、図１３のシステム１０のエンドポ
イント検出は、図１３の時間的期間５２０により示され
るように継続することも、あるいは図１３のエンドポイ
ント期間５０６，５１２により示されるように時間多重
すなわち割り込みを行いながら実行することも、あるは
その両方を行うこともできる。エンドポイント検出動作
は図８ないし図１２に前述される波形のうち任意の波形
の任意の場所、あるいは図８ないし図１２に示される任
意の波形の間に配置することもできることに注目するこ
とが重要である。エンドポイント動作は、種々のパルス
化サイクルの「オフ」サイクル中に低電流および低電圧
検出により自動的に行うこともできる。さらに、図１３
または図１には特定的には図示されないが、本明細書で
説明するエンドポイント動作をロボット制御の下で２チ
ャンバ・システムにおいて実行することもできる。電気
メッキをシステム１０に類似の第１チャンバ内で行うこ
とができる。しかし、システム１０には電気メッキ・チ
ャンバに近接して別のチャンバが含まれ、それによって
ロボットはウェハを電気メッキ・チャンバとエンドポイ
ント検出（４点プローブ・チャンバなど）との間で往復
させることができる。これは、エンドポイント条件が第
２チャンバで検出されるまで続く。
イント検出は、図１３の時間的期間５２０により示され
るように継続することも、あるいは図１３のエンドポイ
ント期間５０６，５１２により示されるように時間多重
すなわち割り込みを行いながら実行することも、あるは
その両方を行うこともできる。エンドポイント検出動作
は図８ないし図１２に前述される波形のうち任意の波形
の任意の場所、あるいは図８ないし図１２に示される任
意の波形の間に配置することもできることに注目するこ
とが重要である。エンドポイント動作は、種々のパルス
化サイクルの「オフ」サイクル中に低電流および低電圧
検出により自動的に行うこともできる。さらに、図１３
または図１には特定的には図示されないが、本明細書で
説明するエンドポイント動作をロボット制御の下で２チ
ャンバ・システムにおいて実行することもできる。電気
メッキをシステム１０に類似の第１チャンバ内で行うこ
とができる。しかし、システム１０には電気メッキ・チ
ャンバに近接して別のチャンバが含まれ、それによって
ロボットはウェハを電気メッキ・チャンバとエンドポイ
ント検出（４点プローブ・チャンバなど）との間で往復
させることができる。これは、エンドポイント条件が第
２チャンバで検出されるまで続く。
【００６９】本発明は、特定の実施例に関して説明され
たが、さらなる改良および改善が当業者には可能であろ
う。従って、本発明は、添付の請求項に定義される本発
明の精神および範囲から逸脱しないこれらすべての改良
を包含することを理解頂きたい。
たが、さらなる改良および改善が当業者には可能であろ
う。従って、本発明は、添付の請求項に定義される本発
明の精神および範囲から逸脱しないこれらすべての改良
を包含することを理解頂きたい。
【図１】銅材料を半導体ウェハ上に電気メッキするため
に用いられる電気メッキ・チャンバとそれに関連するコ
ンピュータ制御システムを、断面図および電気ブロック
図に混合して示す。
に用いられる電気メッキ・チャンバとそれに関連するコ
ンピュータ制御システムを、断面図および電気ブロック
図に混合して示す。
【図２】図１の陰極アセンブリ（すなわちウェハ，ター
ンテーブルおよびクランプ）の上面図である。
ンテーブルおよびクランプ）の上面図である。
【図３】図１および図２のシステムを用いて二重填込構
造内に銅を増分的に電気メッキする方法を、断面図に示
す。
造内に銅を増分的に電気メッキする方法を、断面図に示
す。
【図４】図１および図２のシステムを用いて二重填込構
造内に銅を増分的に電気メッキする方法を、断面図に示
す。
造内に銅を増分的に電気メッキする方法を、断面図に示
す。
【図５】図１および図２のシステムを用いて二重填込構
造内に銅を増分的に電気メッキする方法を、断面図に示
す。
造内に銅を増分的に電気メッキする方法を、断面図に示
す。
【図６】図１および図２のシステムを用いて二重填込構
造内に銅を増分的に電気メッキする方法を、断面図に示
す。
造内に銅を増分的に電気メッキする方法を、断面図に示
す。
【図７】図１および図２のシステムを用いて二重填込構
造内に銅を増分的に電気メッキする方法を、断面図に示
す。
造内に銅を増分的に電気メッキする方法を、断面図に示
す。
【図８】銅の電気メッキの間に、図１の電気メッキ・チ
ャンバの陰極アセンブリが制御されて、従来技術による
ものよりも銅相互接続部の品質を改善する異なる方法を
XY時間線内に示す。
ャンバの陰極アセンブリが制御されて、従来技術による
ものよりも銅相互接続部の品質を改善する異なる方法を
XY時間線内に示す。
【図９】銅の電気メッキの間に、図１の電気メッキ・チ
ャンバの陰極アセンブリが制御されて、従来技術による
ものよりも銅相互接続部の品質を改善する異なる方法を
XY時間線内に示す。
ャンバの陰極アセンブリが制御されて、従来技術による
ものよりも銅相互接続部の品質を改善する異なる方法を
XY時間線内に示す。
【図１０】銅の電気メッキの間に、図１の電気メッキ・
チャンバの陰極アセンブリが制御されて、従来技術によ
るものよりも銅相互接続部の品質を改善する異なる方法
をXY時間線内に示す。
チャンバの陰極アセンブリが制御されて、従来技術によ
るものよりも銅相互接続部の品質を改善する異なる方法
をXY時間線内に示す。
【図１１】銅の電気メッキの間に、図１の電気メッキ・
チャンバの陰極アセンブリが制御されて、従来技術によ
るものよりも銅相互接続部の品質を改善する異なる方法
をXY時間線内に示す。
チャンバの陰極アセンブリが制御されて、従来技術によ
るものよりも銅相互接続部の品質を改善する異なる方法
をXY時間線内に示す。
【図１２】銅の電気メッキの間に、図１の電気メッキ・
チャンバの陰極アセンブリが制御されて、従来技術によ
るものよりも銅相互接続部の品質を改善する異なる方法
をXY時間線内に示す。
チャンバの陰極アセンブリが制御されて、従来技術によ
るものよりも銅相互接続部の品質を改善する異なる方法
をXY時間線内に示す。
【図１３】銅の電気メッキの間に、図１の電気メッキ・
チャンバの陰極アセンブリが制御されて、従来技術によ
るものよりも銅相互接続部の品質を改善する異なる方法
をXY時間線内に示す。
チャンバの陰極アセンブリが制御されて、従来技術によ
るものよりも銅相互接続部の品質を改善する異なる方法
をXY時間線内に示す。
１０ 電気メッキ・システム １１ ハウジング １２ 内カップ １３ 拡散器 １４ 陽極 １５ ヘッド １６ ターンテーブル １８ クランプ １９ 溶液 ２０ ウェハ ２２ 流出口 ２４ 流入口 ２６ CPU（中央処理装置） ２８ 電源 ３０ エンドポイント・センサ ３２ スイッチ ３４ 制御システム
フロントページの続き (72)発明者 ロバート・ダグラス・ミッコラ アメリカ合衆国テキサス州オースチン、マ ルビナス・コーブ10209 (72)発明者 マシュー・ティー・ヘリック アメリカ合衆国テキサス州オースチン、モ スコー・トレイル13451 (72)発明者 ブレット・キャロリン・ベイカー アメリカ合衆国テキサス州オースチン、 2222、エフ・エム4804 (72)発明者 デビット・モラレツ・ペナ アメリカ合衆国テキサス州ブダ、オール ド・ウエスト・トレイル114 (72)発明者 エドワード・アコスタ アメリカ合衆国テキサス州サン・マルコ ス、シカモア・ストリート916 (72)発明者 リナ・コウドハリー アメリカ合衆国テキサス州オースチン、キ ャビンウッド・コーブ1616 (72)発明者 マリジーン・アズラック アメリカ合衆国テキサス州オースチン、セ ベリー・ドライブ8108・ビー (72)発明者 シンディー・ケイ・ゴールドバーグ アメリカ合衆国テキサス州オースチン、ユ ニット・ナンバー209、エンフィールド・ ロード2408 (72)発明者 モハメッド・ラビウル・イスラム アメリカ合衆国テキサス州オースチン、ナ ンバー214、グレイストーン・ドライブ 3500
Claims (9)
- 【請求項１】 ウェハ（２０）上に銅層を形成する方法
であって：前記ウェハ（２０）を制御システム（３４）
を有する電気メッキ・チャンバ（１０）内に配置する段
階であって、前記制御システム（３４）が前記ウェハ
（２０）に電力を提供する少なくとも１つの電気コンタ
クト（１８）を通じて前記ウェハ（２０）に電気的に結
合される段階；前記ウェハ（２０）に対して、第１電力
レベルにおいて第１時間的期間の間、第１電力を提供す
る段階；および前記第１時間的期間に続く第２時間的期
間の間に前記ウェハ（２０）に対する第２電力を正にパ
ルス化する段階であって、前記第２電力がオン時間的期
間とオフ時間的期間とを有し、（１）前記第２時間的期
間の前記オン期間の間に前記ウェハ（２０）に供給され
る第２電力レベルが前記第１時間的期間の間に用いられ
る前記第１電力レベルよりも大きく；（２）前記第２時
間的期間の前記オフ時間の間に前記ウェハ（２０）に供
給される第３電力レベルが前記第１時間的期間の間に用
いられる前記第１電力レベルよりも小さい段階；によっ
て構成されることを特徴とする方法。 - 【請求項２】 ウェハ（２０）上に銅層を形成する方法
であって：前記ウェハ（２０）を制御システム（３４）
を有する電気メッキ・チャンバ（１０）内に配置する段
階であって、前記制御システム（３４）が少なくとも１
つの電気コンタクト（１８）を通じて前記ウェハ（２
０）に電気的に結合され、前記制御システム（３４）が
前記ウェハ（２０）に電力を提供する段階；第１時間的
期間（２５２）の間、前記ウェハ（２０）に対する電力
を正にパルス化する段階であって、電力の正パルス化が
第１電力レベルのオン期間と第２電力レベルのオフ期間
とを有する段階；前記第１時間的期間（２５２）に続く
第２時間的期間（２５４）の間に前記ウェハ（２０）に
第１定電力を提供する段階であって、前記第１定電力が
前記第１電力レベル（２５０）よりも小さく前記第２電
力レベルよりも大きい第３電力レベルを有する段階；お
よび前記第２時間的期間（２５４）に続く第３時間的期
間（２５６）の間に前記ウェハ（２０）に第２定電力を
提供する段階であって、前記第２定電力が前記第１電力
レベル（２５０）よりも大きい第４電力レベルを有する
段階；によって構成されることを特徴とする方法。 - 【請求項３】 ウェハ（２０）上に銅層を形成する方法
であって：前記ウェハ（２０）を制御システム（３４）
を有する電気メッキ・チャンバ（１０）内に配置する段
階であって、前記制御システム（３４）が少なくとも１
つの電気コンタクト（１８）を通じて前記ウェハ（２
０）に電気的に結合され、前記制御システム（３４）が
前記ウェハ（２０）に電力を提供する段階；および前記
ウェハ（２０）に対する電力をパルス化する段階であっ
て、前記電力のパルス化が第１オン時間的期間（２６
２）と第２オン時間的期間（２６６）とによって構成さ
れ、前記第１オン時間的期間（２６２）の間に印加され
る第１電力レベルは第１正電流に関連し、前記第２オン
時間的期間（２６６）の間に印加される第２電力レベル
は第２正電流に関連し、前記第１正電流が前記第２正電
流よりも大きい段階；によって構成されることを特徴と
する方法。 - 【請求項４】 ウェハ（２０）上に銅層を形成する方法
であって：前記ウェハ（２０）を制御システム（３４）
を有する電気メッキ・チャンバ（１０）内に配置する段
階であって、前記制御システム（３４）が少なくとも１
つの電気コンタクト（１８）を通じて前記ウェハ（２
０）に電気的に結合され、前記制御システム（３４）が
前記ウェハ（２０）に電力を提供する段階；第１時間的
期間（３０２）の間に前記ウェハ（２０）に対する第１
電力を正にパルス化する段階であって、前記第１電力の
正パルス化が第１電力レベルにおけるオン時間的期間と
第２電力レベルにおけるオフ期間とによってさらに構成
される段階；前記第１時間的期間に続く第２時間的期間
（３０４）の間に前記ウェハ（２０）に対する第２電力
を負にパルス化する段階であって、第２電力の負パルス
化が第３電力レベルにおけるオン時間的期間と第４電力
レベルにおけるオフ時間的期間とによってさらに構成さ
れる段階；および前記第２時間的期間（３０４）に続く
第３時間的期間（３０６）の間に前記ウェハ（２０）に
対する第３電力を正にパルス化する段階であって、前記
第３電力の正パルス化が第５電力レベルにおけるオン時
間的期間と第６電力レベルにおけるオフ時間的期間とに
よってさらに構成され、前記第５電力レベルが前記第１
電力レベルよりも小さい段階；によって構成されること
を特徴とする方法。 - 【請求項５】 ウェハ（２０）上に銅層を形成する方法
であって：前記ウェハ（２０）を制御システム（３４）
を有する電気メッキ・チャンバ（１０）内に配置する段
階であって、前記制御システム（３４）が少なくとも１
つの電気コンタクト（１８）を通じて前記ウェハ（２
０）に電気的に結合され、前記制御システム（３４）が
前記ウェハ（２０）に電力を提供する段階；および前記
ウェハ（２０）に対する電力を正にパルス化する段階で
あって、電力の正パルス化がオン時間的期間（３５４）
とオフ時間的期間（３５６）とによって構成され、前記
オン時間的期間（３５４）が前記オフ時間的期間（３５
６）よりも小さい段階；によって構成されることを特徴
とする方法。 - 【請求項６】 ウェハ（２０）上に銅層を形成する方法
であって：前記ウェハ（２０）を電気メッキ・チャンバ
（１０）内に配置する段階であって、前記ウェハ（２
０）が上誘電面（１１５）と、前記上誘電面（１１５）
の下方の平坦な表面に配置される底トレンチ面（１１
７）と、前記底トレンチ面（１１７）下方の平坦な表面
に配置される底ビア面（１１９）とを有する二重填込相
互接続開口部を有し、前記電気メッキ・チャンバ（１
０）が前記少なくとも１つの電気コンタクト（１８）を
通じて前記ウェハ（２０）に結合される制御システム
（３４）を有し、前記制御システム（３４）が前記ウェ
ハ（２０）に電力を提供する段階；第１時間的期間の
間、前記ウェハ（２０）に対する電力を正にパルス化す
る段階；前記第１時間的期間に続く第２時間的期間の
間、前記ウェハ（２０）に対する電力を負にパルス化す
る段階；および前記第２時間的期間に続く第３時間的期
間の間、前記ウェハ（２０）に対する電力を正にパルス
化する段階；によって構成されることを特徴とする方
法。 - 【請求項７】 ウェハ（２０）上に銅層を形成する方法
であって：前記ウェハ（２０）を電気メッキ・チャンバ
（１０）内に配置する段階であって、前記電気メッキ・
チャンバ（１０）が少なくとも１つの電気コンタクト
（１８）を通じて前記ウェハ（２０）に電気的に結合さ
れる制御システム（３４）を有し、前記制御システム
（３４）が前記ウェハ（２０）に電力を提供する段階；
前記ウェハ（２０）に給電して、前記ウェハ（２０）上
に銅を電気メッキする段階；および電気メッキ中に前記
ウェハ（２０）の電気特性を監視して、前記電気メッキ
・チャンバ（１０）内の条件を変更すべきときを判断す
る段階；によって構成されることを特徴とする方法。 - 【請求項８】 ウェハ（２０）上に銅層を形成する方法
であって：前記ウェハ（２０）を制御システム（３４）
を有する電気メッキ・チャンバ（１０）内に配置する段
階であって、前記制御システム（３４）が少なくとも１
つの電気コンタクト（１８）を通じて前記ウェハ（２
０）と陽極とに電気的に結合され、前記制御システム
（３４）が前記ウェハ（２０）と前記陽極とに電力を提
供する段階；前記ウェハ（２０）を正に給電して前記ウ
ェハ（２０）上に銅を電気メッキする段階；および前記
陽極に対する電力をパルス化して、前記ウェハ（２０）
上への銅の電気メッキをさらに制御する段階；によって
構成されることを特徴とする方法。 - 【請求項９】 ウェハ（２０）上に銅層を形成する方法
であって：メッキ・チャンバ（１０）内で１つ以上の低
電力正パルス化サイクルまたは交流（AC）サイクルを用
いて、ビア開口部を銅で充填する段階であって、前記ビ
ア開口部が１．０ミクロン未満の半径を有して空隙のな
いように充填される段階；および前記メッキ・チャンバ
（１０）内で高電力直流（DC）サイクルを用いて、前記
ウェハ（２０）上に前記銅層を完成させ、それによって
前記メッキ・チャンバ（１０）によるウェハ（２０）の
処理量を改善する段階；によって構成されることを特徴
とする方法。
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