JP2000353796A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2000353796A JP2000102083A JP2000102083A JP2000353796A JP 2000353796 A JP2000353796 A JP 2000353796A JP 2000102083 A JP2000102083 A JP 2000102083A JP 2000102083 A JP2000102083 A JP 2000102083A JP 2000353796 A JP2000353796 A JP 2000353796A
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Abstract

(57)【要約】 【課題】 スプリットゲート型メモリトランジスタと、
容量素子と、他の容量素子と、を同一チップに混載する
とき、容量素子および他の容量素子の容量値を、それぞ
れ、所望の値にすることができる半導体装置を提供する
こと。 【解決手段】 容量素子５３の誘電体膜は、シリコン酸
化膜４１（熱酸化膜）、シリコン窒化膜４３ｂおよびシ
リコン酸化膜５７（熱酸化膜）を含む。容量素子５５の
誘電体膜は、シリコン酸化膜２５（熱酸化膜）、シリコ
ン酸化膜３７（ＣＶＤシリコン酸化膜）、シリコン酸化
膜４１（熱酸化膜）、シリコン窒化膜４３ｂおよびシリ
コン酸化膜５７（熱酸化膜）を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリト
ランジスタを含む半導体装置およびその製造方法に関す
る。
【０００２】
【背景技術および発明が解決しようとする課題】近年、
チップインターフェイス遅延の短縮、ボード面積分のコ
スト低減、ボード設計開発のコスト低減などの観点か
ら、各種回路の混載が要求される。
【０００３】本発明の目的は、不揮発性メモリトランジ
スタと、他の素子と、を同一の半導体基板に混載した半
導体装置およびその製造方法を提供することである。
【０００４】
【課題を解決するための手段】［１］本発明に係る半導
体装置は、不揮発性メモリトランジスタを備えた半導体
装置であって、容量素子および他の容量素子を備え、前
記不揮発性メモリトランジスタ、前記容量素子および前
記他の容量素子は、一つの半導体基板に形成され、前記
容量素子は、下部電極と、誘電体膜と、上部電極と、を
含み、前記他の容量素子は、他の下部電極と、他の誘電
体膜と、他の上部電極と、を含み、前記他の誘電体膜の
膜厚は、前記誘電体膜の膜厚と異なる、ことを特徴とす
る。
【０００５】本発明に係る半導体装置によれば、前記他
の誘電体膜の膜厚は、前記誘電体膜の膜厚と異なるの
で、容量素子および他の容量素子の容量値を、それぞ
れ、所望の値にすることができる。なお、不揮発性メモ
リトランジスタとは、例えば、フラッシュセルのことで
ある。以下の不揮発性メモリトランジスタも同じであ
る。
【０００６】本発明に係る半導体装置は、不揮発性メモ
リトランジスタを備えた半導体装置であって、容量素子
および他の容量素子を備え、前記不揮発性メモリトラン
ジスタ、前記容量素子および前記他の容量素子は、一つ
の半導体基板に形成され、前記容量素子は、下部電極
と、複数の膜を構成要素とする誘電体膜と、上部電極
と、を含み、前記他の容量素子は、他の下部電極と、複
数の膜を構成要素とする他の誘電体膜と、他の上部電極
と、を含み、前記他の誘電体膜は、前記誘電体膜の構成
要素とは異なる構成要素を含む、ことを特徴とする。
【０００７】本発明に係る半導体装置によれば、前記他
の誘電体膜は、前記誘電体膜の構成要素とは異なる構成
要素を含むので、容量素子および他の容量素子の容量値
を、それぞれ、所望の値にすることができる。
【０００８】本発明に係る半導体装置には、以下の態様
がある。
【０００９】（１）前記誘電体膜および前記他の誘電体
膜は、ＯＮＯ膜を含む。ＯＮＯ膜とは、酸化膜、窒化
膜、酸化膜が積層された膜である。
【００１０】酸化膜とは、例えば、シリコン酸化膜のよ
うな、酸素を含む絶縁膜のことである。窒化膜とは、例
えば、シリコン窒化膜のような、窒素を含む絶縁膜のこ
とである。以下のＯＮＯ膜、酸化膜、窒化膜もこの意味
である。
【００１１】（２）前記誘電体膜は、前記下部電極から
前記上部電極へ向かって、順に、熱酸化膜、窒化膜、酸
化膜を有する構造であり、前記他の誘電体膜は、前記他
の下部電極から前記他の上部電極へ向かって、順に、第
１熱酸化膜、ＣＶＤ酸化膜、第２熱酸化膜、窒化膜、酸
化膜を有する構造である。
【００１２】前記誘電体膜は、上記の三層構造でもよい
し、さらに他の膜を加えてもよい。前記他の誘電体膜
は、上記の五層構造でもよいし、さらに他の膜を加えて
もよい。
【００１３】（３）前記誘電体膜は、前記下部電極から
前記上部電極へ向かって、順に、熱酸化膜、窒化膜、酸
化膜のみを有する構造であり、前記他の誘電体膜は、前
記他の下部電極から前記他の上部電極へ向かって、順
に、第１熱酸化膜、ＣＶＤ酸化膜、第２熱酸化膜、窒化
膜、酸化膜のみを有する構造である。
【００１４】前記誘電体膜は、上記の三層のみで構成さ
れ、他の膜は加わらない。前記他の誘電体膜は、上記の
五層のみ構成され、他の膜は加わらない。
【００１５】（４）前記誘電体膜の前記熱酸化膜と、前
記他の誘電体膜の前記第２熱酸化膜とは、同一工程で形
成された膜であり、前記誘電体膜の前記窒化膜と、前記
他の誘電体膜の前記窒化膜とは、同一工程で形成された
膜であり、前記誘電体膜の前記酸化膜と、前記他の誘電
体膜の前記酸化膜とは、同一工程で形成された膜であ
る。
【００１６】これによれば、半導体装置の製造工程を簡
略にすることができる。
【００１７】（５）前記他の誘電体膜の前記ＣＶＤ酸化
膜は、高温熱ＣＶＤ酸化膜を含む。
【００１８】これによれば、前記ＣＶＤ酸化膜は緻密な
膜になるので、他の容量素子の耐圧を向上させることが
できる。
【００１９】（６）前記誘電体膜の前記酸化膜および前
記他の誘電体膜の前記酸化膜は、熱酸化膜を含む。
【００２０】これによれば、同一の半導体基板に、電界
効果トランジスタを混載する場合、前記酸化膜形成時
に、ゲート酸化膜を同時に形成することができる。
【００２１】（７）前記誘電体膜の前記熱酸化膜は、シ
リコン上において、３０〜２００オングストロームの熱
酸化膜が成長する方法で形成された厚みであり、前記誘
電体膜の前記窒化膜の厚みは、５０〜５００オングスト
ロームであり、前記誘電体膜の前記酸化膜は、シリコン
上において、６０〜８０オングストロームの熱酸化膜が
成長する方法で形成された厚みであり、前記他の誘電体
膜の前記第１熱酸化膜は、シリコン上において、６０〜
８０オングストロームの熱酸化膜が成長する方法で形成
された厚みであり、前記他の誘電体膜の前記ＣＶＤ酸化
膜の厚みは、１００〜２００オングストローム（特に、
１５０オングストローム）であり、前記他の誘電体膜の
前記第２熱酸化膜は、シリコン上において、３０〜２０
０オングストロームの熱酸化膜が成長する方法で形成さ
れた厚みであり、前記他の誘電体膜の前記窒化膜の厚み
は、５０〜５００オングストロームであり、前記他の誘
電体膜の前記酸化膜は、シリコン上において、６０〜８
０オングストロームの熱酸化膜が成長する方法で形成さ
れた厚みである。
【００２２】（８）前記誘電体膜の前記酸化膜および前
記他の誘電体膜の前記酸化膜は、ＣＶＤ酸化膜を含む。
【００２３】これによれば、同一の半導体基板に、特
に、高耐圧の電界効果トランジスタを混載する場合、前
記酸化膜を、ゲート酸化膜の一部にすることができる。
【００２４】（９）前記誘電体膜の前記熱酸化膜は、シ
リコン上において、３０〜２００オングストロームの熱
酸化膜が成長する方法で形成された厚みであり、前記誘
電体膜の前記窒化膜の厚みは、５０〜５００オングスト
ロームであり、前記誘電体膜の前記酸化膜の厚みは、１
００〜２００オングストロームであり、前記他の誘電体
膜の前記第１熱酸化膜は、シリコン上において、６０〜
８０オングストロームの熱酸化膜が成長する方法で形成
された厚みであり、前記他の誘電体膜の前記ＣＶＤ酸化
膜の厚みは、１００〜２００オングストロームであり、
前記他の誘電体膜の前記第２熱酸化膜は、シリコン上に
おいて、３０〜２００オングストロームの熱酸化膜が成
長する方法で形成された厚みであり、前記他の誘電体膜
の前記窒化膜の厚みは、５０〜５００オングストローム
であり、前記他の誘電体膜の前記酸化膜の厚みは、１０
０〜２００オングストロームである。
【００２５】（１０）前記上部電極および前記他の上部
電極は、ポリシリコンからなる電極である。
【００２６】（１１）前記上部電極および前記他の上部
電極は、ポリサイドからなる電極である。
【００２７】これによれば、前記上部電極および前記他
の上部電極を低抵抗にできるので、半導体装置の高速化
を図れる。
【００２８】（１２）前記上部電極および前記他の上部
電極は、金属からなる電極である。
【００２９】これによれば、前記上部電極および前記他
の上部電極を低抵抗にできるので、半導体装置の高速化
を図れる。
【００３０】（１３）前記上部電極および前記他の上部
電極は、サリサイドからなる電極である。
【００３１】これによれば、前記上部電極および前記他
の上部電極を低抵抗にできるので、半導体装置の高速化
を図れる。
【００３２】（１４）前記下部電極および前記他の下部
電極は、同一工程で形成された膜であり、前記上部電極
および前記他の上部電極は、同一工程で形成された膜で
ある。
【００３３】これによれば、半導体装置の製造工程を簡
略にすることができる。
【００３４】（１５）前記不揮発性メモリトランジスタ
は、フローティングゲートと、コントロールゲートと、
前記フローティングゲートと前記コントロールゲートと
の間に位置する中間絶縁膜と、を含み、前記中間絶縁膜
は、前記フローティングゲートから前記コントロールゲ
ートへ向かって、順に、第１熱酸化膜、ＣＶＤ酸化膜、
第２熱酸化膜、酸化膜を有する構造である。
【００３５】前記中間絶縁膜とは、前記不揮発性メモリ
トランジスタが動作する際に、例えば、トンネル絶縁膜
として機能する膜である。
【００３６】（１６）前記中間絶縁膜の前記第１熱酸化
膜と、前記他の誘電体膜の前記第１熱酸化膜とは、同一
工程で形成された膜であり、前記中間絶縁膜の前記ＣＶ
Ｄ酸化膜と、前記他の誘電体膜の前記ＣＶＤ酸化膜と
は、同一工程で形成された膜であり、前記中間絶縁膜の
前記第２熱酸化膜と、前記誘電体膜の前記熱酸化膜と、
前記他の誘電体膜の前記第２熱酸化膜とは、同一工程で
形成された膜であり、前記中間絶縁膜の前記酸化膜と、
前記誘電体膜の前記酸化膜と、前記他の誘電体膜の前記
酸化膜とは、同一工程で形成された膜である。
【００３７】これによれば、半導体装置の製造工程を簡
略にすることができる。
【００３８】（１７）前記中間絶縁膜は、窒化膜を含
み、前記中間絶縁膜の前記窒化膜は、前記フローティン
グゲートの側壁下部であって、かつ前記中間絶縁膜の前
記第２熱酸化膜と前記中間絶縁膜の前記酸化膜との間に
位置している。
【００３９】前記不揮発性メモリトランジスタの動作の
ため、コントロールゲートに電圧（例えば、負電圧）を
印加したとき、前記フローティングゲートの側壁下部に
電界が集中することがある。これによれば、前記中間絶
縁膜の耐圧を向上させることができる。
【００４０】（１８）前記中間絶縁膜の前記窒化膜と、
前記誘電体膜の前記窒化膜と、前記他の誘電体膜の前記
窒化膜とは、同一工程で形成された膜である。
【００４１】これによれば、半導体装置の製造工程を簡
略にすることができる。
【００４２】（１９）前記中間絶縁膜の前記ＣＶＤ酸化
膜は、高温熱ＣＶＤ酸化膜を含む。
【００４３】これによれば、前記ＣＶＤ酸化膜は緻密な
膜になるので、前記中間絶縁膜の耐圧を向上させること
ができる。
【００４４】（２０）前記中間絶縁膜の前記酸化膜は、
熱酸化膜およびＣＶＤ酸化膜のうち、少なくともいずれ
か一つを含む。
【００４５】（２１）前記コントロールゲート、前記上
部電極および前記他の上部電極は、ポリシリコンからな
る電極である。
【００４６】（２２）前記コントロールゲート、前記上
部電極および前記他の上部電極は、ポリサイドからなる
電極である。
【００４７】これによれば、前記コントロールゲート、
前記上部電極および前記他の上部電極を低抵抗にできる
ので、半導体装置の高速化を図れる。
【００４８】（２３）前記コントロールゲート、前記上
部電極および前記他の上部電極は、金属からなる電極で
ある。
【００４９】これによれば、前記コントロールゲート、
前記上部電極および前記他の上部電極を低抵抗にできる
ので、半導体装置の高速化を図れる。
【００５０】（２４）前記コントロールゲート、前記上
部電極および前記他の上部電極は、サリサイドからなる
電極である。
【００５１】これによれば、前記コントロールゲート、
前記上部電極および前記他の上部電極を低抵抗にできる
ので、半導体装置の高速化を図れる。
【００５２】（２５）前記フローティングゲートと、前
記下部電極と、前記他の下部電極とは、同一工程で形成
された膜であり、前記コントロールゲートと、前記上部
電極と、前記他の上部電極とは、同一工程で形成された
膜である。
【００５３】これによれば、半導体装置の製造工程を簡
略にすることができる。
【００５４】（２６）前記上部電極が前記誘電体膜と面
する面積と、前記他の上部電極が前記他の誘電体膜と面
する面積とは同じである。
【００５５】本発明では、前記誘電体膜と前記他の誘電
体膜とは、膜厚が異なる（構成要素が異なる）。よっ
て、これによれば、前記容量素子と前記他の容量素子の
容量値を異ならせることができる。
【００５６】（２７）前記上部電極が前記誘電体膜と面
する面積と、前記他の上部電極が前記他の誘電体膜と面
する面積とは異なる。
【００５７】本発明では、前記誘電体膜と前記他の誘電
体膜の膜厚が異なる（構成要素が異なる）。よって、こ
れによれば、前記容量素子と前記他の容量素子の容量値
を同じにすることが可能となる。
【００５８】（２８）前記他の下部電極の不純物濃度
は、前記下部電極の不純物濃度と異なる。
【００５９】不純物濃度を変えることにより、容量値を
制御することができる。よって、この態様によれば、容
量素子の容量値と他の容量素子の容量値の組み合わせ
を、より多様化できる。
【００６０】（２９）前記誘電体膜の膜厚は、１８０〜
９００オングストロームであり、前記他の誘電体膜の膜
厚は、３４０〜１１８０オングストロームである。
【００６１】（３０）前記容量素子の容量値は、前記他
の容量素子の容量値と異なる。
【００６２】（３１）前記容量素子および前記他の容量
素子は、アナログ回路の構成要素である。
【００６３】（３２）前記不揮発性メモリトランジスタ
は、スプリットゲート型を含む。
【００６４】［２］本発明に係る半導体装置の製造方法
は、不揮発性メモリトランジスタ、容量素子および他の
容量素子が、一つの半導体基板に形成されており、前記
不揮発性メモリトランジスタは、フローティングゲー
ト、中間絶縁膜およびコントロールゲートを含み、前記
容量素子は、下部電極、誘電体膜および上部電極を含
み、前記他の容量素子は、他の下部電極、他の誘電体膜
および他の上部電極を含む、構造の半導体装置の製造方
法であって、（ａ）前記半導体基板上に、前記フローテ
ィングゲート、前記下部電極および前記他の下部電極を
形成する工程と、（ｂ）前記フローティングゲート上、
前記下部電極上および前記他の下部電極上に、第１酸化
膜を形成する工程と、（ｃ）前記第１酸化膜上に、第２
酸化膜を形成する工程と、（ｄ）前記第１酸化膜および
前記第２酸化膜をパターンニングすることにより、前記
フローティングゲートの側壁上に、前記中間絶縁膜の構
成要素となる前記第１酸化膜および前記第２酸化膜を残
し、かつ、前記下部電極上の前記第１酸化膜および前記
第２酸化膜を除去し、かつ、前記他の下部電極上に、前
記他の誘電体膜の構成要素となる前記第１酸化膜および
前記第２酸化膜を残す工程と、（ｅ）前記フローティン
グゲートの側壁上にある前記第２酸化膜上、前記下部電
極上、および、前記他の下部電極上にある前記第２酸化
膜上に、それぞれ、前記中間絶縁膜の構成要素、前記誘
電体膜の構成要素および前記他の誘電体膜の構成要素と
なる第３酸化膜を形成する工程と、（ｆ）前記下部電極
上にある前記第３酸化膜上、および、前記他の下部電極
上にある前記第３酸化膜上に、それぞれ、前記誘電体膜
の構成要素および前記他の誘電体膜の構成要素となる窒
化膜を形成する工程と、（ｇ）前記フローティングゲー
トの側壁上にある前記第３酸化膜上、前記下部電極上に
ある前記窒化膜上、および、前記他の下部電極上にある
前記窒化膜上に、それぞれ、前記中間絶縁膜の構成要
素、前記誘電体膜の構成要素および前記他の誘電体膜の
構成要素となる第４酸化膜を形成する工程と、（ｈ）前
記工程（ｇ）後、前記半導体基板上に、前記コントロー
ルゲート、前記上部電極および前記他の上部電極を形成
する工程と、を備える。
【００６５】本発明に係る半導体装置の製造方法によれ
ば、不揮発性メモリトランジスタ、容量素子および他の
容量素子を、一つの半導体基板に形成することができ
る。そして、容量素子の誘電体膜および他の容量素子の
他の誘電体膜は、ともに、ＯＮＯ膜となる。そして、他
の誘電体膜の膜厚を、誘電体膜の膜厚と異なるようにす
ることができる（他の誘電体膜に、誘電体膜の構成要素
とは異なる構成要素を含むようにすることができ
る。）。
【００６６】本発明に係る半導体装置には、以下の態様
がある。
【００６７】（１）前記工程（ａ）は、前記下部電極に
不純物を導入することにより、前記下部電極を第１の不
純物濃度にする工程と、前記他の下部電極に不純物を導
入することにより、前記他の下部電極を第１の不純物濃
度とは異なる第２の不純物濃度にする工程と、を備え
る。
【００６８】不純物濃度を変えることにより、容量値を
制御することができる。よって、この態様によれば、容
量素子の容量値と他の容量素子の容量値の組み合わせ
を、より多様化できる。なお、不純物を導入するとは、
例えば、イオン注入や拡散を意味する。
【００６９】（２）前記第１酸化膜は、熱酸化により形
成される。
【００７０】（３）前記第２酸化膜は、ＣＶＤにより形
成される。
【００７１】（４）前記ＣＶＤは、高温熱ＣＶＤを含
む。
【００７２】（５）前記第３酸化膜は、熱酸化により形
成される。
【００７３】（６）前記窒化膜は、ＣＶＤにより形成さ
れる。
【００７４】（７）前記第４酸化膜は、熱酸化により形
成される。
【００７５】（８）前記第４酸化膜は、ＣＶＤにより形
成される。
【００７６】（９）前記工程（ｆ）は、前記第３酸化膜
上に、窒化膜を形成する工程と、前記下部電極上にある
前記第３酸化膜上の前記窒化膜上、および、前記他の下
部電極上にある前記第３酸化膜上の前記窒化膜上に、そ
れぞれ、マスク膜を形成する工程と、前記マスク膜をマ
スクとして、前記窒化膜を異方性エッチングにより選択
的に除去することにより、前記フローティングゲートの
側壁下部上にある前記第３酸化膜上、前記下部電極上に
ある前記第３酸化膜上、および、前記他の下部電極上に
ある前記第３酸化膜上に、それぞれ、前記中間絶縁膜の
構成要素、前記誘電体膜の構成要素および前記他の誘電
体膜の構成要素となる前記窒化膜を残す工程と、を備え
る。
【００７７】これによれば、前記中間絶縁膜の構成要
素、前記誘電体膜の構成要素および前記他の誘電体膜の
構成要素となる前記窒化膜を同時に形成することでき
る。
【００７８】（１０）前記工程（ａ）は、前記フローテ
ィングゲート上に選択酸化膜を形成する工程を備える。
【００７９】（１１）前記選択酸化膜を形成する工程
は、前記半導体基板上に、導電膜を形成する工程と、前
記フローティングゲートとなる前記導電膜上に、前記選
択酸化膜を形成する工程と、 を備える。
【００８０】（１２）前記フローティングゲートのパタ
ーンニングは、前記選択酸化膜をマスクとする。
【００８１】（１３）前記工程（ａ）は、前記半導体基
板上に、導電膜を形成する工程と、前記導電膜をパター
ンニングすることにより、前記フローティングゲート、
前記下部電極および前記他の下部電極を、同時に形成す
る工程と、を備える。
【００８２】これによれば、半導体装置の製造工程の簡
略を図ることができる。
【００８３】（１４）前記工程（ｈ）は、前記半導体基
板上に、他の導電膜を形成する工程と、前記他の導電膜
をパターンニングすることにより、前記コントロールゲ
ート、前記上部電極および前記他の上部電極を、同時に
形成する工程とを備える。
【００８４】これによれば、半導体装置の製造工程の簡
略を図ることができる。
【００８５】（１５）前記不揮発性メモリトランジスタ
は、スプリットゲート型を含む。
【００８６】［３］本発明に係る半導体装置は、不揮発
性メモリトランジスタを備えた半導体装置であって、容
量素子を備え、前記不揮発性メモリトランジスタおよび
前記容量素子は、一つの半導体基板に形成され、前記容
量素子は、下部電極、誘電体膜および上部電極を含み、
前記誘電体膜は、前記下部電極から前記上部電極へ向か
って、順に、第１酸化膜、第２酸化膜、窒化膜、第３酸
化膜を有する構造である。
【００８７】本発明に係る半導体装置によれば、前記不
揮発性メモリトランジスタおよび上記四層構造をした前
記容量素子が、一つの半導体基板に形成された半導体装
置を提供することができきる。なお、前記誘電体膜は、
上記四層構造でもよいし、さらに他の膜を加えてもよ
い。
【００８８】本発明に係る半導体装置は、不揮発性メモ
リトランジスタを備えた半導体装置であって、容量素子
を備え、前記不揮発性メモリトランジスタおよび前記容
量素子は、一つの半導体基板に形成され、前記容量素子
は、下部電極、誘電体膜および上部電極を含み、前記誘
電体膜は、前記下部電極から前記上部電極へ向かって、
順に、第１酸化膜、第２酸化膜、窒化膜、第３酸化膜の
みを有する構造である。
【００８９】本発明に係る半導体装置によれば、前記不
揮発性メモリトランジスタおよび上記四層構造をした前
記容量素子が、一つの半導体基板に形成された半導体装
置を提供することができきる。なお、前記誘電体膜は、
上記四層のみで構成され、他の膜は加わらない。
【００９０】本発明に係る半導体装置には、以下の態様
がある。
【００９１】（１）前記第１酸化膜は、熱酸化膜を含
み、前記第２酸化膜は、ＣＶＤ酸化膜を含み、前記第３
酸化膜は、熱酸化膜を含む。
【００９２】（２）前記第２酸化膜は、高温熱ＣＶＤ酸
化膜を含む。
【００９３】これによれば、前記第２酸化膜は緻密な膜
になるので、容量素子の耐圧を向上させることができ
る。
【００９４】（３）前記第１酸化膜は、シリコン上にお
いて、６０〜８０オングストロームの熱酸化膜が成長す
る方法で形成された厚みであり、前記第２酸化膜の厚み
は、１００〜２００オングストロームであり、前記窒化
膜の厚みは、５０〜５００オングストロームであり、前
記第３酸化膜は、シリコン上において、６０〜８０オン
グストロームの熱酸化膜が成長する方法で形成された厚
みである。
【００９５】（４）前記不揮発性メモリトランジスタ
は、フローティングゲートと、コントロールゲートと、
前記フローティングゲートと前記コントロールゲートと
の間に位置する中間絶縁膜と、を含み、前記中間絶縁膜
は、前記フローティングゲートから前記コントロールゲ
ートへ向かって、順に、第１酸化膜、第２酸化膜、第３
酸化膜を有する構造である。
【００９６】（５）前記中間絶縁膜の前記第１酸化膜
は、熱酸化膜を含み、前記中間絶縁膜の前記第２酸化膜
は、ＣＶＤ酸化膜を含み、前記中間絶縁膜の前記第３酸
化膜は、熱酸化膜を含む。
【００９７】（６）前記中間絶縁膜の前記第２酸化膜
は、高温熱ＣＶＤ酸化膜を含む、半導体装置。
【００９８】これによれば、前記第２酸化膜は緻密な膜
になるので、前記中間絶縁膜の耐圧を向上させることが
できる。
【００９９】（７）前記中間絶縁膜の前記第１酸化膜
と、前記誘電体膜の前記第１酸化膜とは、同一工程で形
成された膜であり、前記中間絶縁膜の前記第２酸化膜
と、前記誘電体膜の前記第２酸化膜とは、同一工程で形
成された膜であり、前記中間絶縁膜の前記第３酸化膜
と、前記誘電体膜の前記第３酸化膜とは、同一工程で形
成された膜である。
【０１００】これによれば、半導体装置の製造工程を簡
略にすることができる。
【０１０１】（８）前記中間絶縁膜は、窒化膜を含み、
前記中間絶縁膜の前記窒化膜は、前記フローティングゲ
ートの側壁下部であって、かつ前記中間絶縁膜の前記第
２酸化膜と前記中間絶縁膜の前記第３酸化膜との間に位
置している。
【０１０２】前記不揮発性メモリトランジスタの動作の
ため、コントロールゲートに電圧（例えば、負電圧）を
印加したとき、前記フローティングゲートの側壁下部に
電界が集中することがある。これによれば、前記中間絶
縁膜の耐圧を向上させることができる。
【０１０３】（９）前記中間絶縁膜の前記窒化膜と、前
記誘電体膜の前記窒化膜とは、同一工程で形成された膜
である。
【０１０４】これによれば、半導体装置の製造工程を簡
略にすることができる。
【０１０５】（１０）前記コントロールゲートおよび前
記上部電極は、ポリシリコンからなる電極である。
【０１０６】（１１）前記コントロールゲートおよび前
記上部電極は、ポリサイドからなる電極である。
【０１０７】これによれば、前記コントロールゲートお
よび前記上部電極を低抵抗にできるので、半導体装置の
高速化を図れる。
【０１０８】（１２）前記コントロールゲートおよび前
記上部電極は、金属からなる電極である。
【０１０９】これによれば、前記コントロールゲートお
よび前記上部電極を低抵抗にできるので、半導体装置の
高速化を図れる。
【０１１０】（１３）前記コントロールゲートおよび前
記上部電極は、サリサイドからなる電極である。
【０１１１】これによれば、前記コントロールゲートお
よび前記上部電極を低抵抗にできるので、半導体装置の
高速化を図れる。
【０１１２】（１４）前記フローティングゲートと、前
記下部電極とは、同一工程で形成された膜であり、前記
コントロールゲートと、前記上部電極とは、同一工程で
形成された膜である。
【０１１３】これによれば、半導体装置の製造工程を簡
略にすることができる。
【０１１４】（１５）前記容量素子は、アナログ回路の
構成要素である。
【０１１５】（１６）前記不揮発性メモリトランジスタ
は、スプリットゲート型を含む。
【０１１６】［４］本発明に係る半導体装置の製造方法
は、不揮発性メモリトランジスタおよび容量素子が、一
つの半導体基板に形成されており、前記不揮発性メモリ
トランジスタは、フローティングゲート、中間絶縁膜お
よびコントロールゲートを含み、前記容量素子は、下部
電極、誘電体膜および上部電極を含む、構造の半導体装
置の製造方法であって、（ａ）前記半導体基板上に、前
記フローティングゲートおよび前記下部電極を形成する
工程と、（ｂ）前記フローティングゲート上および前記
下部電極上に、第１酸化膜を形成する工程と、（ｃ）前
記第１酸化膜上に、第２酸化膜を形成する工程と、
（ｄ）前記下部電極上にある前記第２酸化膜上に、前記
誘電体膜の構成要素となる窒化膜を形成する工程と、
（ｅ）前記フローティングゲートの側壁上にある前記第
２酸化膜上、および、前記下部電極上にある前記窒化膜
上に、それぞれ、前記中間絶縁膜の構成要素および前記
誘電体膜の構成要素となる第３酸化膜を形成する工程
と、（ｆ）前記工程（ｅ）後、前記半導体基板上に、前
記コントロールゲートおよび前記上部電極を形成する工
程と、を備える。
【０１１７】本発明に係る半導体装置の製造方法によれ
ば、不揮発性メモリトランジスタと、四層構造のＯＮＯ
膜である誘電体膜を有する容量素子とを、一つの半導体
基板に形成することができる。
【０１１８】本発明に係る半導体装置の製造方法には、
以下の態様がある。
【０１１９】（１）前記工程（ａ）は、前記下部電極に
不純物を導入することにより、前記下部電極を所定の不
純物濃度にする工程を備える。
【０１２０】下部電極の不純物濃度を変えることによ
り、容量素子の容量値を制御することができる。
【０１２１】（２）前記第１酸化膜は、熱酸化により形
成される。
【０１２２】（３）前記第２酸化膜は、ＣＶＤにより形
成される。
【０１２３】（４）前記ＣＶＤは、高温熱ＣＶＤにより
形成される。
【０１２４】これによれば、前記第２酸化膜は緻密な膜
になるので、容量素子の耐圧を向上させることができ
る。
【０１２５】（５）前記窒化膜は、ＣＶＤにより形成さ
れる。
【０１２６】（６）前記第３酸化膜は、熱酸化により形
成される。
【０１２７】（７）前記工程（ｄ）は、前記第２酸化膜
上に、窒化膜を形成する工程と、前記下部電極上にある
前記第２酸化膜上の前記窒化膜上に、マスク膜を形成す
る工程と、前記マスク膜をマスクとして、前記窒化膜を
異方性エッチングにより選択的に除去することにより、
前記フローティングゲートの側壁下部上にある前記第２
酸化膜上、および、前記下部電極上にある前記第２酸化
膜上に、それぞれ、前記中間絶縁膜の構成要素および前
記誘電体膜の構成要素となる前記窒化膜を残す工程と、
を備える。
【０１２８】これによれば、前記中間絶縁膜の構成要素
および前記誘電体膜の構成要素となる前記窒化膜を同時
に形成することできる。
【０１２９】（８）前記工程（ａ）は、前記フローティ
ングゲート上に選択酸化膜を形成する工程を備える。
【０１３０】（９）前記選択酸化膜を形成する工程は、
前記半導体基板上に、導電膜を形成する工程と、前記フ
ローティングゲートとなる前記導電膜上に、前記選択酸
化膜を形成する工程と、 を備える。
【０１３１】（１０）前記フローティングゲートのパタ
ーンニングは、前記選択酸化膜をマスクとする。
【０１３２】（１１）前記工程（ａ）は、前記半導体基
板上に、導電膜を形成する工程と、前記導電膜をパター
ンニングすることにより、前記フローティングゲートお
よび前記下部電極を、同時に形成する工程と、を備え
る。
【０１３３】これによれば、半導体装置の製造工程の簡
略を図ることができる。
【０１３４】（１２）前記工程（ｆ）は、前記半導体基
板上に、他の導電膜を形成する工程と、前記他の導電膜
をパターンニングすることにより、前記コントロールゲ
ートおよび前記上部電極を、同時に形成する工程とを備
える。
【０１３５】これによれば、半導体装置の製造工程の簡
略を図ることができる。
【０１３６】（１３）前記不揮発性メモリトランジスタ
は、スプリットゲート型を含む。
【０１３７】
【発明の実施の形態】［第１実施形態］以下、図面を参
照して本発明の第１実施形態にかかる半導体装置および
その製造方法について説明する。図１０は、第１実施形
態にかかる半導体装置の断面図である。第１実施形態に
かかる半導体装置は、スプリットゲート（Split Gate）
型メモリトランジスタ５１と２つの容量素子５３、５５
を同一チップ（半導体基板）内に形成したものである。
図１〜図９は、第１実施形態にかかる半導体装置の製造
方法を示す断面図である。
【０１３８】まず、図１に示すように、シリコン基板１
の表面を８５０℃前後の温度でウエット酸化することに
より、前記シリコン基板１上に、ゲート絶縁膜の一例で
あるゲート酸化膜３を形成する。次に、このゲート酸化
膜３上に減圧ＣＶＤ（Chemical Vapor Deposition）法
により厚さ１２００〜１５００オングストローム程度の
多結晶シリコン膜５を堆積させる。前記多結晶シリコン
膜５を１２００オングストローム以上とするのは次のよ
うな理由による。後述する選択酸化膜１１の形成は前記
多結晶シリコン膜５を酸化することにより行われるため
に、前記多結晶シリコン膜５の膜厚が１２００オングス
トロームより薄くなると後述するフローティングゲート
１７の膜厚を所望する値に形成できないためである。ま
た、前記多結晶シリコン膜５を１５００オングストロー
ム以下とするのは次の理由による。後述する熱酸化工程
によってフローティングゲート１７の側壁部へ形成する
シリコン酸化膜２５の付きまわりが悪くなり、シリコン
酸化膜２５の膜厚が薄くなる。それ故、コントロールゲ
ートとフローティングゲート間のシリコン酸化膜の耐圧
が劣化する。よって前記多結晶シリコン膜５を１５００
オングストローム以下にすることが好ましいのである。
【０１３９】次にこの多結晶シリコン膜５上にシリコン
窒化膜からなる厚さ８００〜１０００オングストローム
程度の酸化防止膜７を堆積する。この後、この酸化防止
膜７上にフォトレジスト膜９を塗布し、このフォトレジ
スト膜９を露光、現像する。これにより、フローティン
グゲート形成予定領域上に開口部を形成する。次に、フ
ォトレジスト膜９をマスクとして開口部から露出した酸
化防止膜７をドライエッチングすることにより、前記酸
化防止膜７に開口部を形成する。次に、フォトレジスト
膜９を除去する。
【０１４０】この後、図２に示すように、酸化防止膜７
をマスクとして開口部から露出した多結晶シリコン膜５
を選択的に酸化することにより、前記多結晶シリコン膜
５に選択酸化膜１１を形成する。
【０１４１】次に、図３に示すように、酸化防止膜７を
熱リン酸により除去した後、選択酸化膜１１及び多結晶
シリコン膜５の上にフォトレジスト膜１３を塗布し、こ
のフォトレジスト膜１３を露光、現像する。これによ
り、容量素子５３、５５を形成する領域上に開口部を形
成する。次に、フォトレジスト膜１３をマスクとして多
結晶シリコン膜５に第1のドーズ量（例えばドーズ量５
×１０15／ｃｍ2）で不純物をイオン注入する。不純物
１０としては例えば燐をイオン注入する。これにより、
容量素子５３、５５を形成する領域の多結晶シリコン膜
５に不純物１０が導入される。
【０１４２】次に、図４に示すように、上記フォトレジ
スト膜１３を除去した後、全面上にフォトレジスト膜１
５を塗布し、このフォトレジスト膜１５を露光、現像す
る。これにより、容量素子を形成する領域上にレジスト
パターン１５が形成される。この後、このレジストパタ
ーン１５及び選択酸化膜１１をマスクとして多結晶シリ
コン膜５を垂直方向に異方性エッチングする。これによ
り、選択酸化膜１１の下にフローティングゲート１７が
形成され、フォトレジスト膜１５の下に第１及び第２の
容量素子それぞれの下部電極１９，２１が形成される。
下部電極１９の上面の面積は、下部電極２１の上面の面
積と同じである。
【０１４３】この後、図５に示すように、上記フォトレ
ジスト膜１５を除去した後、容量素子の下部電極１９，
２１の表面上及びフローティングゲート１７の側面上
に、例えば、熱酸化により厚さ６０〜８０オングストロ
ーム程度のシリコン酸化膜２５を形成する。このときゲ
ート酸化膜３上および厚い選択酸化膜１１上には、ほと
んど酸化膜は成長しない。なお、ここでいう６０〜８０
オングストローム程度とは、シリコン上において、６０
〜８０オングストローム程度の熱酸化膜が成長する方法
で形成される場合を意味する。以下、熱酸化法で形成さ
れる場合の厚みの意味は、これと同じである。
【０１４４】次に、このシリコン酸化膜２５及び選択酸
化膜１１を含む全面上に厚さ１５０オングストローム程
度のシリコン酸化膜３７を、例えば、高温熱ＣＶＤ法に
より７５０℃〜８５０℃の条件で堆積する。シリコン酸
化膜３７は、高温熱ＣＶＤ法で形成されるので緻密な膜
となる。これにより、スプリットゲート型メモリトラン
ジスタ５１の中間絶縁膜の耐圧を向上させることができ
る。
【０１４５】次に、図６に示すように、全面上にフォト
レジスト膜３９を塗布し、このフォトレジスト膜３９を
露光、現像する。これにより、容量素子５３を形成する
領域上に開口部を形成する。その後、露出したシリコン
酸化膜３７及びその下のシリコン酸化膜２５をウエット
エッチングにより除去する。これにより、下部電極１９
の一部が露出する。
【０１４６】この後、図７に示すように、上記フォトレ
ジスト膜３９を除去した後、下部電極１９及びシリコン
酸化膜３７の表面上に、例えば、熱酸化により厚さ１０
０オングストローム程度のシリコン酸化膜４１を形成す
る。ここでも、シリコン酸化膜３７上にはほとんど酸化
膜は成長しない。よって、シリコン酸化膜３７上におけ
るシリコン酸化膜４１の厚みは、下部電極１９上におけ
るシリコン酸化膜４１の厚みに比べて、小さくなる。次
に、このシリコン酸化膜４１上に、例えば、ＣＶＤ法に
より、厚さ１５０オングストローム程度のシリコン窒化
膜４３を、堆積する。
【０１４７】この後、図８に示すように、このシリコン
窒化膜４３上にフォトレジスト膜４５を塗布し、このフ
ォトレジスト膜４５を露光、現像する。これにより、容
量素子の下部電極１９，２１上にレジストパターン４５
が形成される。
【０１４８】次に、図９に示すように、このレジストパ
ターン４５をマスクとしてシリコン窒化膜４３を垂直方
向に異方性エッチングする。これにより、フローティン
グゲート１７の側壁下部に側部絶縁膜４３ａが形成さ
れ、下部電極１９，２１上にシリコン窒化膜４３ｂが形
成される。
【０１４９】この後、図１０に示すように、シリコン窒
化膜の側部絶縁膜４３ａ、シリコン窒化膜４３ｂ及びシ
リコン酸化膜４１を含む全面上に、例えば、ＣＶＤ法に
より厚さ１００オングストローム程度のシリコン酸化膜
４７を堆積する。
【０１５０】このシリコン酸化膜４７の上に減圧ＣＶＤ
法により多結晶シリコン膜を堆積させ、ＰＯＣｌ3雰囲
気により前記多結晶シリコン膜に燐イオンを拡散させた
後に、多結晶シリコン膜をパターニングする。
【０１５１】これにより、多結晶シリコン膜を選択酸化
膜１１の上からフローティングゲート１７の一側部とシ
リコン基板１上にかけて残存させる。この残存した多結
晶シリコン膜がコントロールゲート３３となる。また、
下部電極１９上にシリコン酸化膜４１，シリコン窒化膜
４３ｂ，及びシリコン酸化膜４７を介して多結晶シリコ
ン膜を残存させる。この残存した多結晶シリコン膜が容
量素子５３の上部電極３６となる。また、下部電極２１
上にシリコン酸化膜２５，シリコン酸化膜３７，シリコ
ン酸化膜４１，シリコン窒化膜４３ｂ，及びシリコン酸
化膜４７を介して多結晶シリコン膜を残存させる。この
残存した多結晶シリコン膜が容量素子５５の上部電極３
５となる。
【０１５２】この後、コントロールゲート３３とフロー
ティングゲート１７との両側のシリコン基板１に不純物
を導入することにより、前記シリコン基板１にソース、
ドレイン領域の拡散層（図示せず）を形成する。
【０１５３】ここで、第１実施形態の主な効果を説明す
る。
【０１５４】図１０に示すように、第１実施形態によれ
ば、同一シリコン基板１上にスプリットゲート型メモリ
トランジスタ５１及び容量素子５３、５５を容易に混載
することができる。これにより、別々のチップに形成し
ていた従来のものに比べてチップ数を少なくすることが
でき、その結果、製品コストを低減できる。
【０１５５】また、第１実施形態において、容量素子５
３は下部電極１９、誘電体膜としてのＯＮＯ膜（シリコ
ン酸化膜４１，シリコン窒化膜４３ｂ，シリコン酸化膜
４７）及び上部電極３６から構成される。容量素子５５
は下部電極２１、誘電体膜としてのＯＮＯ膜（シリコン
酸化膜２５，シリコン酸化膜３７，シリコン酸化膜４
１，シリコン窒化膜４３ｂ，シリコン酸化膜４７）及び
上部電極３５から構成される。このように、容量素子５
５の誘電体膜は、容量素子５３の誘電体膜とは異なる構
成要素を含む。言い換えれば、容量素子５５の誘電体膜
の膜厚は、容量素子５３の誘電体膜の膜厚と異なる。よ
って、第１実施形態によれば、容量素子５３および容量
素子５５の容量値を、それぞれ、所望の値にすることが
できる。
【０１５６】なお、容量素子５５の誘電体膜が容量素子
５３の誘電体膜とは異なる構成要素を含むようにできる
のは、図６に示す工程で、容量素子５３を形成する領域
にあるシリコン酸化膜のみ除去する工程を設けているか
らである。
【０１５７】また、第１実施形態において、誘電体膜が
ＯＮＯ膜となる容量素子５３、５５を作ることができる
のは、図９に示す工程で、フローティングゲート１７の
側壁下部にシリコン窒化膜からなる側部絶縁膜４３ａを
形成すると同時に下部電極１９，２１上にシリコン酸化
膜４１を介してシリコン窒化膜４３ｂを形成するからで
ある。
【０１５８】［第２実施形態］図１２は、第２実施形態
にかかる半導体装置の断面図である。第２実施形態にか
かる半導体装置は、第１実施形態と同様に、スプリット
ゲート型メモリトランジスタ５１と、２つの容量素子５
３、５５を同一チップ（半導体基板）内に形成したもの
である。第１実施形態と同等の機能を有する部分には、
同一符号を付している。第２実施形態については、第１
実施形態と相違する点を説明する。
【０１５９】第２実施形態は、ＣＶＤで形成されたシリ
コン酸化膜４７（図１０参照）の代わりに、図１２に示
すように、熱酸化で形成されたシリコン酸化膜５７を備
えている。
【０１６０】第２実施形態は、シリコン窒化膜の側部絶
縁膜４３ａ、シリコン窒化膜４３ｂの形成工程まで、第
１実施形態と同じ方法を用いることができる。側部絶縁
膜４３ａ、シリコン窒化膜４３ｂ形成後、図１１に示す
ように、側部絶縁膜４３ａ、シリコン窒化膜４３ｂ及び
シリコン酸化膜４１を含む全面上に、熱酸化により、厚
さ６０〜８０オングストローム程度のシリコン酸化膜５
７を堆積する。そして、第１実施形態と同じ方法を用い
て、コントロールゲート３３、上部電極３５、３６を形
成する。
【０１６１】第２実施形態によれば、電界効果トランジ
スタを含む回路（例えば、ＳＲＡＭ）が、シリコン基板
１に混載されている場合、シリコン酸化膜５７形成時
に、電界効果トランジスタのゲート酸化膜を形成するこ
とができる。
【０１６２】［第３実施形態］図１３は、第３実施形態
にかかる半導体装置の断面図である。第３実施形態にか
かる半導体装置は、第１、２実施形態と同様に、スプリ
ットゲート型メモリトランジスタ５１と、２つの容量素
子５３、５５を同一チップ（半導体基板）内に形成した
ものである。第１、２実施形態と同等の機能を有する部
分には、同一符号を付している。第３実施形態について
は、第１、２実施形態と相違する点を説明する。
【０１６３】第３実施形態において、上部電極３５が誘
電体膜と面する面積と、上部電極３６が誘電体膜と面す
る面積は、同じになる。容量素子５３と容量素子５５は
誘電体膜の構成要素が異なる（膜厚が異なる）。よっ
て、第３実施形態によれば、容量素子５３と容量素子５
５の容量値は異なる。
【０１６４】これに対して、図１０に示す第１実施形態
および図１２に示す第２実施形態において、上部電極３
５が誘電体膜と面する面積と、上部電極３６が誘電体膜
と面する面積は、異なる。よって、単位面積あたりの容
量値が異なる容量素子５３、５５になる。これによる効
果は、以下のとおりである。半導体装置の設計は、前世
代の技術を用いることがある。前世代の技術において、
例えば、容量素子Ａの上部電極が誘電体膜と面する面積
と、容量素子Ｂの上部電極が誘電体膜と面する面積とが
異なり、かつ容量素子Ａの容量値と容量素子Ｂの容量値
とが異なっていたとする。第１および第２実施形態によ
れば、上部電極が誘電体膜と面する面積が異なったまま
の設計技術を用いながら、容量素子Ａ、Ｂの容量値を同
じにできる。
【０１６５】［第４実施形態］図２２は、第４実施形態
にかかる半導体装置の断面図である。第１〜第３実施形
態と同等の機能を有する部分には、同一符号を付してい
る。第４実施形態にかかる半導体装置は、スプリットゲ
ート型メモリトランジスタ５１と、容量素子５５を同一
チップ（半導体基板）内に形成したものである。図１４
〜図２１は、第４実施形態にかかる半導体装置の製造方
法を示す断面図である。
【０１６６】まず、図１４に示す工程を行う。この工程
は図１に示す工程と同様である。次に、図１５に示す工
程を行う。この工程は図２に示す工程と同様である。そ
して、図１６に示す工程を行う。この工程は図３に示す
工程と同様である。次に、図１７に示す工程を行う。こ
の工程は図４に示す工程と同様である。但し、下部電極
１９のパターンニングはされない。
【０１６７】この後、図１８示すように、上記フォトレ
ジスト膜１５を除去した後、容量素子の下部電極２１の
表面上及びフローティングゲート１７の側面上に、例え
ば、熱酸化により厚さ６０〜８０オングストローム程度
のシリコン酸化膜２５を形成する。このときゲート酸化
膜３上および厚い選択酸化膜１１上には、ほとんど酸化
膜は成長しない。
【０１６８】そして、シリコン酸化膜２５及び選択酸化
膜１１を含む全面上に厚さ１００〜２００オングストロ
ーム程度のシリコン酸化膜３７を、例えば、高温熱ＣＶ
Ｄ法により７５０℃〜８５０℃の条件で堆積する。
【０１６９】図１９に示すように、シリコン酸化膜３７
上に、例えば、ＣＶＤ法により、厚さ５０〜５００オン
グストローム程度のシリコン窒化膜４３を、堆積する。
【０１７０】図２０に示すように、シリコン窒化膜４３
上にフォトレジスト膜を塗布し、フォトレジスト膜を露
光、現像する。これにより、下部電極２１上にレジスト
パターン４５が形成される。
【０１７１】図２１に示すように、レジストパターン４
５をマスクとしてシリコン窒化膜４３を垂直方向に異方
性エッチングする。これにより、フローティングゲート
１７の側壁下部に側部絶縁膜４３ａが形成され、下部電
極２１上にシリコン窒化膜４３ｂが形成される。
【０１７２】図２２に示すように、シリコン窒化膜の側
部絶縁膜４３ａ、シリコン窒化膜４３ｂ及びシリコン酸
化膜３７を含む全面上に、例えば、熱酸化法により厚さ
６０〜８０オングストローム程度のシリコン酸化膜５７
を堆積する。
【０１７３】そして、第１実施形態と同様の方法を用い
て、コントロールゲート３３および容量素子の上部電極
３５を形成する。この後、コントロールゲート３３とフ
ローティングゲート１７との両側のシリコン基板１に不
純物を導入することにより、前記シリコン基板１にソー
ス、ドレイン領域の拡散層（図示せず）を形成する。
【０１７４】ここで、第４実施形態の主な効果を説明す
る。図２２に示すように、第４実施形態において、容量
素子５５は下部電極２１、誘電体膜としてのＯＮＯ膜
（シリコン酸化膜２５，シリコン酸化膜３７，シリコン
窒化膜４３ｂ，シリコン酸化膜５７）及び上部電極３５
から構成される。このように、第４実施形態によれば、
同一シリコン基板１上にSplit Gate 型Flash Cell及び
容量素子を容易に混載することができる。これにより、
別々のチップに形成していた従来のものに比べてチップ
数を少なくすることができ、その結果、製品コストを低
減できる。
【０１７５】なお、第１〜第４実施形態において、下部
電極の不純物濃度を変えることにより、容量値を制御す
ることができる。これを説明するために、サンプルＡの
容量素子と、サンプルＢの容量素子を準備した。
【０１７６】｛サンプルＡ｝サンプルＡは、以下のよう
にして形成された容量素子である。
【０１７７】（１）厚さ１２００オングストロームの多
結晶シリコン膜からなる下部電極を形成した。下部電極
の上面は、一辺の長さが３２００オングストロームの正
方形である。
【０１７８】（２）この下部電極に、３５ＫｅＶの加速
電圧で、リンをイオン注入した。
【０１７９】（３）イオン注入後、この下部電極を７５
０℃で熱酸化することにより、この下部電極上に熱シリ
コン酸化膜を形成した。
【０１８０】（４）この熱シリコン酸化膜上に、厚さ１
５０オングストロームのシリコン窒化膜を形成した。
【０１８１】（５）このシリコン窒化膜を７５０℃で熱
酸化することにより、このシリコン窒化膜上に熱シリコ
ン酸化膜を形成した。
【０１８２】（６）この熱シリコン酸化膜上に厚さ２５
００オングストロームの多結晶シリコン膜からなる上部
電極を形成した。
【０１８３】なお、工程（２）において、不純物の注入
量（ドーズ量）を、４．５×１０15／ｃｍ2の場合、６
×１０15／ｃｍ2の場合、８×１０15／ｃｍ2の場合、の
三つに分けた。
【０１８４】｛サンプルＢ｝サンプルＢは、以下のよう
にして形成された容量素子である。
【０１８５】（１）厚さ１７００オングストロームの多
結晶シリコン膜からなる下部電極を形成した。下部電極
の上面は、一辺の長さが３２００オングストロームの正
方形である。
【０１８６】（２）この下部電極に、３５ＫｅＶの加速
電圧で、リンをイオン注入した。
【０１８７】（３）イオン注入後、この下部電極を１０
００℃で熱酸化することにより、この下部電極上に熱シ
リコン酸化膜を形成した。
【０１８８】（４）この熱シリコン酸化膜上に、厚さ１
５０オングストロームのシリコン窒化膜を形成した。
【０１８９】（５）このシリコン窒化膜を７５０℃で熱
酸化することにより、このシリコン窒化膜上に熱シリコ
ン酸化膜を形成した。
【０１９０】（６）この熱シリコン酸化膜上に厚さ２５
００オングストロームの多結晶シリコン膜からなる上部
電極を形成した。
【０１９１】なお、工程（２）において、不純物の注入
量（ドーズ量）を、４．５×１０15／ｃｍ2の場合、６
×１０15／ｃｍ2の場合、８×１０15／ｃｍ2の場合、の
三つに分けた。
【０１９２】図２３は、下部電極に導入される不純物の
注入量（ドーズ量）と、容量値との関係を示すグラフで
ある。サンプルＡ、Ｂともに、下部電極に導入される不
純物の注入量が多くなる（つまり、下部電極中の不純物
濃度を高くする）と、容量値が小さくなる。また、サン
プルＡ、Ｂともに、下部電極に導入される不純物の注入
量が少なくなる（つまり、下部電極中の不純物濃度が低
くなる）と、容量値が大きくなる。以上より、下部電極
の不純物濃度を変えることにより、容量値を制御するこ
とができることが分かる。よって、これを第１〜第４実
施形態に適用すると、容量素子の容量値は、より多様な
値をとりうる。
【０１９３】また、第１〜第４実施形態において、コン
トロールゲート３３、上部電極３５、３６を多結晶シリ
コン膜により形成しているが、コントロールゲート３
３、上部電極３５、３６をチタンシリサイド、タングス
テンシリサイド、コバルトシリサイドなどのシリサイド
と多結晶シリコンの２層構造からなるポリサイド膜によ
り形成することも可能である。また、コントロールゲー
ト３３、上部電極３５、３６を、例えば、タングステン
やアルミニウムのような金属で構成してもよい。コント
ロールゲート３３、上部電極３５、３６を、サリサイド
で構成してもよい。これらによりコントロールゲート３
３、上部電極３５、３６の抵抗値を低くすることがで
き、高速化を実現することが可能となる。
【０１９４】また、図２４は、第１〜第４実施形態の半
導体装置が適用された、エンベディド半導体装置７００
０のレイアウトを示す模式図である。この例では、エン
ベディド半導体装置７０００は、フラッシュメモリ９０
と、ＳＲＡＭメモリ９２と、ＲＩＳＣ９４と、アナログ
回路９６とがＳＯＧ（Ｓｅａ Ｏｆ Ｇａｔｅ）に混載
されている。第１〜第４実施形態のスプリットゲート型
メモリトランジスタ５１は、フラッシュメモリ９０の構
成要素である。第１〜第４実施形態の容量素子５３、５
５は、アナログ回路９６の構成要素である。
【図面の簡単な説明】
【図１】第１実施形態における半導体装置の製造方法の
第１工程を示すシリコン基板の断面図である。
【図２】第１実施形態における半導体装置の製造方法の
第２工程を示すシリコン基板の断面図である。
【図３】第１実施形態における半導体装置の製造方法の
第３工程を示すシリコン基板の断面図である。
【図４】第１実施形態における半導体装置の製造方法の
第４工程を示すシリコン基板の断面図である。
【図５】第１実施形態における半導体装置の製造方法の
第５工程を示すシリコン基板の断面図である。
【図６】第１実施形態における半導体装置の製造方法の
第６工程を示すシリコン基板の断面図である。
【図７】第１実施形態における半導体装置の製造方法の
第７工程を示すシリコン基板の断面図である。
【図８】第１実施形態における半導体装置の製造方法の
第８工程を示すシリコン基板の断面図である。
【図９】第１実施形態における半導体装置の製造方法の
第９工程を示すシリコン基板の断面図である。
【図１０】第１実施形態における半導体装置の断面図で
ある。
【図１１】第２実施形態における半導体装置の製造方法
の工程を示すシリコン基板の断面図である。
【図１２】第２実施形態における半導体装置の断面図で
ある。
【図１３】第３実施形態における半導体装置の断面図で
ある。
【図１４】第４実施形態における半導体装置の製造方法
の第１工程を示すシリコン基板の断面図である。
【図１５】第４実施形態における半導体装置の製造方法
の第２工程を示すシリコン基板の断面図である。
【図１６】第４実施形態における半導体装置の製造方法
の第３工程を示すシリコン基板の断面図である。
【図１７】第４実施形態における半導体装置の製造方法
の第４工程を示すシリコン基板の断面図である。
【図１８】第４実施形態における半導体装置の製造方法
の第５工程を示すシリコン基板の断面図である。
【図１９】第４実施形態における半導体装置の製造方法
の第６工程を示すシリコン基板の断面図である。
【図２０】第４実施形態における半導体装置の製造方法
の第７工程を示すシリコン基板の断面図である。
【図２１】第４実施形態における半導体装置の製造方法
の第８工程を示すシリコン基板の断面図である。
【図２２】第４実施形態における半導体装置の断面図で
ある。
【図２３】下部電極に導入される不純物の注入量と、容
量値との関係を示すグラフである。
【図２４】第１〜第４実施形態の半導体装置が適用され
た、エンベディド半導体装置７０００のレイアウトを示
す模式図である。
【符号の説明】
１ シリコン基板 ３ ゲート酸化膜 ５ 多結晶シリコン膜 ７ 酸化防止膜 ９ フォトレジスト膜 １０ 不純物 １１ 選択酸化膜 １３ フォトレジスト膜 １５ フォトレジスト膜 １７ フローティングゲート １９ 下部電極 ２１ 下部電極 ２３ フォトレジスト膜 ２５ シリコン酸化膜 ２９ シリコン窒化膜 ２９ａ 側部絶縁膜 ２９ｂ シリコン窒化膜 ３０ フォトレジスト膜 ３１ シリコン酸化膜 ３３ コントロールゲート ３５ 上部電極 ３６ 上部電極 ３７ シリコン酸化膜 ３９ フォトレジスト膜 ４１ シリコン酸化膜 ４３ シリコン窒化膜 ４３ａ 側部絶縁膜 ４３ｂ シリコン窒化膜 ４５ フォトレジスト膜 ４７ シリコン酸化膜 ５１ スプリットゲート型メモリトランジスタ ５３ 容量素子 ５５ 容量素子 ５７ シリコン酸化膜

Claims (82)

    【特許請求の範囲】
  1. 【請求項１】 不揮発性メモリトランジスタを備えた半
    導体装置であって、 容量素子および他の容量素子を備え、 前記不揮発性メモリトランジスタ、前記容量素子および
    前記他の容量素子は、一つの半導体基板に形成され、 前記容量素子は、下部電極と、誘電体膜と、上部電極
    と、を含み、 前記他の容量素子は、他の下部電極と、他の誘電体膜
    と、他の上部電極と、を含み、 前記他の誘電体膜の膜厚は、前記誘電体膜の膜厚と異な
    る、半導体装置。
  2. 【請求項２】 不揮発性メモリトランジスタを備えた半
    導体装置であって、 容量素子および他の容量素子を備え、 前記不揮発性メモリトランジスタ、前記容量素子および
    前記他の容量素子は、一つの半導体基板に形成され、 前記容量素子は、下部電極と、複数の膜を構成要素とす
    る誘電体膜と、上部電極と、を含み、 前記他の容量素子は、他の下部電極と、複数の膜を構成
    要素とする他の誘電体膜と、他の上部電極と、を含み、 前記他の誘電体膜は、前記誘電体膜の構成要素とは異な
    る構成要素を含む、半導体装置。
  3. 【請求項３】 請求項１または２において、 前記誘電体膜および前記他の誘電体膜は、ＯＮＯ膜を含
    む、半導体装置。
  4. 【請求項４】 請求項３において、 前記誘電体膜は、前記下部電極から前記上部電極へ向か
    って、順に、熱酸化膜、窒化膜、酸化膜を有する構造で
    あり、 前記他の誘電体膜は、前記他の下部電極から前記他の上
    部電極へ向かって、順に、第１熱酸化膜、ＣＶＤ酸化
    膜、第２熱酸化膜、窒化膜、酸化膜を有する構造であ
    る、半導体装置。
  5. 【請求項５】 請求項３において、 前記誘電体膜は、前記下部電極から前記上部電極へ向か
    って、順に、熱酸化膜、窒化膜、酸化膜のみを有する構
    造であり、 前記他の誘電体膜は、前記他の下部電極から前記他の上
    部電極へ向かって、順に、第１熱酸化膜、ＣＶＤ酸化
    膜、第２熱酸化膜、窒化膜、酸化膜のみを有する構造で
    ある、半導体装置。
  6. 【請求項６】 請求項４または５において、 前記誘電体膜の前記熱酸化膜と、前記他の誘電体膜の前
    記第２熱酸化膜とは、同一工程で形成された膜であり、 前記誘電体膜の前記窒化膜と、前記他の誘電体膜の前記
    窒化膜とは、同一工程で形成された膜であり、 前記誘電体膜の前記酸化膜と、前記他の誘電体膜の前記
    酸化膜とは、同一工程で形成された膜である、半導体装
    置。
  7. 【請求項７】 請求項４〜６のいずれかにおいて、 前記他の誘電体膜の前記ＣＶＤ酸化膜は、高温熱ＣＶＤ
    酸化膜を含む、半導体装置。
  8. 【請求項８】 請求項４〜７のいずれかにおいて、 前記誘電体膜の前記酸化膜および前記他の誘電体膜の前
    記酸化膜は、熱酸化膜を含む、半導体装置。
  9. 【請求項９】 請求項８において、 前記誘電体膜の前記熱酸化膜は、シリコン上において、
    ３０〜２００オングストロームの熱酸化膜が成長する方
    法で形成された厚みであり、 前記誘電体膜の前記窒化膜の厚みは、５０〜５００オン
    グストロームであり、 前記誘電体膜の前記酸化膜は、シリコン上において、６
    ０〜８０オングストロームの熱酸化膜が成長する方法で
    形成された厚みであり、 前記他の誘電体膜の前記第１熱酸化膜は、シリコン上に
    おいて、６０〜８０オングストロームの熱酸化膜が成長
    する方法で形成された厚みであり、 前記他の誘電体膜の前記ＣＶＤ酸化膜の厚みは、１００
    〜２００オングストロームであり、 前記他の誘電体膜の前記第２熱酸化膜は、シリコン上に
    おいて、３０〜２００オングストロームの熱酸化膜が成
    長する方法で形成された厚みであり、 前記他の誘電体膜の前記窒化膜の厚みは、５０〜５００
    オングストロームであり、 前記他の誘電体膜の前記酸化膜は、シリコン上におい
    て、６０〜８０オングストロームの熱酸化膜が成長する
    方法で形成された厚みである、半導体装置。
  10. 【請求項１０】 請求項４〜７のいずれかにおいて、 前記誘電体膜の前記酸化膜および前記他の誘電体膜の前
    記酸化膜は、ＣＶＤ酸化膜を含む、半導体装置。
  11. 【請求項１１】 請求項１０において、 前記誘電体膜の前記熱酸化膜は、シリコン上において、
    ３０〜２００オングストロームの熱酸化膜が成長する方
    法で形成された厚みであり、 前記誘電体膜の前記窒化膜の厚みは、５０〜５００オン
    グストロームであり、 前記誘電体膜の前記酸化膜の厚みは、１００〜２００オ
    ングストロームであり、 前記他の誘電体膜の前記第１熱酸化膜は、シリコン上に
    おいて、６０〜８０オングストロームの熱酸化膜が成長
    する方法で形成された厚みであり、 前記他の誘電体膜の前記ＣＶＤ酸化膜の厚みは、１００
    〜２００オングストロームであり、 前記他の誘電体膜の前記第２熱酸化膜は、シリコン上に
    おいて、３０〜２００オングストロームの熱酸化膜が成
    長する方法で形成された厚みであり、 前記他の誘電体膜の前記窒化膜の厚みは、５０〜５００
    オングストロームであり、 前記他の誘電体膜の前記酸化膜の厚みは、１００〜２０
    ０オングストロームである、半導体装置。
  12. 【請求項１２】 請求項１〜１１のいずれかにおいて、 前記上部電極および前記他の上部電極は、ポリシリコン
    からなる電極である、半導体装置。
  13. 【請求項１３】 請求項１〜１１のいずれかにおいて、 前記上部電極および前記他の上部電極は、ポリサイドか
    らなる電極である、半導体装置。
  14. 【請求項１４】 請求項１〜１１のいずれかにおいて、 前記上部電極および前記他の上部電極は、金属からなる
    電極である、半導体装置。
  15. 【請求項１５】 請求項１〜１１のいずれかにおいて、 前記上部電極および前記他の上部電極は、サリサイドか
    らなる電極である、半導体装置。
  16. 【請求項１６】 請求項１〜１５のいずれかにおいて、 前記下部電極および前記他の下部電極は、同一工程で形
    成された膜であり、 前記上部電極および前記他の上部電極は、同一工程で形
    成された膜である、半導体装置。
  17. 【請求項１７】 請求項４〜１６のいずれかにおいて、 前記不揮発性メモリトランジスタは、 フローティングゲートと、 コントロールゲートと、 前記フローティングゲートと前記コントロールゲートと
    の間に位置する中間絶縁膜と、 を含み、 前記中間絶縁膜は、前記フローティングゲートから前記
    コントロールゲートへ向かって、順に、第１熱酸化膜、
    ＣＶＤ酸化膜、第２熱酸化膜、酸化膜を有する構造であ
    る、半導体装置。
  18. 【請求項１８】 請求項１７において、 前記中間絶縁膜の前記第１熱酸化膜と、前記他の誘電体
    膜の前記第１熱酸化膜とは、同一工程で形成された膜で
    あり、 前記中間絶縁膜の前記ＣＶＤ酸化膜と、前記他の誘電体
    膜の前記ＣＶＤ酸化膜とは、同一工程で形成された膜で
    あり、 前記中間絶縁膜の前記第２熱酸化膜と、前記誘電体膜の
    前記熱酸化膜と、前記他の誘電体膜の前記第２熱酸化膜
    とは、同一工程で形成された膜であり、 前記中間絶縁膜の前記酸化膜と、前記誘電体膜の前記酸
    化膜と、前記他の誘電体膜の前記酸化膜とは、同一工程
    で形成された膜である、半導体装置。
  19. 【請求項１９】 請求項１７または１８において、 前記中間絶縁膜は、窒化膜を含み、 前記中間絶縁膜の前記窒化膜は、前記フローティングゲ
    ートの側壁下部であって、かつ前記中間絶縁膜の前記第
    ２熱酸化膜と前記中間絶縁膜の前記酸化膜との間に位置
    している、半導体装置。
  20. 【請求項２０】 請求項１９において、 前記中間絶縁膜の前記窒化膜と、前記誘電体膜の前記窒
    化膜と、前記他の誘電体膜の前記窒化膜とは、同一工程
    で形成された膜である、半導体装置。
  21. 【請求項２１】 請求項１７〜２０のいずれかにおい
    て、 前記中間絶縁膜の前記ＣＶＤ酸化膜は、高温熱ＣＶＤ酸
    化膜を含む、半導体装置。
  22. 【請求項２２】 請求項１７〜２１のいずれかにおい
    て、 前記中間絶縁膜の前記酸化膜は、熱酸化膜およびＣＶＤ
    酸化膜のうち、少なくともいずれか一つを含む、半導体
    装置。
  23. 【請求項２３】 請求項１７〜２２のいずれかにおい
    て、 前記コントロールゲート、前記上部電極および前記他の
    上部電極は、ポリシリコンからなる電極である、半導体
    装置。
  24. 【請求項２４】 請求項１７〜２２のいずれかにおい
    て、 前記コントロールゲート、前記上部電極および前記他の
    上部電極は、ポリサイドからなる電極である、半導体装
    置。
  25. 【請求項２５】 請求項１７〜２２のいずれかにおい
    て、 前記コントロールゲート、前記上部電極および前記他の
    上部電極は、金属からなる電極である、半導体装置。
  26. 【請求項２６】 請求項１７〜２２のいずれかにおい
    て、 前記コントロールゲート、前記上部電極および前記他の
    上部電極は、サリサイドからなる電極である、半導体装
    置。
  27. 【請求項２７】 請求項１７〜２６のいずれかにおい
    て、 前記フローティングゲートと、前記下部電極と、前記他
    の下部電極とは、同一工程で形成された膜であり、 前記コントロールゲートと、前記上部電極と、前記他の
    上部電極とは、同一工程で形成された膜である、半導体
    装置。
  28. 【請求項２８】 請求項１〜２７のいずれかにおいて、 前記上部電極が前記誘電体膜と面する面積と、前記他の
    上部電極が前記他の誘電体膜と面する面積とは同じであ
    る、半導体装置。
  29. 【請求項２９】 請求項１〜２７のいずれかにおいて、 前記上部電極が前記誘電体膜と面する面積と、前記他の
    上部電極が前記他の誘電体膜と面する面積とは異なる、
    半導体装置。
  30. 【請求項３０】 請求項１〜２９のいずれかにおいて、 前記他の下部電極の不純物濃度は、前記下部電極の不純
    物濃度と異なる、半導体装置。
  31. 【請求項３１】 請求項１〜３０のいずれかにおいて、 前記誘電体膜の膜厚は、１８０〜９００オングストロー
    ムであり、 前記他の誘電体膜の膜厚は、３４０〜１１８０オングス
    トロームである、半導体装置。
  32. 【請求項３２】 請求項１〜３１のいずれかにおいて、 前記容量素子の容量値は、前記他の容量素子の容量値と
    異なる、半導体装置。
  33. 【請求項３３】 請求項１〜３２のいずれかにおいて、 前記容量素子および前記他の容量素子は、アナログ回路
    の構成要素である、半導体装置。
  34. 【請求項３４】 請求項１〜３３のいずれかにおいて、 前記不揮発性メモリトランジスタは、スプリットゲート
    型を含む、半導体装置。
  35. 【請求項３５】 不揮発性メモリトランジスタ、容量素
    子および他の容量素子が、一つの半導体基板に形成され
    ており、 前記不揮発性メモリトランジスタは、フローティングゲ
    ート、中間絶縁膜およびコントロールゲートを含み、 前記容量素子は、下部電極、誘電体膜および上部電極を
    含み、 前記他の容量素子は、他の下部電極、他の誘電体膜およ
    び他の上部電極を含む、構造の半導体装置の製造方法で
    あって、 （ａ）前記半導体基板上に、前記フローティングゲー
    ト、前記下部電極および前記他の下部電極を形成する工
    程と、 （ｂ）前記フローティングゲート上、前記下部電極上お
    よび前記他の下部電極上に、第１酸化膜を形成する工程
    と、 （ｃ）前記第１酸化膜上に、第２酸化膜を形成する工程
    と、 （ｄ）前記第１酸化膜および前記第２酸化膜をパターン
    ニングすることにより、 前記フローティングゲートの側壁上に、前記中間絶縁膜
    の構成要素となる前記第１酸化膜および前記第２酸化膜
    を残し、かつ、 前記下部電極上の前記第１酸化膜および前記第２酸化膜
    を除去し、かつ、 前記他の下部電極上に、前記他の誘電体膜の構成要素と
    なる前記第１酸化膜および前記第２酸化膜を残す工程
    と、 （ｅ）前記フローティングゲートの側壁上にある前記第
    ２酸化膜上、 前記下部電極上、および、 前記他の下部電極上にある前記第２酸化膜上に、 それぞれ、前記中間絶縁膜の構成要素、前記誘電体膜の
    構成要素および前記他の誘電体膜の構成要素となる第３
    酸化膜を形成する工程と、 （ｆ）前記下部電極上にある前記第３酸化膜上、およ
    び、 前記他の下部電極上にある前記第３酸化膜上に、 それぞれ、前記誘電体膜の構成要素および前記他の誘電
    体膜の構成要素となる窒化膜を形成する工程と、 （ｇ）前記フローティングゲートの側壁上にある前記第
    ３酸化膜上、 前記下部電極上にある前記窒化膜上、および、 前記他の下部電極上にある前記窒化膜上に、 それぞれ、前記中間絶縁膜の構成要素、前記誘電体膜の
    構成要素および前記他の誘電体膜の構成要素となる第４
    酸化膜を形成する工程と、 （ｈ）前記工程（ｇ）後、前記半導体基板上に、前記コ
    ントロールゲート、前記上部電極および前記他の上部電
    極を形成する工程と、 を備えた半導体装置の製造方法。
  36. 【請求項３６】 請求項３５において、 前記工程（ａ）は、 前記下部電極に不純物を導入することにより、前記下部
    電極を第１の不純物濃度にする工程と、 前記他の下部電極に不純物を導入することにより、前記
    他の下部電極を第１の不純物濃度とは異なる第２の不純
    物濃度にする工程と、 を備えた半導体装置の製造方法。
  37. 【請求項３７】 請求項３５または３６において、 前記第１酸化膜は、熱酸化により形成される、半導体装
    置の製造方法。
  38. 【請求項３８】 請求項３５〜３７のいずれかにおい
    て、 前記第２酸化膜は、ＣＶＤにより形成される、半導体装
    置の製造方法。
  39. 【請求項３９】 請求項３８において、 前記ＣＶＤは、高温熱ＣＶＤを含む、半導体装置の製造
    方法。
  40. 【請求項４０】 請求項３５〜３９のいずれかにおい
    て、 前記第３酸化膜は、熱酸化により形成される、半導体装
    置の製造方法。
  41. 【請求項４１】 請求項３５〜４０のいずれかにおい
    て、 前記窒化膜は、ＣＶＤにより形成される、半導体装置の
    製造方法。
  42. 【請求項４２】 請求項３５〜４１のいずれかにおい
    て、 前記第４酸化膜は、熱酸化により形成される、半導体装
    置の製造方法。
  43. 【請求項４３】 請求項３５〜４１のいずれかにおい
    て、 前記第４酸化膜は、ＣＶＤにより形成される、半導体装
    置の製造方法。
  44. 【請求項４４】 請求項３５〜４３のいずれかにおい
    て、 前記工程（ｆ）は、 前記第３酸化膜上に、窒化膜を形成する工程と、 前記下部電極上にある前記第３酸化膜上の前記窒化膜
    上、および、 前記他の下部電極上にある前記第３酸化膜上の前記窒化
    膜上に、 それぞれ、マスク膜を形成する工程と、 前記マスク膜をマスクとして、前記窒化膜を異方性エッ
    チングにより選択的に除去することにより、 前記フローティングゲートの側壁下部上にある前記第３
    酸化膜上、 前記下部電極上にある前記第３酸化膜上、および、 前記他の下部電極上にある前記第３酸化膜上に、 それぞれ、前記中間絶縁膜の構成要素、前記誘電体膜の
    構成要素および前記他の誘電体膜の構成要素となる前記
    窒化膜を残す工程と、 を備えた半導体装置の製造方法。
  45. 【請求項４５】 請求項３５〜４４のいずれかにおい
    て、 前記工程（ａ）は、 前記フローティングゲート上に選択酸化膜を形成する工
    程を備えた、半導体装置の製造方法。
  46. 【請求項４６】 請求項４５において、 前記選択酸化膜を形成する工程は、 前記半導体基板上に、導電膜を形成する工程と、 前記フローティングゲートとなる前記導電膜上に、前記
    選択酸化膜を形成する工程と、 を備えた、半導体装置
    の製造方法。
  47. 【請求項４７】 請求項４６において、 前記フローティングゲートのパターンニングは、前記選
    択酸化膜をマスクとする、半導体装置の製造方法。
  48. 【請求項４８】 請求項３５〜４４のいずれかにおい
    て、 前記工程（ａ）は、 前記半導体基板上に、導電膜を形成する工程と、 前記導電膜をパターンニングすることにより、前記フロ
    ーティングゲート、前記下部電極および前記他の下部電
    極を、同時に形成する工程と、 を備えた半導体装置の製造方法。
  49. 【請求項４９】 請求項３５〜４８のいずれかにおい
    て、 前記工程（ｈ）は、 前記半導体基板上に、他の導電膜を形成する工程と、 前記他の導電膜をパターンニングすることにより、前記
    コントロールゲート、前記上部電極および前記他の上部
    電極を、同時に形成する工程とを備えた半導体装置の製
    造方法。
  50. 【請求項５０】 請求項３５〜４９のいずれかにおい
    て、 前記不揮発性メモリトランジスタは、スプリットゲート
    型を含む、半導体装置の製造方法。
  51. 【請求項５１】 不揮発性メモリトランジスタを備えた
    半導体装置であって、 容量素子を備え、 前記不揮発性メモリトランジスタおよび前記容量素子
    は、一つの半導体基板に形成され、 前記容量素子は、下部電極、誘電体膜および上部電極を
    含み、 前記誘電体膜は、前記下部電極から前記上部電極へ向か
    って、順に、第１酸化膜、第２酸化膜、窒化膜、第３酸
    化膜を有する構造である、半導体装置。
  52. 【請求項５２】 不揮発性メモリトランジスタを備えた
    半導体装置であって、 容量素子を備え、 前記不揮発性メモリトランジスタおよび前記容量素子
    は、一つの半導体基板に形成され、 前記容量素子は、下部電極、誘電体膜および上部電極を
    含み、 前記誘電体膜は、前記下部電極から前記上部電極へ向か
    って、順に、第１酸化膜、第２酸化膜、窒化膜、第３酸
    化膜のみを有する構造である、半導体装置。
  53. 【請求項５３】 請求項５１または５２において、 前記第１酸化膜は、熱酸化膜を含み、 前記第２酸化膜は、ＣＶＤ酸化膜を含み、 前記第３酸化膜は、熱酸化膜を含む、半導体装置。
  54. 【請求項５４】 請求項５３において、 前記第２酸化膜は、高温熱ＣＶＤ酸化膜を含む、半導体
    装置。
  55. 【請求項５５】 請求項５３または５４において、 前記第１酸化膜は、シリコン上において、６０〜８０オ
    ングストロームの熱酸化膜が成長する方法で形成された
    厚みであり、 前記第２酸化膜の厚みは、１００〜２００オングストロ
    ームであり、 前記窒化膜の厚みは、５０〜５００オングストロームで
    あり、 前記第３酸化膜は、シリコン上において、６０〜８０オ
    ングストロームの熱酸化膜が成長する方法で形成された
    厚みである、半導体装置。
  56. 【請求項５６】 請求項５１〜５５のいずれかにおい
    て、 前記不揮発性メモリトランジスタは、 フローティングゲートと、 コントロールゲートと、 前記フローティングゲートと前記コントロールゲートと
    の間に位置する中間絶縁膜と、 を含み、 前記中間絶縁膜は、前記フローティングゲートから前記
    コントロールゲートへ向かって、順に、第１酸化膜、第
    ２酸化膜、第３酸化膜を有する構造である、半導体装
    置。
  57. 【請求項５７】 請求項５６において、 前記中間絶縁膜の前記第１酸化膜は、熱酸化膜を含み、 前記中間絶縁膜の前記第２酸化膜は、ＣＶＤ酸化膜を含
    み、 前記中間絶縁膜の前記第３酸化膜は、熱酸化膜を含む、
    半導体装置。
  58. 【請求項５８】 請求項５７において、 前記中間絶縁膜の前記第２酸化膜は、高温熱ＣＶＤ酸化
    膜を含む、半導体装置。
  59. 【請求項５９】 請求項５６〜５８のいずれかにおい
    て、 前記中間絶縁膜の前記第１酸化膜と、前記誘電体膜の前
    記第１酸化膜とは、同一工程で形成された膜であり、 前記中間絶縁膜の前記第２酸化膜と、前記誘電体膜の前
    記第２酸化膜とは、同一工程で形成された膜であり、 前記中間絶縁膜の前記第３酸化膜と、前記誘電体膜の前
    記第３酸化膜とは、同一工程で形成された膜である、半
    導体装置。
  60. 【請求項６０】 請求項５６〜５９のいずれかにおい
    て、 前記中間絶縁膜は、窒化膜を含み、 前記中間絶縁膜の前記窒化膜は、前記フローティングゲ
    ートの側壁下部であって、かつ前記中間絶縁膜の前記第
    ２酸化膜と前記中間絶縁膜の前記第３酸化膜との間に位
    置している、半導体装置。
  61. 【請求項６１】 請求項６０において、 前記中間絶縁膜の前記窒化膜と、前記誘電体膜の前記窒
    化膜とは、同一工程で形成された膜である、半導体装
    置。
  62. 【請求項６２】 請求項５６〜６１のいずれかにおい
    て、 前記コントロールゲートおよび前記上部電極は、ポリシ
    リコンからなる電極である、半導体装置。
  63. 【請求項６３】 請求項５６〜６１のいずれかにおい
    て、 前記コントロールゲートおよび前記上部電極は、ポリサ
    イドからなる電極である、半導体装置。
  64. 【請求項６４】 請求項５６〜６１のいずれかにおい
    て、 前記コントロールゲートおよび前記上部電極は、金属か
    らなる電極である、半導体装置。
  65. 【請求項６５】 請求項５６〜６１のいずれかにおい
    て、 前記コントロールゲートおよび前記上部電極は、サリサ
    イドからなる電極である、半導体装置。
  66. 【請求項６６】 請求項５６〜６５のいずれかにおい
    て、 前記フローティングゲートと、前記下部電極とは、同一
    工程で形成された膜であり、 前記コントロールゲートと、前記上部電極とは、同一工
    程で形成された膜である、半導体装置。
  67. 【請求項６７】 請求項５１〜６６のいずれかにおい
    て、 前記容量素子は、アナログ回路の構成要素である、半導
    体装置。
  68. 【請求項６８】 請求項５１〜６７のいずれかにおい
    て、 前記不揮発性メモリトランジスタは、スプリットゲート
    型を含む、半導体装置。
  69. 【請求項６９】 不揮発性メモリトランジスタおよび容
    量素子が、一つの半導体基板に形成されており、 前記不揮発性メモリトランジスタは、フローティングゲ
    ート、中間絶縁膜およびコントロールゲートを含み、 前記容量素子は、下部電極、誘電体膜および上部電極を
    含む、構造の半導体装置の製造方法であって、 （ａ）前記半導体基板上に、前記フローティングゲート
    および前記下部電極を形成する工程と、 （ｂ）前記フローティングゲート上および前記下部電極
    上に、第１酸化膜を形成する工程と、 （ｃ）前記第１酸化膜上に、第２酸化膜を形成する工程
    と、 （ｄ）前記下部電極上にある前記第２酸化膜上に、前記
    誘電体膜の構成要素となる窒化膜を形成する工程と、 （ｅ）前記フローティングゲートの側壁上にある前記第
    ２酸化膜上、および、 前記下部電極上にある前記窒化膜上に、 それぞれ、前記中間絶縁膜の構成要素および前記誘電体
    膜の構成要素となる第３酸化膜を形成する工程と、 （ｆ）前記工程（ｅ）後、前記半導体基板上に、前記コ
    ントロールゲートおよび前記上部電極を形成する工程
    と、 を備えた半導体装置の製造方法。
  70. 【請求項７０】 請求項６９において、 前記工程（ａ）は、 前記下部電極に不純物を導入することにより、前記下部
    電極を所定の不純物濃度にする工程を備えた、半導体装
    置の製造方法。
  71. 【請求項７１】 請求項６９または７０において、 前記第１酸化膜は、熱酸化により形成される、半導体装
    置の製造方法。
  72. 【請求項７２】 請求項６９〜７１のいずれかにおい
    て、 前記第２酸化膜は、ＣＶＤにより形成される、半導体装
    置の製造方法。
  73. 【請求項７３】 請求項７２において、 前記ＣＶＤは、高温熱ＣＶＤを含む、半導体装置の製造
    方法。
  74. 【請求項７４】 請求項６９〜７３のいずれかにおい
    て、 前記窒化膜は、ＣＶＤにより形成される、半導体装置の
    製造方法。
  75. 【請求項７５】 請求項６９〜７４のいずれかにおい
    て、 前記第３酸化膜は、熱酸化により形成される、半導体装
    置の製造方法。
  76. 【請求項７６】 請求項６９〜７５のいずれかにおい
    て、 前記工程（ｄ）は、 前記第２酸化膜上に、窒化膜を形成する工程と、 前記下部電極上にある前記第２酸化膜上の前記窒化膜上
    に、マスク膜を形成する工程と、 前記マスク膜をマスクとして、前記窒化膜を異方性エッ
    チングにより選択的に除去することにより、 前記フローティングゲートの側壁下部上にある前記第２
    酸化膜上、および、 前記下部電極上にある前記第２酸化膜上に、 それぞれ、前記中間絶縁膜の構成要素および前記誘電体
    膜の構成要素となる前記窒化膜を残す工程と、 を備えた半導体装置の製造方法。
  77. 【請求項７７】 請求項６９〜７６のいずれかにおい
    て、 前記工程（ａ）は、 前記フローティングゲート上に選択酸化膜を形成する工
    程を備えた、半導体装置の製造方法。
  78. 【請求項７８】 請求項７７において、 前記選択酸化膜を形成する工程は、 前記半導体基板上に、導電膜を形成する工程と、 前記フローティングゲートとなる前記導電膜上に、前記
    選択酸化膜を形成する工程と、 を備えた、半導体装置
    の製造方法。
  79. 【請求項７９】 請求項７８において、 前記フローティングゲートのパターンニングは、前記選
    択酸化膜をマスクとする、半導体装置の製造方法。
  80. 【請求項８０】 請求項６９〜７６のいずれかにおい
    て、 前記工程（ａ）は、 前記半導体基板上に、導電膜を形成する工程と、 前記導電膜をパターンニングすることにより、前記フロ
    ーティングゲートおよび前記下部電極を、同時に形成す
    る工程と、 を備えた半導体装置の製造方法。
  81. 【請求項８１】 請求項６９〜８０のいずれかにおい
    て、 前記工程（ｆ）は、 前記半導体基板上に、他の導電膜を形成する工程と、 前記他の導電膜をパターンニングすることにより、前記
    コントロールゲートおよび前記上部電極を、同時に形成
    する工程とを備えた半導体装置の製造方法。
  82. 【請求項８２】 請求項６９〜８１のいずれかにおい
    て、 前記不揮発性メモリトランジスタは、スプリットゲート
    型を含む、半導体装置。
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