JPH03105981A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03105981A JPH03105981A JP1241981A JP24198189A JPH03105981A JP H03105981 A JPH03105981 A JP H03105981A JP 1241981 A JP1241981 A JP 1241981A JP 24198189 A JP24198189 A JP 24198189A JP H03105981 A JPH03105981 A JP H03105981A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
本発明はＭＯＳ形の半導体集積回路装置に関し，特に容
量素子と微細構造のＭＯＳトランジスタを能率よく共存
させる、半導体集積回路装置の構造に関する。
量素子と微細構造のＭＯＳトランジスタを能率よく共存
させる、半導体集積回路装置の構造に関する。
【従来の技術１
従来、容量素子とＭＯＳトランジスタを共存させる半導
体集積回路装置の構造については、例えば、アイ・イー
・イー・イー，ジャーナルオブソリッドステートサーキ
ット，２４．１９８９年，第１６５頁から第１７３頁（
ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｊ．ｄ−Ｓｔ
ａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏ１．２４，（１９８
９） ｐｐ．１６５− １７３）において論じられてい
る。 従来の装置では例えば第３図にあるように数種類の容量
素子の構造が知られている。第３図（ｃ）の構造は容量
の下側電極がシリコン基板１０１の中の拡散層１０２の
ため、下側電極の寄生容量が大きくなる欠点がある。第
３図（ａ）（ｂ）の構造は容量の上側電極と下側電極が
ともに厚いフィールド酸化膜５の上にあるため寄生容量
が少なく、この点性能が良い。このうち第３図（ｂ）の
構造は両電極が金属１２およびｌ３のため電極の寄生抵
抗が小さい利点があるが、金属の表面の滑らかさや耐熱
性がシリコンより劣るため、電極間の絶縁膜工１を薄く
しにくい。通常は２Ｎ配線の層間絶縁膜などの厚い膜を
利用するため、単位面積当たりの容量値が小さいという
欠点がある。 以上により、最近では第３図（ａ）の構造が、高性能の
集積化容量としてよく用いられる。通常この構造では、
下側電極用の第１のポリシリコン７と、同一チップ上の
ＭＯＳトランジスタのゲート用ポリシリコンを、同時に
堆積して工程を簡酩化している。 【発明が解決しようとする課題】 上記従来技術では絶縁ゲート形トランジスタの絶縁ゲー
トとしてポリシリコンを用いるため、ルールが微細化し
たときにゲートの寄生抵抗が大きいという問題があった
。 本発明の目的は、ゲートの寄生抵抗が小さい絶縁ゲート
形トランジスタと、寄生容量が小さい容量素子を、同一
チップ上に簡略な工程で構或することである。
体集積回路装置の構造については、例えば、アイ・イー
・イー・イー，ジャーナルオブソリッドステートサーキ
ット，２４．１９８９年，第１６５頁から第１７３頁（
ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｊ．ｄ−Ｓｔ
ａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏ１．２４，（１９８
９） ｐｐ．１６５− １７３）において論じられてい
る。 従来の装置では例えば第３図にあるように数種類の容量
素子の構造が知られている。第３図（ｃ）の構造は容量
の下側電極がシリコン基板１０１の中の拡散層１０２の
ため、下側電極の寄生容量が大きくなる欠点がある。第
３図（ａ）（ｂ）の構造は容量の上側電極と下側電極が
ともに厚いフィールド酸化膜５の上にあるため寄生容量
が少なく、この点性能が良い。このうち第３図（ｂ）の
構造は両電極が金属１２およびｌ３のため電極の寄生抵
抗が小さい利点があるが、金属の表面の滑らかさや耐熱
性がシリコンより劣るため、電極間の絶縁膜工１を薄く
しにくい。通常は２Ｎ配線の層間絶縁膜などの厚い膜を
利用するため、単位面積当たりの容量値が小さいという
欠点がある。 以上により、最近では第３図（ａ）の構造が、高性能の
集積化容量としてよく用いられる。通常この構造では、
下側電極用の第１のポリシリコン７と、同一チップ上の
ＭＯＳトランジスタのゲート用ポリシリコンを、同時に
堆積して工程を簡酩化している。 【発明が解決しようとする課題】 上記従来技術では絶縁ゲート形トランジスタの絶縁ゲー
トとしてポリシリコンを用いるため、ルールが微細化し
たときにゲートの寄生抵抗が大きいという問題があった
。 本発明の目的は、ゲートの寄生抵抗が小さい絶縁ゲート
形トランジスタと、寄生容量が小さい容量素子を、同一
チップ上に簡略な工程で構或することである。
上記目的は、絶縁ゲート形トランジスタのゲート材料の
少なくとも一部を金属シリサイドで形戊し、容量素子の
２つの対向電極である金属または半導体層を２つともフ
ィールドを形成する厚い絶縁膜の上に形戒することによ
り、達成される。 ［作用】 ゲート材料の一部を金属シリサイドにすることにより、
絶縁ゲート形トランジスタを微細化してもゲートの寄生
抵抗を小さくできる。容量素子の対向電極をフィールド
上に設けることにより、容量素子の寄生抵抗を小さくで
きる。 【実施例１ 第１図に本発明の第１の実施例を示す。 同図の左端がフィールド酸化膜５の上に形戊された容量
素子である。点々を施したＭ７は第１のポリシリコン層
で、下側の電極を構戒する。Ｘ印を施した層９は第２の
ポリシリコン層、斜線を施したＮ１０は金属シリサイド
層で両者は一体化されて積Ｎ膜を形成している。この積
層膜が上側の電極を構成する。 図の左から２番目が第１のＰＭＯＳトランジスタ、左か
ら３番目が第↓のＮＭＯＳ ｈランジスタである。両者
のゲートは前記の上側の電極と同時に形成された積層膜
９，１０で形成される。金属シリサイドをゲートに用い
ることにより、ゲートの寄生抵抗が低減される効果を有
する。 左から４番目が第２のＰＭＯＳトランジスタ、５番目が
第２のＮＭＯＳトランジスタである。両者のゲートは前
記の下側の電極と同時に形成された第１のポリシリコン
層７で形成される。これらのトランジスタはゲートの構
或材料が第１のＰＭＯＳおよびＮＭＯＳと異なるため、
閾値電圧の異なる２種類のＰＭＯＳとＮＭＯＳトランジ
スタが形成できる。 右端はＥＥＰＲＯＭと呼ばれる不揮発性メモリ素子であ
る。前記の第１のポリシリコン層７でフローティングゲ
ートを構成する。前記積層膜９，１０で制御ゲートを構
或する。 本実施例によればこれら６種類の素子を同一チップ上に
構成できる。 第２図は本発明の第１の実施例の製造工程を示す図であ
る。 （工程１）：ｎ形基板１の上にｐ形とｎ形の不純物拡散
を行ない，ｐウェル２とｎウェル３を形成する（第２図
ａ）。 （工１１２）：ｐウェル２の周辺部にチャネルス１ヘッ
パとして働くｐ一拡散層４を形成する。ついでフィール
ド部にＬＯＧＯＳｒ！Ｉ！化を行ない、厚いフィールド
酸化膜５を形成する。また、ゲート酸化膜６を形成する
（第２図ｂ）。 （工程３）：容量素子、第２のＰＭＯＳ、第２のＮＭＯ
ＳおよびＥＥＰＲＯＭ素子を形成する個所に第１のポリ
シリコン層７を設ける。ついで、ポリシリコンＭ７の表
面を選択酸化し、酸化膜８を形成する。この酸化膜８で
容量素子の絶縁膜、Ｅ Ｅ Ｐ ＲＯＭ素子のフローテ
ィングゲートと制御ゲートの間を離間する絶縁膜を構或
する（第２図Ｃ）。 （工程４）：第２のポリシリコン層９と金属シリサイド
層１０を連続して堆積し、その後、図のようにパターン
形成して，容量素子、第１のＰＭＯＳ、第１のＮＭＯＳ
およびＥＥＰＲＯＭ素子の上に残す（第２図ｄ）。 （工程５）：その後微細化ＭＯＳプロセスとして知られ
ているＬＤＤプロセスを用いて絶ａ層１１、ソース・ド
レイン層１６．１７を形成し、コンタクト、アルミ配線
１２，１３．１４等を行なって，第１図の構造を得る。 第４図に、本発明の第２の実施例を示す。 本図は製造工程の部分を示す図である。本実施例におい
て（工程１）および（工程２）は第１の実施例と同様で
あるので説明を省酩する。 （工程３）：ゲート酸化膜６と第１のポリシリコン層７
を堆積した後、ポリシリコン＃７をマスクにしてゲート
酸化膜６を除去する（第４図ａ）。 （工程４）：第１のポリシリコン層７の表面と，ｎ形基
板１の表面を同時に酸化し、酸化膜８を形成する（第４
図ｂ）。これにより、第２図（ｃ）と同様の構造を得る
。 （工程５）：第２の実施例と同様である（第４図ｃ）． 本実施例によっても、第ｌの実施例と同様の構造が得ら
れる。本実施例ではさらに以下の効果を有する。第１に
、第１のＰＭＯＳおよびＮＭＯＳトランジスタ（図中の
左から２、３番目）では、ゲート酸化膜が８で構成され
るため酸化膜８の形成以前の汚染の影響がない。第２に
，第２のＰＭＯＳおよびＮＭＯＳトランジスタ（左から
４、５番目）のゲート酸化膜は６であるから、第１と第
２のトランジスタ群のゲート酸化膜厚を異ならせること
ができる。これによってトランジスタの特性を独立に調
整できる。 第５図に、本発明の第３の実施例を示す。 本図は製造工程の部分を示す図である。本実施例におい
ても（工程１）および（工程２）は第１の実施例と同様
であるので説明を省略する。 （工８３）：ゲート酸化膜６と第１のポリシリコン層７
を堆積後，ポリシリコン層７の上に金属シリサイド層↓
０を形成する。層７と層１０の積層膜で、容量素子（図
の左端）の下側電極、第２のＰＭＯＳおよびＮＭＯＳ
（図の左から４、５番目）のゲート、ＥＥＰＲＯＭ素子
（図の右端）のフローティング・ゲートを構戊する（第
５図ａ）。 （工８４）：金属シリサイド層１ｏの上にナイトライド
層１０３を堆積する。その後、第２のポリシリコンＮ９
を堆積する。第２のポリシリコン層９で、容量素子の上
側電極、第１のＰＭＯＳおよびＮＭＯＳ （図の左から
２、３番目）のゲート、ＥＥＰＲＯＭ素子の制御ゲート
を形成する（第５図ｂ）。 この後、第１の実施例と同様の工程により、ソース、ド
レイン形成、配線工程、保護膜形成等を実施例と同様な
効果が得られる。 【発明の効果１ 本発明によれば、簡略な工程で、寄生容量の小さい容量
素子と、ゲートの寄生抵抗の小さいＰ形およびｎ形の絶
縁ゲート形トランジスタと、これらと閾値電圧の異なる
ｐ形およびｎ形の絶縁ゲート形トランジスタと、ＥＥＰ
ＲＯＭ素子を同一チップ上に構成できる効果がある。
少なくとも一部を金属シリサイドで形戊し、容量素子の
２つの対向電極である金属または半導体層を２つともフ
ィールドを形成する厚い絶縁膜の上に形戒することによ
り、達成される。 ［作用】 ゲート材料の一部を金属シリサイドにすることにより、
絶縁ゲート形トランジスタを微細化してもゲートの寄生
抵抗を小さくできる。容量素子の対向電極をフィールド
上に設けることにより、容量素子の寄生抵抗を小さくで
きる。 【実施例１ 第１図に本発明の第１の実施例を示す。 同図の左端がフィールド酸化膜５の上に形戊された容量
素子である。点々を施したＭ７は第１のポリシリコン層
で、下側の電極を構戒する。Ｘ印を施した層９は第２の
ポリシリコン層、斜線を施したＮ１０は金属シリサイド
層で両者は一体化されて積Ｎ膜を形成している。この積
層膜が上側の電極を構成する。 図の左から２番目が第１のＰＭＯＳトランジスタ、左か
ら３番目が第↓のＮＭＯＳ ｈランジスタである。両者
のゲートは前記の上側の電極と同時に形成された積層膜
９，１０で形成される。金属シリサイドをゲートに用い
ることにより、ゲートの寄生抵抗が低減される効果を有
する。 左から４番目が第２のＰＭＯＳトランジスタ、５番目が
第２のＮＭＯＳトランジスタである。両者のゲートは前
記の下側の電極と同時に形成された第１のポリシリコン
層７で形成される。これらのトランジスタはゲートの構
或材料が第１のＰＭＯＳおよびＮＭＯＳと異なるため、
閾値電圧の異なる２種類のＰＭＯＳとＮＭＯＳトランジ
スタが形成できる。 右端はＥＥＰＲＯＭと呼ばれる不揮発性メモリ素子であ
る。前記の第１のポリシリコン層７でフローティングゲ
ートを構成する。前記積層膜９，１０で制御ゲートを構
或する。 本実施例によればこれら６種類の素子を同一チップ上に
構成できる。 第２図は本発明の第１の実施例の製造工程を示す図であ
る。 （工程１）：ｎ形基板１の上にｐ形とｎ形の不純物拡散
を行ない，ｐウェル２とｎウェル３を形成する（第２図
ａ）。 （工１１２）：ｐウェル２の周辺部にチャネルス１ヘッ
パとして働くｐ一拡散層４を形成する。ついでフィール
ド部にＬＯＧＯＳｒ！Ｉ！化を行ない、厚いフィールド
酸化膜５を形成する。また、ゲート酸化膜６を形成する
（第２図ｂ）。 （工程３）：容量素子、第２のＰＭＯＳ、第２のＮＭＯ
ＳおよびＥＥＰＲＯＭ素子を形成する個所に第１のポリ
シリコン層７を設ける。ついで、ポリシリコンＭ７の表
面を選択酸化し、酸化膜８を形成する。この酸化膜８で
容量素子の絶縁膜、Ｅ Ｅ Ｐ ＲＯＭ素子のフローテ
ィングゲートと制御ゲートの間を離間する絶縁膜を構或
する（第２図Ｃ）。 （工程４）：第２のポリシリコン層９と金属シリサイド
層１０を連続して堆積し、その後、図のようにパターン
形成して，容量素子、第１のＰＭＯＳ、第１のＮＭＯＳ
およびＥＥＰＲＯＭ素子の上に残す（第２図ｄ）。 （工程５）：その後微細化ＭＯＳプロセスとして知られ
ているＬＤＤプロセスを用いて絶ａ層１１、ソース・ド
レイン層１６．１７を形成し、コンタクト、アルミ配線
１２，１３．１４等を行なって，第１図の構造を得る。 第４図に、本発明の第２の実施例を示す。 本図は製造工程の部分を示す図である。本実施例におい
て（工程１）および（工程２）は第１の実施例と同様で
あるので説明を省酩する。 （工程３）：ゲート酸化膜６と第１のポリシリコン層７
を堆積した後、ポリシリコン＃７をマスクにしてゲート
酸化膜６を除去する（第４図ａ）。 （工程４）：第１のポリシリコン層７の表面と，ｎ形基
板１の表面を同時に酸化し、酸化膜８を形成する（第４
図ｂ）。これにより、第２図（ｃ）と同様の構造を得る
。 （工程５）：第２の実施例と同様である（第４図ｃ）． 本実施例によっても、第ｌの実施例と同様の構造が得ら
れる。本実施例ではさらに以下の効果を有する。第１に
、第１のＰＭＯＳおよびＮＭＯＳトランジスタ（図中の
左から２、３番目）では、ゲート酸化膜が８で構成され
るため酸化膜８の形成以前の汚染の影響がない。第２に
，第２のＰＭＯＳおよびＮＭＯＳトランジスタ（左から
４、５番目）のゲート酸化膜は６であるから、第１と第
２のトランジスタ群のゲート酸化膜厚を異ならせること
ができる。これによってトランジスタの特性を独立に調
整できる。 第５図に、本発明の第３の実施例を示す。 本図は製造工程の部分を示す図である。本実施例におい
ても（工程１）および（工程２）は第１の実施例と同様
であるので説明を省略する。 （工８３）：ゲート酸化膜６と第１のポリシリコン層７
を堆積後，ポリシリコン層７の上に金属シリサイド層↓
０を形成する。層７と層１０の積層膜で、容量素子（図
の左端）の下側電極、第２のＰＭＯＳおよびＮＭＯＳ
（図の左から４、５番目）のゲート、ＥＥＰＲＯＭ素子
（図の右端）のフローティング・ゲートを構戊する（第
５図ａ）。 （工８４）：金属シリサイド層１ｏの上にナイトライド
層１０３を堆積する。その後、第２のポリシリコンＮ９
を堆積する。第２のポリシリコン層９で、容量素子の上
側電極、第１のＰＭＯＳおよびＮＭＯＳ （図の左から
２、３番目）のゲート、ＥＥＰＲＯＭ素子の制御ゲート
を形成する（第５図ｂ）。 この後、第１の実施例と同様の工程により、ソース、ド
レイン形成、配線工程、保護膜形成等を実施例と同様な
効果が得られる。 【発明の効果１ 本発明によれば、簡略な工程で、寄生容量の小さい容量
素子と、ゲートの寄生抵抗の小さいＰ形およびｎ形の絶
縁ゲート形トランジスタと、これらと閾値電圧の異なる
ｐ形およびｎ形の絶縁ゲート形トランジスタと、ＥＥＰ
ＲＯＭ素子を同一チップ上に構成できる効果がある。
第１図は本発明の第１の実施例を示す縦断面図、第２図
は本発明の第１の実施例の製造工程を示す縦断面図、第
３図は従来構造の容量素子の構造を示す縦断面図、第４
図は本発明の第２の実施例を示す縦断面図、第５図は本
発明の第３の実施例を示す縦断面図である。 符号の説明 １・・・ｎ形基板 ２・・・ｐウェル３
・・・ｎウェル ４・・・ｐ一拡敗層５
・・・フィールド酸化膜 ６・・・ゲート酸化膜７・
・・第１のポリシリコン層 ８・・・酸化膜 ９・・・第２のポリシリコン層１
０・・・金属シリサイド層 １１・・・絶縁層１２
・・・１層目アノレミ配線 １３・・・２層目アルミ配線 １４・・・３層目アルミ配線 １５・・・層間絶縁膜 １６・・・ｐ形ソース・ドレイン １７・・・ｎ形ソース・ドレイン １０１・・・基板 １０２・・・拡散層１
０３・・・ナイトライド層 ｌ７・−・ 引１れソースビレ４ノ （（Ｌ） （Ｃ） 第 ４ 図 第Ｓ図 （（２）
は本発明の第１の実施例の製造工程を示す縦断面図、第
３図は従来構造の容量素子の構造を示す縦断面図、第４
図は本発明の第２の実施例を示す縦断面図、第５図は本
発明の第３の実施例を示す縦断面図である。 符号の説明 １・・・ｎ形基板 ２・・・ｐウェル３
・・・ｎウェル ４・・・ｐ一拡敗層５
・・・フィールド酸化膜 ６・・・ゲート酸化膜７・
・・第１のポリシリコン層 ８・・・酸化膜 ９・・・第２のポリシリコン層１
０・・・金属シリサイド層 １１・・・絶縁層１２
・・・１層目アノレミ配線 １３・・・２層目アルミ配線 １４・・・３層目アルミ配線 １５・・・層間絶縁膜 １６・・・ｐ形ソース・ドレイン １７・・・ｎ形ソース・ドレイン １０１・・・基板 １０２・・・拡散層１
０３・・・ナイトライド層 ｌ７・−・ 引１れソースビレ４ノ （（Ｌ） （Ｃ） 第 ４ 図 第Ｓ図 （（２）
Claims (1)
- 【特許請求の範囲】 １、絶縁ゲート形トランジスタと容量素子を同一チップ
上に有する半導体集積回路装置であって、前記絶縁ゲー
ト形トランジスタのゲート材料の少なくとも一部が金属
シリサイドからなり、前記容量素子の対向電極である金
属または半導体層が共にフィールドを形成する厚い絶縁
膜の上に形成されてなることを特徴とする半導体集積回
路装置。 ２、第１の多結晶シリコン層で一方の電極を構成し、第
２の多結晶シリコン層と金属シリサイド層の積層膜で他
方の電極を構成し、前記一方の電極と前記他方の電極で
容量素子の対向電極を形成してなり、前記第２の多結晶
シリコン層と金属シリサイド層の積層膜と同時に形成し
た積層膜で絶縁ゲート形トランジスタのゲートを形成し
てなることを特徴とする、特許請求の範囲第１項記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241981A JPH03105981A (ja) | 1989-09-20 | 1989-09-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241981A JPH03105981A (ja) | 1989-09-20 | 1989-09-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03105981A true JPH03105981A (ja) | 1991-05-02 |
Family
ID=17082470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1241981A Pending JPH03105981A (ja) | 1989-09-20 | 1989-09-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03105981A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334118A (ja) * | 1993-05-19 | 1994-12-02 | Nec Corp | 半導体装置及びその製造方法 |
| EP0811983A1 (en) * | 1996-06-06 | 1997-12-10 | STMicroelectronics S.r.l. | Flash memory cell, electronic device comprising such a cell, and relative fabrication method |
| JP2000164835A (ja) * | 1998-11-26 | 2000-06-16 | Stmicroelectronics Srl | 集積回路の製造方法 |
| US7141848B1 (en) | 1999-04-06 | 2006-11-28 | Seiko Epson Corporation | Memory device and dissimilar capacitors formed on same substrate |
-
1989
- 1989-09-20 JP JP1241981A patent/JPH03105981A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334118A (ja) * | 1993-05-19 | 1994-12-02 | Nec Corp | 半導体装置及びその製造方法 |
| EP0811983A1 (en) * | 1996-06-06 | 1997-12-10 | STMicroelectronics S.r.l. | Flash memory cell, electronic device comprising such a cell, and relative fabrication method |
| JP2000164835A (ja) * | 1998-11-26 | 2000-06-16 | Stmicroelectronics Srl | 集積回路の製造方法 |
| US7141848B1 (en) | 1999-04-06 | 2006-11-28 | Seiko Epson Corporation | Memory device and dissimilar capacitors formed on same substrate |
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