JP2000353960A - Ｄ／ａ変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 多値の階調を１つの２値信号に変換するＰＷ
Ｍの様に高いクロックを必要とせず、またＤ／Ａ変換回
路に高い精度を必要としないＤ／Ａ変換装置を提供する
こと。 【解決手段】 入力信号はディジタルフィルタ１０２で
帯域制限とオーバーサンプリングが施され、ノイズシェ
ーパ１０３で語長制限されデコーダ１０４に入力され
る。デコーダ１０４は、ノイズシェーパ１０３の出力を
ノイズシェーパ１０３の出力階調より小さい階調を持つ
複数のデータ列に変換し、Ｄ／Ａ変換器列１０５を通じ
てアナログ信号に変換する。加算器１０６は、この出力
をアナログ加算して出力する。デコーダ１０４を再量子
化ノイズの和が一定であるΔΣ変調器で構成すること
で、Ｄ／Ａ変換器列１０５及び加算器１０６で発生する
誤差を除去することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル信号を
アナログ信号に変換するＤ／Ａ変換装置に関するもので
あり、特に入力されたディジタル信号をディジタルフィ
ルタとノイズシェーパでオーバーサンプリング及びビッ
ト圧縮を行うＤ／Ａ変換装置に関する。

【０００２】

【従来の技術】入力されたディジタル信号をディジタル
フィルタとノイズシェーパでオーバーサンプリング及び
ビット圧縮を行う型のＤ／Ａ変換装置は、入力信号の振
幅精度を時間軸精度に変換することで、回路に高精度の
トリミングをしなくとも高い変換精度が実現できる。こ
の様なＤ／Ａ変換装置としては、例えば、雑誌「ラジオ
技術」１９８８年５月号、第１４０〜１４３頁に記載さ
れているようなＤ／Ａ変換装置があった。

【０００３】以下に、従来のＤ／Ａ変換装置について説
明する。

【０００４】図７は、Ｄ／Ａ変換装置の構成を示すブロ
ック図である。図７において、７０１はディジタルフィ
ルタ、７０２はノイズシェーパ、７０３はパルス幅変調
器（ＰＷＭ）、７０４は１ビットＤ／Ａ変換器（１ビッ
トＤＡＣ）、７０５はローパスフィルタ（ＬＰＦ）であ
る。

【０００５】まず、ディジタルフィルタ７０１は、入力
信号のサンプリング周波数をｐ倍（ｐは２以上の整数）
のサンプリング周波数に変換しかつｆｓ／２以上（ｆｓ
は入力のサンプリング周波数）の不要帯域を減衰させ
る。次に、ノイズシェーパ７０２は、ディジタルフィル
タ７０１の出力信号の語長制限と語長制限時に発生する
再量子化ノイズの周波数特性を所定の特性に変化させ
る。つまり、ノイズシェーパ７０２において、入力信号
はｆｓ／２以下の周波数帯域において元の信号と同等の
精度を有するサンプリング周波数が高く語長が小さい信
号に変換される。次に、パルス幅変調器７０３は、ノイ
ズシェーパ７０２の出力信号を１ビットの信号に変換す
る。そして、１ビットＤ／Ａ変換器７０４は、パルス幅
変調器７０３の出力信号をアナログ信号に変換する。ロ
ーパスフィルタ７０５は、１ビットＤ／Ａ変換器７０４
の出力から所望の帯域（ｆｓ／２以下）の信号を取り出
し、出力信号を生成する。

【０００６】以上のように、入力信号の振幅精度を時間
軸精度に変換することで回路に高精度のトリミングをし
なくとも高い変換精度が実現できる。

【０００７】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、以下に示す問題点を有していた。

【０００８】即ち、パルス幅変調器において、ノイズシ
ェーパで語長制限したデータを１ビットのディジタル信
号に変換する際に高速のクロックが必要となる。例え
ば、ノイズシェーパの出力が１１値、６４ｆｓであれ
ば、パルス幅変調器のクロック周波数は少なくとも１１
×６４ｆｓとなる。そのため、不要輻射ノイズが広い周
波数帯域にわたって発生するという問題点を有してい
た。

【０００９】また、高速クロックは、そのパルス幅が小
さいため高精度なクロックが得られにくい。そのため、
クロックのパルス幅変動がパルス幅変調器の出力信号の
パルス幅を変動させる。即ち、クロック精度がＤ／Ａ変
換器全体の精度を決定するという問題点を有していた。

【００１０】本発明は上記従来の問題点を解決するもの
で、高速クロックを必要としないため不要輻射ノイズの
発生が小さい。高速クロックを必要とせずかつ、Ｄ／Ａ
変換器で発生するノイズやひずみを低減する構成を持つ
ため、クロック精度の影響を受けにくいＤ／Ａ変換器を
提供することを目的とする。

【００１１】

【課題を解決するための手段】この目的を達成するため
に本発明のＤ／Ａ変換装置は、入力されたディジタル信
号の不要な帯域を減衰させかつサンプリング周波数をｐ
倍（ｐ≧２）するディジタルフィルタと、ディジタルフ
ィルタの出力信号の語長を制限し、かつ語長制限する際
に発生する再量子化ノイズの周波数特性を所定の特性に
変換する第１のノイズシェーパと、第１のノイズシェー
パの出力信号を第１のノイズシェーパの出力階調以下の
階調を持つ複数のディジタル信号に変換するデコーダ
と、デコーダの出力である複数のディジタル信号をアナ
ログ信号に変換するＤ／Ａ変換器列と、Ｄ／Ａ変換器列
の出力をアナログ加算する加算器とを備え、デコーダ
は、第１のノイズシェーパが出力するｋ通り（ｋは正の
整数）の値を０以上の整数値に変換する第１の変換器
と、第１の変換器の出力を入力とし、階調がｋ以下であ
る第２のノイズシェーパを少なくとも（ｋ−１）個とを
備え、第２のノイズシェーパは、第１の変換器の出力信
号と帰還信号を加算する第１の加算器と、第１の加算器
の出力を量子化する階調がｋ以下の量子化器と、量子化
器の出力に重み付けを与える係数器と、量子化器の入力
から係数器の出力を減算する第２の加算器と、第２の加
算器の出力を入力とする所定の伝達特性を持つフィルタ
とを有し、第１の加算器に入力される帰還信号はフィル
タの出力であることと、フィルタは、伝達関数がｚ^-1の
多項式で記述され、ｚ^-1の遅延器の初期値は全て同じ値
を有し且つ少なくとも（ｋ−１）個あるフィルタの初期
値は０から始まる互いに独立した正の整数値であること
と、量子化器は、階調がｋ以下で、少なくとも（ｋ−
１）個ある第２の加算器の出力である量子化器の量子化
誤差は、互いに独立で且つ総和が一定（（ｋ−１）個の
場合は０からｋ−１の総和＝ｋ（ｋ−１）／２）である
こと、更に量子化器の出力の総和が第１の変換器の出力
と等しくなることとを特徴としている。

【００１２】また、本発明のＤ／Ａ変換装置は、入力さ
れたディジタル信号の不要な帯域を減衰させかつサンプ
リング周波数をｐ倍（ｐ≧２）するディジタルフィルタ
と、ディジタルフィルタの出力信号の語長を制限しか
つ、語長制限する際に発生する再量子化ノイズの周波数
特性を所定の特性に変換する第１のノイズシェーパと、
第１のノイズシェーパの出力信号を複数の１ビットのデ
ィジタル信号に変換するデコーダと、デコーダの出力で
ある複数の１ビットのディジタル信号をアナログ信号に
変換する１ビットのＤ／Ａ変換器列と、１ビットのＤ／
Ａ変換器列の出力をアナログ加算する加算器とを備え、
デコーダは、第１のノイズシェーパが出力するｋ通り
（ｋは正の整数）の値を０以上の整数値に変換する第１
の変換器と、第１の変換器の出力を入力とし、階調がｋ
以下である第２のノイズシェーパを少なくとも（ｋ−
１）個と、少なくとも（ｋ−１）個ある第２のノイズシ
ェーパの出力を１ビットの信号列に変換する第２の変換
器とを備え、第２のノイズシェーパは、第１の変換器の
出力信号と帰還信号を加算する第１の加算器と、第１の
加算器の出力を量子化する階調がｋ以下の量子化器と、
量子化器の出力に重み付けを与える係数器と、量子化器
の入力から係数器の出力を減算する第２の加算器と、第
２の加算器の出力を入力とする所定の伝達特性を持つフ
ィルタとを有し、第１の加算器に入力される帰還信号は
フィルタの出力であることと、フィルタは、伝達関数が
ｚ^-1の多項式で記述され、ｚ^-1の遅延器の初期値は全て
同じ値を有し且つ少なくとも（ｋ−１）個あるフィルタ
の初期値は０から始まる互いに独立した正の整数値であ
ることと、量子化器は、階調がｋ以下で、少なくとも
（ｋ−１）個ある第２の加算器の出力である量子化器の
量子化誤差は、互いに独立で且つ総和が一定（（ｋ−
１）個の場合は０からｋ−１の総和＝ｋ（ｋ−１）／
２）であること、更に量子化器の出力の総和が第１の変
換器の出力と等しくなることとを特徴としている。

【００１３】また、本発明のＤ／Ａ変換装置は、入力さ
れたディジタル信号の不要な帯域を減衰させかつサンプ
リング周波数をｐ倍（ｐ≧２）するディジタルフィルタ
と、ディジタルフィルタの出力信号の語長を制限しか
つ、語長制限する際に発生する再量子化ノイズの周波数
特性を所定の特性に変換する第１のノイズシェーパと、
第１のノイズシェーパの出力信号を複数の１ビットのデ
ィジタル信号に変換するデコーダと、デコーダの出力で
ある複数の１ビットのディジタル信号をアナログ信号に
変換する１ビットのＤ／Ａ変換器列と、１ビットのＤ／
Ａ変換器列の出力をアナログ加算する加算器とを備え、
デコーダは、前記第１のノイズシェーパが出力するｋ通
り（ｋは正の整数）の値を０以上の整数値に変換する第
１の変換器と、第１の変換器の出力を入力とし、階調が
ｋ以下である第２のノイズシェーパを少なくとも（ｋ−
１）個と、少なくとも（ｋ−１）個ある第２のノイズシ
ェーパの出力をｎ個毎にｍ個取り出して加算し、そのｎ
個の加算値を１ビットの信号列に変換する第３の変換器
（ｎ≦ｋ−１、ｋ≦ｍ×ｎ＋１）とを備え、第２のノイ
ズシェーパは、第１の変換器の出力信号と帰還信号を加
算する第１の加算器と、第１の加算器の出力を量子化す
る階調がｋ以下の量子化器と、量子化器の出力に重み付
けを与える係数器と、量子化器の入力から係数器の出力
を減算する第２の加算器と、第２の加算器の出力を入力
とする所定の伝達特性を持つフィルタとを有し、第１の
加算器に入力される帰還信号はフィルタの出力であるこ
とと、フィルタは、伝達関数がｚ^-1の多項式で記述さ
れ、ｚ^-1の遅延器の初期値は全て同じ値を有し且つ少な
くとも（ｋ−１）個あるフィルタの初期値は０から始ま
る互いに独立した正の整数値であることと、量子化器
は、階調がｋ以下で、少なくとも（ｋ−１）個ある第２
の加算器の出力である量子化器の量子化誤差は、互いに
独立で且つ総和が一定（（ｋ−１）個の場合は０からｋ
−１の総和＝ｋ（ｋ−１）／２）であること、更に量子
化器の出力の総和が第１の変換器の出力と等しくなるこ
ととを特徴としている。

【００１４】

【発明の実施の形態】本発明の第１の発明は、入力され
たディジタル信号の不要な帯域を減衰させかつサンプリ
ング周波数をｐ倍（ｐ≧２）するディジタルフィルタ
と、ディジタルフィルタの出力信号の語長を制限しか
つ、語長制限する際に発生する再量子化ノイズの周波数
特性を所定の特性に変換する第１のノイズシェーパと、
第１のノイズシェーパの出力信号を第１のノイズシェー
パの出力階調以下の階調を持つ複数のディジタル信号に
変換するデコーダと、デコーダの出力である複数のディ
ジタル信号をアナログ信号に変換するＤ／Ａ変換器列
と、Ｄ／Ａ変換器列の出力をアナログ加算する加算器と
を備え、デコーダは、第１のノイズシェーパが出力する
ｋ通り（ｋは正の整数）の値を０以上の整数値に変換す
る第１の変換器と、第１の変換器の出力を入力とし、階
調がｋ以下である第２のノイズシェーパを少なくとも
（ｋ−１）個とを備え、第２のノイズシェーパは、第１
の変換器の出力信号と帰還信号を加算する第１の加算器
と、第１の加算器の出力を量子化する階調がｋ以下の量
子化器と、量子化器の出力に重み付けを与える係数器
と、量子化器の入力から係数器の出力を減算する第２の
加算器と、第２の加算器の出力を入力とする所定の伝達
特性を持つフィルタとを有し、第１の加算器に入力され
る帰還信号はフィルタの出力であることと、フィルタ
は、伝達関数がｚ^-1の多項式で記述され、ｚ^-1の遅延器
の初期値は全て同じ値を有し且つ少なくとも（ｋ−１）
個あるフィルタの初期値は０から始まる互いに独立した
正の整数値であることと、量子化器は、階調がｋ以下
で、少なくとも（ｋ−１）個ある第２の加算器の出力で
ある量子化器の量子化誤差は、互いに独立で且つ総和が
一定（（ｋ−１）個の場合は０からｋ−１の総和＝ｋ
（ｋ−１）／２）であること、更に量子化器の出力の総
和が第１の変換器の出力と等しくなる構成を特徴とする
Ｄ／Ａ変換器であり、以下のような作用をする。

【００１５】即ち、入力信号はディジタルフィルタで帯
域制限且つオーバーサンプリングされ、ノイズシェーパ
で語長制限されデコーダに入力される。デコーダはノイ
ズシェーパの出力信号をより小さな階調のデータ列に変
換し、Ｄ／Ａ変換器列を通じてアナログ信号に変化する
様にしている。

【００１６】また、本発明の第２の発明は、入力された
ディジタル信号の不要な帯域を減衰させかつサンプリン
グ周波数をｐ倍（ｐ≧２）するディジタルフィルタと、
ディジタルフィルタの出力信号の語長を制限しかつ、語
長制限する際に発生する再量子化ノイズの周波数特性を
所定の特性に変換する第１のノイズシェーパと、第１の
ノイズシェーパの出力信号を複数の１ビットのディジタ
ル信号に変換するデコーダと、デコーダの出力である複
数の１ビットのディジタル信号をアナログ信号に変換す
る１ビットのＤ／Ａ変換器列と、１ビットのＤ／Ａ変換
器列の出力をアナログ加算する加算器とを備え、デコー
ダは、第１のノイズシェーパが出力するｋ通り（ｋは正
の整数）の値を０以上の整数値に変換する第１の変換器
と、第１の変換器の出力を入力とし、階調がｋ以下であ
る第２のノイズシェーパを少なくとも（ｋ−１）個と、
少なくとも（ｋ−１）個ある第２のノイズシェーパの出
力を１ビットの信号列に変換する第２の変換器とを備
え、第２のノイズシェーパは、第１の変換器の出力信号
と帰還信号を加算する第１の加算器と、第１の加算器の
出力を量子化する階調がｋ以下の量子化器と、量子化器
の出力に重み付けを与える係数器と、量子化器の入力か
ら係数器の出力を減算する第２の加算器と、第２の加算
器の出力を入力とする所定の伝達特性を持つフィルタと
を有し、第１の加算器に入力される帰還信号はフィルタ
の出力であることと、フィルタは、伝達関数がｚ^-1の多
項式で記述され、ｚ^-1の遅延器の初期値は全て同じ値を
有し且つ少なくとも（ｋ−１）個あるフィルタの初期値
は０から始まる互いに独立した正の整数値であること
と、量子化器は、階調がｋ以下で、少なくとも（ｋ−
１）個ある第２の加算器の出力である量子化器の量子化
誤差は、互いに独立で且つ総和が一定（（ｋ−１）個の
場合は０からｋ−１の総和＝ｋ（ｋ−１）／２）である
こと、更に量子化器の出力の総和が第１の変換器の出力
と等しくなる構成を特徴とするＤ／Ａ変換器であり、以
下のような作用をする。

【００１７】即ち、入力信号はディジタルフィルタで帯
域制限且つオーバーサンプリングされ、ノイズシェーパ
で語長制限されデコーダに入力される。デコーダはノイ
ズシェーパの出力信号を１ビットのデータ列に変換し、
１ビットのＤ／Ａ変換器列を通じてアナログ信号に変化
する様にしている。

【００１８】本発明の第３の発明は、入力されたディジ
タル信号の不要な帯域を減衰させかつサンプリング周波
数をｐ倍（ｐ≧２）するディジタルフィルタと、ディジ
タルフィルタの出力信号の語長を制限しかつ、語長制限
する際に発生する再量子化ノイズの周波数特性を所定の
特性に変換する第１のノイズシェーパと、第１のノイズ
シェーパの出力信号を複数の１ビットのディジタル信号
に変換するデコーダと、デコーダの出力である複数の１
ビットのディジタル信号をアナログ信号に変換する１ビ
ットのＤ／Ａ変換器列と、１ビットのＤ／Ａ変換器列の
出力をアナログ加算する加算器とを備え、デコーダは、
前記第１のノイズシェーパが出力するｋ通り（ｋは正の
整数）の値を０以上の整数値に変換する第１の変換器
と、第１の変換器の出力を入力とし、階調がｋ以下であ
る第２のノイズシェーパを少なくとも（ｋ−１）個と、
少なくとも（ｋ−１）個ある第２のノイズシェーパの出
力をｎ個毎にｍ個取り出して加算し、そのｎ個の加算値
を１ビットの信号列に変換する第３の変換器（ｎ≦ｋ−
１、ｋ≦ｍ×ｎ＋１）とを備え、第２のノイズシェーパ
は、第１の変換器の出力信号と帰還信号を加算する第１
の加算器と、第１の加算器の出力を量子化する階調がｋ
以下の量子化器と、量子化器の出力に重み付けを与える
係数器と、量子化器の入力から係数器の出力を減算する
第２の加算器と、第２の加算器の出力を入力とする所定
の伝達特性を持つフィルタとを有し、第１の加算器に入
力される帰還信号はフィルタの出力であることと、フィ
ルタは、伝達関数がｚ^-1の多項式で記述され、ｚ^-1の遅
延器の初期値は全て同じ値を有し且つ少なくとも（ｋ−
１）個あるフィルタの初期値は０から始まる互いに独立
した正の整数値であることと、量子化器は、階調がｋ以
下で、少なくとも（ｋ−１）個ある第２の加算器の出力
である量子化器の量子化誤差は、互いに独立で且つ総和
が一定（（ｋ−１）個の場合は０からｋ−１の総和＝ｋ
（ｋ−１）／２）であること、更に量子化器の出力の総
和が第１の変換器の出力と等しくなる構成を特徴とする
Ｄ／Ａ変換器であり、以下のような作用をする。

【００１９】即ち、入力信号はディジタルフィルタで帯
域制限且つオーバーサンプリングされ、ノイズシェーパ
で語長制限されデコーダに入力される。デコーダはノイ
ズシェーパの出力信号を１ビットのデータ列に変換し、
１ビットのＤ／Ａ変換器列を通じてアナログ信号に変化
する様にしている。

【００２０】以下、本発明の実施の形態について、図面
を参照しながら説明する。

【００２１】（実施の形態１）図１は、本発明の実施の
形態１におけるＤ／Ａ変換装置の構成を示すブロック図
であり、図２は、図１に示したＤ／Ａ変換装置のデコー
ダの詳細を示すブロック図である。

【００２２】図１において、１０１は入力端子、１０２
はディジタルフィルタ、１０３はノイズシェーパ、１０
４はデコーダ、１０５はＤ／Ａ変換器列、１０６は加算
器、１０７は出力端子である。また、図２において、２
０１は入力端子、２０２は変換器、２０３はノイズシェ
ーパ、２０４は加算器、２０５は量子化器、２０６は係
数器、２０７は加算器、２０８はフィルタである。この
様に構成された本実施の形態のＤ／Ａ変換装置につい
て、以下その動作を説明する。

【００２３】入力端子１０１を通じてディジタル信号が
入力される。この信号が、例えば、コンパクトディスク
（ＣＤ）から再生されたものであれば、サンプリング周
波数（ｆｓ）４４．１ｋＨｚ、語長１６ビットの信号で
ある。ディジタルフィルタ１０２は、入力端子１０１を
介して入力された信号のサンプリング周波数をｐ倍（ｐ
は正の整数）し、且つ不要な帯域を減衰させる。ＣＤを
例に取れば、ｐは２、４、８の何れかで、２０ｋＨｚ以
上を６０ｄＢ以上減衰させるのが一般的である。

【００２４】次に、ノイズシェーパ１０３は、ディジタ
ルフィルタ１０２の出力を数ビットの語長を持つディジ
タル信号に変換する。このとき入力端子１０１から入力
された信号のｆｓ／２以下の周波数帯域における性能
（ダイナミックレンジ等）を劣化させずに語長制限を行
うために、オーバーサンプリング及び再量子化ノイズの
周波数特性を所望の特性（ｆｓ／２以下の周波数帯域で
元の入力信号と同等のダイナミックレンジが得られる）
に変換する。ＣＤを例に取れば、入力信号（１６ビット
以上、２ｆｓ、４ｆｓまたは８ｆｓ）を１〜６ビット
（２〜６４値）程度に語長制限、３２ｆｓ〜２５６ｆｓ
程度にオーバーサンプリング、量子化ノイズの周波数特
性を１次〜５次程度の微分特性またはハイパス特性に変
換するのが一般的である。なお、入力信号が１６ビット
以上になるのは、ディジタルフィルタでの演算誤差を少
なくするためである。本実施の形態では、ノイズシェー
パ１０３の出力語長は３値（１．５８ビット）以上とす
る。

【００２５】デコーダ１０４は、まず、ノイズシェーパ
１０３の出力（ｋ値）を階調がｋ値以下の少なくとも
（ｋ−１）個の信号列に変換する。ここで、デコーダの
出力が１ビットであっても、入力がｋ値であるのに出力
が（ｋ−１）個で十分なのは、入力が０の場合は（ｋ−
１）個の出力を全て０にする事で実現できるからであ
る。そして、Ｄ／Ａ変換器列１０５は、デコーダ１０４
の出力をアナログ信号に変換する。

【００２６】そして、加算器１０６は、Ｄ／Ａ変換器列
１０５の出力をアナログ加算し、出力端子１０７を介し
て信号を出力する。

【００２７】次に、デコーダ１０４の動作を図２を用い
て説明する。

【００２８】まず、変換器２０２は、入力端子２０１か
ら入力されたｋ値の信号（ノイズシェーパ１０３の出
力）を０から始まる連続した正の整数値に変換する。こ
れは、例えば、入力端子２０１からの入力が−２，−
１，０，＋１，＋２の５値の信号であれば、この信号に
２を加算して０，１，２，３，４の５値の信号に変換す
ることを意味する。この様に変換された信号は、（ｋ−
１）個あるノイズシェーパ２０３にて階調数ｋ以下の信
号列に変換される。

【００２９】次に、ノイズシェーパ２０３の動作を説明
する。加算器２０４は、変換器２０２の出力とフィルタ
２０８の出力を加算する。そして、量子化器２０５は、
加算器２０４の出力を量子化する。加算器２０７は、量
子化器２０５の入力信号から係数器２０６で量子化器２
０５の出力に対して重み付けを行った出力信号の差、即
ち量子化器２０５で発生した量子化ノイズを算出する。
フィルタ２０８は、この量子化ノイズの周波数特性を所
望の特性に変換し、加算器２０４に出力する。以上の構
成で、ノイズシェーパを実現している。

【００３０】ここで、ノイズシェーパの数を（ｋ−１）
個とすると、量子化器２０５は、加算器２０４の出力を
（ｋ−１）で除算し、除算結果を整数化する。更に（ｋ
−１）個あるノイズシェーパ２０３で発生する量子化ノ
イズが互いに独立でかつ総和が一定値になるように量子
化器の出力値を制御している。具体的には、フィルタ２
０８を構成する遅延器の初期値を０から始まる(ｋ−１)
個の独立しかつ連続した正の整数値とし、かつ(ｋ−１)
個ある加算器２０７の出力（−Ｎｉ：量子化ノイズ）が
０から始まる（ｋ−１）個の独立しかつ連続した値にな
るようにしている。この様にして、量子化器２０５は、
加算器２０４の出力を量子化している。

【００３１】そしてＤ／Ａ変換器列１０５でアナログ信
号に変換後、加算器１０６で加算され、出力端子１０７
から出力される。

【００３２】次に、デコーダ１０４の動作を数式を用い
て説明する。ノイズシェーパ２０３の入力信号をｘ、フ
ィルタ２０８の伝達関数をＨ(ｚ)、各量子化器２０５で
発生する量子化ノイズをＮｉ（ｉ＝１，２，…，ｋ−
１）、各量子化器２０５の出力をＱｉ、各１ビットＤ／
Ａ変換器の出力及び発生する誤差をそれぞれＤｉ及びＥ
ｉ、各１ビットＤ／Ａ変換器の出力値の総加平均値を
Ｄ、加算器１０６の出力をｙとすると（数１）、（数
２）、（数３）が成立する。ここで、数式は量子化器２
０５のサンプリングレートを基準に表現している。ま
た、演算子Σは、（ｋ−１）個加算することを意味す
る。

【００３３】

【数１】

【００３４】

【数２】

【００３５】

【数３】

【００３６】上記の（数２）と（数３）より、出力ｙは
（数４）となる。

【００３７】

【数４】

【００３８】また、１ビットＤ／Ａ変換器の出力の平均
値Ｄは、総加平均であるから（数５）で算出できる。

【００３９】

【数５】

【００４０】従って、（数２）と（数５）より、（数
６）の関係が成立する。

【００４１】

【数６】

【００４２】また、量子化器２０５は、量子化ノイズＮ
ｉの総和が一定になるように加算器２０４の出力を量子
化するから、（数７）が成立する。

【００４３】

【数７】

【００４４】また、｛１−Ｈ(ｚ)｝を微分特性とする
と、｛１−Ｈ(ｚ)｝と一定値との積、即ち一定値の微分
は、（数８）に示す様に、０となる。

【００４５】

【数８】

【００４６】以上より、（数９）、（数１０）が成立す
るから、出力ｙは、（数１１）となる。

【００４７】

【数９】

【００４８】

【数１０】

【００４９】

【数１１】

【００５０】（数１１）より加算器１０６の出力は、Ｄ
／Ａ変換器列１０５の出力平均値Ｄとノイズシェーパ１
０３の出力との積と、Ｄ／Ａ変換器列１０５で発生する
誤差と｛１−Ｈ(ｚ)｝との積の和で表現できる。｛１−
Ｈ(ｚ)｝は微分特性であるため、ｆｓ／２以下の帯域で
１ビットＤ／Ａ変換器で発生する誤差成分を小さくで
き、１ビットＤ／Ａ変換器の回路精度を高めなくても、
精度の良いＤ／Ａ変換装置を提供できる。

【００５１】ここで、ノイズシェーパ１０３の動作を具
体例で説明する。

【００５２】フィルタ２０８の伝達関数がｚ^-1の１次の
伝達特性とすると、（数１）より全体では１次のノイズ
シェーパを構成する。また、量子化器２０５を１ビット
の量子化器とすると、量子化器２０５は（数７）を満た
すために以下の動作をする。まず、（ｋ−１）個のフィ
ルタ２０８は、１次の多項式であるため、各々において
１個の初期値を有する。この初期値は、０から始まる
（ｋ−１）個の連続した正の整数値とし、加算器２０４
の出力が負であれば０を出力する。また、正であれば加
算器２０４の出力を１ビットＤ／Ａ変換器の数（少なく
とも（ｋ−１）個）で除算し、その結果を整数値に量子
化し出力する。更に、量子化値が１以上にならない様に
２以上は１を出力する。

【００５３】ここで、具体例を示す。入力端子２０１に
入力される信号は−２〜＋２の５値の信号で｛−２，−
１，０，１，２，０｝の信号が順に入力した場合の各部
の出力値を（表１）に示す。ここでは、説明を簡単にす
るために１ビットＤ／Ａ変換器１０５の振幅値を１、発
生する変換誤差を０としている。この（表１）より、入
力信号である変換器２０２の出力と各ノイズシェーパの
出力加算結果は一対一で対応していることがわかる。

【００５４】

【表１】

【００５５】以上の様に、本実施の形態に示したＤ／Ａ
変換装置は、ディジタルフィルタ及びノイズシェーパで
帯域制限、オーバーサンプリング、語長制限、及び量子
化ノイズの周波数特性変換を行い、そのデータをデコー
ダで複数のより小さな階調の信号列に変換後、Ｄ／Ａ変
換器列でアナログ信号に変換し加算器で加算して出力す
る構成を有している。

【００５６】そのため、ノイズシェーパの出力をＰＷＭ
等を用いて１つの１ビット信号列に変換する必要がない
ため、高いクロックを必要としない。そのため、不要輻
射ノイズの発生が少なくなる。また、Ｄ／Ａ変換器及び
アナログ加算器で発生する誤差はデコーダのノイズシェ
ーパ特性により低減できる。そのため、Ｄ／Ａ変換器及
びアナログ加算器の回路精度を高めなくとも高精度なＤ
／Ａ変換装置が実現できる。

【００５７】なお、デコーダのノイズシェーパの次数を
大きくすればするほど、Ｄ／Ａ変換器及びアナログ加算
器で発生する誤差をより低減できることは言うまでもな
い。

【００５８】（実施の形態２）図３は、本発明の実施の
形態２におけるＤ／Ａ変換装置の構成を示すブロック図
であり、図４は、図３に示したＤ／Ａ変換装置のデコー
ダの詳細を示すブロック図である。

【００５９】図３において、３０１は入力端子、３０２
はディジタルフィルタ、３０３はノイズシェーパ、３０
４はデコーダ、３０５は１ビットのＤ／Ａ変換器列、３
０６は加算器、３０７は出力端子である。また、図４に
おいて、４０１は入力端子、４０２は変換器、４０３は
ノイズシェーパ、４０４は加算器、４０５は量子化器、
４０６は係数器、４０７は加算器、４０８はフィルタ、
４０９は変換器である。なお、入力端子３０１、ディジ
タルフィルタ３０２、ノイズシェーパ３０３、加算器３
０６及び出力端子３０７は、実施の形態１を構成する入
力端子１０１、ディジタルフィルタ１０２、ノイズシェ
ーパ１０３、加算器１０６及び出力端子１０７と全く同
様の動作を行うものである。

【００６０】この様に構成された本実施の形態のＤ／Ａ
変換装置について、以下その動作を説明する。

【００６１】デコーダ３０４は、まず、ノイズシェーパ
３０３の出力（ｋ値）を階調が少なくとも（ｋ−１）個
の１ビットの信号列に変換する。そして、１ビットのＤ
／Ａ変換器列３０５は、デコーダ３０４の出力をアナロ
グ信号に変換する。そして、加算器３０６は、Ｄ／Ａ変
換器列３０５の出力をアナログ加算し、出力端子３０７
を介して信号を出力する。

【００６２】次に、デコーダ３０４の動作を図４を用い
て説明する。ここで、入力端子４０１は、変換器４０
２、ノイズシェーパ４０３、加算器４０４、量子化器４
０５、係数器４０６、加算器４０７、フィルタ４０８
は、実施の形態１を構成する入力端子２０１、変換器２
０２、ノイズシェーパ２０３、加算器２０４、量子化器
２０５、係数器２０６、加算器２０７、フィルタ２０８
と全く同様の動作を行うものである。

【００６３】まず、変換器４０２は、入力端子４０１か
ら入力されたｋ値の信号（ノイズシェーパ３０３の出
力）を０から始まる連続した正の整数値に変換する。

【００６４】この様に変換された信号は（ｋ−１）個あ
るノイズシェーパ４０３にて階調がｋ以下の信号列に変
換される。そして、変換器４０９はノイズシェーパ４０
３の出力を１ビットの信号に変換する。そして１ビット
のＤ／Ａ変換器列３０５でアナログ信号に変換後、加算
器３０６で加算され、出力端子３０７から出力される。

【００６５】ここで、変換器４０９は、ノイズシェーパ
４０３を構成する量子化器４０５が実施の形態１に示し
たように１ビットの量子化器の場合は、変換動作はしな
い。

【００６６】また、フィルタ４０８の伝達関数が１−
(１−ｚ^-1)²を例にとって説明すると、（数１）より、
全体では２次のノイズシェーパを構成する。

【００６７】そして、量子化器４０５は、（数７）を満
たすために以下の動作をする。まず、（ｋ−１）個のフ
ィルタ４０８は２次の多項式であるため、各々において
２個の初期値を有する。この２つの初期値を同一とし、
かつ０から始まる（ｋ−１）個の連続した正の整数値と
し、加算器４０４の出力が負であれば−１を出力する。
また、正であれば加算器４０４の出力を１ビットＤ／Ａ
変換器３０５の数（少なくとも（ｋ−１）個）で除算
し、その結果を整数に量子化し出力する。更に、量子化
値が２以上にならない様に３以上は２を出力する。

【００６８】ここで、具体例を示す。入力端子４０１に
入力される信号は−５〜＋５の１１値の信号で｛−５，
−１，０，１，２，０｝の信号が順に入力した場合の各
部の出力値を（表２）に示す。ここでは、説明を簡単に
するために１ビットＤ／Ａ変換器３０５の振幅値を１、
発生する変換誤差を０としている。この（表２）より、
入力信号である変換器４０２の出力と各ノイズシェーパ
の出力加算結果は一対一で対応していることがわかる。
フィルタ４０８の伝達関数が１−(１−ｚー¹)²の例で
は、ノイズシェーパ４０３が出力する値が｛−１，０，
１，２｝の４値であるため、変換器４０９は、例えばノ
イズシェーパ３０３の少なくとも４倍の速度で動作する
ＰＷＭにより、ノイズシェーパ４０３の出力信号を１ビ
ットの信号に変換する。

【００６９】

【表２】

【００７０】一方、本実施の形態のようにデコーダ３０
４を用いずに、ノイズシェーパ３０３の階調数１１値の
出力を１ビットに変換するには、少なくともノイズシェ
ーパ３０３の１１倍で動作する必要がある。

【００７１】従って、ノイズシェーパ３０３の出力をＰ
ＷＭ等を用いて１つの１ビット信号列に変換する構成と
比較して１／２．７５の動作クロックで良いことがわか
る。なお、上記の具体例では、ノイズシェーパ３０３の
出力階調を１１値としたが、これを階調数ｎ（ｎは２以
上の整数）とすれば、ノイズシェーパ３０３の出力をＰ
ＷＭ等を用いて１つの１ビット信号列に変換する構成と
比較して本実施の形態は、４／ｎの動作クロックで良い
ことは言うまでもない。

【００７２】以上の様に、本実施の形態に示したＤ／Ａ
変換装置は、ディジタルフィルタ及びノイズシェーパで
帯域制限、オーバーサンプリング、語長制限、及び量子
化ノイズの周波数特性変換を行い、そのデータをデコー
ダで複数のより小さな階調の信号列に変換後、Ｄ／Ａ変
換器列でアナログ信号に変換し加算器で加算して出力す
る構成を有している。

【００７３】そのため、ノイズシェーパの出力をＰＷＭ
等を用いて１つの１ビット信号列に変換する必要がない
ため高いクロックを必要としない。そのため、不要輻射
ノイズの発生が少なくなる。また、Ｄ／Ａ変換器及びア
ナログ加算器で発生する誤差はデコーダのノイズシェー
パ特性により低減できる。そのため、Ｄ／Ａ変換器及び
アナログ加算器の回路精度を高めなくとも高精度なＤ／
Ａ変換装置が実現できる。なお、デコーダのノイズシェ
ーパの次数を大きくすればするほど、Ｄ／Ａ変換器及び
アナログ加算器で発生する誤差をより低減できることは
言うまでもない。

【００７４】（実施の形態３）図５は、本発明の実施の
形態３におけるＤ／Ａ変換装置の構成を示すブロック図
である。また、図６は、図５に示したＤ／Ａ変換装置の
デコーダの詳細を示すブロック図である。

【００７５】図５において、５０１は入力端子、５０２
はディジタルフィルタ、５０３はノイズシェーパ、５０
４はデコーダ、５０５は１ビットのＤ／Ａ変換器列、５
０６は加算器、５０７は出力端子である。また、図６に
おいて、６０１は入力端子、６０２は変換器、６０３は
ノイズシェーパ、６０４は加算器、６０５は量子化器、
６０６は係数器、６０７は加算器、６０８はフィルタ、
６０９は変換器である。なお、入力端子５０１、ディジ
タルフィルタ５０２、ノイズシェーパ５０３、１ビット
のＤ／Ａ変換器５０５、加算器５０６及び出力端子５０
７は、実施の形態２を構成する入力端子３０１、ディジ
タルフィルタ３０２、ノイズシェーパ３０３、１ビット
のＤ／Ａ変換器３０５、加算器３０６及び出力端子３０
７と全く同様の動作を行うものである。

【００７６】この様に構成された本実施の形態のＤ／Ａ
変換装置について、以下その動作を説明する。

【００７７】デコーダ５０４は、まず、ノイズシェーパ
５０３の出力（ｋ値）を階調が少なくとも（ｋ−１）個
の１ビットの信号列に変換する。そして、１ビットのＤ
／Ａ変換器列５０５は、デコーダ５０４の出力をアナロ
グ信号に変換する。そして、加算器５０６は、Ｄ／Ａ変
換器列５０５の出力を加算し、出力端子５０７を介して
信号を出力する。

【００７８】次に、デコーダ５０４の動作を図６を用い
て説明する。ここで、入力端子６０１は、変換器６０
２、ノイズシェーパ６０３、加算器６０４、量子化器６
０５、係数器６０６、加算器６０７、フィルタ６０８
は、実施の形態１を構成する、入力端子２０１、変換器
２０２、ノイズシェーパ２０３、加算器２０４、量子化
器２０５、係数器２０６、加算器２０７、フィルタ２０
８と全く同様の動作を行うものである。

【００７９】まず、変換器６０２は、入力端子６０１か
ら入力されたｋ値の信号（ノイズシェーパ５０３の出
力）を０から始まる連続した正の整数値に変換する。

【００８０】この様に変換された信号は、（ｋ−１）個
あるノイズシェーパ６０３にて階調がｋ以下の信号列に
変換される。そして、この（ｋ−１）個の階調ｋ以下の
信号列は、変換器６０９にてｎ個毎にｍ個取り出し加算
され、そして、その加算値は、１ビットの信号列に変換
され、出力される。ここで、ｎ≦ｋ−１、ｋ≦ｍ×ｎ＋
１とする。

【００８１】即ち、変換器６０９は、（ｋ−１）個ある
ノイズシェーパ６０３の出力をｎ個の１ビット信号列に
変換して出力する。変換器６０９の動作を説明する。ま
ず、変換器６０９には、ノイズシェーパ６０３の出力タ
イミング毎に（ｋ−１）個の信号が入力される。この
（ｋ−１）個の入力信号を、例えば図６に示したノイズ
シェーパ１を基準に、ｎ個飛びに（１≦ｎ≦ｋ−１）入
力信号をｍ個取り出し（ｋ≦ｍ×ｎ＋１）、それを加算
する。同様にノイズシェーパ２を基準にｎ個飛びに入力
信号をｍ個取り出し、加算する。つまり、一つの出力
は、ノイズシェーパ１，ｎ＋１，２ｎ＋１，３ｎ＋１，
…，ｍ（ｎ−１）＋１の出力の加算値、また他の出力
は、ノイズシェーパ２，ｎ＋２，２ｎ＋２，…，ｍ（ｎ
−１）＋２の出力の加算値となり、変換器６０９の入力
信号の入力サンプル毎に、これらの信号がｎ個出力され
る。以上の処理で、変換器６０９への（ｋ−１）個の入
力信号は、各ｍ個ずつ加算されたｎ個の信号に変換され
る。更に、この加算された信号はＰＷＭ等により１ビッ
ト（２値）の信号に変換後、出力される。

【００８２】この様にして、変換器６０９はノイズシェ
ーパ６０３の出力を１ビットの信号に変換する。そして
１ビットのＤ／Ａ変換器列５０５でアナログ信号に変換
後、加算器５０６で加算され出力端子５０７から出力さ
れる。

【００８３】具体例として、フィルタ６０８の伝達特性
をｚ^-1とすると、（数１）より全体では１次のノイズシ
ェーパを構成する。入力端子６０１に入力される信号は
−２〜＋２の５値の信号で｛−２，−１，０，１，２，
０｝の信号が順に入力した場合の各部の出力値は、既に
説明したように（表１）に示すようになる。

【００８４】次に例えば、４つの量子化器６０５から出
力される２値信号列を２つの２値信号列に変換すること
を考えると、４つの２値の信号列は、変換器６０９で２
つの１ビット（２値）の信号列に変換される。この様子
を（表３）を用いて説明する。（表３）における量子化
器６０５の４つの出力を上から順に、ノイズシェーパ
１，２，３，４の出力とする。４つの信号列を２つの信
号列にするから、変換器６０９の出力はノイズシェーパ
１と３及び、ノイズシェーパ２と４の出力の加算値とな
る。次のこの加算結果を、例えばＰＷＭ等で２値信号に
変換する。（表３）の出力は、０，１，２の出力階調を
２値信号のパルス幅に置き換えて表現している。

【００８５】

【表３】

【００８６】以上のようにして、全体としてノイズシェ
ーパ５０３は、１次のノイズシェーパ特性を実現してい
る。その結果、ｆｓ／２以下の帯域で１ビットＤ／Ａ変
換器で発生する誤差成分を小さくでき、１ビットＤ／Ａ
変換器の回路精度を高めなくても、精度の良いＤ／Ａ変
換装置を提供できる。

【００８７】他の具体例として、フィルタ６０８の伝達
関数が１−(１−ｚー¹)²とすると、（数１）より、全体
では２次のノイズシェーパを構成する。

【００８８】入力端子６０１に入力される信号は、−２
〜＋２の５値の信号で｛−２，−１，０，１，２，０｝
の信号が順に入力した場合の各部の出力値を（表４）に
示す。ここでは、説明を簡単にするために、１ビットＤ
／Ａ変換器５０５の振幅値を１、発生する変換誤差を０
としている。この（表４）より、入力信号である変換器
４０２の出力と各ノイズシェーパの出力加算結果は、一
対一で対応していることがわかる。

【００８９】

【表４】

【００９０】次に例えば、４つの量子化器６０５から出
力される２値信号列を２つの２値信号列に変換すること
を考えると、４つの２値の信号列は、変換器６０９で２
つの１ビット（２値）の信号列に変換される。この様子
を（表５）を用いて説明する。（表５）における量子化
器６０５の４つの出力を上から順にノイズシェーパ１，
２，３，４の出力とする。４つの信号列を２つの信号列
にするから、変換器６０９の出力はノイズシェーパ１と
３及び、ノイズシェーパ２と４の出力の加算値となる。
次のこの加算結果を例えばＰＷＭ等で２値信号に変換す
る。（表５）の出力は、０，１，２の出力階調を２値信
号のパルス幅に置き換えて表現している。

【００９１】

【表５】

【００９２】ノイズシェーパ５０３の動作タイミングの
２倍で動作させることで、０，１，２の出力階調を２値
信号のパルス幅に置き換えて表現している。

【００９３】以上の様に、本実施の形態に示したＤ／Ａ
変換装置は、ディジタルフィルタ及びノイズシェーパで
帯域制限、オーバーサンプリング、語長制限、及び量子
化ノイズの周波数特性変換を行い、そのデータをデコー
ダで１ビットの信号列に変換し、１ビットのＤ／Ａ変換
器列でアナログ信号に変換し加算器で加算して出力する
構成を有している。

【００９４】そのため、ノイズシェーパの出力をＰＷＭ
等を用いて１つの１ビット信号列に変換する必要がない
ため、高いクロックを必要としない。そのため、不要輻
射ノイズの発生が少なくなる。また、デコーダから出力
される１ビットの信号列はノイズシェーパの出力階調数
より小さいため、１ビットＤ／Ａ変換器列の数を小さく
できる。そのため、回路規模を小さくできる。また、１
ビットＤ／Ａ変換器で発生する誤差はデコーダのノイズ
シェーパ特性により低減できる。そのため、１ビットＤ
／Ａ変換器の回路精度を高めなくとも高精度なＤ／Ａ変
換装置が実現できる。

【００９５】

【発明の効果】以上の様に、入力された信号をディジタ
ルフィルタ及びノイズシェーパで帯域制限、オーバーサ
ンプリング、語長制限、及び量子化ノイズの周波数特性
変換を行い、そのデータをデコーダでノイズシェーパの
出力階調よりも小さい階調の複数の信号列に変換し、Ｄ
／Ａ変換器列でアナログ信号に変換し加算器で加算して
出力することで、ノイズシェーパの出力をＰＷＭ等を用
いて１つの１ビット信号列に変換するものと比較して高
速のクロックを必要としない。そのため、不要輻射ノイ
ズの発生が少なくなる効果が得られる。

【００９６】また、デコーダから出力される１ビットの
信号列数はノイズシェーパの出力階調数より小さいた
め、１ビットＤ／Ａ変換器列の数をノイズシェーパの出
力階調数必要としない。そのため、１ビットＤ／Ａ変換
器列やアナログ加算器の回路規模を小さくできる。

【００９７】また、Ｄ／Ａ変換器及びアナログ加算器で
発生する誤差はデコーダのノイズシェーパ特性により低
減できる。そのため、Ｄ／Ａ変換器及びアナログ加算器
の回路精度を高めなくとも高精度なＤ／Ａ変換装置が実
現できる効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるＤ／Ａ変換装置の
構成を示すブロック図

【図２】同Ｄ／Ａ変換装置のデコーダの構成を示すブロ
ック図

【図３】本発明の実施の形態２によるＤ／Ａ変換装置の
構成を示すブロック図

【図４】同Ｄ／Ａ変換装置のデコーダの構成を示すブロ
ック図

【図５】本発明の実施の形態３によるＤ／Ａ変換装置の
構成を示すブロック図

【図６】同Ｄ／Ａ変換装置のデコーダの構成を示すブロ
ック図

【図７】従来のＤ／Ａ変換装置の構成を示すブロック図

【符号の説明】

１０１ 入力端子 １０２ ディジタルフィルタ １０３ ノイズシェーパ １０４ デコーダ １０５ １ビットＤ／Ａ変換器列 １０６ 加算器 １０７ 出力端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力されたディジタル信号の不要な帯域
   を減衰させ、かつサンプリング周波数をｐ倍（ｐ≧２）
   するディジタルフィルタと、 前記ディジタルフィルタの出力信号の語長を制限し、か
   つ語長制限する際に発生する再量子化ノイズの周波数特
   性を所定の特性に変換する第１のノイズシェーパと、 前記第１のノイズシェーパの出力信号を前記第１のノイ
   ズシェーパの出力階調以下の階調を持つ複数のディジタ
   ル信号に変換するデコーダと、 前記デコーダの出力である複数のディジタル信号をアナ
   ログ信号に変換するＤ／Ａ変換器列と、 前記Ｄ／Ａ変換器列の出力をアナログ加算する加算器と
   を備え、 前記デコーダは、前記第１のノイズシェーパが出力する
   ｋ通り（ｋは正の整数）の値を０以上の整数値に変換す
   る第１の変換器と、前記第１の変換器の出力を入力と
   し、階調がｋ以下である第２のノイズシェーパを少なく
   とも（ｋ−１）個とを備え、 前記第２のノイズシェーパは、前記第１の変換器の出力
   信号と帰還信号を加算する第１の加算器と、前記第１の
   加算器の出力を量子化する階調がｋ以下の量子化器と、
   前記量子化器の出力に重み付けを与える係数器と、前記
   量子化器の入力から前記係数器の出力を減算する第２の
   加算器と、前記第２の加算器の出力を入力とする所定の
   伝達特性を持つフィルタとを有し、 前記第１の加算器に入力される帰還信号は前記フィルタ
   の出力であることと、 前記フィルタは、伝達関数がｚ^-1の多項式で記述され、
   前記ｚ^-1の遅延器の初期値は全て同じ値を有し、かつ少
   なくとも（ｋ−１）個ある前記フィルタの初期値は０か
   ら始まる互いに独立した正の整数値であることと、 前記量子化器は、階調がｋ以下で、少なくとも（ｋ−
   １）個ある第２の加算器の出力である前記量子化器の量
   子化誤差は、互いに独立で且つ総和が一定（（ｋ−１）
   個の場合は０からｋ−１の総和＝ｋ（ｋ−１）／２）で
   あること、更に前記量子化器の出力の総和が第１の変換
   器の出力と等しくなることとを特徴とするＤ／Ａ変換装
   置。
2. 【請求項２】 入力されたディジタル信号の不要な帯域
   を減衰させ、かつサンプリング周波数をｐ倍（ｐ≧２）
   するディジタルフィルタと、 前記ディジタルフィルタの出力信号の語長を制限し、か
   つ語長制限する際に発生する再量子化ノイズの周波数特
   性を所定の特性に変換する第１のノイズシェーパと、 前記第１のノイズシェーパの出力信号を複数の１ビット
   のディジタル信号に変換するデコーダと、 前記デコーダの出力である複数の１ビットのディジタル
   信号をアナログ信号に変換する１ビットのＤ／Ａ変換器
   列と、 前記１ビットのＤ／Ａ変換器列の出力をアナログ加算す
   る加算器とを備え、 前記デコーダは、前記第１のノイズシェーパが出力する
   ｋ通り（ｋは正の整数）の値を０以上の整数値に変換す
   る第１の変換器と、前記第１の変換器の出力を入力と
   し、階調がｋ以下である第２のノイズシェーパを少なく
   とも（ｋ−１）個と、前記少なくとも（ｋ−１）個ある
   第２のノイズシェーパの出力を１ビットの信号列に変換
   する第２の変換器とを備え、 前記第２のノイズシェーパは、前記第１の変換器の出力
   信号と帰還信号を加算する第１の加算器と、前記第１の
   加算器の出力を量子化する階調がｋ以下の量子化器と、
   前記量子化器の出力に重み付けを与える係数器と、前記
   量子化器の入力から前記係数器の出力を減算する第２の
   加算器と、前記第２の加算器の出力を入力とする所定の
   伝達特性を持つフィルタとを有し、 前記第１の加算器に入力される帰還信号は前記フィルタ
   の出力であることと、前記フィルタは、伝達関数がｚ^-1
   の多項式で記述され、前記ｚ^-1の遅延器の初期値は全て
   同じ値を有し且つ少なくとも（ｋ−１）個ある前記フィ
   ルタの初期値は０から始まる互いに独立した正の整数値
   であることと、 前記量子化器は、階調がｋ以下で、少なくとも（ｋ−
   １）個ある第２の加算器の出力である前記量子化器の量
   子化誤差は、互いに独立で且つ総和が一定（（ｋ−１）
   個の場合は０からｋ−１の総和＝ｋ（ｋ−１）／２）で
   あること更に前記量子化器の出力の総和が第１の変換器
   の出力と等しくなることとを特徴とするＤ／Ａ変換装
   置。
3. 【請求項３】 入力されたディジタル信号の不要な帯域
   を減衰させかつサンプリング周波数をｐ倍（ｐ≧２）す
   るディジタルフィルタと、 前記ディジタルフィルタの出力信号の語長を制限しか
   つ、語長制限する際に発生する再量子化ノイズの周波数
   特性を所定の特性に変換する第１のノイズシェーパと、 前記第１のノイズシェーパの出力信号を複数の１ビット
   のディジタル信号に変換するデコーダと、 前記デコーダの出力である複数の１ビットのディジタル
   信号をアナログ信号に変換する１ビットのＤ／Ａ変換器
   列と、 前記１ビットのＤ／Ａ変換器列の出力をアナログ加算す
   る加算器とを備え、 前記デコーダは、前記第１のノイズシェーパが出力する
   ｋ通り（ｋは正の整数）の値を０以上の整数値に変換す
   る第１の変換器と、前記第１の変換器の出力を入力と
   し、階調がｋ以下である第２のノイズシェーパを少なく
   とも（ｋ−１）個と、前記少なくとも（ｋ−１）個ある
   第２のノイズシェーパの出力をｎ個毎にｍ個取り出して
   加算し、そのｎ個の加算値を１ビットの信号列に変換す
   る第３の変換器（ｎ≦ｋ−１、ｋ≦ｍ×ｎ＋１）とを備
   え、 前記第２のノイズシェーパは、前記第１の変換器の出力
   信号と帰還信号を加算する第１の加算器と、前記第１の
   加算器の出力を量子化する階調がｋ以下の量子化器と、
   前記量子化器の出力に重み付けを与える係数器と、前記
   量子化器の入力から前記係数器の出力を減算する第２の
   加算器と、前記第２の加算器の出力を入力とする所定の
   伝達特性を持つフィルタとを有し、 前記第１の加算器に入力される帰還信号は前記フィルタ
   の出力であることと、 前記フィルタは、伝達関数がｚ^-1の多項式で記述され、
   前記ｚ^-1の遅延器の初期値は全て同じ値を有し且つ少な
   くとも（ｋ−１）個ある前記フィルタの初期値は０から
   始まる互いに独立した正の整数値であることと、 前記量子化器は、階調がｋ以下で、少なくとも（ｋ−
   １）個ある第２の加算器の出力である前記量子化器の量
   子化誤差は、互いに独立で且つ総和が一定（（ｋ−１）
   個の場合は０からｋ−１の総和＝ｋ（ｋ−１）／２）で
   あること更に前記量子化器の出力の総和が第１の変換器
   の出力と等しくなることとを特徴とするＤ／Ａ変換装
   置。