JP2000357743A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 比較的安価な装置を用いて、冗長ヒューズ上
の絶縁膜の膜厚が正確に制御され信頼性の高い半導体装
置を実現する。 【解決手段】 最上層メタル配線をパターニングして冗
長ヒューズ部１１およびボンディングパッド部１２を形
成した後、プラズマＣＶＤ法によりｐ−ＴＥＯＳ膜１３
を堆積し、プラズマＣＶＤ法によりｐ−ＳｉＮ膜１４を
堆積する。ｐ−ＳｉＮ膜１４、ｐ−ＴＥＯＳ膜１３をエ
ッチングしてパッド開口部１５を形成した後、開口部１
６，１７を設けたポリイミド膜１８を形成する。次に、
比較的安価なプラズマエッチング装置を用いて、開口部
１６，１７のｐ−ＳｉＮ膜１４をエッチングする。この
とき、ｐ−ＳｉＮ膜１４の選択性が高く、冗長ヒューズ
部１１上のｐ−ＴＥＯＳ膜１３をほぼ成膜時の膜厚に維
持できる。
の絶縁膜の膜厚が正確に制御され信頼性の高い半導体装
置を実現する。 【解決手段】 最上層メタル配線をパターニングして冗
長ヒューズ部１１およびボンディングパッド部１２を形
成した後、プラズマＣＶＤ法によりｐ−ＴＥＯＳ膜１３
を堆積し、プラズマＣＶＤ法によりｐ−ＳｉＮ膜１４を
堆積する。ｐ−ＳｉＮ膜１４、ｐ−ＴＥＯＳ膜１３をエ
ッチングしてパッド開口部１５を形成した後、開口部１
６，１７を設けたポリイミド膜１８を形成する。次に、
比較的安価なプラズマエッチング装置を用いて、開口部
１６，１７のｐ−ＳｉＮ膜１４をエッチングする。この
とき、ｐ−ＳｉＮ膜１４の選択性が高く、冗長ヒューズ
部１１上のｐ−ＴＥＯＳ膜１３をほぼ成膜時の膜厚に維
持できる。
Description
【０００１】
【発明の属する技術分野】本発明は、大容量半導体メモ
リー装置やシステムＬＳＩなどの超高集積化された半導
体装置およびその製造方法に関するものである。
リー装置やシステムＬＳＩなどの超高集積化された半導
体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置およびその製造方法は
電子機器のデジタル化のためのキーテクノロジーとして
注目されている。従来の半導体装置およびその製造方法
は特開平７−２０２００２号公報に記載されたものが知
られている。
電子機器のデジタル化のためのキーテクノロジーとして
注目されている。従来の半導体装置およびその製造方法
は特開平７−２０２００２号公報に記載されたものが知
られている。
【０００３】以下図面を参照しながら、上記した従来の
半導体装置およびその製造方法の一例について説明す
る。図５は従来の半導体装置の断面構造図を示すもので
ある。図５において、５１はシリコン基板、５２，５
４，５６はシリコン酸化膜、５３は冗長ヒューズ部、５
５はシリコン窒化膜、５７は開口部である。
半導体装置およびその製造方法の一例について説明す
る。図５は従来の半導体装置の断面構造図を示すもので
ある。図５において、５１はシリコン基板、５２，５
４，５６はシリコン酸化膜、５３は冗長ヒューズ部、５
５はシリコン窒化膜、５７は開口部である。
【０００４】この従来の半導体装置は、シリコン基板５
１上に、シリコン酸化膜５２，配線層がパターニングさ
れた冗長ヒューズ部５３，シリコン酸化膜５４，パター
ニングされたシリコン窒化膜５５，シリコン酸化膜５６
が順番に形成されている。この半導体装置の製造におい
て、パターニングされたシリコン窒化膜５５上にシリコ
ン酸化膜５６を形成した後、フォトレジスト（図示せ
ず）を用いてシリコン酸化膜５６をエッチングして開口
部５７を形成するが、その際、シリコン窒化膜５５をエ
ッチングストッパとしてエッチングする。こうすること
により、冗長ヒューズ部５３上の絶縁膜の膜厚は、シリ
コン酸化膜５４の膜厚とシリコン窒化膜５５の膜厚のみ
で決定され、比較的正確に冗長ヒューズ部５３上の膜厚
制御を行うことが出来た。
１上に、シリコン酸化膜５２，配線層がパターニングさ
れた冗長ヒューズ部５３，シリコン酸化膜５４，パター
ニングされたシリコン窒化膜５５，シリコン酸化膜５６
が順番に形成されている。この半導体装置の製造におい
て、パターニングされたシリコン窒化膜５５上にシリコ
ン酸化膜５６を形成した後、フォトレジスト（図示せ
ず）を用いてシリコン酸化膜５６をエッチングして開口
部５７を形成するが、その際、シリコン窒化膜５５をエ
ッチングストッパとしてエッチングする。こうすること
により、冗長ヒューズ部５３上の絶縁膜の膜厚は、シリ
コン酸化膜５４の膜厚とシリコン窒化膜５５の膜厚のみ
で決定され、比較的正確に冗長ヒューズ部５３上の膜厚
制御を行うことが出来た。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、シリコン酸化膜５６のエッチングをシリコ
ン窒化膜５５で止めるというエッチング技術が必要であ
る。このエッチング技術は非常にプロセスマージンが狭
く、用いる設備も非常に高価なものが必要であり、特別
な有毒ガス除外装置が必要であるという問題点を有して
いた。
の構成では、シリコン酸化膜５６のエッチングをシリコ
ン窒化膜５５で止めるというエッチング技術が必要であ
る。このエッチング技術は非常にプロセスマージンが狭
く、用いる設備も非常に高価なものが必要であり、特別
な有毒ガス除外装置が必要であるという問題点を有して
いた。
【０００６】本発明は上記問題点に鑑み、比較的安価な
装置を用いて、冗長ヒューズ上の絶縁膜の膜厚が正確に
制御された信頼性の高い半導体装置およびその製造方法
を提供するものである。
装置を用いて、冗長ヒューズ上の絶縁膜の膜厚が正確に
制御された信頼性の高い半導体装置およびその製造方法
を提供するものである。
【０００７】
【課題を解決するための手段】請求項１記載の半導体装
置は、レーザー切断方式のヒューズ部が最上層メタル配
線で形成された冗長回路を有する半導体装置であって、
最上層メタル配線を覆う保護膜として、最上層メタル配
線上に形成されたプラズマエッチングされにくい絶縁膜
と、プラズマエッチングされにくい絶縁膜上に形成され
たプラズマエッチングされやすい絶縁膜とを設けたこと
を特徴とする。
置は、レーザー切断方式のヒューズ部が最上層メタル配
線で形成された冗長回路を有する半導体装置であって、
最上層メタル配線を覆う保護膜として、最上層メタル配
線上に形成されたプラズマエッチングされにくい絶縁膜
と、プラズマエッチングされにくい絶縁膜上に形成され
たプラズマエッチングされやすい絶縁膜とを設けたこと
を特徴とする。
【０００８】請求項２記載の半導体装置は、請求項１記
載の半導体装置において、最上層メタル配線で形成され
たヒューズ部上は、プラズマエッチングされにくい絶縁
膜のみが形成され、プラズマエッチングされやすい絶縁
膜が除去された開口部を有したことを特徴とする。
載の半導体装置において、最上層メタル配線で形成され
たヒューズ部上は、プラズマエッチングされにくい絶縁
膜のみが形成され、プラズマエッチングされやすい絶縁
膜が除去された開口部を有したことを特徴とする。
【０００９】請求項３記載の半導体装置は、請求項２記
載の半導体装置において、最上層メタル配線のボンディ
ングパッド部およびその周辺領域にプラズマエッチング
されやすい絶縁膜が除去された開口部を有し、ボンディ
ングパッド部上にプラズマエッチングされにくい絶縁膜
が除去された開口部を有するとともに、プラズマエッチ
ングされやすい絶縁膜上にのみポリイミド膜が形成され
たことを特徴とする。
載の半導体装置において、最上層メタル配線のボンディ
ングパッド部およびその周辺領域にプラズマエッチング
されやすい絶縁膜が除去された開口部を有し、ボンディ
ングパッド部上にプラズマエッチングされにくい絶縁膜
が除去された開口部を有するとともに、プラズマエッチ
ングされやすい絶縁膜上にのみポリイミド膜が形成され
たことを特徴とする。
【００１０】請求項４記載の半導体装置は、請求項２記
載の半導体装置において、最上層メタル配線のボンディ
ングパッド部上は、プラズマエッチングされやすい絶縁
膜とプラズマエッチングされにくい絶縁膜とが同じ領域
で除去された開口部を有したことを特徴とする。
載の半導体装置において、最上層メタル配線のボンディ
ングパッド部上は、プラズマエッチングされやすい絶縁
膜とプラズマエッチングされにくい絶縁膜とが同じ領域
で除去された開口部を有したことを特徴とする。
【００１１】請求項５記載の半導体装置は、請求項１，
２，３または４記載の半導体装置において、プラズマエ
ッチングされやすい絶縁膜がシリコン窒化膜であり、プ
ラズマエッチングされにくい絶縁膜がシリコン酸化膜で
あることを特徴とする。
２，３または４記載の半導体装置において、プラズマエ
ッチングされやすい絶縁膜がシリコン窒化膜であり、プ
ラズマエッチングされにくい絶縁膜がシリコン酸化膜で
あることを特徴とする。
【００１２】請求項６記載の半導体装置は、請求項１，
２，３または４記載の半導体装置において、プラズマエ
ッチングされやすい絶縁膜がステップカバレージが相対
的に悪い膜であり、プラズマエッチングされにくい絶縁
膜がステップカバレージが相対的に良い膜であることを
特徴とする。
２，３または４記載の半導体装置において、プラズマエ
ッチングされやすい絶縁膜がステップカバレージが相対
的に悪い膜であり、プラズマエッチングされにくい絶縁
膜がステップカバレージが相対的に良い膜であることを
特徴とする。
【００１３】請求項７記載の半導体装置の製造方法は、
レーザー切断方式のヒューズ部が最上層メタル配線で形
成された冗長回路を有する半導体装置の製造方法であっ
て、最上層メタル配線形成後にプラズマエッチングされ
にくい絶縁膜を形成する工程と、プラズマエッチングさ
れにくい絶縁膜上にプラズマエッチングされやすい絶縁
膜を形成する工程と、最上層メタル配線のボンディング
パッド部上部のプラズマエッチングされやすい絶縁膜お
よびプラズマエッチングされにくい絶縁膜をエッチング
する工程と、ボンディングパッド部およびその周辺領域
上とヒューズ部上とに開口を有するチップコートのため
のポリイミド膜を形成する工程と、ポリイミド膜をマス
クにしてプラズマエッチングされやすい絶縁膜をプラズ
マエッチングする工程とを含むことを特徴とする。
レーザー切断方式のヒューズ部が最上層メタル配線で形
成された冗長回路を有する半導体装置の製造方法であっ
て、最上層メタル配線形成後にプラズマエッチングされ
にくい絶縁膜を形成する工程と、プラズマエッチングさ
れにくい絶縁膜上にプラズマエッチングされやすい絶縁
膜を形成する工程と、最上層メタル配線のボンディング
パッド部上部のプラズマエッチングされやすい絶縁膜お
よびプラズマエッチングされにくい絶縁膜をエッチング
する工程と、ボンディングパッド部およびその周辺領域
上とヒューズ部上とに開口を有するチップコートのため
のポリイミド膜を形成する工程と、ポリイミド膜をマス
クにしてプラズマエッチングされやすい絶縁膜をプラズ
マエッチングする工程とを含むことを特徴とする。
【００１４】請求項８記載の半導体装置の製造方法は、
レーザー切断方式のヒューズ部が最上層メタル配線で形
成された冗長回路を有する半導体装置の製造方法であっ
て、最上層メタル配線形成後にプラズマエッチングされ
にくい絶縁膜を形成する工程と、プラズマエッチングさ
れにくい絶縁膜上にプラズマエッチングされやすい絶縁
膜を形成する工程と、最上層メタル配線のボンディング
パッド部上部のプラズマエッチングされやすい絶縁膜お
よびプラズマエッチングされにくい絶縁膜をエッチング
する工程と、ヒューズ部上のプラズマエッチングされや
すい絶縁膜をプラズマエッチングする工程とを含むこと
を特徴とする。
レーザー切断方式のヒューズ部が最上層メタル配線で形
成された冗長回路を有する半導体装置の製造方法であっ
て、最上層メタル配線形成後にプラズマエッチングされ
にくい絶縁膜を形成する工程と、プラズマエッチングさ
れにくい絶縁膜上にプラズマエッチングされやすい絶縁
膜を形成する工程と、最上層メタル配線のボンディング
パッド部上部のプラズマエッチングされやすい絶縁膜お
よびプラズマエッチングされにくい絶縁膜をエッチング
する工程と、ヒューズ部上のプラズマエッチングされや
すい絶縁膜をプラズマエッチングする工程とを含むこと
を特徴とする。
【００１５】請求項９記載の半導体装置の製造方法は、
請求項７または８記載の半導体装置の製造方法におい
て、プラズマエッチングされやすい絶縁膜がシリコン窒
化膜であり、プラズマエッチングされにくい絶縁膜がシ
リコン酸化膜であることを特徴とする。
請求項７または８記載の半導体装置の製造方法におい
て、プラズマエッチングされやすい絶縁膜がシリコン窒
化膜であり、プラズマエッチングされにくい絶縁膜がシ
リコン酸化膜であることを特徴とする。
【００１６】請求項１０記載の半導体装置の製造方法
は、請求項７または８記載の半導体装置の製造方法にお
いて、プラズマエッチングされやすい絶縁膜がステップ
カバレージが相対的に悪い膜であり、プラズマエッチン
グされにくい絶縁膜がステップカバレージが相対的に良
い膜であることを特徴とする。
は、請求項７または８記載の半導体装置の製造方法にお
いて、プラズマエッチングされやすい絶縁膜がステップ
カバレージが相対的に悪い膜であり、プラズマエッチン
グされにくい絶縁膜がステップカバレージが相対的に良
い膜であることを特徴とする。
【００１７】本発明によれば、最上層メタル配線でヒュ
ーズ部を形成し、最上層メタル配線の保護膜を、最上層
メタル配線を覆いプラズマエッチングされにくい絶縁膜
と、その上に設けられプラズマエッチングされやすい絶
縁膜とで形成しているため、プラズマエッチングにより
ヒューズ部上のプラズマエッチングされやすい絶縁膜を
開口する際に、その選択性が高く、ヒューズ部上のプラ
ズマエッチングされにくい絶縁膜はほぼ成膜時の膜厚を
維持でき、ヒューズ部上の絶縁膜の膜厚を正確に制御す
ることができ、信頼性の高い半導体装置を実現できる。
また、ヒューズ部上のプラズマエッチングされやすい絶
縁膜のエッチングは比較的安価なプラズマエッチング装
置で行うことができ、従来のように非常に高価な設備や
有毒ガス除外装置を用いる必要もない。
ーズ部を形成し、最上層メタル配線の保護膜を、最上層
メタル配線を覆いプラズマエッチングされにくい絶縁膜
と、その上に設けられプラズマエッチングされやすい絶
縁膜とで形成しているため、プラズマエッチングにより
ヒューズ部上のプラズマエッチングされやすい絶縁膜を
開口する際に、その選択性が高く、ヒューズ部上のプラ
ズマエッチングされにくい絶縁膜はほぼ成膜時の膜厚を
維持でき、ヒューズ部上の絶縁膜の膜厚を正確に制御す
ることができ、信頼性の高い半導体装置を実現できる。
また、ヒューズ部上のプラズマエッチングされやすい絶
縁膜のエッチングは比較的安価なプラズマエッチング装
置で行うことができ、従来のように非常に高価な設備や
有毒ガス除外装置を用いる必要もない。
【００１８】また、プラズマエッチングされやすい絶縁
膜としてはシリコン窒化膜、プラズマエッチングされに
くい絶縁膜としてはシリコン酸化膜を用いることができ
る。また、プラズマエッチングされにくい絶縁膜にステ
ップカバレージが良い膜を用いることにより最上層メタ
ル配線に対する高い耐水性を得ることが出来る。
膜としてはシリコン窒化膜、プラズマエッチングされに
くい絶縁膜としてはシリコン酸化膜を用いることができ
る。また、プラズマエッチングされにくい絶縁膜にステ
ップカバレージが良い膜を用いることにより最上層メタ
ル配線に対する高い耐水性を得ることが出来る。
【００１９】
【発明の実施の形態】以下本発明の実施の形態につい
て、図面を参照しながら説明する。本発明の実施の形態
の半導体装置は、レーザー切断方式のヒューズ部（以下
「冗長ヒューズ部」という）が最上層メタル配線で形成
された冗長回路を有する半導体装置である。
て、図面を参照しながら説明する。本発明の実施の形態
の半導体装置は、レーザー切断方式のヒューズ部（以下
「冗長ヒューズ部」という）が最上層メタル配線で形成
された冗長回路を有する半導体装置である。
【００２０】（第１の実施の形態）図１は本発明の第１
の実施の形態における半導体装置の断面構造図である。
図１において、１１は最上層メタル配線で形成された冗
長ヒューズ部、１２は最上層メタル配線で形成されたボ
ンディングパッド部、１３は例えば膜厚３００ｎｍのｐ
−ＴＥＯＳ膜（プラズマエッチングされにくい絶縁膜で
あり、シリコン酸化膜）、１４は例えば膜厚７００ｎｍ
のｐ−ＳｉＮ膜（プラズマエッチングされやすい絶縁
膜）、１８は例えば膜厚６μｍのチップコートのための
ポリイミド膜であり、１５はボンディングパッド部１２
上のパッド開口部、１６は冗長ヒューズ部１１上の開口
部、１７はボンディングパッド部１２およびその周辺領
域に形成された開口部である。図１では、最上層メタル
配線より下部の半導体基板を含む構成については図示し
ていない。なお、ｐ−ＴＥＯＳ膜はプラズマＣＶＤ法に
より形成されたＴＥＯＳ膜であり、ｐ−ＳｉＮ膜はプラ
ズマＣＶＤ法により形成されたＳｉＮ膜である。
の実施の形態における半導体装置の断面構造図である。
図１において、１１は最上層メタル配線で形成された冗
長ヒューズ部、１２は最上層メタル配線で形成されたボ
ンディングパッド部、１３は例えば膜厚３００ｎｍのｐ
−ＴＥＯＳ膜（プラズマエッチングされにくい絶縁膜で
あり、シリコン酸化膜）、１４は例えば膜厚７００ｎｍ
のｐ−ＳｉＮ膜（プラズマエッチングされやすい絶縁
膜）、１８は例えば膜厚６μｍのチップコートのための
ポリイミド膜であり、１５はボンディングパッド部１２
上のパッド開口部、１６は冗長ヒューズ部１１上の開口
部、１７はボンディングパッド部１２およびその周辺領
域に形成された開口部である。図１では、最上層メタル
配線より下部の半導体基板を含む構成については図示し
ていない。なお、ｐ−ＴＥＯＳ膜はプラズマＣＶＤ法に
より形成されたＴＥＯＳ膜であり、ｐ−ＳｉＮ膜はプラ
ズマＣＶＤ法により形成されたＳｉＮ膜である。
【００２１】本実施の形態の半導体装置は、最上層メタ
ル配線の保護膜として、最上層メタル配線を覆うｐ−Ｔ
ＥＯＳ膜１３と、その上にｐ−ＳｉＮ膜１４とが形成さ
れている。ｐ−ＳｉＮ膜１４上にはチップコートのため
のポリイミド膜１８が形成されている。そして、最上層
メタル配線で形成された冗長ヒューズ部１１上は、ｐ−
ＴＥＯＳ膜１３のみが形成され、ポリイミド膜１８およ
びｐ−ＳｉＮ膜１４は開口されている（開口部１６）。
また、最上層メタル配線で形成されたボンディングパッ
ド部１２およびその周辺領域は、ポリイミド膜１８およ
びｐ−ＳｉＮ膜１４が開口され（開口部１７）、ボンデ
ィングパッド部１２上はｐ−ＴＥＯＳ膜１３が開口され
ている（パッド開口部１５）。
ル配線の保護膜として、最上層メタル配線を覆うｐ−Ｔ
ＥＯＳ膜１３と、その上にｐ−ＳｉＮ膜１４とが形成さ
れている。ｐ−ＳｉＮ膜１４上にはチップコートのため
のポリイミド膜１８が形成されている。そして、最上層
メタル配線で形成された冗長ヒューズ部１１上は、ｐ−
ＴＥＯＳ膜１３のみが形成され、ポリイミド膜１８およ
びｐ−ＳｉＮ膜１４は開口されている（開口部１６）。
また、最上層メタル配線で形成されたボンディングパッ
ド部１２およびその周辺領域は、ポリイミド膜１８およ
びｐ−ＳｉＮ膜１４が開口され（開口部１７）、ボンデ
ィングパッド部１２上はｐ−ＴＥＯＳ膜１３が開口され
ている（パッド開口部１５）。
【００２２】以上のように構成された本実施の形態にお
ける半導体装置の製造方法について、図２を用いて説明
する。図２は図１の半導体装置の製造方法を示す工程断
面図である。
ける半導体装置の製造方法について、図２を用いて説明
する。図２は図１の半導体装置の製造方法を示す工程断
面図である。
【００２３】図２（ａ）に示すように、最上層メタル配
線を堆積した後、パターニングを施すことにより冗長ヒ
ューズ部１１およびボンディングパッド部１２を形成す
る。その後、プラズマＣＶＤ法により３００ｎｍのｐ−
ＴＥＯＳ膜１３を堆積し、次にプラズマＣＶＤ法により
７００ｎｍのｐ−ＳｉＮ膜１４を堆積する。
線を堆積した後、パターニングを施すことにより冗長ヒ
ューズ部１１およびボンディングパッド部１２を形成す
る。その後、プラズマＣＶＤ法により３００ｎｍのｐ−
ＴＥＯＳ膜１３を堆積し、次にプラズマＣＶＤ法により
７００ｎｍのｐ−ＳｉＮ膜１４を堆積する。
【００２４】次に図２（ｂ）に示すように、フォトレジ
ストを用いてボンディングパッド部１２上にのみ開口部
を持つレジストパターン（図示せず）を形成し、それを
マスクとしてｐ−ＳｉＮ膜１４、ｐ−ＴＥＯＳ膜１３を
エッチングしてパッド開口部１５を形成し、レジストを
除去する。パッド開口部１５は異方性の強いエッチング
例えばＲＩＥ（Reactive Ion Etching）法により形成す
る。
ストを用いてボンディングパッド部１２上にのみ開口部
を持つレジストパターン（図示せず）を形成し、それを
マスクとしてｐ−ＳｉＮ膜１４、ｐ−ＴＥＯＳ膜１３を
エッチングしてパッド開口部１５を形成し、レジストを
除去する。パッド開口部１５は異方性の強いエッチング
例えばＲＩＥ（Reactive Ion Etching）法により形成す
る。
【００２５】次に図２（ｃ）に示すように、６μｍのポ
リイミド膜１８を形成し、リソグラフィによりポリイミ
ド膜１８に開口部１６，１７を設ける。開口部１６は冗
長ヒューズ部１１上に設け、開口部１７はパッド開口部
１５およびその周辺領域に設ける。
リイミド膜１８を形成し、リソグラフィによりポリイミ
ド膜１８に開口部１６，１７を設ける。開口部１６は冗
長ヒューズ部１１上に設け、開口部１７はパッド開口部
１５およびその周辺領域に設ける。
【００２６】最後に図２（ｄ）に示すように、プラズマ
エッチングを行うことにより開口部１６，１７のｐ−Ｓ
ｉＮ膜１４をエッチングする。この時のプラズマエッチ
ングの条件は例えば次のようなものである。
エッチングを行うことにより開口部１６，１７のｐ−Ｓ
ｉＮ膜１４をエッチングする。この時のプラズマエッチ
ングの条件は例えば次のようなものである。
【００２７】エッチング装置：マイクロ波ダウンフロー
方式によるエッチング装置 トータルガス圧：０．４４ｔｏｒｒ ＣＦ4 ガス分圧：０．２ｔｏｒｒ Ｏ2 ガス分圧：０．１４ｔｏｒｒ Ｎ2 ガス分圧：０．１０ｔｏｒｒ マイクロ波電力：１．３ｋＷ この条件のとき、ｐ−ＳｉＮ膜１４／ｐ−ＴＥＯＳ膜１
３の選択比は１０以上の選択比が得られる。これにより
下地のｐ−ＴＥＯＳ膜１３はほとんどエッチングされる
ことなく元の膜厚である３００ｎｍをほぼ維持すること
が出来る。この膜厚は下地の冗長ヒューズ部１１を安定
して切断できる膜厚である。
方式によるエッチング装置 トータルガス圧：０．４４ｔｏｒｒ ＣＦ4 ガス分圧：０．２ｔｏｒｒ Ｏ2 ガス分圧：０．１４ｔｏｒｒ Ｎ2 ガス分圧：０．１０ｔｏｒｒ マイクロ波電力：１．３ｋＷ この条件のとき、ｐ−ＳｉＮ膜１４／ｐ−ＴＥＯＳ膜１
３の選択比は１０以上の選択比が得られる。これにより
下地のｐ−ＴＥＯＳ膜１３はほとんどエッチングされる
ことなく元の膜厚である３００ｎｍをほぼ維持すること
が出来る。この膜厚は下地の冗長ヒューズ部１１を安定
して切断できる膜厚である。
【００２８】またこのときのエッチング方法は、マイク
ロ波ダウンフロー方式でなくても平行平板型のプラズマ
エッチング方式やカソードカップリングのＲＩＥ方式な
ど他のプラズマエッチング方式でも十分な選択比を得る
ことが出来る。さらに、マイクロ波ダウンフロー方式の
プラズマエッチング装置は比較的構造が単純なため、他
のプラズマエッチング装置に比べて市販価格は半額以下
と安価である。
ロ波ダウンフロー方式でなくても平行平板型のプラズマ
エッチング方式やカソードカップリングのＲＩＥ方式な
ど他のプラズマエッチング方式でも十分な選択比を得る
ことが出来る。さらに、マイクロ波ダウンフロー方式の
プラズマエッチング装置は比較的構造が単純なため、他
のプラズマエッチング装置に比べて市販価格は半額以下
と安価である。
【００２９】以上のように本実施の形態によれば、最上
層メタル配線で冗長ヒューズ部１１を形成し、最上層メ
タル配線の保護膜を、最上層メタル配線を覆いプラズマ
エッチングされにくいｐ−ＴＥＯＳ膜１３と、その上に
設けられプラズマエッチングされやすいｐ−ＳｉＮ膜１
４とで形成しているため、プラズマエッチングにより冗
長ヒューズ部１１上のｐ−ＳｉＮ膜１４を開口する際
に、ｐ−ＳｉＮ膜１４の選択性が高く、冗長ヒューズ部
１１上のｐ−ＴＥＯＳ膜１３はほぼ成膜時の膜厚を維持
でき、冗長ヒューズ部１１上の絶縁膜（ｐ−ＴＥＯＳ膜
１３）の膜厚を正確に制御することができ、信頼性の高
い半導体装置を実現できる。
層メタル配線で冗長ヒューズ部１１を形成し、最上層メ
タル配線の保護膜を、最上層メタル配線を覆いプラズマ
エッチングされにくいｐ−ＴＥＯＳ膜１３と、その上に
設けられプラズマエッチングされやすいｐ−ＳｉＮ膜１
４とで形成しているため、プラズマエッチングにより冗
長ヒューズ部１１上のｐ−ＳｉＮ膜１４を開口する際
に、ｐ−ＳｉＮ膜１４の選択性が高く、冗長ヒューズ部
１１上のｐ−ＴＥＯＳ膜１３はほぼ成膜時の膜厚を維持
でき、冗長ヒューズ部１１上の絶縁膜（ｐ−ＴＥＯＳ膜
１３）の膜厚を正確に制御することができ、信頼性の高
い半導体装置を実現できる。
【００３０】また、冗長ヒューズ部１１上のｐ−ＳｉＮ
膜１４のエッチングは比較的安価なプラズマエッチング
装置で行うことができ、従来のように非常に高価な設備
や有毒ガス除外装置を用いる必要もない。さらに、前述
したようにマイクロ波ダウンフロー方式のプラズマエッ
チング装置であれば、より安価である。
膜１４のエッチングは比較的安価なプラズマエッチング
装置で行うことができ、従来のように非常に高価な設備
や有毒ガス除外装置を用いる必要もない。さらに、前述
したようにマイクロ波ダウンフロー方式のプラズマエッ
チング装置であれば、より安価である。
【００３１】（第２の実施の形態）図３は本発明の第２
の実施の形態における半導体装置の断面構造図である。
図３において、３１は最上層メタル配線で形成された冗
長ヒューズ部、３２は同じく最上層メタル配線で形成さ
れたボンディングパッド部、３３は例えば膜厚３００ｎ
ｍのｐ−ＴＥＯＳ膜（プラズマエッチングされにくい絶
縁膜）、３４は例えば膜厚７００ｎｍのｐ−ＳｉＮ膜
（プラズマエッチングされやすい絶縁膜）、３５はボン
ディングパッド部３２上のパッド開口部、３６は冗長ヒ
ューズ部３１上の開口部である。図３でも、最上層メタ
ル配線より下部の半導体基板を含む構成については図示
していない。
の実施の形態における半導体装置の断面構造図である。
図３において、３１は最上層メタル配線で形成された冗
長ヒューズ部、３２は同じく最上層メタル配線で形成さ
れたボンディングパッド部、３３は例えば膜厚３００ｎ
ｍのｐ−ＴＥＯＳ膜（プラズマエッチングされにくい絶
縁膜）、３４は例えば膜厚７００ｎｍのｐ−ＳｉＮ膜
（プラズマエッチングされやすい絶縁膜）、３５はボン
ディングパッド部３２上のパッド開口部、３６は冗長ヒ
ューズ部３１上の開口部である。図３でも、最上層メタ
ル配線より下部の半導体基板を含む構成については図示
していない。
【００３２】本実施の形態の半導体装置は、最上層メタ
ル配線の保護膜として第１の実施の形態同様、最上層メ
タル配線を覆うｐ−ＴＥＯＳ膜３３と、その上にｐ−Ｓ
ｉＮ膜３４とが形成されている。そして、最上層メタル
配線で形成された冗長ヒューズ部３１上は、ｐ−ＴＥＯ
Ｓ膜３３のみが形成され、ｐ−ＳｉＮ膜３４は開口され
ている（開口部３６）。また、最上層メタル配線で形成
されたボンディングパッド部３２上は、ｐ−ＳｉＮ膜３
４およびｐ−ＴＥＯＳ膜３３が開口されている（パッド
開口部３５）。
ル配線の保護膜として第１の実施の形態同様、最上層メ
タル配線を覆うｐ−ＴＥＯＳ膜３３と、その上にｐ−Ｓ
ｉＮ膜３４とが形成されている。そして、最上層メタル
配線で形成された冗長ヒューズ部３１上は、ｐ−ＴＥＯ
Ｓ膜３３のみが形成され、ｐ−ＳｉＮ膜３４は開口され
ている（開口部３６）。また、最上層メタル配線で形成
されたボンディングパッド部３２上は、ｐ−ＳｉＮ膜３
４およびｐ−ＴＥＯＳ膜３３が開口されている（パッド
開口部３５）。
【００３３】以上のように構成された本実施の形態にお
ける半導体装置の製造方法について、図４を用いて説明
する。図４は図３の半導体装置の製造方法を示す工程断
面図である。
ける半導体装置の製造方法について、図４を用いて説明
する。図４は図３の半導体装置の製造方法を示す工程断
面図である。
【００３４】図４（ａ）に示すように、最上層メタル配
線を堆積した後、パターニングを施すことにより冗長ヒ
ューズ部３１およびボンディングパッド部３２を形成す
る。その後、プラズマＣＶＤ法により３００ｎｍのｐ−
ＴＥＯＳ膜３３を堆積し、次にプラズマＣＶＤ法により
７００ｎｍのｐ−ＳｉＮ膜３４を堆積する。
線を堆積した後、パターニングを施すことにより冗長ヒ
ューズ部３１およびボンディングパッド部３２を形成す
る。その後、プラズマＣＶＤ法により３００ｎｍのｐ−
ＴＥＯＳ膜３３を堆積し、次にプラズマＣＶＤ法により
７００ｎｍのｐ−ＳｉＮ膜３４を堆積する。
【００３５】次に図４（ｂ）に示すように、フォトレジ
ストを用いてボンディングパッド部１２上にのみ開口部
を持つレジストパターン（図示せず）を形成し、それを
マスクとしてｐ−ＳｉＮ膜３４、ｐ−ＴＥＯＳ膜３３を
エッチングしてパッド開口部３５を形成し、レジストを
除去する。パッド開口部３５のエッチングは、図２
（ｂ）におけるパッド開口部１５のエッチングと同様に
行う。
ストを用いてボンディングパッド部１２上にのみ開口部
を持つレジストパターン（図示せず）を形成し、それを
マスクとしてｐ−ＳｉＮ膜３４、ｐ−ＴＥＯＳ膜３３を
エッチングしてパッド開口部３５を形成し、レジストを
除去する。パッド開口部３５のエッチングは、図２
（ｂ）におけるパッド開口部１５のエッチングと同様に
行う。
【００３６】次に図４（ｃ）に示すように、フォトレジ
ストを用いて冗長ヒューズ部３１上部にのみ開口部を持
つレジストパターン（図示せず）を形成し、それをマス
クとしてｐ−ＳｉＮ膜３４のみをプラズマエッチングに
よりエッチングして開口部３６を形成し、レジスト除去
する。この時のエッチング条件は第１の実施の形態で説
明したプラズマエッチングの条件と同じであり、冗長ヒ
ューズ部３１上のｐ−ＴＥＯＳ膜３３はほぼ元の膜厚の
３００ｎｍを維持することが出来る。
ストを用いて冗長ヒューズ部３１上部にのみ開口部を持
つレジストパターン（図示せず）を形成し、それをマス
クとしてｐ−ＳｉＮ膜３４のみをプラズマエッチングに
よりエッチングして開口部３６を形成し、レジスト除去
する。この時のエッチング条件は第１の実施の形態で説
明したプラズマエッチングの条件と同じであり、冗長ヒ
ューズ部３１上のｐ−ＴＥＯＳ膜３３はほぼ元の膜厚の
３００ｎｍを維持することが出来る。
【００３７】以上のように本実施の形態によれば、第１
の実施の形態と同様の効果が得られる。すなわち、最上
層メタル配線で冗長ヒューズ部３１を形成し、最上層メ
タル配線の保護膜を、最上層メタル配線を覆いプラズマ
エッチングされにくいｐ−ＴＥＯＳ膜３３と、その上に
設けられプラズマエッチングされやすいｐ−ＳｉＮ膜３
４とで形成しているため、プラズマエッチングにより冗
長ヒューズ部３１上のｐ−ＳｉＮ膜３４を開口する際
に、ｐ−ＳｉＮ膜３４の選択性が高く、冗長ヒューズ部
３１上のｐ−ＴＥＯＳ膜３３はほぼ成膜時の膜厚を維持
でき、冗長ヒューズ部３１上の絶縁膜（ｐ−ＴＥＯＳ膜
３３）の膜厚を正確に制御することができ、信頼性の高
い半導体装置を実現できるとともに、冗長ヒューズ部３
１上のｐ−ＳｉＮ膜３４のエッチングを比較的安価なプ
ラズマエッチング装置で行うことができる。
の実施の形態と同様の効果が得られる。すなわち、最上
層メタル配線で冗長ヒューズ部３１を形成し、最上層メ
タル配線の保護膜を、最上層メタル配線を覆いプラズマ
エッチングされにくいｐ−ＴＥＯＳ膜３３と、その上に
設けられプラズマエッチングされやすいｐ−ＳｉＮ膜３
４とで形成しているため、プラズマエッチングにより冗
長ヒューズ部３１上のｐ−ＳｉＮ膜３４を開口する際
に、ｐ−ＳｉＮ膜３４の選択性が高く、冗長ヒューズ部
３１上のｐ−ＴＥＯＳ膜３３はほぼ成膜時の膜厚を維持
でき、冗長ヒューズ部３１上の絶縁膜（ｐ−ＴＥＯＳ膜
３３）の膜厚を正確に制御することができ、信頼性の高
い半導体装置を実現できるとともに、冗長ヒューズ部３
１上のｐ−ＳｉＮ膜３４のエッチングを比較的安価なプ
ラズマエッチング装置で行うことができる。
【００３８】なお、上記の第１，第２の実施の形態で
は、最上層メタル配線上に形成されプラズマエッチング
されにくい絶縁膜としてｐ−ＴＥＯＳ膜１３，３３を、
その上に形成されプラズマエッチングされやすい絶縁膜
としてｐ−ＳｉＮ膜１４，３４を用いたが、他の膜であ
ってもプラズマエッチングにより高い選択性のとれる膜
であれば他の材料でも構わない。例えば、プラズマエッ
チングされにくい絶縁膜としてｐ−ＳｉＯ2 膜（プラズ
マＣＶＤ法により形成されたＳｉＯ2 膜）を用い、その
上に形成されプラズマエッチングされやすい絶縁膜とし
てｐ−ＳｉＮ膜を用いてもよい。また、プラズマエッチ
ングされにくい絶縁膜としてｐ−ＴＥＯＳ膜を用い、そ
の上に形成されプラズマエッチングされやすい絶縁膜と
してＳＯＧ膜を用いてもよい。なお、プラズマエッチン
グによる、（プラズマエッチングされやすい絶縁膜）／
（プラズマエッチングされにくい絶縁膜）の選択比は実
用的には２．５以上であればよい。
は、最上層メタル配線上に形成されプラズマエッチング
されにくい絶縁膜としてｐ−ＴＥＯＳ膜１３，３３を、
その上に形成されプラズマエッチングされやすい絶縁膜
としてｐ−ＳｉＮ膜１４，３４を用いたが、他の膜であ
ってもプラズマエッチングにより高い選択性のとれる膜
であれば他の材料でも構わない。例えば、プラズマエッ
チングされにくい絶縁膜としてｐ−ＳｉＯ2 膜（プラズ
マＣＶＤ法により形成されたＳｉＯ2 膜）を用い、その
上に形成されプラズマエッチングされやすい絶縁膜とし
てｐ−ＳｉＮ膜を用いてもよい。また、プラズマエッチ
ングされにくい絶縁膜としてｐ−ＴＥＯＳ膜を用い、そ
の上に形成されプラズマエッチングされやすい絶縁膜と
してＳＯＧ膜を用いてもよい。なお、プラズマエッチン
グによる、（プラズマエッチングされやすい絶縁膜）／
（プラズマエッチングされにくい絶縁膜）の選択比は実
用的には２．５以上であればよい。
【００３９】また、第１，第２の実施の形態において、
プラズマエッチングされにくい絶縁膜として用いたｐ−
ＴＥＯＳ膜１３，３３はステップカバレージが相対的に
良く（８０％程度）、プラズマエッチングされやすい絶
縁膜として用いたｐ−ＳｉＮ膜１４，３４はステップカ
バレージが相対的に良くない（５０％程度）。このよう
に、ｐ−ＴＥＯＳ膜に相当する下地膜にカバレージの良
い膜を用いることにより、最上層メタル配線に対する高
い耐水性を得ることが出来る。なお、上記のステップカ
バレージにおける８０％，５０％という数値は、平坦面
に溝や穴等を形成しその上に絶縁膜を堆積したとき、平
坦面に堆積される膜厚に対する、溝や穴等の側壁に形成
される最も薄い部分の膜厚の割合を示すものである。
プラズマエッチングされにくい絶縁膜として用いたｐ−
ＴＥＯＳ膜１３，３３はステップカバレージが相対的に
良く（８０％程度）、プラズマエッチングされやすい絶
縁膜として用いたｐ−ＳｉＮ膜１４，３４はステップカ
バレージが相対的に良くない（５０％程度）。このよう
に、ｐ−ＴＥＯＳ膜に相当する下地膜にカバレージの良
い膜を用いることにより、最上層メタル配線に対する高
い耐水性を得ることが出来る。なお、上記のステップカ
バレージにおける８０％，５０％という数値は、平坦面
に溝や穴等を形成しその上に絶縁膜を堆積したとき、平
坦面に堆積される膜厚に対する、溝や穴等の側壁に形成
される最も薄い部分の膜厚の割合を示すものである。
【００４０】
【発明の効果】以上のように本発明によれば、最上層メ
タル配線でヒューズ部を形成し、最上層メタル配線の保
護膜を、最上層メタル配線を覆いプラズマエッチングさ
れにくい絶縁膜と、その上に設けられプラズマエッチン
グされやすい絶縁膜とで形成しているため、プラズマエ
ッチングによりヒューズ部上のプラズマエッチングされ
やすい絶縁膜を開口する際に、その選択性が高く、ヒュ
ーズ部上のプラズマエッチングされにくい絶縁膜はほぼ
成膜時の膜厚を維持でき、ヒューズ部上の絶縁膜の膜厚
を正確に制御することができ、信頼性の高い半導体装置
を実現できる。また、ヒューズ部上のプラズマエッチン
グされやすい絶縁膜のエッチングは比較的安価なプラズ
マエッチング装置で行うことができ、従来のように非常
に高価な設備や有毒ガス除外装置を用いる必要もない。
タル配線でヒューズ部を形成し、最上層メタル配線の保
護膜を、最上層メタル配線を覆いプラズマエッチングさ
れにくい絶縁膜と、その上に設けられプラズマエッチン
グされやすい絶縁膜とで形成しているため、プラズマエ
ッチングによりヒューズ部上のプラズマエッチングされ
やすい絶縁膜を開口する際に、その選択性が高く、ヒュ
ーズ部上のプラズマエッチングされにくい絶縁膜はほぼ
成膜時の膜厚を維持でき、ヒューズ部上の絶縁膜の膜厚
を正確に制御することができ、信頼性の高い半導体装置
を実現できる。また、ヒューズ部上のプラズマエッチン
グされやすい絶縁膜のエッチングは比較的安価なプラズ
マエッチング装置で行うことができ、従来のように非常
に高価な設備や有毒ガス除外装置を用いる必要もない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体装置
の断面構造図である。
の断面構造図である。
【図２】本発明の第１の実施の形態における半導体装置
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
【図３】本発明の第２の実施の形態における半導体装置
の断面構造図である。
の断面構造図である。
【図４】本発明の第２の実施の形態における半導体装置
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
【図５】従来の半導体装置の断面構造図である。
１１ 冗長ヒューズ部（最上層メタル配線） １２ ボンディングパッド部（最上層メタル配線） １３ ｐ−ＴＥＯＳ膜 １４ ｐ−ＳｉＮ膜 １５ パッド開口部 １６ 開口部 １７ 開口部 １８ ポリイミド膜 ３１ 冗長ヒューズ部（最上層メタル配線） ３２ ボンディングパッド部（最上層メタル配線） ３３ ｐ−ＴＥＯＳ膜 ３４ ｐ−ＳｉＮ膜 ３５ パッド開口部 ３６ 開口部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F004 AA02 BA04 BA20 BB11 BB14 CA03 DA01 DA25 DA26 DB07 EB08 5F033 QQ09 QQ12 QQ13 QQ25 QQ35 RR04 RR06 RR22 SS04 SS15 TT04 VV07 VV11 XX00 XX33 5F064 FF02 FF27 FF29 FF42 GG03
Claims (10)
- 【請求項１】 レーザー切断方式のヒューズ部が最上層
メタル配線で形成された冗長回路を有する半導体装置で
あって、 前記最上層メタル配線を覆う保護膜として、前記最上層
メタル配線上に形成されたプラズマエッチングされにく
い絶縁膜と、前記プラズマエッチングされにくい絶縁膜
上に形成されたプラズマエッチングされやすい絶縁膜と
を設けたことを特徴とする半導体装置。 - 【請求項２】 最上層メタル配線で形成されたヒューズ
部上は、プラズマエッチングされにくい絶縁膜のみが形
成され、プラズマエッチングされやすい絶縁膜が除去さ
れた開口部を有したことを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 最上層メタル配線のボンディングパッド
部およびその周辺領域にプラズマエッチングされやすい
絶縁膜が除去された開口部を有し、前記ボンディングパ
ッド部上にプラズマエッチングされにくい絶縁膜が除去
された開口部を有するとともに、前記プラズマエッチン
グされやすい絶縁膜上にのみポリイミド膜が形成された
ことを特徴とする請求項２記載の半導体装置。 - 【請求項４】 最上層メタル配線のボンディングパッド
部上は、プラズマエッチングされやすい絶縁膜とプラズ
マエッチングされにくい絶縁膜とが同じ領域で除去され
た開口部を有したことを特徴とする請求項２記載の半導
体装置。 - 【請求項５】 プラズマエッチングされやすい絶縁膜が
シリコン窒化膜であり、プラズマエッチングされにくい
絶縁膜がシリコン酸化膜であることを特徴とする請求項
１，２，３または４記載の半導体装置。 - 【請求項６】 プラズマエッチングされやすい絶縁膜が
ステップカバレージが相対的に悪い膜であり、プラズマ
エッチングされにくい絶縁膜がステップカバレージが相
対的に良い膜であることを特徴とする請求項１，２，３
または４記載の半導体装置。 - 【請求項７】 レーザー切断方式のヒューズ部が最上層
メタル配線で形成された冗長回路を有する半導体装置の
製造方法であって、 前記最上層メタル配線形成後にプラズマエッチングされ
にくい絶縁膜を形成する工程と、 前記プラズマエッチングされにくい絶縁膜上にプラズマ
エッチングされやすい絶縁膜を形成する工程と、 前記最上層メタル配線のボンディングパッド部上部の前
記プラズマエッチングされやすい絶縁膜および前記プラ
ズマエッチングされにくい絶縁膜をエッチングする工程
と、 前記ボンディングパッド部およびその周辺領域上と前記
ヒューズ部上とに開口を有するチップコートのためのポ
リイミド膜を形成する工程と、 前記ポリイミド膜をマスクにして前記プラズマエッチン
グされやすい絶縁膜をプラズマエッチングする工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項８】 レーザー切断方式のヒューズ部が最上層
メタル配線で形成された冗長回路を有する半導体装置の
製造方法であって、 前記最上層メタル配線形成後にプラズマエッチングされ
にくい絶縁膜を形成する工程と、 前記プラズマエッチングされにくい絶縁膜上にプラズマ
エッチングされやすい絶縁膜を形成する工程と、 前記最上層メタル配線のボンディングパッド部上部の前
記プラズマエッチングされやすい絶縁膜および前記プラ
ズマエッチングされにくい絶縁膜をエッチングする工程
と、 前記ヒューズ部上のプラズマエッチングされやすい絶縁
膜をプラズマエッチングする工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項９】 プラズマエッチングされやすい絶縁膜が
シリコン窒化膜であり、プラズマエッチングされにくい
絶縁膜がシリコン酸化膜であることを特徴とする請求項
７または８記載の半導体装置の製造方法。 - 【請求項１０】 プラズマエッチングされやすい絶縁膜
がステップカバレージが相対的に悪い膜であり、プラズ
マエッチングされにくい絶縁膜がステップカバレージが
相対的に良い膜であることを特徴とする請求項７または
８記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11169145A JP2000357743A (ja) | 1999-06-16 | 1999-06-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11169145A JP2000357743A (ja) | 1999-06-16 | 1999-06-16 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000357743A true JP2000357743A (ja) | 2000-12-26 |
Family
ID=15881131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11169145A Withdrawn JP2000357743A (ja) | 1999-06-16 | 1999-06-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000357743A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6943059B2 (en) | 2003-05-22 | 2005-09-13 | Renesas Technology Corp. | Flip chip mounting method of forming a solder bump on a chip pad that is exposed through an opening formed in a polyimide film that includes utilizing underfill to bond the chip to a substrate |
| JP2006148021A (ja) * | 2004-11-24 | 2006-06-08 | Matsushita Electric Ind Co Ltd | 半導体回路装置及びその製造方法 |
| WO2014119045A1 (ja) * | 2013-02-01 | 2014-08-07 | 株式会社村田製作所 | 半導体装置 |
| JP2014220463A (ja) * | 2013-05-10 | 2014-11-20 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
-
1999
- 1999-06-16 JP JP11169145A patent/JP2000357743A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6943059B2 (en) | 2003-05-22 | 2005-09-13 | Renesas Technology Corp. | Flip chip mounting method of forming a solder bump on a chip pad that is exposed through an opening formed in a polyimide film that includes utilizing underfill to bond the chip to a substrate |
| JP2006148021A (ja) * | 2004-11-24 | 2006-06-08 | Matsushita Electric Ind Co Ltd | 半導体回路装置及びその製造方法 |
| WO2014119045A1 (ja) * | 2013-02-01 | 2014-08-07 | 株式会社村田製作所 | 半導体装置 |
| JP2014220463A (ja) * | 2013-05-10 | 2014-11-20 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
| US9583412B2 (en) | 2013-05-10 | 2017-02-28 | Sumitomo Electric Device Innovations, Inc. | Semiconductor device |
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