JP2000357757A

JP2000357757A - 半導体装置および電子回路装置

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Publication number: JP2000357757A
Application number: JP11168917A
Authority: JP
Inventors: Yuichi Kitagawa; 雄一北川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-06-15
Filing date: 1999-06-15
Publication date: 2000-12-26

Abstract

(57)【要約】【課題】電子回路装置に最適な電子部品の実装手段を
選択できるようにしたこと。【解決手段】ＣＳＰ実装された半導体チップ４のはん
だバンプ３に、はんだ付けされ、一体化したパッケージ
基板５を有する半導体装置１２１に、表面実装手段およ
びコンタクト実装手段とを、選択して利用可能に構成し
た半導体装置１２１である。この半導体装置１２１の表
面実装手段はたとえば、はんだバンプ９により電子回路
装置のプリント回路基板１２に実装できることである。
さらに、コンタクト実装は、たとえば、パッケージ基板
５の側壁面に凹球面状コンタクタ１１を設け、このコン
タクタ１１に適合するソケットたとえば接触片列を有す
るソケットを回路基板１２に取着することにより、コン
タクト実装も選択的に利用できるように構成したもので
ある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は実装手段を適宜選
択できる半導体装置および電子回路装置に関する。

【０００２】

【従来の技術】半導体特に、集積回路（ＬＳＩと略す）
の高集積化の進展は著しい。現在ＬＳＩは集積度２５６
Ｍビット、１Ｇビットなどの試作も終わり、さらに高集
積化が計画されており、集積度１５Ｇビットまで製造可
能と絶えない開発が続いている。

【０００３】このように集積度が向上することは、１Ｌ
ＳＩチップ当たりの電子回路数や回路構成素子数が著増
する。これら各電気回路に設けられる信号線や、上記回
路に電力を供給する電源線、これらの基準電位を供給す
る接地線などに設けられる端子数も著しく増加する。

【０００４】さらに、回路数の増加は、各回路を構成す
る能動素子であるトランジスタ、ダイオードなどや、受
動素子である抵抗、コンデンサ、コイルなどの素子数が
一定の面積内に著しく増加することを意味している。こ
れら素子のうちキーとなる素子や回路でのチェックポイ
ントも増加する。

【０００５】さらにまた、電子回路の増加は限られた半
導体基板面積での電極ピン数の増加ともなり、ピン間隔
も狭小化する。電極パッド数も著増し、実装精度が厳し
く求められる。また実装のための電極パッド数の増加は
各パッド間の間隔も狭小化する。

【０００６】一方、このような高集積度ＬＳＩチップで
はこれまで主流の実装技術では実装精度が製造限界とな
り、最近はリードフレームを利用しないはんだバンプ、
はんだボール採用のＣＳＰ（ＣＨＩＰＳＩＺＥＰＡ
ＣＫＡＧＥ）技術が実用期に入り、’９９年には量産開
始期になると予想されている。

【０００７】他方、上記高集積度ＬＳＩチップのパッケ
ージング法には、表面実装用半導体パッケージとして上
記ＣＳＰの他、これまで主流のＴＳＯＰ（ＴＨＩＮＳ
ＭＡＬＥＯＵＴＬＩＮＥＰＡＣＫＡＧＥ）やＴＱ
ＦＰ（ＴＨＩＮＱＵＡＤＦＬＡＴＰＡＣＫＡＧＥ）
などがあった。これらには、ストレート型とガルウイン
グ型がある。さらに、特殊用途用の半導体パッケージと
してＳＭ（ＳＭＡＲＴＭＥＤＩＡ）がある。

【０００８】上記ＣＳＰは半導体チップの一方面上に再
配線層を設けて、この層上に電極ピンを配列し、この各
電極ピンにそれぞれはんだバンプを設け、このはんだバ
ンプを直接プリント基板に実装するもので、プリント基
板に半導体チップサイズで実装できる特徴を有する。

【０００９】さらに、ＴＳＯＰは、半導体チップをリー
ドフレームまたはフィルムキャリアテープにマウント
し、ワイヤリングした後、フラットパッケージに収納
し、このフラットパッケージの対向する２側壁面から多
数のリードを取り出したものである。

【００１０】また、ＴＱＦＰは上記ＴＳＯＰのフラット
パッケージの４側壁面から多数のリードを取り出し、こ
の各リードを中間部で直角に折り曲げ加工したガルウイ
ング型がある。さらにまた、ＳＭはスマートカードが
代表とするもので、機器との接触端子列およびこの端子
列に配線が接続されたプラスチック基板の予め定められ
た位置に半導体チップを接着し、このチップの電極パッ
ド列と配線とをワイヤボンデイングし、パッケージに実
装したものである。

【００１１】使用時は機器の外部から機器に挿入し、着
脱自在に嵌合接続するもので、システムへの実装は専用
のコネクタ（ソケット）にて装着するもので、はんだ付
けして半永久的に使用する実装形体ではない。

【００１２】

【発明が解決しようとする課題】しかしながら、これら
のパッケージには次のような課題がある。すなわち、Ｃ
ＳＰ実装はチップサイズで実装できるため、コンパクト
に実装出来て、高密度実装には理想的実装であるが、Ｌ
ＳＩ回路の用途に応じて単位時間当たりに流れる電流が
異なり、半導体チップの種類によって実働時に発生する
熱応力がはんだバンプ（ボール）に集中し、このはんだ
バンプにクラックが発生し、接続不良を生ずる場合があ
る。さらに、パソコンなどにおいて、メモリ容量をユー
ザが拡張可能に構成することが仕様に有る場合などいろ
いろなニーズが要求される。

【００１３】さらにまた、製造面で底面に行列方向に多
数密集配列したはんだボール郡のため、適正なはんだ付
け条件の設定、リペア性、検査性などの製造技術に高い
技術と特別な設備環境を要求される問題がある。上記は
んだ付け条件としては、はんだ付け工程でのはんだの過
多の場合、過小の場合、はんだの濡れ性の未はんだの場
合、パッケージの実装ずれ、などの結果となる。

【００１４】この結果を回避するための製造条件として
はんだ量調整、はんだ付け温度の設定、プリント基板は
んだ付け面のメッキ材料やこのメッキの厚みなどその他
の条件設定が困難である。

【００１５】さらに上記条件のリペア性については、Ｃ
ＳＰパッケージをプリント基板に実装した時の検査不良
による修正作業、交換作業などの容易性などの課題があ
る。さらに、上記条件の検査性について、プリント基板
にＣＳＰパッケージングされたＬＳＩ装置を実装した後
のはんだ付け部の接続確認および機能確認などのテステ
イングの容易性の面で課題がある。

【００１６】さらに、ＣＳＰパッケージングでは、半導
体チップが露出した状態になっているため、衝撃などの
外部応力がはんだバンプ部に集中し破壊する場合がある
などＬＳＩ機能以外の機構に課題もある。

【００１７】さらにまた、ＴＳＯＰなどは、これまで主
流の実装であったが、半導体チップが高集積度になると
リード数、密度などの面で製造限界にあり、さらに半導
体チップの大小にかかわらずパッケージサイズが同一
であり、しかも、リードが２方または４方に張り出すた
め、実装基板の占有面積が大きく、実装密度が悪く上記
ＣＳＰ実装技術が実用段階にきた今日、過去のものにな
りつつある。

【００１８】さらにまた、ＳＭ実装は、特殊用途用であ
るため、比較は困難であるが、端子形状が平面状である
ため、ソケット端子との嵌合精度が悪く、接触面積を大
きくしなければならない課題がある。

【００１９】この発明は、上記点に鑑みなされたもの
で、２種以上の実装手段から選択できるように構成した
半導体装置を提供することを目的とするものである。す
なわち、用途、使用状態、使用環境、などに応じて実装
手段を選択できるようにしたものである。電子回路装置
に最適な電子部品の実装手段を選択できるようにしたこ
とにある。

【００２０】

【課題を解決するための手段】この発明の半導体装置は
請求項１に記載されたように、半導体チップと、この半
導体チップの信号線電源線接地線などそれぞれの端子が
予め定められた位置に配列された端子列と、この端子列
に設けられた複数種の実装手段とを具備してなることを
特徴としている。

【００２１】この発明の半導体装置は請求項２に記載さ
れたように、半導体チップと、この半導体チップの信号
線電源線接地線などそれぞれの端子が予め定められた位
置に配列された端子列と、この端子列に設けられた表面
実装およびコンタクト実装機構とを具備してなることを
特徴としている。

【００２２】この発明の半導体装置は請求項３に記載さ
れたように、請求項２記載の半導体装置において、コン
タクト実装はコネクタであることを特徴としている。

【００２３】この発明の半導体装置は請求項４に記載さ
れたように、請求項２記載の半導体装置において、表面
実装ははんだ付け実装であることを特徴としている。

【００２４】この発明の半導体装置は請求項５に記載さ
れたように、請求項１および請求項２記載の半導体装置
において、半導体チップは、ＣＳＰ実装、ＴＳＯＰ実
装、ＴＱＦＰ実装、スマートメデイアのうち一つの実装
手段であることを特徴としている。

【００２５】この発明の半導体装置は請求項６に記載さ
れたように、請求項１および請求項２記載の半導体装置
において、実装手段は少なくとも一種選択して実施可能
であることを特徴としている。

【００２６】この発明の半導体装置は請求項７に記載さ
れたように、電子部品と、この電子部品に設けられた電
極端子と、これら各電極端子について少なくとも１種選
択可能に設けられた実装機構とを具備してなることを特
徴としている。

【００２７】この発明によれば、半導体装置および電子
回路装置の実装は機器、用途、製造などに適合した実装
法を選択できる。

【００２８】

【発明の実施の形態】次に、図１乃至図３を参照して本
発明の実施の形態を詳細に説明する。半導体装置たとえ
ばパソコンのシステムを記憶するためのメモリーの拡張
にソケットなどようなコンタクト実装も、はんだ付けな
どによる接着などの表面実装も選択して利用可能な半導
体装置に適用した実施形態を説明する。この明細書で言
う表面実装は、半永久的実装を言い、接着実装、はんだ
付け、圧着、熱圧着、固着などの機能を言う。さらに、
コンタクト実装は、着脱自在な実装を言う。すなわち電
気的接触による実装で、嵌合による実装、ソケットを介
在した実装、押圧、圧入、圧接、による実装などであ
る。

【００２９】図１は、この発明の半導体装置を２５６Ｍ
ビットＤＲＡＭ構成のＬＳＩチップをＣＳＰ実装した場
合の断面図である。すなわち、半導体ウエハ例えばＮ型
シリコンウエハ１上に成膜工程、エッチング工程、露光
工程、拡散工程などの周知のＬＳＩ製造プロセスを径
て、２５６Ｍビットの電子回路例えばメモリーのＤＲＡ
Ｍを形成する。この後の工程でＣＳＰ実装する。

【００３０】すなわち、周知のプロセスでＬＳＩの形成
されたシリコンウエハ１上に再配線層３１を形成し、Ｄ
ＲＡＭ回路での信号線、電源線、接地線などの電極パッ
ド配列を、利用面から予め設計された電極パッド２の配
列に再配列する。この各電極パッド２上に表面実装たと
えばはんだバンプ３を形成する。このバンプ３の形成方
法はいろいろあるが、一例を示すと、先ずはんだの材料
を選択する。シリコン基板１の熱膨張係数値に最も近い
Ｘ−Ｙ方向熱膨張係数値を有するはんだ材料を選択す
る。

【００３１】この作用は、実用状態でのＬＳＩ内部で発
生する熱による温度上昇や、電子機器内部の動作時温度
上昇により接合するシリコン基板１や電極パッド２のＸ
−Ｙ方向熱膨張係数値とはんだバンプ３のＸ−Ｙ方向熱
膨張係数値に大きな差があると、この差に基づき受ける
温度による膨張する量が異なることになるため、はんだ
バンプ３や電極パッド２にクラックが発生しやすい課題
をクリヤするために、互いに近いＸ−Ｙ方向熱膨張係数
値の材料を選択することが望ましい。この実施形態で
は、たとえばＡｇ入りＩｎ−Ｐｂはんだである。

【００３２】このはんだによるバンプ３の形成法の概要
を図３を参照して説明する。再配線層３１および電極パ
ッド２上に先ず、バリアメタル層３２たとえばＴｉ−Ｐ
ｄ−Ａｕ、Ｔｉ−Ｃｕ、Ｔｉ−Ｗ−Ａｕなどの何れかを
（Ｃ）図のように形成する。このバリアメタル層３２上
にレジスト膜３３を形成し、このレジスト膜３３を、上
記電極パッド２の配列をマスクとして露光し、現像する
ことにより、（Ｄ）図のように電極パッド２上のレジス
ト膜３３のみ残した、レジスト膜３３のマスクを形成で
きる。

【００３３】この残留したレジスト膜３３をマスクとし
て上記露出したバリアメタル層３２を（Ｅ）図の如く除
去たとえば、メタルプラズマエッチングする。再びレジ
スト膜３４を（Ｆ）図のように形成し、同様に上記レジ
スト膜を上記電極パッドパターンで露光し、現像し、上
記バリアメタル層３２のみ（Ｇ）図のように露出させ、
この露出した層上を含み表面上にはんだ層３５を（Ｈ）
図のように形成する。

【００３４】ここで、（Ｇ）図以降（Ｋ）図までの工程
を図において判り易くするために正規の断面図的表現か
らエッチングした部分を除去した凹凸の図で示してあ
る。さらに、このはんだ層３５上にレジスト膜３６を
（Ｉ）図のように形成する。このレジスト膜３６も上記
露光プロセス即ち、電極パッド２の配列パターンをマス
クとして露光し、現像して（Ｊ）図のようにレジスト膜
３６を電極パターン２上のみ残した（Ｋ）図のように形
成する。

【００３５】このレジスト膜３６をマスクとして露出し
たはんだ層３５を除去例えばメタルプラズマエッチング
し、さらに、表面のレジスト膜３６、３４を除去例えば
プラズマエッチングすることにより（Ｌ）図のようなバ
リアメタル３２、はんだ層３５からなるはんだバンプ３
を形成する。このバンプ３の高さはたとえば１５乃至３
０μｍである。はんだバンプ３が外側に突出するのを、
嫌う場合には、電極パッド２上にメッキ層を形成した電
極で構成すればよい。

【００３６】この後、半導体ウエハをスクライブライン
に沿ってスクライビングすることにより、各半導体チッ
プ４に分離することができる。この状態の半導体装置４
は図１に示す通りである。すなわち、ＣＳＰ実装された
半導体（ＬＳＩ）チップ４を得ることができる。図１は
このＣＳＰ実装されたＬＳＩチップ４の状態を示してい
る。このチップ４の付番は理解し易くするため、上記製
造プロセスでの番号を付けている。

【００３７】この実施形態では、さらに次のパッケージ
を設けている。即ち、半永久的実装である表面実装たと
えばはんだ付け実装手段および着脱自在なコンタクト実
装たとえばソケットへの嵌合実装手段とを備えているこ
とである。この両機能を備えたパッケージ基板５を用い
ることである。

【００３８】即ち、絶縁体基板は上記シリコン基板１、
電極パッド２、はんだバンプ３などのＸ−Ｙ方向熱膨張
係数値に近似した材料のたとえばセラミックからなるパ
ッケージ基板５には、上記はんだバンプ３配列のパター
ンによるランドスルー６のパターンが設けられている。
このランドスルー６内壁面上には導電体層たとえば銅膜
が成膜たとえば電解メッキにより形成されている。上記
パッケージ基板５の材料はガラスエポキシ樹脂基板も好
適である。

【００３９】このようにして形成された各ランドスルー
６の上記基板５の表裏面にはそれぞれ導電体たとえば銅
からなるランド７，８が各ランドスルー６と電気的コン
タクト状態を維持して設けられている。このパッケージ
基板５の一方面には、上記半導体チップ４のはんだバン
プ３がはんだ付けされて、半導体チップ４と一体に構成
されている。このパッケージ基板５の他方面の上記各ラ
ンド８にはそれぞれはんだバンプ９が設けられている。

【００４０】さらに、上記パッケージ基板５と半導体チ
ップ４間を含み封止たとえばエポキシ樹脂１０により封
止されている。上記はんだバンプ９が半導体装置１２１
として突出が不適な場合には、メッキ電極を採用するこ
とにより、はんだバンプ９のはみ出しを改善できる。

【００４１】さらに、上記パッケージ基板５にはコンタ
クトによる実装機構も設けられている。即ち、上記基板
５の側壁面にはコンタクト機構として、ソケットとのコ
ンタクト機構が設けられている。この実施形態では凸凹
の結合コンタクトで上記パッケージ基板５の側壁面には
凹球面状のコンタクタ１１がそれぞれ絶縁されて上記各
ランド７，８の少なくとも一方に電気的に接続されて設
けられている。

【００４２】即ち、この凹状のコンタクタ部分のみが導
電体たとえば銅で構成されている。このコンタクタの列
が設けられている。このコンタクタ１１の構造はいろい
ろな変形が可能である。このようにして、半導体装置１
２１が構成されている。上記コンタクタ１１は凹球面状
に構成した場合の実施形態について説明したが、逆に、
突球面をパッケージ基板５に形成してもよい。当然この
場合は、相手側の接触片が凹球面状になることは説明す
るまでもないことである。

【００４３】次に、この半導体装置１２１の相手側実装
手段について説明する。先ず、コンタクト機構に対応す
るソケット１９の実施形態を説明する。すなわち、絶縁
体基板たとえばセラミック配線基板１２は、上記パッケ
ージ基板５が方形状であれば方形状でしかもほぼ同一サ
イズに構成されることが望ましい。この方形状セラミッ
ク配線回路基板１２の周縁部には、上記パッケージ基板
５の側壁面に形成されたコンタクタ１１の列のパターン
に対応して端子例えばランドスルー１３の列が設けられ
ている。

【００４４】この実施形態ではややコンタクタ位置より
外側に位置している。上記セラミック配線回路基板１２
は単層、多層配線基板何れでも良い。セラミック配線回
路基板５の側壁面へのコンタクタ１１の形成は、多層配
線基板を採用した場合には、コンタクト実装手段として
たとえば層間接続をビアで実施し、内層配線で導出する
のが望ましい。勿論表面実装のはんだバンプ９は当然ラ
ンドスルー６を介して、形成することが必要である。

【００４５】このようなランドスルー１３の内側壁面上
には導電体たとえば銅膜１４がたとえば電解メッキ法で
設けられている。この銅膜１４の両端部にはランド１
５，１６が設けられている。上記基板１２の一方面の各
ランド１５には、上記各コンタクタ１１に嵌合する接触
片１７が一端固定して設けられている。この接触片１７
は導電体製でバネ性を有する金属が望ましい。

【００４６】すなわち、コンタクタ１１に接触した時さ
らにこの接触が強固になる方向に作用する弾性機構が望
ましい。上記接触片１７の遊端側には、上記凸球面状コ
ンタクト部１８が設けられて、ソケット１９が構成され
ている。

【００４７】上記凹球面状コンタクタ１１の側面図は図
２に示すとおりである。図２は、方形状パッケージ基板
５の側壁面たとえば４壁面に凹球面状コンタクタ１１の
導電体たとえば銅の列が形成された状態を説明するため
の斜視図である。勿論、端子の総数に応じて対向する２
壁面に配列してもよい。ランドスルー６やランド７につ
いての図示は省略して示している。

【００４８】このコンタクタ１１の列は利用面から予め
設計された状態に配列されている。図１にはコンタクト
実装状態の実施形態について説明したが、図１に示した
上記半導体装置１２１を表面実装の実施形態選択の場合
には、たとえば図４に示すようにプリント回路基板４１
にはんだ付け実装する。はんだ付けであるから交換可能
であるが、はんだを溶融する専門的工程を必要とし、専
門的知識を必要としない、抜き差し操作によるコンタク
ト実装とは実用上大きく異なり、はんだ付け実装は比較
的半永久的実装に属する。すなわち、半導体装置１２１
のパッケージ基板５表面に形成されている、はんだバン
プ９による実装を選択すればよい。

【００４９】プリント回路基板４１に形成された配線の
上記半導体装置１２１の実装位置に設けられた半導体装
置１２１実装用のランドパターン４２に、はんだ付け実
装をすることで可能である。このランドパターン４２は
上記はんだバンプ９のパターンで設けられている。

【００５０】この各ランドパターン４２には、表層配線
へ接続される回路やビアにより層間接続して内層配線
や、ランドスルー４３を介して裏面に導かれて、裏面の
配線に接続される回路などで構成される。このランドス
ルー４３内側壁面上には導電体たとえば銅膜４４が例え
ば電解メッキ法で形成されており、基板４１の表裏面間
で導通をとっている。

【００５１】この各銅膜４４の遊端側にはそれぞれラン
ド４４が設けられている。上記回路基板４１が、多層配
線基板の場合には、さらに、ビアによる層間接続を介し
て内層配線への接続が形成される。

【００５２】パソコンのシステムや機能の拡張性をもた
せるために、ユーザがメモリーを増設可能に構成するに
は、パソコンの当該プリント基板部に上記ソケット１９
を設け、配線しておくことにより、使用中必要に応じて
ユーザが上記半導体装置１２１をコンタクト実装するこ
とにより実現可能となる。メーカーもコンタクト実装を
選択した場合には、ユーザーが容易に差し替えて機能
や、システムを向上できる効果がある。

【００５３】すなわち、ＣＳＰ実装された半導体チップ
４のはんだバンプ３に、はんだ付けされ、一体化したパ
ッケージ基板５を有する半導体装置１２１に、表面実装
手段およびコンタクト実装手段とを、選択して利用可能
に構成した半導体装置１２１である。この半導体装置１
２１の表面実装手段はたとえば、はんだバンプ９により
電子回路装置のプリント回路基板１２に実装できること
である。

【００５４】この実施形態では、表面実装手段につい
て、半導体チップ４の裏面側に表面実装手段を設けた
が、半導体チップ４の反対側すなわち、表面側に表面実
装手段たとえば電極パッド列を設けても良い。勿論、半
導体チップ４表裏面の両面に表面実装手段を設けても良
い。

【００５５】さらに、コンタクト実装は、たとえば、パ
ッケージ基板５の側壁面に凹球面状コンタクタ１１を設
け、このコンタクタ１１に適合するソケットたとえば接
触片列を有するソケットを回路基板１２に取着すること
により、コンタクト実装も選択的に利用できるように構
成したものである。

【００５６】この選択的に利用できるとは、複数の実装
手段を選択採用してもよい。このメリットは、ＣＳＰ実
装のように、熱的、物理的応力が掛けられた際、はんだ
付け部に集中し、はんだが剥がれることが、現在の課題
になっているが、複数たとえば表面実装とコンタクト実
装を合わせて、採用することにより、上記応力歪みが発
生した場合のはんだの剥がれるのを回避または大きく改
善できる。

【００５７】上記実施形態では、表面実装手段ではんだ
付け実装、コンタクト実装でソケットによる実装につい
て、それぞれ１種ずつ設けた例について説明したが、そ
れぞれに複数の実装手段を設けてもよい。たとえば、コ
ンタクト実装を選択すれば、システム間のデータや情報
の交換、バックアップなどにも、使用できるようにな
る。

【００５８】次に、図２に示された凹球面状コンタクタ
１１に適合する凸球面状コンタクタ１８の他の実施形態
を図５を参照して説明する。即ち、凸球面状コンタクタ
５１の球面は、コンタクトした時、凹球面状コンタクタ
１１の内壁面に対してより多くの接触面積を有するよう
に構成されている。この凸球面状コンタクタ５１は、各
凹球面状コンタクタ１１のピッチが同一ピッチで設けら
れている。

【００５９】このような凸球面状コンタクタ５１を所有
するコネクタ５２は、パッケージ基板５の外形と相似的
に環状例えば角環状の構成である。このコネクタ５２
は、たとえば半導体装置が実装されるプリント回路基板
に取着される。したがって、プリント基板に取着された
コネクタ５２に、ＬＳＩチップ４を有するパッケージ基
板５を嵌合させて実装する。この実装した状態の平面図
が図５である。

【００６０】次に、半導体チップ４を収容したパッケー
ジ基板５のコンタクタ１１とのリード接続の実施形態を
図６を参照して説明する。（Ａ）図には、１個のＬＳＩ
チップ４の電極パッド列と、パッケージ５３の側壁面に
設けられた図２に示された凹球面状コンタクタ１１の列
とのリード６１による電気的接続状態が示された断面図
である。（Ｂ）図は、パッケージ基板５３の側壁面に設
けられる凹球面状コンタクタ１１の列が２段に形成さ
れ、この２段のコンタクタ１１の列にリード６１を配線
した実施形態を示している。

【００６１】（Ｃ）図は、１個のパッケージ基板５３内
に２個のＬＳＩチップ４を設けると、共に２段のコンタ
クタ１１の列を設け、夫々リード６１により配線した実
施形態を示している。（Ｄ）図は、１個のパッケージ５
３内に２個のＬＳＩチップ４を設け、１段のコンタクタ
１１の列にリード６１を配線した実施形態を示してい
る。すなわち、２個のＬＳＩチップ４間にりーど６１
を配線してコンタクタ１１に配線した場合を示してい
る。このように構成した半導体装置１２１の実施形態の
組み立て構造を、図７を参照して説明する。

【００６２】即ち、パッケージ基板５３を構成する容器
の材料たとえば絶縁体からなるガラスエポキシ樹脂製上
蓋７１と下蓋７２が設けられている。パッケージ基板５
３の側壁面に設けられる凹球面状コンタクタ１１は導電
体たとえば銅からなり、このコンタクタ１１の列がパッ
ケージ基板５３の側壁面に、予め定められたピッチで配
列される。

【００６３】このような構成の容器内に２個のＬＳＩチ
ップ４が配列されている。これらの部品を接着すること
により、一体化している。このような構造のＬＳＩチッ
プ４とコンタクタ１１とのリード６１による電気的接続
法の実施形態を図８を参照して説明する。

【００６４】コンタクタ１１を金属カップで構成した場
合を（Ａ）図に示し、メッキ法により形成した場合を
（Ｂ）図、（Ｃ）図に示す。（Ａ）図の実施形態では、
凹球面状金属カップ８１の頂部に突起８２を設け、この
突起８２にリード６１を接続たとえばはんだ付けする。

【００６５】さらに、メッキにより凹球面状金属カップ
８３を形成した場合を（Ｂ）図、（Ｃ）図に示す。即
ち、（Ｂ）図の場合には、メッキ製金属カップ８３の頂
部にスルーホール８４を設け、このスルーホール８４内
壁面上にメッキ層８５による導通を取り、この頂部でリ
ード６１との接続を取るようにしてもよい。（Ｂ）図で
はスルーホール８４を介してリード６１との接続を頂部
で取った例について説明したが、（Ｃ）図のように端部
で電気的接続を取る構成でもよい。

【００６６】即ち、スルーホール８４をカップ８３の周
縁部８６に設け、この周縁部８６でリード６１と電気的
接続を取るように構成した例である。この場合、（Ｂ）
図の頂部で取る方法に比較して加工が容易である効果が
ある。

【００６７】次に、表面実装とコンタクト実装関係の他
の実施形態を図９を参照して説明する。この実装手段は
図６乃至図８の実施形態にも応用できる。図９（Ａ）
は、表面実装とコンタクト実装とを合わせて設けた実施
形態である。すなわち、パッケージ基板５側に設ける電
極パッド構造とコネクタ側に設けるコンタクタ構造と
は、論ずるまでもなく、互いに同一電位の結合関係にあ
る構造である。

【００６８】一方側たとえばパッケージ基板５に設ける
電極パッドたとえば比較的半径が大の凹球面状金属カッ
プ９１の列が予め定められたピッチで配列されている。
この各金属カップ９１部には、同軸的に半径小の凹球面
状金属カップ９２の列が離隔して設けられている。

【００６９】この実施形態では、半径小の金属カップ９
２が、表面実装用たとえばはんだ付け実装時に使用する
カップである。この時、嵌合するコネクタ５２のコンタ
クタ９３は、たとえば凸球面状はんだバンプである。す
なわち、嵌合した後、はんだ溶融温度に加熱し、降温プ
ロセスを経て、はんだ付けする。他方、コンタクト実装
に際しては、半径大なるカップ９１に嵌合する凸球面状
コンタクタを、半導体装置１２１の挿入操作により、摺
動させて嵌合することにより、電気的コンタクトを得
る。

【００７０】（Ｂ）図の実施形態は、（Ａ）図において
はんだ付け実装で説明する工程において、パッケージ基
板５２のコンタクタ９３をカップ９２に位置合わせして
嵌合させるガイドの機能も有する金属製円柱状電極片９
４を設けた実施形態である。すなわち、パッケージ基板
５の各カップ９２を、コネクタ５２の各電極片９４を位
置合わせし、摺動させて、嵌め込み所望するはんだ付け
位置で停止し、はんだ付けできるように、構成した実施
形態である。

【００７１】（Ｃ）図は（Ａ）図のコネクタ５２に、配
列するコンタクタ９３の配列パターンの他の実施形態を
説明するための平面図である。即ち、コンタクタ９３を
２段に配列した実施形態である。

【００７２】（Ｄ）図は、（Ｃ）図のコンタクタ９３を
千鳥状に配列した他の実施形態を示す断面図である。
（Ｅ）図は、（Ｄ）図の他の実施形態を示す図である。
すなわち、（Ｂ）図と（Ｄ）図の構成を組み合わせたも
ので、各コンタクタ９３に嵌合させるための挿入ガイド
としても作用するもので、円柱状電極片９４を、千鳥状
に配列された各コンタクタ９３を設けたものである。

【００７３】上記実施形態では、半導体装置の実装につ
いて説明したが、半導体装置に限定されることなく、電
子部品の実装であれば、例えば、コンデンサの実装など
何れでもよい。図１０を参照してコンデンサの実装を説
明する。この実施形態は、ノイズ対策用として接続する
パスコンデンサを実装する場合について説明する。半
導体装置の動作によりノイズが発生する場合がある。

【００７４】このノイズを抑制するために、たとえばパ
スコンデンサ１００を接続する必要がある。この発明を
実施することにより、このコンデンサを内蔵または、付
属させることができる。すなわち、（Ａ）図はコンデン
サ１００をパッケージ基板５３内に収納した場合の実施
形態である。この実施形態では、コンデンサ１００をパ
ッケージ基板５３の側壁面に設けたコンタクタ１１に、
はんだ付け実装した状態を示している。

【００７５】（Ｂ）図は前記コンデンサ１００をパッケ
ージ５８の外部に接続した実施形態を説明するための図
である。上記コンデンサ１００は両端に電極１０１が接
続されている。この両端電極１０１、１０２が直接回路
基板１０３にはんだ付け実装される表面実施と、回路基
板１０３にコネクタを設けこのコネクタに摺接させて嵌
合させることによりコンタクトをとる構成にしてもよ
い。

【００７６】

【発明の効果】以上説明したようにこの発明によれば、
用途、使用環境、使用状態など適宜選択して所望する実
装手段を選択できる。さらに、メーカ側も、ユーザ側も
実装手段を選択できるように構成したので、電子機器の
利用範囲を必要に応じて拡張が可能となる利便性があ
る。特に、高集積度のＣＳＰ実装ＬＳＩにおいては、は
んだ付け部にかかる応力を支援するために、複数の実装
手段を同時に活用できるようにするとよい。

【図面の簡単な説明】

【図１】この発明の半導体装置の一実施形態を説明する
ためのの一部切欠断面図である。

【図２】図１のパッケージ基板側壁面の凹状電極の配列
状態を説明するための斜視図である。

【図３】図１の半導体チップの製造工程を説明するため
の一部切欠断面図である。

【図４】図１の他の実施形態を説明するためのの一部を
拡大して示す一部切欠断面図である。

【図５】図１の他の実施形態を説明するための平面図で
ある。

【図６】図５の他の実施形態を説明するための平面図で
ある。

【図７】図６のパッケージ基板組み立て工程を説明する
ための断面図である。

【図８】図６のカップとＬＳＩチップとの接続の実施形
態を説明するための断面図である。

【図９】図１の表面実装とコンタクト実装の他の実施形
態を説明するための図である。

【図１０】図１の他の実施形態を説明するための図であ
る。

【符号の説明】

１……シリコンウエハ２……電極パッド３、９……バンプ４……半導体チップ５、５３……パッケージ基板６、１３、４２……ランドスルー７、８、１５、１６、４４……ランド１０、１２、４１、１０３……回路基板１１……凹球面状コンタクタ１４……銅膜１７……接触片１８、５１、９３……凸球面状コンタクタ１９……ソケット３１……再配線層３２……バリアメタル層３３、３４、３６……レジスト層３５……はんだ層４２……ランドパターン５２……コネクタ６１……リード８１、８３、９１、９２……凹球面状金属カップ８２……突起８４……スルーホール８５……メッキ層８６……周縁部９４……電極片１００……コンデンサ１０１、１０２……電極

Claims

【特許請求の範囲】

【請求項１】半導体チップと、この半導体チップの信号線電源線接地線などそれぞれの
端子が予め定められた位置に配列された端子列と、この端子列に設けられた複数種の実装手段とを具備して
なることを特徴とする半導体装置。
【請求項２】半導体チップと、この半導体チップの信号線電源線接地線などそれぞれの
端子が予め定められた位置に配列された端子列と、この端子列に設けられた表面実装およびコンタクト実装
機構とを具備してなることを特徴とする半導体装置。
【請求項３】請求項２記載の半導体装置において、コ
ンタクト実装はコネクタであることを特徴とする半導体
装置。
【請求項４】請求項２記載の半導体装置において、表
面実装ははんだ付け実装であることを特徴とする半導体
装置。
【請求項５】請求項１および請求項２記載の半導体装
置において、半導体チップは、ＣＳＰ実装、ＴＳＯＰ実
装、ＴＱＦＰ実装、スマートメデイアのうち一つの実装
手段であることを特徴とする半導体装置。
【請求項６】請求項１および請求項２記載の半導体装
置において、実装手段は少なくとも一種選択して実施可
能であることを特徴とする半導体装置。
【請求項７】電子部品と、この電子部品に設けられた電極端子と、これら各電極端子について少なくとも１種選択可能に設
けられた実装機構とを具備してなることを特徴とする電
子回路装置。