JPH05108562A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05108562A JPH05108562A JP3265804A JP26580491A JPH05108562A JP H05108562 A JPH05108562 A JP H05108562A JP 3265804 A JP3265804 A JP 3265804A JP 26580491 A JP26580491 A JP 26580491A JP H05108562 A JPH05108562 A JP H05108562A
- Authority
- JP
- Japan
- Prior art keywords
- data bus
- level
- pmos transistor
- integrated circuit
- semiconductor integrated
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体集積回路装置のデータバスが“Ｈ”レベ
ル時にフローティング状態になることを解消し、電流の
リークによってデータが“Ｈ”レベルから“Ｌ”レベル
へ変化するという誤動作を防ぐ。 【構成】データバス３に“Ｈ”レベル保持のためのＰＭ
ＯＳトランジスタＰ2 を付加する。ＰＭＯＳトランジス
タＰ2 のゲートには、インバータ５を介してデータバス
３の信号の反転信号を入力する。ソースは高位電源ライ
ン４に接続する。データバス３が“Ｈ”レベルの時は、
ＰＭＯＳトランジスタＰ2 がオンして、常に、データバ
ス３に高位電源ラインのレベルを供給する。ＰＭＯＳト
ランジスタＰ2 の電流供給能力を小さくし、且つゲート
電位を接地電位に固定する構成でも同様の効果が得られ
る。
ル時にフローティング状態になることを解消し、電流の
リークによってデータが“Ｈ”レベルから“Ｌ”レベル
へ変化するという誤動作を防ぐ。 【構成】データバス３に“Ｈ”レベル保持のためのＰＭ
ＯＳトランジスタＰ2 を付加する。ＰＭＯＳトランジス
タＰ2 のゲートには、インバータ５を介してデータバス
３の信号の反転信号を入力する。ソースは高位電源ライ
ン４に接続する。データバス３が“Ｈ”レベルの時は、
ＰＭＯＳトランジスタＰ2 がオンして、常に、データバ
ス３に高位電源ラインのレベルを供給する。ＰＭＯＳト
ランジスタＰ2 の電流供給能力を小さくし、且つゲート
電位を接地電位に固定する構成でも同様の効果が得られ
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特にデータバスを有する半導体集積回路装置に関
する。
関し、特にデータバスを有する半導体集積回路装置に関
する。
【０００２】
【従来の技術】従来のこの種の半導体集積回路装置（以
下、ＩＣと記す）におけるデータバス部分の構成を、半
導体記憶装置を例にして、図４に示す。図４を参照する
と、このデータバス部分は、デジット線信号Ｄをゲート
入力とするインバータ１と、このインバータ１の出力を
ゲートに受けるＮチャンネルＭＯＳ電界効果トランジス
タＮ1 （以後、ＮＭＯＳトラジスタと記す）と、このＮ
ＭＯＳトランジスタＮ1 のドレインとＮＭＯＳトランジ
スタＮ2のソースとが接続されている。ＮＭＯＳトラン
ジスタＮ1 のソースは、接地ライン２に接続されてい
る。ＮＭＯＳトランジスタＮ2 は、ゲートにポインタ信
号Ｓが入力され、ドレインがデータバス３に接続されて
いる。このデータバス３には、ＰチャンネルＭＯＳ電界
効果トランジスタ（以後、ＰＭＯＳトランジスタと記
す）Ｐ1 のドレインが接続されている。ＰＭＯＳトラン
ジスタＰ1 は、ゲートにバスプリチャージ信号ＰＲが入
力され、ソースが高位電源ライン４に接続されている。
データバス３とＰＭＯＳトランジスタＰ1 のドレインと
の接続点には直列２段のインバータ５および６が接続さ
れている。これ等のインバータ５および６は、バッファ
としての作用をするものである。
下、ＩＣと記す）におけるデータバス部分の構成を、半
導体記憶装置を例にして、図４に示す。図４を参照する
と、このデータバス部分は、デジット線信号Ｄをゲート
入力とするインバータ１と、このインバータ１の出力を
ゲートに受けるＮチャンネルＭＯＳ電界効果トランジス
タＮ1 （以後、ＮＭＯＳトラジスタと記す）と、このＮ
ＭＯＳトランジスタＮ1 のドレインとＮＭＯＳトランジ
スタＮ2のソースとが接続されている。ＮＭＯＳトラン
ジスタＮ1 のソースは、接地ライン２に接続されてい
る。ＮＭＯＳトランジスタＮ2 は、ゲートにポインタ信
号Ｓが入力され、ドレインがデータバス３に接続されて
いる。このデータバス３には、ＰチャンネルＭＯＳ電界
効果トランジスタ（以後、ＰＭＯＳトランジスタと記
す）Ｐ1 のドレインが接続されている。ＰＭＯＳトラン
ジスタＰ1 は、ゲートにバスプリチャージ信号ＰＲが入
力され、ソースが高位電源ライン４に接続されている。
データバス３とＰＭＯＳトランジスタＰ1 のドレインと
の接続点には直列２段のインバータ５および６が接続さ
れている。これ等のインバータ５および６は、バッファ
としての作用をするものである。
【０００３】尚、図４にはＮＭＯＳトランジスタＮ1 お
よびＮ2からなる１デジット線の回路を１個しか描いて
ないが、実際には、任意のｎ個の回路がデータバス３に
接続されていることは、いうまでもない。
よびＮ2からなる１デジット線の回路を１個しか描いて
ないが、実際には、任意のｎ個の回路がデータバス３に
接続されていることは、いうまでもない。
【０００４】以下に、このデータバス部分の動作につい
て述べる。図５（ａ）および（ｂ）には、このデータバ
ス部分の各信号のタイミング図である。
て述べる。図５（ａ）および（ｂ）には、このデータバ
ス部分の各信号のタイミング図である。
【０００５】先ず、図５（ａ）に示すように、デジット
線信号Ｄが“Ｌ”レベルであるとする。この状態で、バ
スプリチャージ信号ＰＲの“Ｌ”レベルワンショットパ
ルスでデータバス３を“Ｈ”レベルにプリチャージす
る。その後、ポインタ信号Ｓが“Ｈ”レベルになりＮＭ
ＯＳトランジスタＮ2 をオンする。この時、ＮＭＯＳト
ランジスタＮ1 がオンしているので、データバス３の
“Ｈ”レベルは接地ライン２へぬけて“Ｌ”レベルにな
る。
線信号Ｄが“Ｌ”レベルであるとする。この状態で、バ
スプリチャージ信号ＰＲの“Ｌ”レベルワンショットパ
ルスでデータバス３を“Ｈ”レベルにプリチャージす
る。その後、ポインタ信号Ｓが“Ｈ”レベルになりＮＭ
ＯＳトランジスタＮ2 をオンする。この時、ＮＭＯＳト
ランジスタＮ1 がオンしているので、データバス３の
“Ｈ”レベルは接地ライン２へぬけて“Ｌ”レベルにな
る。
【０００６】次に、図５（ｂ）に示すように、デジット
線Ｄが“Ｈ”レベルであるとする。この状態でバスプリ
チャージ信号ＰＲの“Ｌ”レベルワンショットパルスで
データバス３を“Ｈ”レベルにプリンチャージする。そ
の後ポインタ信号Ｓが“Ｈ”レベルになりＮＭＯＳトラ
ンジスタＮ2 をオンする。ところがこの時は、ＮＭＯＳ
トランジスタＮ1 がオフしているので、データバス３の
“Ｈ”レベルは接地ラインへぬけず、図５（ｂ）に示す
ように、“Ｈ”レベルが保たれる。
線Ｄが“Ｈ”レベルであるとする。この状態でバスプリ
チャージ信号ＰＲの“Ｌ”レベルワンショットパルスで
データバス３を“Ｈ”レベルにプリンチャージする。そ
の後ポインタ信号Ｓが“Ｈ”レベルになりＮＭＯＳトラ
ンジスタＮ2 をオンする。ところがこの時は、ＮＭＯＳ
トランジスタＮ1 がオフしているので、データバス３の
“Ｈ”レベルは接地ラインへぬけず、図５（ｂ）に示す
ように、“Ｈ”レベルが保たれる。
【０００７】
【発明が解決しようとする課題】上述した従来のＩＣで
は、データバス部分において、デジット線信号Ｄが
“Ｌ”レベルの場合、ＮＭＯＳトランジスタＮ1がオン
状態である。この時、ポインタ信号Ｓが“Ｈ”レベルに
なるので、ＮＭＯＳトランジスタＮ2 がオンする。よっ
て、データバス３はＮＭＯＳトランジスタＮ1 およびＮ
2 により、常に接地電位にひかれる。
は、データバス部分において、デジット線信号Ｄが
“Ｌ”レベルの場合、ＮＭＯＳトランジスタＮ1がオン
状態である。この時、ポインタ信号Ｓが“Ｈ”レベルに
なるので、ＮＭＯＳトランジスタＮ2 がオンする。よっ
て、データバス３はＮＭＯＳトランジスタＮ1 およびＮ
2 により、常に接地電位にひかれる。
【０００８】ところが、デジット線信号Ｄが“Ｈ”レベ
ルの場合は、ＮＭＯＳトランジスタＮ1 はオフ状態であ
る。この時、ポインタ信号Ｓが“Ｈ”レベルになってＮ
ＭＯＳトランジスタＮ2 がオンするのであるが、データ
バス３は、ＮＭＯＳトランジスタＮ1 がオフしているた
め、接地ライン２にひかれることはなく“Ｈ”レベルが
保たれる。
ルの場合は、ＮＭＯＳトランジスタＮ1 はオフ状態であ
る。この時、ポインタ信号Ｓが“Ｈ”レベルになってＮ
ＭＯＳトランジスタＮ2 がオンするのであるが、データ
バス３は、ＮＭＯＳトランジスタＮ1 がオフしているた
め、接地ライン２にひかれることはなく“Ｈ”レベルが
保たれる。
【０００９】しかしながら、この場合、データバス３が
フローティング状態であるため、外部からのクロックが
とまって内部の動作が停止すると、データバス３の
“Ｈ”レベルは、電流のリークにより時間がたつにつれ
て次第に“Ｌ”レベルになって行って、ついには誤動作
するに至る。
フローティング状態であるため、外部からのクロックが
とまって内部の動作が停止すると、データバス３の
“Ｈ”レベルは、電流のリークにより時間がたつにつれ
て次第に“Ｌ”レベルになって行って、ついには誤動作
するに至る。
【００１０】
【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、少なくとも、データバスと、このデータ
バスと高位電源端子との間に設けられデータバスをハイ
レベルにプリチャージする第１のＰチャンネルＭＯＳ電
界効果トランジスタとを含む半導体集積回路装置におい
て、前記データバスは、データバスと高位電源端子との
間に設けられ前記データバスの信号とは逆位相の信号を
ゲートに受けて前記データバスをハイレベルにプリチャ
ージする第２のＰチャンネルＭＯＳ電界効果トランジス
タを有することを特徴としている。
積回路装置は、少なくとも、データバスと、このデータ
バスと高位電源端子との間に設けられデータバスをハイ
レベルにプリチャージする第１のＰチャンネルＭＯＳ電
界効果トランジスタとを含む半導体集積回路装置におい
て、前記データバスは、データバスと高位電源端子との
間に設けられ前記データバスの信号とは逆位相の信号を
ゲートに受けて前記データバスをハイレベルにプリチャ
ージする第２のＰチャンネルＭＯＳ電界効果トランジス
タを有することを特徴としている。
【００１１】又、請求項２記載の半導体集積回路装置
は、第２のＰチャンネルＭＯＳ電界効果トランジスタと
して、データバスと高位電源端子との間に設けられゲー
トに固定電位を入力されて前記データバスをハイレベル
にプリチャージするＰチャンネルＭＯＳ電界効果トラン
ジスタを有することを特徴としている。
は、第２のＰチャンネルＭＯＳ電界効果トランジスタと
して、データバスと高位電源端子との間に設けられゲー
トに固定電位を入力されて前記データバスをハイレベル
にプリチャージするＰチャンネルＭＯＳ電界効果トラン
ジスタを有することを特徴としている。
【００１２】
【実施例】次に、本発明の最適な実施例について図面を
参照して説明する。図１は本発明の第１の実施例におけ
るデータバス部分の回路図である。
参照して説明する。図１は本発明の第１の実施例におけ
るデータバス部分の回路図である。
【００１３】図１を参照すると、本実施例が従来のＩＣ
におけるデータバス部分と異なるのは、データバス３と
高位電源端子４との間に、ＰＭＯＳトランジスタＰ2 が
設けられていることである。このＰＭＯＳトランジスタ
Ｐ2 は、ドレインがデータバス３に接続され、ソースが
高位電源端子４に接続されている。ゲートは、インバー
タ５とインバータ６との接続点に接続されている。すな
わち、ＰＭＯＳトランジスタＰ2 のゲートには、データ
バス３の信号が、インバータ５によって反転されて入力
されている。
におけるデータバス部分と異なるのは、データバス３と
高位電源端子４との間に、ＰＭＯＳトランジスタＰ2 が
設けられていることである。このＰＭＯＳトランジスタ
Ｐ2 は、ドレインがデータバス３に接続され、ソースが
高位電源端子４に接続されている。ゲートは、インバー
タ５とインバータ６との接続点に接続されている。すな
わち、ＰＭＯＳトランジスタＰ2 のゲートには、データ
バス３の信号が、インバータ５によって反転されて入力
されている。
【００１４】以下に、本実施例の回路動作について説明
する。図２（ａ）および図２（ｂ）は、本実施例におけ
る各信号のタイミング図である。
する。図２（ａ）および図２（ｂ）は、本実施例におけ
る各信号のタイミング図である。
【００１５】先ず、図２（ａ）に示すように、デジット
線信号Ｄが“Ｌ”レベルであるものとする。この状態で
バスプリチャージ信号ＰＲの“Ｌ”レベルワンショット
パルスで、データバス３を“Ｈ”レベルにプリチャージ
する。その後、ポインタ信号Ｓが“Ｈ”レベルになり、
ＮＭＯＳトランジスタＮ2 をオンする。この時、ＮＭＯ
ＳトランジスタＮ1 がオンしているので、データバス３
の“Ｈ”レベルは、図２（ａ）に示すように、接地端子
２へぬけ、“Ｌ”レベルになる。この時、ＰＭＯＳトラ
ンジスタＰ2 のゲートのレベルは、データバス３のレベ
ルが“Ｈ”レベルから“Ｌ”レベルへ変わるため、
“Ｌ”レベルから“Ｈ”レベルに変化する。従ってＰＭ
ＯＳトランジスタＰ2 は、オフする。
線信号Ｄが“Ｌ”レベルであるものとする。この状態で
バスプリチャージ信号ＰＲの“Ｌ”レベルワンショット
パルスで、データバス３を“Ｈ”レベルにプリチャージ
する。その後、ポインタ信号Ｓが“Ｈ”レベルになり、
ＮＭＯＳトランジスタＮ2 をオンする。この時、ＮＭＯ
ＳトランジスタＮ1 がオンしているので、データバス３
の“Ｈ”レベルは、図２（ａ）に示すように、接地端子
２へぬけ、“Ｌ”レベルになる。この時、ＰＭＯＳトラ
ンジスタＰ2 のゲートのレベルは、データバス３のレベ
ルが“Ｈ”レベルから“Ｌ”レベルへ変わるため、
“Ｌ”レベルから“Ｈ”レベルに変化する。従ってＰＭ
ＯＳトランジスタＰ2 は、オフする。
【００１６】次に、図２（ｂ）に示すように、デジット
線Ｄが“Ｈ”レベルであるとする。この状態でバスプリ
チャージ信号ＰＲの“Ｌ”レベルワンショットパルスに
よってデータバス３を“Ｈ”レベルにプリチャージす
る。その後、ポインタ信号Ｓが“Ｈ”レベルになり、Ｎ
ＭＯＳトランジスタＮ2 をオンする。その時、ＮＭＯＳ
トランジスタＮ1 がオフしているので、データバス３の
“Ｈ”レベルは接地ライン２へぬけず維持される。従っ
て、ＰＭＯＳトランジスタＰ2 のゲートのレベルは、デ
ータバス３のレベルが“Ｈ”レベルのままなので、
“Ｌ”レベルのままである。すなわち、ＰＭＯＳトラン
ジスタＰ2 はオンしてままになり、図２（ｂ）に示すよ
うに、データバス３を“Ｈ”レベルに保持する。
線Ｄが“Ｈ”レベルであるとする。この状態でバスプリ
チャージ信号ＰＲの“Ｌ”レベルワンショットパルスに
よってデータバス３を“Ｈ”レベルにプリチャージす
る。その後、ポインタ信号Ｓが“Ｈ”レベルになり、Ｎ
ＭＯＳトランジスタＮ2 をオンする。その時、ＮＭＯＳ
トランジスタＮ1 がオフしているので、データバス３の
“Ｈ”レベルは接地ライン２へぬけず維持される。従っ
て、ＰＭＯＳトランジスタＰ2 のゲートのレベルは、デ
ータバス３のレベルが“Ｈ”レベルのままなので、
“Ｌ”レベルのままである。すなわち、ＰＭＯＳトラン
ジスタＰ2 はオンしてままになり、図２（ｂ）に示すよ
うに、データバス３を“Ｈ”レベルに保持する。
【００１７】次に、本発明の第２の実施例について説明
する。図３は、本発明の第２の実施例におけるデータバ
ス部分の回路図である。
する。図３は、本発明の第２の実施例におけるデータバ
ス部分の回路図である。
【００１８】図３を参照すると、本実施例が第１の実施
例と異なるのは、ＰＭＯＳトランジスタＰ2 のゲート電
位の与えられ方である。本実施例においては、ＰＭＯＳ
トランジスタＰ2 のゲートは、接地電位に固定されてい
る。
例と異なるのは、ＰＭＯＳトランジスタＰ2 のゲート電
位の与えられ方である。本実施例においては、ＰＭＯＳ
トランジスタＰ2 のゲートは、接地電位に固定されてい
る。
【００１９】このため、このＰＭＯＳトランジスタＰ2
は常にオンしている。これによってデータバス３は
“Ｈ”レベルにプリチャージされる。但し、本実施例に
おけるＰＭＯＳトランジスタＰ2 は、第１の実施例にお
けるＰＭＯＳトランジスタに比べて、電流供給能力を十
分低くしておく必要がある。これは、このトランジスタ
が供給する電流の大きさとしては、データバス３が
“Ｈ”レベルでフローティングしている時のわずかなリ
ーク電流を補償する程度でよいからである。又、データ
バス３が“Ｌ”レベルになる時には、このＰＭＯＳトラ
ンジスタＰ2 からＮＭＯＳトランジスタＮ1 およびＮ2
を通して流れる電流を低く抑えて、データバス３を確実
に“Ｌ”レベルにすると同時に消費電流を少なく抑える
ためである。従って、ＰＭＯＳトランジスタＰ2 のゲー
トに与える電位としては、必ずしも接地電位に限られる
ものではなく、上記のような条件を考慮した別の固定電
位を与えてもよい。
は常にオンしている。これによってデータバス３は
“Ｈ”レベルにプリチャージされる。但し、本実施例に
おけるＰＭＯＳトランジスタＰ2 は、第１の実施例にお
けるＰＭＯＳトランジスタに比べて、電流供給能力を十
分低くしておく必要がある。これは、このトランジスタ
が供給する電流の大きさとしては、データバス３が
“Ｈ”レベルでフローティングしている時のわずかなリ
ーク電流を補償する程度でよいからである。又、データ
バス３が“Ｌ”レベルになる時には、このＰＭＯＳトラ
ンジスタＰ2 からＮＭＯＳトランジスタＮ1 およびＮ2
を通して流れる電流を低く抑えて、データバス３を確実
に“Ｌ”レベルにすると同時に消費電流を少なく抑える
ためである。従って、ＰＭＯＳトランジスタＰ2 のゲー
トに与える電位としては、必ずしも接地電位に限られる
ものではなく、上記のような条件を考慮した別の固定電
位を与えてもよい。
【００２０】尚、以上の実施例において、データバス３
には１デジット線分の回路が接続されているものとして
説明したが、これは、実際には任意の複数のデジット線
分の回路が接続されていても構わないことは前述した通
りである。
には１デジット線分の回路が接続されているものとして
説明したが、これは、実際には任意の複数のデジット線
分の回路が接続されていても構わないことは前述した通
りである。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
半導体集積回路装置のデータバスに、“Ｈ”レベルを保
持するためのＰＭＯＳトランジスタを付加することによ
り、データバスがフローディング状態になることを解消
し、外部からのクロックがとまって内部の動作が停止し
た時でも、リークによってデータバスの“Ｈ”レベルが
“Ｌ”レベルになってしまうという誤動作をふせぐこと
ができる。
半導体集積回路装置のデータバスに、“Ｈ”レベルを保
持するためのＰＭＯＳトランジスタを付加することによ
り、データバスがフローディング状態になることを解消
し、外部からのクロックがとまって内部の動作が停止し
た時でも、リークによってデータバスの“Ｈ”レベルが
“Ｌ”レベルになってしまうという誤動作をふせぐこと
ができる。
【図１】本発明の第１の実施例におけるデータバス部分
の回路図である。
の回路図である。
【図２】図１に示す回路の動作を説明するための各信号
のタイミング図である。
のタイミング図である。
【図３】本発明の第２の実施例におけるデータバス部分
の回路図である。
の回路図である。
【図４】従来の半導体集積回路装置におけるデータバス
部分の回路図である。
部分の回路図である。
【図５】図４に示す回路の動作を説明するための各信号
のタイミング図である。
のタイミング図である。
【符号の説明】 １，５，６ インバータ ２ 接地ライン ３ データバス ４ 高位電源ライン
Claims (2)
- 【請求項１】 少なくとも、データバスと、このデータ
バスと高位電源端子との間に設けられデータバスをハイ
レベルにプリチャージする第１のＰチャンネルＭＯＳ電
界効果トランジスタとを含む半導体集積回路装置におい
て、 前記データバスは、データバスと高位電源端子との間に
設けられ前記データバスの信号とは逆位相の信号をゲー
トに受けて前記データバスをハイレベルにプリチャージ
する第２のＰチャンネルＭＯＳ電界効果トランジスタを
有することを特徴とする半導体集積回路装置。 - 【請求項２】 少なくとも、データバスと、このテータ
バスと高位電源端子との間に設くらるデータバスをハイ
レベルにプリンチャージする第１のＰチャンネルＭＯＳ
電界効果トランジスタとを含む半導体集積回路装置にお
いて、 前記データバスは、データバスと高位電源端子との間に
設けられゲートに固定電位を入力されて前記データバス
をハイレベルにプリチャージする第２のＰチャンネルＭ
ＯＳ電界効果トランジスタを有することを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265804A JPH05108562A (ja) | 1991-10-15 | 1991-10-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265804A JPH05108562A (ja) | 1991-10-15 | 1991-10-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108562A true JPH05108562A (ja) | 1993-04-30 |
Family
ID=17422280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3265804A Pending JPH05108562A (ja) | 1991-10-15 | 1991-10-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108562A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997038444A1 (fr) * | 1996-04-08 | 1997-10-16 | Hitachi, Ltd. | Dispositif a circuit integre semi-conducteur |
| KR100374467B1 (ko) * | 1996-08-01 | 2003-03-04 | 마이크론 테크놀로지, 인크. | 안티퓨즈 검출 회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484321A (en) * | 1987-09-25 | 1989-03-29 | Mitsubishi Electric Corp | Precharging type bus device |
| JPH02144782A (ja) * | 1988-11-28 | 1990-06-04 | Mitsubishi Electric Corp | Ｅｐｒｏｍ内蔵マイコン |
-
1991
- 1991-10-15 JP JP3265804A patent/JPH05108562A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6484321A (en) * | 1987-09-25 | 1989-03-29 | Mitsubishi Electric Corp | Precharging type bus device |
| JPH02144782A (ja) * | 1988-11-28 | 1990-06-04 | Mitsubishi Electric Corp | Ｅｐｒｏｍ内蔵マイコン |
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| US6307236B1 (en) | 1996-04-08 | 2001-10-23 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6500715B2 (en) | 1996-04-08 | 2002-12-31 | Hitachi, Ltd. | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| US7427791B2 (en) | 1996-04-08 | 2008-09-23 | Renesas Technology Corporation | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| US7781814B2 (en) | 1996-04-08 | 2010-08-24 | Renesas Technology Corp. | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| US8674419B2 (en) | 1996-04-08 | 2014-03-18 | Renesas Electronics Corporation | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| US9111909B2 (en) | 1996-04-08 | 2015-08-18 | Tessera Advanced Technologies, Inc. | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| KR100374467B1 (ko) * | 1996-08-01 | 2003-03-04 | 마이크론 테크놀로지, 인크. | 안티퓨즈 검출 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971104 |