JP2000503792A

JP2000503792A - マイクロプロセッサおよびスタックメモリを有する回路装置

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Publication number: JP2000503792A
Application number: JP10516148A
Authority: JP
Inventors: オーバーレンダークラウス; バルディッシュヴァイラーミヒャエル; プファープシュテファン
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1996-09-30
Filing date: 1997-09-30
Publication date: 2000-03-28
Also published as: EP1010081A1; WO1998014876A1; CN1232564A; DE19640316A1; BR9712154A; KR20000048754A

Abstract

(57)【要約】マイクロプロセッサはアドレス出力側（２）を介して直接アドレス指定可能である論理アドレス空間（３）を有している。スタックメモリ（４）は少なくとも部分的に、前記論理アドレス空間（３）の外側に配置されている。論理アドレス空間（３）に残っている作業メモリ（１０）は最大化することができる。

Description

【発明の詳細な説明】マイクロプロセッサおよびスタックメモリを有する回路装置マイクロプロセッサは、それによって実行すべきプログラムを処理するためにスタックメモリを必要とする。プロセッサがプログラムの処理の際にシーケンシャルに連続するプログラム・インストラクションを処理しなければならないばかりでなく、例えばサブプログラム呼び出しの場合のように、プログラム飛び越しも実施しなければならないときはいつも、戻り飛び越しアドレスを記録するためにスタックメモリ（「スタック」とも称される）が用いられる。即ちこの場合、プロセッサは、プロセッサがサブプログラム飛び越しを行ったのと同じ個所でプログラムの処理を続行するために、サブプログラムの終了後このアドレスに戻り飛び越しするのである。スタックメモリを管理するために、所謂スタックポインタがあって、それは通例は、スタックメモリへの最後のエントリのアドレスを含んでおりかつスタックメモリへの新たなエントリの際に相応にインクリメントされる。戻り飛び越しアドレスの他に、変数もスタックメモリに記憶することも普通である。プロセッサによって処理すべきプログラムはこの目的のためにプロセッサの作業メモリにロードされる。作業メモリは通例、ＲＡＭ（Random Access Memory）によって実現されている。その際作業メモリは、プロセッサのアドレス出力側を介して直接アドレッシング可能である論理的なアドレス空間に存在している。スタックメモリを上述の論理的なアドレス空間に配置することも普通である。この場合は、スタックメモリおよび作業メモリは、使用可能な論理的なアドレス空間を分かつことになる。アドレス空間の大きさは、プロセッサのアドレス出力側の数によって決められている。型名８０５１のマイクロコントローラの場合にそうであるような、単に８つのアドレス出力側しかない場合には、コントローラのアドレス出力側を介して直接アドレッシング可能な論理的なアドレス空間は僅か２５６バイトの大きさである。処理すべきプログラムの複雑さおよび実施すべきサブプログラム呼び出しの最大数に応じて、必要とされるスタックメモリに対する大きさが生じる。従ってスタックメモリの大きさは、処理すべきプログラムの形式に直接依存している。しかしマイクロプロセッサの製造の際、通例は、どんな形式のソフトウェアが最終的にマイクロプロセッサによって処理されるべきであるかはわかっていない。それ故に、スタックメモリは通例、比較的大きく設計されているので、複雑なプログラムもプロセッサによって処理することができる。しかしその場合それ程複雑でない数多くのその他の用途に対してはスタックメモリは過度に設計されている。スタックメモリは、通例、マイクロプロセッサの論理的なアドレス空間の上側のアドレス領域に配置されている。この目的のために、スタックポインタはプロセッサの始動ないし初期化の際にスタックメモリの最も下側のアドレスにプリセットされる。引き続いてデータがスタックメモリにファイルされると、スタックポインタは相応にインクリメントされる。それからプロセッサの作業メモリに対して、論理アドレス空間において、該アドレス空間の始めからスタックメモリの始端までの領域しか使用することができない。単に２５６バイトしかない論理アドレス空間を有する型名８０５１の既述のマイクロコントローラに対しては、例えば６４バイトの大きさのスタックメモリでは作業メモリに対して１９２バイトしか残っていない。しかし作業メモリの残っている大きさは、プログラマーの構成の可能性およびプロセッサによってプログラムを処理することができる速度に対して決定的である。本発明の課題は、プロセッサによってそのアドレス出力側を介して直接アドレッシング可能な論理アドレス空間のできるだけ大きな領域を作業メモリに対して使用することができしかもこの論理アドレス空間のできるだけ僅かな部分しかスタックメモリによって占有されないようにした、マイクロプロセッサを有する回路装置およびマイクロプロセッサに対するスタックメモリを提供することである。この課題は請求項１に記載の回路装置によって解決される。本発明によれば、スタックメモリの少なくとも一部をマイクロプロセッサの直接アドレッシング可能な論理アドレス空間の外部に配置するようになっている。このことは、スタックメモリをそれぞれ同じ大きさのメモリ領域に分割し、そのうちの１つだけを直接アドレッシング可能な論理アドレス空間内に配置することによって特別簡単に実現可能である。その場合、メモリ領域のうち、論理アドレス空間に存在するメモリ領域をマイクロプロセッサのアドレス出力側を介して直接アドレス指定することを簡単な手法ででき、一方スタックメモリのその他のメモリ領域をアドレス指定するために、種々異なったメモリ領域間の切換を考慮する固有のロジックが必要である。それ故に、回路装置が、メモリ領域の１つを選択するための情報が記憶可能である第１のレジスタを有しておりかつその都度選択されたメモリ領域に格納されているメモリユニットを選択するための情報が記憶可能である第２のレジスタを有していれば、特別有利である。有利にもこの第２のレジスタは従来のスタックメモリに相応しているものであってよい。それぞれのメモリ領域のメモリユニットは、それぞれ１つのデータ語を記録するために用いられる。メモリ領域のそれぞれに、それぞれ第２のレジスタないしスタックメモリに記憶可能な同一のアドレスを有するメモリユニットが存在しているようにすれば、有利である。同じアドレスを有するこれらメモリユニットのいずれがその都度アドレッシングされるかは、第１のレジスタの内容およびこれによって規定される、相応のメモリ領域の選択によって決められる。その際本発明のこの実施例は次のように機能する：回路装置の始動の際に、第１のレジスタに第１のメモリ領域を選択するための情報が記憶される。スタックメモリが充填されると、相応のデータ（戻り飛び越しアドレスまたは変数）が最初これに続いて、第１のメモリ領域のメモリユニットに記憶される。その際第２のレジスタないしスタックポインタの内容が相応にインクリメントされる。第１のメモリ領域のすべてのメモリユニットにデータが格納された状態になると、第１のレジスタの内容がインクリメントされ、これにより第２のメモリ領域が選択される。引き続いて第２のレジスタの内容を介してそのメモリユニットに必要の場合にはデータが充填されかつ以下このように続けられる。本発明によれば、対してコストをかけずにしかも、マイクロプロセッサおよび相応のスタックメモリを有している従来の回路装置をほんの僅かに変更して、スタックメモリのできるだけ小さな部分を論理アドレス空間に配置することによって、論理アドレス空間のできるだけ大きな部分をマイクロプロセッサの作業メモリのために使用することができるようになり、その際同時に、任意の大きさのスタックメモリが実現可能であり、その大部分は論理アドレス空間の外部に配置されている。上述した実施例では、これら２つの目標は、メモリ領域当たりのメモリユニットの数をできるだけ低くしかつスタックメモリのメモリ領域の数をできるだけ大きく選択することによって、特別簡単に実現することができる。本発明の１つの形態によれば、回路装置は検出手段を有しており、該検出手段はデータの、スタックメモリへの書き込みないしそこからの読み出しの際にスタックメモリの限界値を上回ったことを検出するために用いられる。同時に、スタックメモリの上側の限界値を上回った場合または下側の限界値を下回った場合にこの検出手段の結果信号に依存して、スタックメモリを少なくとも部分的に空にするようになってれば、スタックメモリのオーバフローないしアンダーフローの結果としての誤機能を回避することができる。上記の検出手段の結果信号によって有利には、割り込みがトリガ可能であり、これによりプロセッサはその都度のプログラムの処理をカレント位置で中断しかつ前以て決められている別のプログラムアドレスに飛び越す。それからそこに処理すべきプログラム指令は、最後にスタートされたサブプログラムの強制的な終了によってスタックメモリを空にするように働くことができる。サブプログラムの処理の中断によってスタックメモリを空にすることに対して択一的に、スタックメモリの内容を少なくとも部分的に、別のメモリ領域、例えば作業メモリのメモリ領域またはプロセッサによって直接アドレッシング可能なアドレス空間の外部のメモリに、少なくとも一時的に移し替えることができる。このことは、移し替えるべきデータを所望の個所にコピーすることによって行われる。上記の検出手段の結果信号に基づいてスタックメモリを空することに対して付加的にまたは択一的に、相応のエラー通報を、プロセッサのユーザにスタックメモリの誤機能を指示する割り込みによって生成するようにすれば効果的である。スタックメモリの上側の限界値を上回ることを回避するために、回路装置が、メモリ領域の数が記憶されている第３のレジスタを有しているようにすれば、特別有利であり、その結果この第３のレジスタの内容と、その都度選択されたメモリ領域のアドレスが記憶されている第１のレジスタの内容とを比較することによって上記の検出手段を用いて、スタックメモリのオーバフローが検出可能である。次に本発明を各図に基づいて詳細に説明する。第１図は、本発明の１つの実施例を示し、第２図は、第１図の詳細を示す。第１図には、相応のアドレスデコーダ２０を介して論理アドレス空間３をアドレッシングするための制限された数のアドレス出力側２を有するマイクロプロセッサ１が示されている。この実施例では、マイクロプロセッサ１は８つのアドレス出力側を有しているものとする。このことは例えば、マイクロプロセッサ１が型名８０５１のマイクロコントローラである場合にそうである。論理アドレス空間３内のメモリユニットの２進アドレスは第１図から同様にわかる。論理アドレス空間の最も下側のアドレスは００００００００である。最も上側のアドレスは１１１１１１１１である。メモリユニットは、それぞれ１つまたは複数のバイトの大きさを有しているデータ語とすることができる。メモリユニットは１バイトの大きさを有しているものと仮定しよう。その場合８つのアドレス出力側２を介して、デコーダ２０を用いて２５６バイトがアドレッシング可能である。第１図における実施例では、４つの同じ大きさのメモリ領域５（ページ１ないしページ４）に分割されているスタックメモリ４が設けられている。メモリ領域５のそれぞれは個別のアドレッシング可能なメモリユニット９に分割されている。メモリ領域５のそれぞれのメモリユニット９はそれぞれ、プロセッサ１のアドレス出力側２に現れる同一のアドレスを介してアドレッシング可能である。これらは、アドレス１１１１００００と１１１１１１１１との間の論理アドレス空間３の最も上側の領域における１６ビットに対応している。それぞれ同じアドレスを有するメモリユニット９の１つの選択は、第２のデコーダ３０を介して行われる。第１のレジスタ６に記憶可能な情報ないしメモリ領域５の１つを選択するためのアドレスに基づいて、第２のデコーダ３０を介してメモリ領域５の１つが選択可能である。即ち、プロセッサ１のアドレス出力側２に、スタックメモリに割り当てられている、論理アドレス空間３のアドレスが生じると、第１のレジスタ６および第２のデコーダ３０を用いて、メモリ領域５のいずれにおいて、相応のアドレスを有するメモリユニットが選択されるかが確定される。メモリ領域５内のメモリユニット９のいずれがプロセッサ１によって要求されているかは第２のレジスタ７の内容によって決定される。この第２のレジスタは従来のスタックポインタに対応している。これまでは通例、スタックメモリ４全体を論理アドレス空間３内に配置していた。スタックメモリがそれぞれ１６バイトを有する４つのメモリ領域５、即ち全部で６バイトを有している図示の実施例では、論理アドレス空間３内にスタックメモリ４全体が配置されている場合、このアドレス空間のうち、プロセッサ１の作業メモリに対してなお２５６−６＝１９２バイトしか残らない。本発明により有利にも、第１図に示されているように、作業メモリ１０は２５６−１６＝２４０バイトの大きさであるように実現される。メモリ領域５内のメモリユニット数を変えることによって、依然として残る作業メモリ１０の大きさを更に拡大または縮小することができる。メモリ領域の数を一層大きくすることによって、依然として残る作業メモリ１０を低減することなしに、スタックメモリ４の全体の大きさを高めることができる。従来技術においても通例であるように、プロセッサ１の始動の際にまず、第２のレジスタないしスタックメモリの初期化が行われる。その際第２のレジスタ７の内容はまず、スタックメモリ４のメモリユニット９の最も下側のアドレス、即ち１１１１００００にプリセットされる。初期化の際、従来技術においては存在していない第１のレジスタ６の内容も、第２のデコーダ３０を介して第１のメモリ領域ページ１が選択されるように調整設定される。第１図の実施例の場合のように、４つのメモリ領域５しか存在していない場合には、第１のレジスタ６はそのアドレッシングのために２ビットだけを有していればよい。しかし、第１のレジスタ６のアドレスビットの数を非常に大きく選択しかつ選択可能なメモリ領域の数も相応に高めるようにすることができる。既述のように、スタックメモリ４の所要メモリは、サブプログラム分岐およびスタックメモリ４に更に記憶することができる変数の数に依存している。スタックメモリ４の、プロセッサ１の論理アドレス空間３の外部に配置されているメモリ領域５は、第１のメモリ領域ページ１が配置されているメモリの１つまたは複数の種々のメモリに配置されているようにすることができる。これらの別のメモリが、第１のメモリ領域ページ１および作業メモリ１０と同じ集積回路上に存在していることは有意味である。スタックメモリ４全体および作業メモリ１０が１つの共通のメモリの構成要素部分であって、このメモリのうち、作業メモリ１０および第１のメモリ領域ページ１を含んでいる部分だけが、マイクロプロセッサ１のアドレス出力側２によって直接アドレッシング可能な論理アドレス空間３内にあるようにすれば、特別効果的である。第１のレジスタ６が値ＹＹ＝００に初期化されておりかつ第２のレジスタ７が値１１１１００００に初期化されておりかつ引き続いて（例えばサブプログラム飛び越しに基づいて）相応の戻り飛び越しアドレスまたは変数をスタックメモリ４に記憶すべきであるとき、従来技術においてもそうであるように、まず第２のレジスタ７ないしスタックポインタが相応にインクリメントされる。スタックメモリ４からデータを読み出す際に、相応のデクリメントが行われる。このようにして、常に、スタックメモリ４に最後に書き込まれた情報が第１のものとして再び読み出されることが保証されている。そこで本発明によれば、第１のメモリ領域ページ１にデータが充填された状態になるや否や、即ちスタックポインタ７がアドレス１１１１１１１を有するや否や、スタックポインタ７の最後の４ビットのオーバフローによって、次のものとして、今度もスタックポインタにアドレス１１１１００００が含まれているようにすることができる。このことは、スタックポインタの最初の４つのビットを変化せずに１１１１に調整設定することによって実現される。同時に第２のレジスタのオーバフローが第１のレジスタ６によって記録されかつこのレジスタが相応にインクリメントされ、その結果今や第２のメモリ領域ページ２においてメモリ領域９がプロセッサ１のアドレス出力側２を介してアドレス１１１１００００によってアドレス指定可能である。別のメモリ領域ページ３、ページ４への切換に対しても相応のことが当てはまる。同様に、スタックメモリ４からデータを読み出す際にスタックポインタは相応にデクリメントされる。もう一度強調しておくが、スタックポインタの最も上側の４ビットは１１１１に固定的に調整設定されておりかつ最も下側の４ビットＸＸＸＸだけが可変である。アドレス１１１１００００を有するメモリ領域５の１つの下側の領域に既に達し、かつ別のデータが読み出されると、減算ないしデクリメントにより第２のレジスタ７に１１１１１１１１の新しい計数状態が生じる。同時に、第１のレジスタ６はこのアンダーフローを記録しかつ相応にデクリメントされ、これに基づいて第２のデコーダ１０を介して次に下側のメモリ領域５が選択可能である。第１図には、検出手段１１も示されている。これは、第１のレジスタ６の内容の監視によって、スタックメモリ４のオーバフローないしアンダーフローを検出する。アンダーフローは、検出手段１１が、第１のレジスタ６の先行する内容がＹＹ＝００であってかつ引き続いて次のデクリメントが生じた場合に相応の結果信号をプロセッサ１に送出することによって妨げられる。即ちこれに基づいて、プロセッサは作業メモリ１０に記憶されたプログラムの引き続く処理を一時的に中断しかつまず、第１のレジスタ６および第２のレジスタ７の新たな初期化を行う。オーバフローの記録のために、回路装置は第３のレジスタ８を有している、これには、利用可能なメモリ領域５の数が記憶されている。第１のレジスタ６のアンダーフローの上述した例に類似して、検出手段１１は、第１のレジスタの内容を第３のレジスタの内容に比較することによって、スタックメモリ４のオーバフローを検出しかつ相応の結果信号をプロセッサ１に送出する。プロセッサはこれに基づいて一時的に丁度その時実行すべきプログラムの処理を中断しかつまず、スタックメモリ４を少なくとも部分的に空にする。これに続いて、第１のレジスタ６および第２のレジスタ７の相応の初期化が行われる。第１図にはデータバス４０も示されている。このデータバスを介してプロセッサ１はデータを作業メモリ１０ないしスタックメモリ４に書き込みかつここから再び読み出すことができる。第２図には更に第１図からの第１レジスタ６と第２のレジスタ７とがもう一度図示されている。第２図に基づいてもう一度、インクリメントおよびデクリメントの過程について説明する。サブプログラム呼び出し（コール）の場合、相応の取り飛び越しアドレスがスタックメモリ４に、２つのレジスタ６および７の内容によって決められているアドレスの所にファイルされる。同時に、第２のレジスタ７の最後の４ビットＸＸＸＸが１だけインクリメントされ、その結果スタックポインタ７はスタックメモリ４における次の空いているメモリユニットを指示する。その際オーバフローが生じると、即ち第２のレジスタ７の内容が１１１１１１１１から１１１１００００に飛び越すと、ロジック６０はこのことを記録しかつ第１のレジスタ６の内容を値１だけインクリメントする。逆に、サブプログラムからの戻り飛び越の際（リターン）、相応の戻り飛び越しアドレスがスタックメモリ４から取り出され、かつスタックポインタ７の最後の４つのビットＸＸＸＸが値１だけデクリメントされる。その際最後の４つのビットＸＸＸＸのアンダーフローが生じると、このことをロジック６０が記録しかつ第１のレジスタ６の内容を１だけデクリメントする。１だけの、インクリメントないしデクリメントに代わって、これとは異なったインクリメントないしデクリメント（例えば２づつ）を行うようにすることができる。このことは、その都度スタックメモリに記憶すべきデータがどんな大きさを有しているかに依存している、メモリユニットはそれぞれ１バイトの大きさを有しているという、第１図に関して説明した実施例では、記憶すべき戻り飛び越しアドレスないし変数が２バイトの大きさを有している場合、その都度２づつのインクリメントないしデクリメントを選択すればよい。第２図には、マイクロプロセッサにおいて通例そうであるように、スタックポインタ７に対して相対的にないしスタックポインタ７を修正する命令を実施することができる別のロジック５０も設けられているのがわかる。このような場合、プロセッサは新しいアドレスをデータバスに加え、このアドレス分だけ、従来技術において通例の回路装置においてはスタックポインタの内容が高められるないし低減されるようになっている。この形式の相対的ないし修正する指令を本発明においても可能にするために、別のロジック５０が設けられていて、これは加算ないし減算によって、２つのレジスタ６，７の内容を正しい値に調整設定する。本発明は、同時に大きさ作業メモリ１０および大きなスタックメモリ４が実現可能であるという利点を有している。更に、本発明の回路装置は、従来の回路装置と同一のスタックメモリの命令を実施することができる。本発明の回路装置は更に、それが従来の形式の回路装置をほんの僅かに変更するだけで実現可能であるという利点を有している。即ち、従来のデータバス４０およびアドレス出力側２を有する従来のマイクロプロセッサ１および従来のデコーダ２０が使用可能である。これまで通例のスタックポインタは、所望の数のビットが不変であるようにだけ修正すべきである。第１図における実施例では、スタックポインタ７において、４つの最も上側のビットは不変に１１１１に調整設定されている。更に、論理アドレス空間の外部に配置される、スタックメモリ４のメモリ領域５を収容するために、このアドレス空間より大きいメモリが必要になる。付加的に、本発明の回路装置にはメモリ領域５の１つをその都度選択するために第１のレジスタ６および第２のデコーダ３０が必要である。本発明は殊に、例えば型名８０５１のマイクロコントローラにおいてそうであるように、非常に僅かな数のアドレス出力側を有するマイクロコントローラ１しか使用できないようなところで有利である。このように使用可能な論理アドレス空間３が小さい場合にはまさに、この論理アドレス空間３においてスタックメモリ４が占める割合をできるだけ僅かに抑えることが絶対に必要である。確かに、比較的大きな数のアドレス出力側を有する数多くのプロセッサが既に公知であり、その場合これら出力側を介して一層大きな論理空間がアドレス指定可能であるが、これらプロセッサは通例、例えば型名８０５１のマイクロコントローラよりすっと大きな面積を有している。１つまたは複数の集積された半導体回路がカード形状のプラスチックケーシング内に収容されなければならない、チップカードの製造の際には殊に、チップ面積ができるだけ小さいことが重要である。というのは、チップカードにおける機械的な応力は非常に大きいので、大面積のチップは破壊され易いからである。この理由から、例えば型名８０５１のような僅かなアドレス出力側２を有する、現在のところ使用可能な小面積のチップの使用が非常に重要である。この種のチップの、直接アドレス指定可能な論理アドレス空間３が非常に小さいという欠点は本発明により部分的に取り除くことができる。一層大きな数のアドレス出力側２を有する一層大きなプロセッサは著しく高価でもある。本発明の回路装置はこれまで通例のスタックメモリ指令に対して完全にコンパチブルであるので、プロセッサ１によって実施すべきソフトウェア適用に対する開発ツールの整合は必要でない。本発明の回路装置により、プロセッサ１の直接アドレッシング可能な論理アドレス空間を拡張する必要なしに、スタックメモリ領域のアドレス拡張が可能である。スタックメモリ命令はすべての別の命令から区別されなければならない。それ故に、有利な方法によれば、相対的なないし修正する指令において、１１１１００００より大きいアドレスだけがスタックポインタ７に転送される。このことは簡単なコンパレータによって検査可能である。すべて別のアドレスでは、第２のデコーダ３０の選択線路はメモリ領域５の選択のために非活性化される。スタックメモリ７のオーバフローないしアンダーフローはスタックポインタ７のキャリービットに基づいて検出可能である。両方の場合とも、このキャリービットは変化する。その前にＸＸＸＸ＝００００であったときは、アンダーフローである。その前にＸＸＸＸ＝１１１１であったときは、オーバフローである。第１のレジスタ６および第２のレジスタ８が唯一のレジスタの構成部分であるようにすることも可能であり、この場合第１のレジスタ６がこのレジスタの最上位ビット（ＭＳＢ，most s ignificant bits）を占めかつ第２のレジスタ７が下位のビットを示す。その場合、第２のレジスタ７のオーバフローによって自動的に第１のレジスタ６のインクリメントが生じかつアンダーフローによって第１のレジスタ６のデクリメントが生じる。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９８年１０月２日（１９９８．１０．２）【補正内容】スタックメモリを上述の論理的なアドレス空間に配置することも普通である。この場合は、スタックメモリおよび作業メモリは、使用可能な論理的なアドレス空間を分かつことになる。アドレス空間の大きさは、プロセッサのアドレス出力側の数によって決められている。型名８０５１のマイクロコントローラの場合にそうであるような、単に８つのアドレス出力側しかない場合には、コントローラのアドレス出力側を介して直接アドレッシング可能な論理的なアドレス空間は僅か２５６バイトの大きさである。処理すべきプログラムの複雑さおよび実施すべきサブプログラム呼び出しの最大数に応じて、必要とされるスタックメモリに対する大きさが生じる。従ってスタックメモリの大きさは、処理すべきプログラムの形式に直接依存している。しかしマイクロプロセッサの製造の際、通例は、どんな形式のソフトウェアが最終的にマイクロプロセッサによって処理されるべきであるかはわかっていない。それ故に、スタックメモリは通例、比較的大きく設計されているので、複雑なプログラムもプロセッサによって処理することができる。しかしその場合それ程複雑でない数多くのその他の用途に対してはスタックメモリは過度に設計されている。スタックメモリは、通例、マイクロプロセッサの論理的なアドレス空間の上側のアドレス領域に配置されている。この目的のために、スタックポインタはプロセッサの始動ないし初期化の際にスタックメモリの最も下側のアドレスにプリセットされる。引き続いてデータがスタックメモリにファイルされると、スタックポインタは相応にインクリメントされる。それからプロセッサの作業メモリに対して、論理アドレス空間において、該アドレス空間の始めからスタックメモリの始端までの領域しか使用することができない。単に２５６バイトしかない論理アドレス空間を有する型名８０５１の既述のマイクロコントローラに対しては、例えば６４バイトの大きさのスタックメモリでは作業メモリに対して１９２バイトしか残っていない。しかし作業メモリの残っている大きさは、プログラマーの構成の可能性およびプロセッサによってプログラムを処理することができる速度に対して決定的である。米国特許第５１０７４５７号明細書に、プロセッサおよびスタックメモリを備えている回路装置が記載されている。スタックメモリはレジスタによって実現されている。更に、この回路装置は外部メモリを有しており、そこに、スタックメモリのオーバフローの差異にここのそのレジスタの内容が伝送されるようになっていて、このレジスタは引き続き再びスタックメモリに新たに書き込むべきデータを使用することができる。外部メモリは更に、プロセッサによってプログラムおよびデータの記憶のために利用される。米国特許第５２５５３８２号明細書には、型名８０５１のマイクロコントローラのメモリ領域を６４ＫＢから５１２ＫＢに高めるためのシステムが記載されている。本発明の課題は、プロセッサによってそのアドレス出力側を介して直接アドレッシング可能な論理アドレス空間のできるだけ大きな領域を作業メモリに対して使用することができしかもこの論理アドレス空間のできるだけ僅かな部分しかスタックメモリによって占有されないようにした、マイクロプロセッサを有する回路装置およびマイクロプロセッサに対するスタックメモリを提供することである。請求の範囲１．論理アドレス空間（３）を直接アドレス指定可能であるアドレス出力側（２）を有するマイクロプロセッサ（１）を備え、前記論理アドレス空間（３）の下側の領域に存在している作業メモリ（１０）を備え、少なくとも２つの同じ大きさのメモリ領域（５）に分割されているスタックメモリ（４）を備え、そのうちの１つは前記論理アドレス空間（３）の上側の領域に配置されておりかつその他は前記論理アドレス空間（３）の外部に配置されており、前記スタックメモリ（４）に記憶すべきデータは、前記論理アドレス空間（３）に配置されているメモリ領域（５）が、データが前記別のメモリ領域（５）に記憶される前に充填されるように記憶され、前記メモリ領域（５）の１つを選択するための情報を記憶するための第１のレジスタ（６）を備え、該第１のレジスタ（６）の内容によってその都度選択されるメモリ領域（５）内でメモリユニット（９）を選択するための情報を記憶するための第２のレジスタ（７）を備えていることを特徴とする回路装置。２．前記第２のレジスタ（７）は第１のアドレスデコーダ（２０）に接続されており、該第１のアドレスデコーダ（２０）を介して前記メモリ領域（５）内のメモリユニット（９）がアドレッシング可能であり、その際第１のアドレスデコーダ（２０）はアドレス出力側（２）を介して前記共通の論理アドレス空間（３）をアドレス指定するためにも用いられ、かつ前記第１のレジスタ（６）は第１のアドレスデコーダ（３０）に接続されており、該アドレスデコーダを介して前記メモリ領域（５）がアドレス指定可能である請求項１記載の回路装置。３．前記第１のレジスタ（６）は前記第２のレジスタ（７）のオーバフローないしアンダーフローによってインクリメントないしデクリメントされる請求項１または２記載の回路装置。４．データの書き込みないし読み出しの際に前記スタックメモリ（４）の限界値を上回ったことを検出するための検出手段（１１）が設けられており、前記検出手段（１１）の結果信号に依存して、上回った場合には、前記スタックメモリ（４）は少なくとも部分的を空にすることができる請求項１から３までのいずれか１項記載の回路装置。５．前記メモリ領域（６）の数を記憶するための第３のレジスタ（８）を備え、その都度選択されたメモリ領域（５）と前記第３のレジスタ（８）の内容を比較することによって前記検出手段（１１）によって前記スタックメモリ（４）の上側の限界値が上回ったことを検出可能である請求項４記載の回路装置。

───────────────────────────────────────────────────── フロントページの続き (72)発明者シュテファンプファープドイツ連邦共和国Ｄ―82049 グロースヘッセローエヴェターシュタインシュトラーセ２

Claims

【特許請求の範囲】１．論理アドレス空間（３）を直接アドレス指定可能であるアドレス出力側（２）を有するマイクロプロセッサ（１）を備え、前記論理アドレス空間（３）の下側の領域に存在している作業メモリ（１０）を備え、少なくとも２つの同じ大きさのメモリ領域（５）に分割されているスタックメモリ（４）を備え、そのうちの１つは前記論理アドレス空間（３）の上側の領域に配置されておりかつその他は前記論理アドレス空間（３）の外部に配置されており、前記スタックメモリ（４）に記憶すべきデータは、前記論理アドレス空間（３）に配置されているメモリ領域（５）が、データが前記別のメモリ領域（５）に記憶される前に充填されるように記憶されることを特徴とする回路装置。２．前記メモリ領域（５）の１つを選択するための情報を記憶するための第１のレジスタ（６）を備え、該第１のレジスタ（６）の内容によってその都度選択されるメモリ領域（５）内でメモリユニット（９）を選択するための情報を記憶するための第２のレジスタ（７）を備えている請求項１記載の回路装置。３．前記第２のレジスタ（７）は第１のアドレスデコーダ（２０）に接続されており、該第１のアドレスデコーダ（２０）を介して前記メモリ領域（５）内のメモリユニット（９）がアドレッシング可能であり、その際第１のアドレスデコーダ（２０）はアドレス出力側（２）を介して前記共通の論理アドレス空間（３）をアドレス指定するためにも用いられ、かつ前記第１のレジスタ（６）は第１のアドレスデコーダ（３０）に接続されており、該アドレスデコーダを介して前記メモリ領域（５）がアドレス指定可能である請求項２記載の回路装置。４．前記第１のレジスタ（６）は前記第２のレジスタ（７）のオーバフローないしアンダーフローによってインクリメントないしデクリメントされる請求項２または３記載の回路装置。５．データの書き込みないし読み出しの際に前記スタックメモリ（４）の限界値を上回ったことを検出するための検出手段（１１）が設けられており、前記検出手段（１１）の結果信号に依存して、上回った場合には、前記スタックメモリ（４）は少なくとも部分的を空にすることができる請求項１から４までのいずれか１項記載の回路装置。６．前記メモリ領域（６）の数を記憶するための第３のレジスタ（８）を備え、その都度選択されたメモリ領域（５）と前記第３のレジスタ（８）の内容を比較することによって前記検出手段（１１）によって前記スタックメモリ（４）の上側の限界値が上回ったことを検出可能である請求項４記載の回路装置。