JPH0831076B2 - 入出力処理装置 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は入出力処理装置に関し、特に主記憶装置と入
出力装置との間のデータ転送を制御する入出力処理装置
と主記憶装置との間のデータ転送方式に関する。

従来技術 従来、主記憶装置と入出力処理装置との間のデータ転
送においては、入力転送の場合、入出力装置から受信し
たデータが一定のバイト数に達したときに該データを所
定のバイト数単位（通常は１ワード単位）でメモリに書
込み、出力転送の場合、データバッファ内に貯えられた
データが入出力装置に送られてデータバッファ内に一定
のバイト数の空きができたときに所定のバイト数（通常
は１ワード）のデータを主記憶装置から読出してデータ
バッファに補充するという方式がとられている。

このような従来のデータ転送では、出力転送の開始時
などにデータバッファが空きまたは空きに近い状態のと
きに、主記憶装置にデータの供給能力があっても、１回
のメモリアクセスではデータバッファにデータを充分供
給することができず、メモリアクセスを数回繰返さなけ
ればならない。

また、入力転送の場合においても、データバッファに
詰まったデータを主記憶装置に書込むために数回のメモ
リアクセスが必要であり、結果的にデータオーバランが
発生しやすいという欠点がある。

さらに、１回のメモリアクセスで常に数ワードのデー
タの読出しまたは書込みを行うブロック転送方式では、
データバッファから主記憶装置への書込みまたは主記憶
装置からデータバッファへの読出しのときに時間を要
し、データ転送が一時的に中断する可能性が高いという
欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべく
なされたもので、入出力装置の転送速度に応じたデータ
転送を行うことができ、データ転送開始時に効率のよい
メモリアクセスを行うことができる入出力処理装置の提
供を目的とする。

発明の構成 本発明による入出力処理装置は、主記憶装置と入出力
装置との間で転送されかつ前記主記憶装置への１回のア
クセスに対して予め設定された所定バイト数のｎ倍（ｎ
は４以上の整数）単位で転送されるデータを一時保持す
るデータバッファを有する入出力処理装置であって、前
記データバッファに保持されたデータ量を計数する計数
手段と、前記計数手段の計数値に応じて１回のアクセス
で転送される前記主記憶装置との間のデータ転送量を決
定する決定手段と、前記決定手段で決定された前記デー
タ転送量に応じて前記主記憶装置に対する読出し書込み
を制御する制御手段とを有することを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明
する。

第１図は本発明の一実施例の構成を示すブロック図で
あり、第２図は本発明の一実施例のシステム構成を示す
ブロック図である。これらの図において、入出力装置３
は共通部１と入出力ポート部２−１〜２−４とから構成
され、共通部１は中央処理装着５に接続されている主記
憶装置４と接続され、入出力ポート部２−１〜２−４各
々はI/Oインタフェース100を介して入出力装置６−１〜
６−４と接続されている。

ここで、主記憶装置４は１回のアクセスにより４バイ
ト（１ワード）,8バイト（２ワード）,12バイト（３ワ
ード）,16バイト（４ワード）の読出しまたは書込みが
可能となっている。

共通部１のデータ転送制御部10はメモリアドレスやデ
ータ長の保持更新、メモリインタフェース制御、入出力
ポート部２−１〜２−４とのインタフェース制御、デー
タ転送シーケンス制御を行う。

また、データ転送制御部10は入出力処理装置３を制御
するマイクロプロセッサ（図示せず）とインタフェース
を介して接続されているが、本図においてはそのインタ
フェースを図示していない。

入力データレジスタ（IB）11は内部データバス13を介
して入出力ポート部２−１のデータバッファ21および他
の入出力ポート部２−２〜２−４から受取ったデータ、
すなわち主記憶装置４に書込むデータを一時的に格納す
る。

出力データレジスタ（OB）12は主記憶装置４から読出
したデータを一時的に格納し、内部データバス14を介し
て入出力ポート部２−１のデータバッファ21および他の
入出力ポート部２−２〜２−４に出力する。

優先判定回路15は入出力ポート部２−１の入出力ポー
ト制御部20および他の入出力ポート部２−２〜２−４の
入出力ポート制御部（図示せず）からのメモリリクエス
トに対して最優先のものに許可を与え、該入出力ポート
部２−１〜２−４からのメモリリクエストをデータを転
送制御部10に送出するとともに、該入出力ポート部２−
１〜２−４からのアクセスバイトコードおよびその出力
データ転送フラグを選択回路16,17を介してデータ転送
制御部10に送出するよう制御する。

入出力ポート制御部20は入出力ポート部２−１を制御
し、データ転送シーケンス制御や入出力インタフェース
制御を行う。

メモリポインタ（MR）22は主記憶装置４とのデータ転
送を制御する４ビットのポインタである。

出力転送の場合、メモリポインタ22の値は主記憶装置
４から読出したデータを書込むべきデータバッファ21の
先頭アドレスを示し、入力転送の場合、メモリポインタ
22の値はデータバッファ21内に格納されているデータを
主記憶装置４に書込むとき、データバッファ21から読出
すデータの先頭アドレスを保持し、主記憶装置４とのデ
ータ転送の進行に伴って更新される。

入出力インタフェースポインタ（PP）23はI/Oインタ
フェース100上のデータ転送を制御する５ビットのポイ
ンタである。

出力転送の場合、入出力インタフェースポインタ23の
値は入出力装置６−１にデータを送出するときにデータ
バッファ21から読出すデータのアドレスを示し、入力転
送の場合、入出力インタフェースポインタ23の値は入出
力装置６−１から受信したデータを書込むべきデータバ
ッファ21のアドレスを示し、入出力装置６−１とのデー
タ転送の実行に伴って逐次更新される。

データバッファ21は16バイトからなっており、出力デ
ータレジスタ12を介して入力される主記憶装置４からの
データを選択回路27を介して１バイトずつ受取り、入出
力装置６−１に出力するデータを選択回路28を介して１
バイトずつデータアウトレジスタ（DTO）30に出力す
る。

また、データバッファ21から読出されたデータはドラ
イバ29および内部データバス13を介して入力データレジ
スタ11に出力される。

データアウトレジスタ30に格納されたデータバッファ
21からの１バイトのデータは、ドライバ32およびI/Oイ
ンタフェース100を介して入出力装置６−１に送出され
る。

データインレジスタ（DTI）31にはI/Oインタフェース
100およびレシーバ33を介して受信した入出力装置６−
１からの１バイトのデータが格納され、そのデータは選
択回路27を介してデータバッファ21に書込まれる。

減算器24はメモリポインタ22の値と入出力インタフェ
ースポインタ23の値との差を計算し、その計算結果は差
分ポインタ（DP）25に格納される。差分ポインタ25の値
は入出力ポート制御部20および変換回路26に出力され
る。

入出力ポート制御部20は差分ポインタ25の値と入出力
インタフェースポインタ23の最上位ビットの値とからデ
ータバッファ21に空きがあるか否か、または格納されて
いるデータがあるか否かを判断し、空きがあれば、また
は格納されているデータがあればメモリリクエストを優
先判定回路15に出力して主記憶装置４に対するデータの
読出しまたは書込みを要求するとともに、出力データ転
送フラグを選択回路17を介してデータ転送制御部10に出
力する。

変換回路26は差分ポインタ25の値を２ビットの情報に
エンコードし、該情報をアクセスバイトコードとして選
択回路16を介してデータ転送制御部10に出力する。

上述の主記憶装置４とデータバッファ21との間のデー
タ転送は４バイトの整数倍（但し、最大16バイト）を１
単位として行われ、入出力装置６−１とデータバッファ
21との間のデータ転送は１バイト単位で行われる。

尚、第１図においては入出力ポート部２−１の各回路
のみを図示しており、他の入出力ポート部２−２〜２−
４の各回路は図示していないが、他の入出力ポート部２
−２〜２−４の構成は入出力ポート部２−１の構成と同
じであり、その動作も同様である。

第３図は第１図の差分ポインタ25の値とデータバッフ
ァ21のデータ量およびアクセスバイトコードとの関係を
示す図である。図において、差分ポインタ25の値が“00
00"のときに出力転送であればデータバッファ21のデー
タ量は15バイトであり、入力転送であればデータバッフ
ァ21のデータ量は１バイトである。

差分ポインタ25の値が“0001"のときに出力転送であ
ればデータバッファ21のデータ量は14バイトであり、入
力転送であればデータバッファ21のデータ量は２バイト
である。

差分ポインタ25の値が“0010"のときに出力転送であ
ればデータバッファ21のデータ量は13バイトであり、入
力転送であればデータバッファ21のデータ量は３バイト
である。

上記の場合、出力転送であれば入出力ポート制御部20
によりデータバッファ21に空きがないと判断され、入力
転送であれば入出力ポート制御部20によりデータバッフ
ァ21にデータが充分に格納されていないと判断されるの
で、メモリリクエストの出力が抑止される。

差分ポインタ25の値が“0011"のときに出力転送であ
ればデータバッファ21のデータ量は12バイトであり、入
力転送であればデータバッファ21のデータ量は４バイト
である。

差分ポインタ25の値が“0100"のときに出力転送であ
ればデータバッファ21のデータ量は11バイトであり、入
力転送であればデータバッファ21のデータ量は５バイト
である。

差分ポインタ25の値が“0101"のときに出力転送であ
ればデータバッファ21のデータ量は10バイトであり、入
力転送であればデータバッファ21のデータ量は６バイト
である。

差分ポインタ25の値が“0110"のときに出力転送であ
ればデータバッファ21のデータ量は９バイトであり、入
力転送であればデータバッファ21のデータ量は７バイト
である。

上記の場合、出力転送であれば入出力ポート制御部20
によりデータバッファ21に空きがあると判断され、入力
転送であれば入出力ポート制御部20によりデータバッフ
ァ21に充分にデータが格納されていると判断されるの
で、メモリリクエストが出力されるとともに、変換回路
26からアクセスバイトコードとして“00"が出力され
る。

アクセスバイトコードが“00"のとき、出力転送であ
れば主記憶装置４からの４バイトのデータの読出しを示
し、入力転送であれば主記憶装置４への４バイトのデー
タの書込みを示す。

差分ポインタ25の値が“0111"のときに出力転送であ
ればデータバッファ21のデータ量は８バイトであり、入
力転送であればデータバッファ21のデータ量は８バイト
である。

差分ポインタ25の値が“1000"のときに出力転送であ
ればデータバッファ21のデータ量は７バイトであり、入
力転送であればデータバッファ21のデータ量は９バイト
である。

差分ポインタ25の値が“1001"のときに出力転送であ
ればデータバッファ21のデータ量は６バイトであり、入
力転送であればデータバッファ21のデータ量は10バイト
である。

差分ポインタ25の値が“1010"のときに出力転送であ
ればデータバッファ21のデータ量は５バイトであり、入
力転送であればデータバッファ21のデータ量は11バイト
である。

上記の場合、出力転送であれば入出力ポート制御部20
によりデータバッファ21に空きがあると判断され、入力
転送であれば入出力ポート制御部20によりデータバッフ
ァ21に充分にデータが格納されていると判断されるの
で、メモリリクエストが出力されるとともに、変換回路
26からアクセスバイトコードとして“01"が出力され
る。

アクセスバイトコードが“01"のとき、出力転送であ
れば主記憶装置４からの８バイトのデータの読出しを示
し、入力転送であれば主記憶装置４への８バイトのデー
タの書込みを示す。

差分ポインタ25の値が“1011"のときに出力転送であ
ればデータバッファ21のデータ量は４バイトであり、入
力転送であればデータバッファ21のデータ量は12バイト
である。

差分ポインタ25の値が“1100"のときに出力転送であ
ればデータバッファ21のデータ量は３バイトであり、入
力転送であればデータバッファ21のデータ量は13バイト
である。

差分ポインタ25の値が“1101"のときに出力転送であ
ればデータバッファ21のデータ量は２バイトであり、入
力転送であればデータバッファ21のデータ量は14バイト
である。

差分ポインタ25の値が“1110"のときに出力転送であ
ればデータバッファ21のデータ量は１バイトであり、入
力転送であればデータバッファ21のデータ量は15バイト
である。

上記の場合、出力転送であれば入出力ポート制御部20
によりデータバッファ21に空きがあると判断され、入力
転送であれば入出力ポート制御部20によりデータバッフ
ァ21に充分にデータが格納されていると判断されるの
で、メモリリクエストが出力されるとともに、変換回路
26からアクセスバイトコードとして“10"が出力され
る。

アクセスバイトコードが“10"のとき、出力転送であ
れば主記憶装置４からの12バイトのデータの読出しを示
し、入力転送であれば主記憶装置４への12バイトのデー
タの書込みを示す。

差分ポインタ25の値が“1111"で、入出力インタフェ
ースポインタ23の最上位ビットが“0"のときに、出力転
送であればデータバッファ21のデータ量は０バイトであ
り、入力転送であればデータバッファ21のデータ量は16
バイトである。

この場合、出力転送であれば入出力ポート制御部20に
よりデータバッファ21が空であると判断され、入力転送
であれば入出力ポート制御部20によりデータバッファ21
すべてにデータが格納されていると判断されるので、メ
モリリクエストが出力されるとともに、変換回路26から
アクセスバイトコードとして“11"が出力される。

アクセスバイトコードが“11"のとき、出力転送であ
れば主記憶装置４からの16バイトのデータの読出しを示
し、入力転送であれば主記憶装置４への16バイトのデー
タの書込みを示す。

差分ポインタ25の値が“1111"で、入出力インタフェ
ースポインタ23の最上位ビットが“1"のときに、出力転
送であればデータバッファ21のデータ量は16バイトであ
り、入力転送であればデータバッファ21のデータ量は０
バイトである。

この場合、出力転送であれば入出力ポート制御部20に
よりデータバッファ21すべてにデータが格納されている
と判断され、入力転送であれば入出力ポート制御部20に
よりデータバッファ21が空であると判断されるので、メ
モリリクエストの出力が抑止される。

これら第１図〜第３図を用いて本発明の一実施例の動
作について説明する。

出力転送を起動しようとする場合、データ転送制御部
10にはマイクロプログラムによりデータ長および主記憶
装置４上のアドレス（データ転送の開始アドレス）が設
定される。尚、第１図にはその設定手段を図示していな
い。

その後に、転送対象である入出力装置６−１が接続さ
れている入出力ポート部２−１の入出力ポート制御部20
内の出力データ転送フラグ（図示せず）に“1"がセット
されるとともに、メモリポインタ22および入出力インタ
フェースポインタ23の全ビットに“0"がセットされる。

メモリポインタ22および入出力インタフェースポイン
タ23の全ビットに“0"がセットされると、減算器24によ
りメモリポインタ22の値と入出力インタフェースポイン
タ23の値との差が計算され、差分ポインタ25に“1111"
がセットされる。

ここで、減算器24では「入出力インタフェースポイン
タ23の下位４ビット＋メモリポインタ22の全ビットの反
転値」の計算が行われており、上記の場合には「“000
0"＋“1111"」の計算が行われ、その計算結果“1111"が
差分ポインタ25にセットされる。

入出力ポート制御部20は差分ポインタ25の値“1111"
と、入出力インタフェースポインタ23の最上位ビットの
値“0"とからデータバッファ21が空であると判断し、メ
モリリクエストを優先判定回路15に出力して主記憶装置
４からのデータの読出しを要求する。

このとき、入出力ポート制御部20からデータ転送制御
部10に出力データ転送フラグの値“1"が出力されるとと
もに、差分ポインタ25の値“1111"が変換回路26でエン
コードされ、アクセスバイトコードとして、“11"がデ
ータ転送制御部10に出力される。この場合、アクセスバ
イトコードが“11"なので16バイトのデータの読出しを
示す。

優先判定回路15は入出力ポート制御部20からのメモリ
リクエストが最優先のものと判定すると、該メモリリク
エストに許可を与え、入出力ポート制御部20からのメモ
リリクエストをデータ転送制御部10に伝えるとともに、
入出力ポート部２−１からのアクセスバイトコードおよ
びその出力データ転送フラグを選択回路16,17を介して
データ転送制御部10に伝える。

データ転送制御部10は入出力ポート制御部20からのメ
モリリクエストに応じて、主記憶装置４へのメモリリク
エストを“1"とし、16バイトリードを指示するコマンド
とアドレスとを出力して主記憶装置４をアクセスする。

主記憶装置４は該メモリリクエストが受付け可能であ
れば、データ転送制御部10へのアクセプトを“1"とし、
その後に出力データレジスタ12に16バイトのデータのう
ち最初の４バイトのデータを送出するとともに、データ
転送制御部10へのリプライを“1"としてデータの受取り
を指示する。

入出力処理装置３は主記憶装置４からのデータを出力
データレジスタ12に一時格納し、該データを内部データ
バス14を介して選択回路27に供給する。

選択回路27は出力転送の場合に内部データバス14側を
選択出力するので、主記憶装置４からの４バイトのデー
タがデータバッファ21に書込まれるとともに、メモリポ
インタ22の値が加算器22aにより＋４される。

主記憶装置４からは４バイトのデータが１マシンサイ
クル毎に次々と出力されており、この主記憶装置４から
の４バイトのデータがデータバッファ21に書込まれると
同時に、出力データレジスタ12には主記憶装置４からの
次の４バイトのデータが格納される。

以後、上述の処置動作が３回繰返され、主記憶装置４
からの16バイトのデータがデータバッファ21に書込まれ
る。この間に主記憶装置４で異常が検出されると、主記
憶装置４からデータ転送制御部10にエラー信号が通知さ
れる。

上記の処理動作により、主記憶装置４からの16バイト
のデータが順次データバッファ21に書込まれるとき、メ
モリポインタ22は‘0'から‘4',‘8',‘C'と更新され、
再び‘0'に戻る。

メモリポインタ22の値が‘C'から‘0'に変化すると
き、入出力インタフェースポインタ23の最上位ビットが
“0'から“1"に反転し、差分ポインタ25の値も再び“11
11"となる。

入出力ポート制御部20は入出力インタフェースポイン
タ23の最上位ビット“1"と、差分ポインタ25の値“111
1"とからデータバッファ21すべてにデータが格納されて
いると判断し、次のメモリリクエストの出力を抑止す
る。

一方、データバッファ21にデータが格納されると、デ
ータバッファ21からのデータの読出しが行われて最初の
１バイトがデータアウトレジスタ30に格納され、I/Oイ
ンタフェース100を介して入出力装置６−１への転送が
開始される。

このデータバッファ21からのデータの読出しが行われ
る毎に、入出力インタフェースポインタ23の値が加算器
23aにより＋１ずつされていく。

データバッファ21から４バイトのデータが入出力装置
６−１に転送されたとき、入出力インタフェースポイン
タ23の値は“10100"となるが、メモリポインタ22の値
は、‘0'のままなので、差分ポインタ25の値が“0011"
となる。

よって、入出力ポート制御部20はデータバッファ21内
に４バイトの空きを検出し、その４バイトのデータを補
充するためにメモリリクエストを再び優先判定回路15に
送出する。但し、このときのアクセスバイトコードは
“00"となり、４バイトのデータの読出しを示す。

入出力ポート制御部20からのメモリリクエストは上述
の処理動作と同様に、優先判定回路15を介してデータ転
送制御部10に送られ、データ転送制御部10から４バイト
リードを指示するコマンドとアドレスとが出力されて主
記憶装置４がアクセスされる。

これにより、主記憶装置４から４バイトのデータが読
出されてデータバッファ21に書込まれるとともに、メモ
リポインタ22の値が加算器22aにより＋４される。

よって、メモリポインタ22の値が“0100"となるの
で、差分ポインタ25の値が再び“1111"となり、入出力
ポート制御部20は再びデータバッファ21すべてにデータ
が格納されていると判断し、次のメモリリクエストの出
力を抑止する。

以上のようにしてデータ転送が実行されると、データ
転送制御部10に設定されたデータ長およびメモリアドレ
スが１回のメモリアクセス毎にアクセスバイトに応じた
値に更新され、データ長が尽きるとデータ転送が終了す
る。

入力転送の場合にも上述の処理と同様に、メモリポイ
ンタ22および入出力インタフェースポインタ23の全ビッ
トに“0"がセットされてデータ転送が開始され、転送対
象の入出力装置６−１からのデータがレシーバ33および
データインレジスタ31を介して選択回路27に供給され
る。

選択回路27は入力転送の場合にデータイレジスタ31側
を選択出力するので、入力装置６−１からの最初のデー
タがデータバッファ21の０番地に書込まれるとともに、
入出力インタフェースポインタ23の値が加算器23aによ
り＋１される。

この入出力装置６−１からのデータが４バイトに達す
ると、入出力インタフェースポインタ23の値が“00100"
となるので、差分ポインタ25の値が“0011"となり、入
出力ポート制御部20はデータバッファ21内に格納された
４バイトのデータを主記憶装置４に書込むためにメモリ
リクエストを優先判定回路15に送出する。このとき、デ
ータ転送制御部10へのアクセスバイトコードは“00"と
なり、４バイトのデータの書込みを示す。

よって、メモリポインタ22が示すデータバッファ21の
アドレスから４バイトのデータが読出され、そのデータ
がドライバ29および内部データバス13を介して入力デー
タレジスタ11に一時格納されてから主記憶装置４に書込
まれる。

第４図は第１図の主記憶装置４の構成を示すブロック
図であり、第５図は第４図に示す主記憶装置４の動作を
示すタイムチャートである。これら第４図および第５図
を用いて主記憶装置４に入出力装置６−１から送られて
きた16バイトのデータが書込まれる場合について説明す
る。

入出力処理装置３を介して送られてきた入出力装置６
−１からの16バイトのデータを主記憶装置４に書込む場
合、入出力処理装置３からのリクエストバンク番号がリ
クエスト判定回路40に入力されると、リクエスト判定回
路40は該リクエストバンク番号に対するメモリリクエス
トが受付け可能であるか否かを判断する。

リクエスト判定回路40は該リクエストバンク番号に対
するメモリリクエストが受付け可能であれば、その旨を
制御回路49に通知するとともに、該リクエストバンク番
号をバンク番号レジスタ（BKN）42にセットする。

このとき、入出力処理装置３から送られてきたアドレ
ス、コマンド、ライトマスク、ライトデータが夫々選択
回路41を介してアドレスレジスタ（ADR）45とコマンド
レジスタ（CMDR）46とライトマスクレジスタ（WMK）47
とライトデータレジスタ（WDR）48とにセットされる。

制御回路49はリクエスト判定回路40からの通知と、バ
ンク番号レジスタ42からバンク番号レジスタ43を介して
入力されるリクエストバンク番号と、コマンドレジスタ
46およびライトマスクレジスタ47からのコマンドおよび
ライトマスクとによりメモリセル53への16バイトライト
であることを知り、メモリセル53のバンク（BANK）０に
ライトデータの書込みを指示する。

メモリセル53では制御回路49により指定されたバンク
０の、アドレスレジスタ45からアドレスレジスタ50を介
して送られてきたアドレスに、ECC（誤り検出訂正符
号）発生回路51でECCビットが付与され、ライトデータ
レジスタ52を介して入力された最初の４バイトのライト
データが書込まれる。

次に、制御回路49はバンク番号レジスタ43から入力さ
れ、加算器44によって＋１されたリクエストバンク番号
を受取ると、メモリセル53のバンク１へのライトデータ
の書込みを指示し、次のライトデータがメモリセル53の
バンク１に書込まれる。

上述の処理動作と同様にして、メモリセル53の連続す
るバンク2,3へのライトデータの書込みが行われると、
メモリセル53への16バイトのデータの書込みが終了す
る。

入出力処理装置３が主記憶装置４から16バイトのデー
タを読出す場合も上述の処理動作と同様にして、制御回
路49の制御により連続するバンク０〜３から順次データ
が読出され、選択回路54を介してリードデータレジスタ
55にセットされ、ECC訂正回路56で誤りが訂正された後
にリードデータレジスタ57を介して入出力処置装置３に
送出される。

ここで、選択回路54はバンク番号レジスタ43から供給
されるリクエストバンク番号に応じてバンク０〜３から
のデータを選択する。

尚、中央処理装置５からの主記憶装置４に対する読出
しまたは書込みも、上述の処置動作と同様にして行われ
る。

このように、データバッファの残データ量または空き
領域のバイト数に応じて１回のアクセスで転送される主
記憶装置４との間のデータ転送量、すなわち主記憶装置
４から読出すワード数または主記憶装置４に書込むワー
ド数を決定することによって、出力転送時に１回のメモ
リアクセスでデータバッファ21にデータを充分供給する
ことができる。

また、入力転送時にデータバッファ21に格納されたデ
ータ量に応じて１回のメモリアクセスで主記憶装置４へ
の書込みを行うことができるので、メモリアクセスを繰
返す必要がなくなるとともに、データオーバランの発生
を防止することができる。

よって、データ転送を一時的に中断することなく、入
出力装置６−１〜６−４の転送速度に応じたデータ転送
を行うことが可能になるとともに、データ転送開始時に
効率のよいメモリアクセスを行うことが可能となる。

発明の効果 以上説明したように本発明によれば、データバッファ
に保持されたデータ量に応じて決定された１回のアクセ
スで転送される主記憶装置との間のデータ転送量により
主記憶装置に対する読出し書込みを行うようにすること
によって、入出力装置の転送速度に応じたデータ転送を
行うことができ、データ転送開始時に効率のよいメモリ
アクセスを行うことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例のシステム構成を示すブロック
図、第３図は第１図の差分ポインタの値とデータバッフ
ァのデータ量およびアクセスバイトコードとの関係を示
す図、第４図は第１図の主記憶装置の構成を示すブロッ
ク図、第５図は第４図に示す主記憶装置の動作を示すタ
イムチャートである。 主要部分の符号の説明 １……共通部 ２−１〜２−４……入出力ポート部 ３……入出力処理装置 ４……主記憶装置 ６−１〜６−４……入出力装置 10……データ転送制御部 15……優先判定回路 16,17,27,28……選択回路 20……入出力ポート制御部 21……データバッファ 22……メモリポインタ 23……入出力インタフェースポインタ 24……減算器 25……差分ポインタ 26……変換回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】主記憶装置と入出力装置との間で転送され
   かつ前記主記憶装置への１回のアクセスに対して予め設
   定された所定バイト数のｎ倍（ｎは４以上の整数）単位
   で転送されるデータを一時保持するデータバッファを有
   する入出力処理装置であって、前記データバッファに保
   持されたデータ量を計数する計数手段と、前記計数手段
   の計数値に応じて１回のアクセスで転送される前記主記
   憶装置との間のデータ転送量を決定する決定手段と、前
   記決定手段で決定された前記データ転送量に応じて前記
   主記憶装置に対する読出し書込みを制御する制御手段と
   を有することを特徴とする入出力処理装置。