JPS63827B2 - - Google Patents
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- JPS63827B2 JPS63827B2 JP56133493A JP13349381A JPS63827B2 JP S63827 B2 JPS63827 B2 JP S63827B2 JP 56133493 A JP56133493 A JP 56133493A JP 13349381 A JP13349381 A JP 13349381A JP S63827 B2 JPS63827 B2 JP S63827B2
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- data
- address
- buffer
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
- G06F9/383—Operand prefetching
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Bus Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は主メモリと周辺装置との間のデータ転
送を行なうチヤネルにおけるメモリデータ先取り
制御方式に関する。
送を行なうチヤネルにおけるメモリデータ先取り
制御方式に関する。
一般にデータ処理装置は第１図に示されるよう
に主メモリ１と周辺装置たとえば入出力装置（以
下、Ｉ／Ｏと称する）２との間のデータ転送を中
央処理装置（以下、CPUと称する）３から独立
して実行するチヤネル４を有している。チヤネル
４には高速データ転送を図るためにデータバツフ
ア４１が設けられている。このデータバツフア４
１にはＩ／Ｏ２に転送される主メモリ１からのリ
ードデータ、更にはＩ／Ｏ２から転送される主メ
モリ１へのライトデータなどのメモリデータが格
納される。また、チヤネル４には主メモリ１に対
するメモリアドレスを出力するメモリアドレスカ
ウンタ４２が設けられている。このメモリアドレ
スカウンタ４２にはデータ転送に際し、主メモリ
１における転送領域の先頭のメモリアドレスがセ
ツトされるようになつている。そしてメモリアド
レスカウンタ４２はDMA（Direct Memory
Access）バス５を介して主メモリ１に対するメ
モリアクセスが実行される毎にインクリメントさ
れる。６はＩ／Ｏ２の入出力コントローラであ
る。入出力コントローラ６には転送すべきバイト
数を示す転送バイト数カウンタ６１が設けられて
いる。この転送バイト数カウンタ６１にはデータ
転送に際し主メモリ１における転送領域のサイズ
を示すバイト数すなわち転数バイト数がセツトさ
れる。そして転送バイト数カウンタ６１はＩ／Ｏ
２とチヤネル４のデータバツフア４１との間でた
とえば１バイト転送が行なわれる毎にデイクリメ
ントされる。入出力コントローラ６は転送バイト
数カウンタ６１の内容が「０」となつたことを検
出することによつてＩ／Ｏ２とデータバツフア４
１との間のデータ転送の終了を知ることができ
る。
に主メモリ１と周辺装置たとえば入出力装置（以
下、Ｉ／Ｏと称する）２との間のデータ転送を中
央処理装置（以下、CPUと称する）３から独立
して実行するチヤネル４を有している。チヤネル
４には高速データ転送を図るためにデータバツフ
ア４１が設けられている。このデータバツフア４
１にはＩ／Ｏ２に転送される主メモリ１からのリ
ードデータ、更にはＩ／Ｏ２から転送される主メ
モリ１へのライトデータなどのメモリデータが格
納される。また、チヤネル４には主メモリ１に対
するメモリアドレスを出力するメモリアドレスカ
ウンタ４２が設けられている。このメモリアドレ
スカウンタ４２にはデータ転送に際し、主メモリ
１における転送領域の先頭のメモリアドレスがセ
ツトされるようになつている。そしてメモリアド
レスカウンタ４２はDMA（Direct Memory
Access）バス５を介して主メモリ１に対するメ
モリアクセスが実行される毎にインクリメントさ
れる。６はＩ／Ｏ２の入出力コントローラであ
る。入出力コントローラ６には転送すべきバイト
数を示す転送バイト数カウンタ６１が設けられて
いる。この転送バイト数カウンタ６１にはデータ
転送に際し主メモリ１における転送領域のサイズ
を示すバイト数すなわち転数バイト数がセツトさ
れる。そして転送バイト数カウンタ６１はＩ／Ｏ
２とチヤネル４のデータバツフア４１との間でた
とえば１バイト転送が行なわれる毎にデイクリメ
ントされる。入出力コントローラ６は転送バイト
数カウンタ６１の内容が「０」となつたことを検
出することによつてＩ／Ｏ２とデータバツフア４
１との間のデータ転送の終了を知ることができ
る。
主メモリ１とＩ／Ｏ２との間のデータ転送にお
いて、主メモリ１からＩ／Ｏ２への転送の場合で
あつてＩ／Ｏ２に対するデータ転送が終了しない
状態では、一般にチヤネル４はデータバツフア４
１が満杯（FULL状態）でない限り、主メモリ１
に対してメモリデータの先取りを行なう。周知の
ようにチヤネル４（のデータバツフア４１）と主
メモリ１との間のデータ転送速度は、チヤネル
（のデータバツフア４１）とＩ／Ｏ２との間での
データ転送速度にくらべて高速である。したがつ
て、上述のメモリデータ先取りにより主メモリ１
における転送領域の全メモリデータが順次チヤネ
ル４に読み出し転送された時点では、チヤネル４
（のデータバツフア４１）からＩ／Ｏ２へのデー
タ転送は終了していない（転送バイト数カウンタ
６１の内容が「０」とならない）場合が殆んどで
ある。このため、チヤネル４はＩ／Ｏ２へのデー
タ転送が終了するまで、メモリアドレスカウンタ
４２をインクリメントしながら、主メモリ１にお
ける上記転送領域を越えた領域に対しても転送領
域に対する場合と同様にメモリデータの先取りを
引き続き行なつていた。この結果、転送領域が主
メモリ１の最終ワード（最終メモリアドレス）で
終る場合（或いは最終ワードに近い位置で終る場
合）、メモリデータの先取りの過程でメモリアド
レスカウンタ４２が主メモリ１の最終メモリアド
レス（実装メモリの最大のアドレス）を越えたメ
モリアドレスを示すことになり、当該メモリアド
レスに基づく主メモリ１に対するメモリアクセス
時メモリエラー（OVER ADDRESS）になつて
しまう問題があつた。
いて、主メモリ１からＩ／Ｏ２への転送の場合で
あつてＩ／Ｏ２に対するデータ転送が終了しない
状態では、一般にチヤネル４はデータバツフア４
１が満杯（FULL状態）でない限り、主メモリ１
に対してメモリデータの先取りを行なう。周知の
ようにチヤネル４（のデータバツフア４１）と主
メモリ１との間のデータ転送速度は、チヤネル
（のデータバツフア４１）とＩ／Ｏ２との間での
データ転送速度にくらべて高速である。したがつ
て、上述のメモリデータ先取りにより主メモリ１
における転送領域の全メモリデータが順次チヤネ
ル４に読み出し転送された時点では、チヤネル４
（のデータバツフア４１）からＩ／Ｏ２へのデー
タ転送は終了していない（転送バイト数カウンタ
６１の内容が「０」とならない）場合が殆んどで
ある。このため、チヤネル４はＩ／Ｏ２へのデー
タ転送が終了するまで、メモリアドレスカウンタ
４２をインクリメントしながら、主メモリ１にお
ける上記転送領域を越えた領域に対しても転送領
域に対する場合と同様にメモリデータの先取りを
引き続き行なつていた。この結果、転送領域が主
メモリ１の最終ワード（最終メモリアドレス）で
終る場合（或いは最終ワードに近い位置で終る場
合）、メモリデータの先取りの過程でメモリアド
レスカウンタ４２が主メモリ１の最終メモリアド
レス（実装メモリの最大のアドレス）を越えたメ
モリアドレスを示すことになり、当該メモリアド
レスに基づく主メモリ１に対するメモリアクセス
時メモリエラー（OVER ADDRESS）になつて
しまう問題があつた。
このような問題を解決するために、第２図に示
すようにチヤネル４内に主メモリ１の最終メモリ
アドレスがセツトされる最終メモリアドレスレジ
スタ４３と、比較器４４とを設け、メモリアドレ
スカウンタ４２で示されるメモリアドレスＢが最
終メモリアドレスＡを越えない場合のみ、メモリ
リクエストの出力を許可する手段が考えられる。
しかし、この手段では、上述のように最終メモリ
アドレスをセツトするためにビツト幅の大きなレ
ジスタ、同じくビツト幅の大きなデータ（アドレ
ス）の比較が行なえる比較器などが必要となり、
構成が複雑となる欠点がある。また、ソフト処理
等により最終メモリアドレスレジスタ４３にあら
かじめ主メモリ１の最終メモリアドレスをセツト
しておかねばならず、しかも主メモリ１のメモリ
構成を（容量アツプ等のために）変更した場合、
新たな最終メモリアドレスを改めてセツトしなけ
ればならず、煩雑となる欠点がある。
すようにチヤネル４内に主メモリ１の最終メモリ
アドレスがセツトされる最終メモリアドレスレジ
スタ４３と、比較器４４とを設け、メモリアドレ
スカウンタ４２で示されるメモリアドレスＢが最
終メモリアドレスＡを越えない場合のみ、メモリ
リクエストの出力を許可する手段が考えられる。
しかし、この手段では、上述のように最終メモリ
アドレスをセツトするためにビツト幅の大きなレ
ジスタ、同じくビツト幅の大きなデータ（アドレ
ス）の比較が行なえる比較器などが必要となり、
構成が複雑となる欠点がある。また、ソフト処理
等により最終メモリアドレスレジスタ４３にあら
かじめ主メモリ１の最終メモリアドレスをセツト
しておかねばならず、しかも主メモリ１のメモリ
構成を（容量アツプ等のために）変更した場合、
新たな最終メモリアドレスを改めてセツトしなけ
ればならず、煩雑となる欠点がある。
本発明は上記事情に鑑みてなされたもので、そ
の目的は、少量のハードウエアを付加するだけ
で、チヤネルが実装メモリの最終メモリアドレス
（容量）を知らなくても実装メモリの領域を越え
るメモリアクセス（オーバーアドレス）とならな
いメモリデータ先取り制御方式を提供することに
ある。
の目的は、少量のハードウエアを付加するだけ
で、チヤネルが実装メモリの最終メモリアドレス
（容量）を知らなくても実装メモリの領域を越え
るメモリアクセス（オーバーアドレス）とならな
いメモリデータ先取り制御方式を提供することに
ある。
以下、本発明の一実施例を図面を参照して説明
する。第３図は本発明が適用されるチヤネルの要
部構成を示すもので７１は第１図のメモリアドレ
スカウンタ４２と同様のメモリアドレスカウンタ
である。本実施例においてメモリアドレスカウン
タ７１は主メモリに対する24ビツト（A00〜A23）
のメモリアドレスを出力するもので、１メモリサ
イクルが終了したことを示すメモリ終了信号
MEND（論理“１”で有効）に応じてインクリメ
ントされる。７２はデータバツフアフル／エンプ
テイデイテクタ（以下、Ｆ／Ｅデイテクタと称す
る）である。Ｆ／Ｅデイテクタ７２は図示せぬデ
ータバツフアが満杯（FULL）になつているか否
か、更には空（EMPTY）になつているか否かを
検出するもので、たとえばアツプ／ダウンカウン
タで構成されている。Ｆ／Ｅデイテクタ７２は前
記メモリ終了信号MENDに応じてインクリメン
トされ、バイトデータ転送終了信号IOEND（論理
“１”で有効）に応じてデイクリメントされる。
このバイトデータ転送終了信号IOENDはデータ
バツフアに格納されているデータが１バイトＩ／
Ｏ側に転送されたことを示す信号である。Ｆ／Ｅ
デイテクタ7.2は、たとえばボロー信号をデータ
バツフアが空になつたことを示すバツフアエンプ
テイ信号EMPTY（論理“０”で有効）として出
力し、キヤリー信号をデータバツフアが満杯にな
つたことを示すバツフアフル信号FULL（論理
“０”で有効）として出力する。
する。第３図は本発明が適用されるチヤネルの要
部構成を示すもので７１は第１図のメモリアドレ
スカウンタ４２と同様のメモリアドレスカウンタ
である。本実施例においてメモリアドレスカウン
タ７１は主メモリに対する24ビツト（A00〜A23）
のメモリアドレスを出力するもので、１メモリサ
イクルが終了したことを示すメモリ終了信号
MEND（論理“１”で有効）に応じてインクリメ
ントされる。７２はデータバツフアフル／エンプ
テイデイテクタ（以下、Ｆ／Ｅデイテクタと称す
る）である。Ｆ／Ｅデイテクタ７２は図示せぬデ
ータバツフアが満杯（FULL）になつているか否
か、更には空（EMPTY）になつているか否かを
検出するもので、たとえばアツプ／ダウンカウン
タで構成されている。Ｆ／Ｅデイテクタ７２は前
記メモリ終了信号MENDに応じてインクリメン
トされ、バイトデータ転送終了信号IOEND（論理
“１”で有効）に応じてデイクリメントされる。
このバイトデータ転送終了信号IOENDはデータ
バツフアに格納されているデータが１バイトＩ／
Ｏ側に転送されたことを示す信号である。Ｆ／Ｅ
デイテクタ7.2は、たとえばボロー信号をデータ
バツフアが空になつたことを示すバツフアエンプ
テイ信号EMPTY（論理“０”で有効）として出
力し、キヤリー信号をデータバツフアが満杯にな
つたことを示すバツフアフル信号FULL（論理
“０”で有効）として出力する。
７３はメモリブロツク検出器たとえばＤ型フリ
ツプフロツプである。Ｄ型フリツプフロツプ７３
はメモリアドレスカウンタから出力されるメモリ
アドレスが図示せぬ主メモリを構成する各メモリ
ブロツクの境界を越えたか否かを検出するもので
ある。本実施例において、上記各メモリブロツク
は１メモリアドレスのワード構成が１バイトで、
そのメモリ容量が256KB（Ｋ＝1024、Ｂ＝１バイ
ト）である。したがつて各メモリブロツクの境界
のブロツク内物理アドレスは128K−１番地（２
進数表示では“１”が18個）であり、主メモリに
おける各メモリブロツクの境界（ブロツク内最終
ワード位置）のメモリアドレスは128K−１番地
の整数倍となる。この場合、上記メモリアドレス
が128K番地の整数倍となつたことを知ることに
よつて当該メモリアドレスがメモリブロツクの境
界を越えたことを検出することが可能となる。そ
こで本実施例では、メモリアドレスカウンタ７１
で示されるメモリアドレスが128K−１番地の整
数倍のメモリアドレスの次のメモリアドレス、す
なわち128K番地のメモリアドレスとなつた時、
当該メモリアドレス第18ビツト（最下位ビツト
A00を第０ビツトとするものとする）が“０”か
ら“１”に遷移することに着目し、この状態遷移
を検出するようにしている。そこでＤ型フリツプ
フロツプ７３のデータ入力端子に固定の論理
“１”情報を導入し、クロツク入力端子CKにメモ
リアドレスカウンタ７１から出力されるメモリア
ドレスの第18ビツトA18を導入し、この第18ビツ
トA18の論理“０”から“１”への状態遷移によ
つてＤ型フリツプフロツプ７３がセツトされるこ
とによりメモリアドレスがメモリブロツクの境界
を越えたことを検出するようにしている。
ツプフロツプである。Ｄ型フリツプフロツプ７３
はメモリアドレスカウンタから出力されるメモリ
アドレスが図示せぬ主メモリを構成する各メモリ
ブロツクの境界を越えたか否かを検出するもので
ある。本実施例において、上記各メモリブロツク
は１メモリアドレスのワード構成が１バイトで、
そのメモリ容量が256KB（Ｋ＝1024、Ｂ＝１バイ
ト）である。したがつて各メモリブロツクの境界
のブロツク内物理アドレスは128K−１番地（２
進数表示では“１”が18個）であり、主メモリに
おける各メモリブロツクの境界（ブロツク内最終
ワード位置）のメモリアドレスは128K−１番地
の整数倍となる。この場合、上記メモリアドレス
が128K番地の整数倍となつたことを知ることに
よつて当該メモリアドレスがメモリブロツクの境
界を越えたことを検出することが可能となる。そ
こで本実施例では、メモリアドレスカウンタ７１
で示されるメモリアドレスが128K−１番地の整
数倍のメモリアドレスの次のメモリアドレス、す
なわち128K番地のメモリアドレスとなつた時、
当該メモリアドレス第18ビツト（最下位ビツト
A00を第０ビツトとするものとする）が“０”か
ら“１”に遷移することに着目し、この状態遷移
を検出するようにしている。そこでＤ型フリツプ
フロツプ７３のデータ入力端子に固定の論理
“１”情報を導入し、クロツク入力端子CKにメモ
リアドレスカウンタ７１から出力されるメモリア
ドレスの第18ビツトA18を導入し、この第18ビツ
トA18の論理“０”から“１”への状態遷移によ
つてＤ型フリツプフロツプ７３がセツトされるこ
とによりメモリアドレスがメモリブロツクの境界
を越えたことを検出するようにしている。
７４はメモリデータの先取りを要求するための
メモリ要求回路、たとえばアンドゲートである。
アンドゲート７４にはメモリビジイ信号MBSY、
Ｄ型フリツプフロツプの出力、およびＦ／Ｅデ
イテクタ７２から出力されるバツフアフル信号
FULLが入力される。ここでメモリビジイ信号
MBSYはメモリサイクル中有効（論理“０”）と
なる信号である。アンドゲート７４は＝“１”、
FULL＝“１”のとき開状態となりメモリビジイ
信号MBSYをそのまま出力する。したがつて
＝“１”、FULL＝“１”のとき、アンドゲート７
４からメモリサイクルの終了毎にメモリリクエス
ト信号MREQが出力される。
メモリ要求回路、たとえばアンドゲートである。
アンドゲート７４にはメモリビジイ信号MBSY、
Ｄ型フリツプフロツプの出力、およびＦ／Ｅデ
イテクタ７２から出力されるバツフアフル信号
FULLが入力される。ここでメモリビジイ信号
MBSYはメモリサイクル中有効（論理“０”）と
なる信号である。アンドゲート７４は＝“１”、
FULL＝“１”のとき開状態となりメモリビジイ
信号MBSYをそのまま出力する。したがつて
＝“１”、FULL＝“１”のとき、アンドゲート７
４からメモリサイクルの終了毎にメモリリクエス
ト信号MREQが出力される。
７５はメモリ先取り起動回路たとえばナンドゲ
ートである。ナンドゲート７５は、Ｄ型フリツプ
フロツプ７３がセツト状態（＝“０”）にあるた
めアンドゲート７４からメモリリクエスト信号
MRQが出力されない場合にＤ型フリツプフロツ
プ７３を強制的にリセツトし、メモリデータの先
取りを再開せしめるためのものである。ナンドゲ
ート７５には、Ｆ／Ｅデイテクタ７２から出力さ
れるバツフアエンプテイ信号EMPTYのインバー
タ７６による反転出力、および図示せぬＩ／Ｏ側
から与えられるデータリクエスト信号IOREQが
入力される。ナンドゲート７５の出力は再起動信
号RESTATとしてＤ型フリツプフロツプ７３の
クリア入力端子CLRに入力される。
ートである。ナンドゲート７５は、Ｄ型フリツプ
フロツプ７３がセツト状態（＝“０”）にあるた
めアンドゲート７４からメモリリクエスト信号
MRQが出力されない場合にＤ型フリツプフロツ
プ７３を強制的にリセツトし、メモリデータの先
取りを再開せしめるためのものである。ナンドゲ
ート７５には、Ｆ／Ｅデイテクタ７２から出力さ
れるバツフアエンプテイ信号EMPTYのインバー
タ７６による反転出力、および図示せぬＩ／Ｏ側
から与えられるデータリクエスト信号IOREQが
入力される。ナンドゲート７５の出力は再起動信
号RESTATとしてＤ型フリツプフロツプ７３の
クリア入力端子CLRに入力される。
次に本発明一実施例の動作を説明する。一般に
データ転送を行なおうとするＩ／Ｏはチヤネルの
メモリアドレスカウンタ７１にメモリスタートア
ドレス（主メモリにおける転送領域の先頭のメモ
リアドレス）をセツトした後、論理“１”のデー
タリクエスト信号IOREQを出力する。このとき、
データバツフアは空状態にあるため、Ｆ／Ｅデイ
テクタ７２から有効（論理“０”）なバツフアエ
ンプテイ信号EMPTYが出力されている。したが
つてナンドゲート７５のナンド条件が成立し、ナ
ンドゲート７５から論理“０”の再起動信号
RESTATが出力される。Ｄ型フリツプフロツプ
７３はこの論理“０”の再起動信号RESTATに
よつてリセツトされる。この結果Ｄ型フリツプフ
ロツプ７３の出力は論理“１”となる。Ｄ型フ
リツプフロツプ７３の出力（＝“１”）はアン
ドゲート７４に入力される。このアンドゲート７
４にはＦ／Ｅ７２から出力されるバツフアル信号
FULLも入力される。このときデータバツフアは
満杯でないためFULL＝“１”である。この結果、
アンドゲート７４は開状態となり、メモリビジイ
信号MBSYに応じて１メモリサイクル毎にメモ
リリクエスト信号MREQを出力する。そして、
このメモリリクエスト信号MREQに応じて主メ
モリに対するメモリサイクルが実行され、転送領
域における先頭ワードが読み出される。この読み
出しデータは図示せぬDMAパスを経由してチヤ
ネルに転送され、データバツフアに格納される。
１メモリサイクルが終了すると有効なメモリ終了
信号MENDがメモリアドレスカウンタ７１およ
びＦ／Ｅデイテクタ７２に入力され、これらメモ
リアドレスカウンタ７１およびＦ／Ｅデイテクタ
７２は共にインクリメントされる。そして、１メ
モリサイクルが終了する毎にアンドゲート７４か
らメモリリクエスト信号MREQが出力され、上
述した動作が繰り返し実行される。一方、このよ
うにしてデータバツフアに格納されたデータは、
その格納順に１バイトずつ順次Ｉ／Ｏ側に転送さ
れる。そして、データバツフアのデータが１バイ
トＩ／Ｏ側に転送される毎にバイトデータ転送終
了信号IOENDがＦ／Ｅデイテクタ７２に入力さ
れる。これによりＦ／Ｅデイテクタ７２はデイク
リメントされる。
データ転送を行なおうとするＩ／Ｏはチヤネルの
メモリアドレスカウンタ７１にメモリスタートア
ドレス（主メモリにおける転送領域の先頭のメモ
リアドレス）をセツトした後、論理“１”のデー
タリクエスト信号IOREQを出力する。このとき、
データバツフアは空状態にあるため、Ｆ／Ｅデイ
テクタ７２から有効（論理“０”）なバツフアエ
ンプテイ信号EMPTYが出力されている。したが
つてナンドゲート７５のナンド条件が成立し、ナ
ンドゲート７５から論理“０”の再起動信号
RESTATが出力される。Ｄ型フリツプフロツプ
７３はこの論理“０”の再起動信号RESTATに
よつてリセツトされる。この結果Ｄ型フリツプフ
ロツプ７３の出力は論理“１”となる。Ｄ型フ
リツプフロツプ７３の出力（＝“１”）はアン
ドゲート７４に入力される。このアンドゲート７
４にはＦ／Ｅ７２から出力されるバツフアル信号
FULLも入力される。このときデータバツフアは
満杯でないためFULL＝“１”である。この結果、
アンドゲート７４は開状態となり、メモリビジイ
信号MBSYに応じて１メモリサイクル毎にメモ
リリクエスト信号MREQを出力する。そして、
このメモリリクエスト信号MREQに応じて主メ
モリに対するメモリサイクルが実行され、転送領
域における先頭ワードが読み出される。この読み
出しデータは図示せぬDMAパスを経由してチヤ
ネルに転送され、データバツフアに格納される。
１メモリサイクルが終了すると有効なメモリ終了
信号MENDがメモリアドレスカウンタ７１およ
びＦ／Ｅデイテクタ７２に入力され、これらメモ
リアドレスカウンタ７１およびＦ／Ｅデイテクタ
７２は共にインクリメントされる。そして、１メ
モリサイクルが終了する毎にアンドゲート７４か
らメモリリクエスト信号MREQが出力され、上
述した動作が繰り返し実行される。一方、このよ
うにしてデータバツフアに格納されたデータは、
その格納順に１バイトずつ順次Ｉ／Ｏ側に転送さ
れる。そして、データバツフアのデータが１バイ
トＩ／Ｏ側に転送される毎にバイトデータ転送終
了信号IOENDがＦ／Ｅデイテクタ７２に入力さ
れる。これによりＦ／Ｅデイテクタ７２はデイク
リメントされる。
このような状態でメモリアドレスが或るメモリ
ブロツクの境界を越え、128K番地の整数倍とな
つたものとする。このとき、メモリアドレスの第
18ビツトA18は論理“０”から論理“１”に遷移
している。Ｄ型フリツプフロツプ７３はメモリア
ドレスの第18ビツトA18の論理“０”から論理
“１”への遷移に応じてセツトされ、その出力
は論理“０”となる。この結果、アンドゲート７
４は閉状態となり、メモリリクエスト信号
MREQの出力が禁止される。これにより、主メ
モリに対するメモリデータの先取りが停止され
る。
ブロツクの境界を越え、128K番地の整数倍とな
つたものとする。このとき、メモリアドレスの第
18ビツトA18は論理“０”から論理“１”に遷移
している。Ｄ型フリツプフロツプ７３はメモリア
ドレスの第18ビツトA18の論理“０”から論理
“１”への遷移に応じてセツトされ、その出力
は論理“０”となる。この結果、アンドゲート７
４は閉状態となり、メモリリクエスト信号
MREQの出力が禁止される。これにより、主メ
モリに対するメモリデータの先取りが停止され
る。
一方、データバツフアに格納されたデータの
Ｉ／Ｏ側への転送は、上述のメモリデータの先取
りの停止に無関係に続行される。そして、データ
バツフアからＩ／Ｏ側へ転送されたデータのバイ
ト数が所定バイト数に達するとデータ転送は終了
する。このように本実施例によれば、メモリアド
レスカウンタ７１から出力されるメモリアドレス
がメモリブロツクの境界を越えるとメモリデータ
の先取りが停止されるので、当該メモリブロツク
がたとえ主メモリを構成するメモリブロツクの最
終メモリブロツクであつたとしても主メモリの最
終メモリアドレスを越えたメモリサイクルが実行
されることはない。したがつてオーバーアドレス
（OVER ADDRESS）とならないため、メモリ
エラーが発生する恐れはない。しかも、本実施例
では、主メモリの容量に無関係に一定である各メ
モリブロツク（メモリカード）のブロツク境界に
着目し、当該メモリブロツクの境界を検出するこ
とによつてメモリデータの先取りを停止するよう
にしているので、主メモリの容量いいかえれば主
メモリの最終アドレスをチヤネルに知らせる必要
がない。したがつて、ソフト処理等が簡略化され
ると共に、たとえ主メモリの実装容量を変更した
としても、主メモリを構成する各メモリブロツク
の容量が変わらない限り、チヤネルに対する変更
処理は不要となる。
Ｉ／Ｏ側への転送は、上述のメモリデータの先取
りの停止に無関係に続行される。そして、データ
バツフアからＩ／Ｏ側へ転送されたデータのバイ
ト数が所定バイト数に達するとデータ転送は終了
する。このように本実施例によれば、メモリアド
レスカウンタ７１から出力されるメモリアドレス
がメモリブロツクの境界を越えるとメモリデータ
の先取りが停止されるので、当該メモリブロツク
がたとえ主メモリを構成するメモリブロツクの最
終メモリブロツクであつたとしても主メモリの最
終メモリアドレスを越えたメモリサイクルが実行
されることはない。したがつてオーバーアドレス
（OVER ADDRESS）とならないため、メモリ
エラーが発生する恐れはない。しかも、本実施例
では、主メモリの容量に無関係に一定である各メ
モリブロツク（メモリカード）のブロツク境界に
着目し、当該メモリブロツクの境界を検出するこ
とによつてメモリデータの先取りを停止するよう
にしているので、主メモリの容量いいかえれば主
メモリの最終アドレスをチヤネルに知らせる必要
がない。したがつて、ソフト処理等が簡略化され
ると共に、たとえ主メモリの実装容量を変更した
としても、主メモリを構成する各メモリブロツク
の容量が変わらない限り、チヤネルに対する変更
処理は不要となる。
ところで、メモリデータの先取りが停止された
状態で、データバツフアに格納されたデータが全
てＩ／Ｏ側に転送されても転送データのバイト数
が所定バイト数に達しない場合、Ｉ／Ｏは再び論
理“１”のデータリクエスト信号IOREQを出力
する。このとき、データバツフアは空状態となつ
ているため、Ｆ／Ｅデイテクタ７２から有効（論
理“０”）なバツフアエンプテイ信号EMPTYが
出力されている。この結果、前述したようにナン
ドゲート７５から論理“０”の再起動信号
RESTATが出力され、（メモリアドレスカウン
タ７１が128K番地の整数倍のメモリアドレスを
示しているにもかかわらず）Ｄ型フリツプフロツ
プ７３はリセツトされる。これによりＤ型フリツ
プフロツプ７３の出力は“１”となる。アンド
ゲート７４はＤ型フリツプフロツプ７３の論理
“１”の出力に応じて再び開状態となり、メモ
リビジイ信号MBSYに応じて１メモリサイクル
毎にメモリリクエスト信号MREQを出力する。
このようにしてメモリデータの先取りが再開さ
れ、次のメモリブロツクの先頭番地から順次メモ
リデータが読み出される。
状態で、データバツフアに格納されたデータが全
てＩ／Ｏ側に転送されても転送データのバイト数
が所定バイト数に達しない場合、Ｉ／Ｏは再び論
理“１”のデータリクエスト信号IOREQを出力
する。このとき、データバツフアは空状態となつ
ているため、Ｆ／Ｅデイテクタ７２から有効（論
理“０”）なバツフアエンプテイ信号EMPTYが
出力されている。この結果、前述したようにナン
ドゲート７５から論理“０”の再起動信号
RESTATが出力され、（メモリアドレスカウン
タ７１が128K番地の整数倍のメモリアドレスを
示しているにもかかわらず）Ｄ型フリツプフロツ
プ７３はリセツトされる。これによりＤ型フリツ
プフロツプ７３の出力は“１”となる。アンド
ゲート７４はＤ型フリツプフロツプ７３の論理
“１”の出力に応じて再び開状態となり、メモ
リビジイ信号MBSYに応じて１メモリサイクル
毎にメモリリクエスト信号MREQを出力する。
このようにしてメモリデータの先取りが再開さ
れ、次のメモリブロツクの先頭番地から順次メモ
リデータが読み出される。
以上詳述したように本発明のメモリデータ先取
り制御方式によれば、少量のハードウエアを付加
するだけで、チヤネルが実装メモリの最終アドレ
ス（容量）を知らなくても実装メモリの領域を越
えるメモリアクセス（オーバーアクセス）の発生
を防止することができる。
り制御方式によれば、少量のハードウエアを付加
するだけで、チヤネルが実装メモリの最終アドレ
ス（容量）を知らなくても実装メモリの領域を越
えるメモリアクセス（オーバーアクセス）の発生
を防止することができる。
第１図はチヤネルを有するデータ処理装置の一
般的な構成を示すブロツク図、第２図は従来のチ
ヤネルの要部構成を示すブロツク図、第３図は本
発明が適用されるチヤネルの要部構成を示すブロ
ツク図である。 １……主メモリ、２……入出力装置（Ｉ／Ｏ）、
３……中央処理装置（CPU）、４……チヤネル、
４１……データバツフア、４２，７１……メモリ
アドレスカウンタ、７２……データバツフアフ
ル／エンプテイデイテクタ（Ｆ／Ｅデイテクタ）、
７３……Ｄ型フリツプフロツプ（メモリブロツク
検出器）、７４……アンドゲート（メモリ要求回
路）、７５……ナンドゲート（メモリ先取り起動
回路）。
般的な構成を示すブロツク図、第２図は従来のチ
ヤネルの要部構成を示すブロツク図、第３図は本
発明が適用されるチヤネルの要部構成を示すブロ
ツク図である。 １……主メモリ、２……入出力装置（Ｉ／Ｏ）、
３……中央処理装置（CPU）、４……チヤネル、
４１……データバツフア、４２，７１……メモリ
アドレスカウンタ、７２……データバツフアフ
ル／エンプテイデイテクタ（Ｆ／Ｅデイテクタ）、
７３……Ｄ型フリツプフロツプ（メモリブロツク
検出器）、７４……アンドゲート（メモリ要求回
路）、７５……ナンドゲート（メモリ先取り起動
回路）。
Claims (1)
- １ 主メモリと周辺装置との間のデータ転送をデ
タバツフアを介して行ない、主メモリから周辺装
置へのデータ転送の際にはメモリデータの先取り
を行なうチヤネルにおいて、メモリアクセス毎に
インクリメントされ、上記主メモリに対するメモ
リアドレスを出力するメモリアドレスカウンタ
と、このメモリアドレスカウンタから出力される
上記メモリアドレスの特定ビツトの論理状態に基
づいて当該メモリアドレスが上記主メモリを構成
するメモリブロツクの境界を越えたか否かを検出
するメモリブロツク検出器と、少なくともこのメ
モリブロツク検出器の検出出力に応じてメモリサ
イクルの実行／停止を制御するメモリ要求回路
と、上記データバツフアが空になつたことを検出
するバツフアエンプテイ検出器と、このバツフア
エンプテイ検出器の検出出力および上記周辺装置
からのデータ転送要求に応じて上記メモリブロツ
ク検出器を強制的にメモリブロツク境界の未検出
状態とするメモリ先取り起動回路とを具備し、上
記メモリブロツク検出器でメモリブロツクの境界
を起えたことが検出されるとメモリデータの先取
り動作を停止し、上記バツフアエンプテイ検出器
で上記データバツフアが空になつたことが検出さ
れた状態で上記周辺装置からの上記データ転送要
求によりメモリデータの先取り動作を再開するこ
とを特徴とするメモリデータ先取り制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56133493A JPS5835627A (ja) | 1981-08-26 | 1981-08-26 | メモリデ−タ先取り制御方式 |
| US06/408,739 US4583163A (en) | 1981-08-26 | 1982-08-17 | Data prefetch apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56133493A JPS5835627A (ja) | 1981-08-26 | 1981-08-26 | メモリデ−タ先取り制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5835627A JPS5835627A (ja) | 1983-03-02 |
| JPS63827B2 true JPS63827B2 (ja) | 1988-01-08 |
Family
ID=15106051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56133493A Granted JPS5835627A (ja) | 1981-08-26 | 1981-08-26 | メモリデ−タ先取り制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4583163A (ja) |
| JP (1) | JPS5835627A (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6048545A (ja) * | 1983-08-26 | 1985-03-16 | Nec Corp | マイクロコンピユ−タ |
| JPS60123936A (ja) * | 1983-12-07 | 1985-07-02 | Fujitsu Ltd | バッフア記憶制御方式 |
| JPS6162919A (ja) * | 1984-09-05 | 1986-03-31 | Hitachi Ltd | バツフアメモリ制御回路 |
| US4714994A (en) * | 1985-04-30 | 1987-12-22 | International Business Machines Corp. | Instruction prefetch buffer control |
| US4761731A (en) * | 1985-08-14 | 1988-08-02 | Control Data Corporation | Look-ahead instruction fetch control for a cache memory |
| JPH0760419B2 (ja) * | 1986-01-29 | 1995-06-28 | 日本電気株式会社 | チヤネル装置 |
| JPS6470858A (en) * | 1987-09-11 | 1989-03-16 | Hitachi Ltd | Data transfer system |
| JPH0769812B2 (ja) * | 1987-12-29 | 1995-07-31 | 富士通株式会社 | データ処理装置 |
| EP0389175A3 (en) * | 1989-03-15 | 1992-11-19 | Fujitsu Limited | Data prefetch system |
| US5251306A (en) * | 1990-01-16 | 1993-10-05 | Advanced Micro Devices, Inc. | Apparatus for controlling execution of a program in a computing device |
| US5602994A (en) * | 1992-09-25 | 1997-02-11 | The United States Of America As Represented By The United States Department Of Energy | Method and apparatus for high speed data acquisition and processing |
| JPH06100998B2 (ja) * | 1992-10-02 | 1994-12-12 | インターナショナル・ビジネス・マシーンズ・コーポレイション | データ転送制御用インターフェース回路 |
| US5513224A (en) * | 1993-09-16 | 1996-04-30 | Codex, Corp. | Fill level indicator for self-timed fifo |
| KR950015207B1 (ko) * | 1993-10-28 | 1995-12-23 | 대우전자주식회사 | 다단 선입 선출 버퍼 제어장치 |
| JP2845115B2 (ja) * | 1993-12-29 | 1999-01-13 | ヤマハ株式会社 | デジタル信号処理回路 |
| DE69430793T2 (de) * | 1994-01-27 | 2003-02-20 | Sun Microsystems, Inc. | Asynchrone serielle kommunickationsschaltung |
| US5619663A (en) * | 1994-09-16 | 1997-04-08 | Philips Electronics North America Corp. | Computer instruction prefetch system |
| US5829042A (en) * | 1996-02-15 | 1998-10-27 | Hewlett-Packard Company | Prefetch operation for network peripheral device having shared memory |
| US5829010A (en) * | 1996-05-31 | 1998-10-27 | Sun Microsystems, Inc. | Apparatus and method to efficiently abort and restart a primary memory access |
| US6430652B1 (en) * | 1997-12-30 | 2002-08-06 | Lsi Logic Corporation | Method and apparatus for streaming data in a data processing system |
| US6366971B1 (en) | 1998-01-09 | 2002-04-02 | Yamaha Corporation | Audio system for playback of waveform sample data |
| JP2006505845A (ja) * | 2002-11-05 | 2006-02-16 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 周期的アドレスパターンに応答してアドレスをリダイレクトするデータ処理装置 |
| US20050253858A1 (en) * | 2004-05-14 | 2005-11-17 | Takahide Ohkami | Memory control system and method in which prefetch buffers are assigned uniquely to multiple burst streams |
| JP4271248B2 (ja) * | 2007-05-24 | 2009-06-03 | ファナック株式会社 | 先読み停止機能を有する数値制御装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1059639A (en) * | 1975-03-26 | 1979-07-31 | Garvin W. Patterson | Instruction look ahead having prefetch concurrency and pipe line features |
| US4462073A (en) * | 1978-11-08 | 1984-07-24 | Data General Corporation | Apparatus for fetching and decoding instructions |
| US4225922A (en) * | 1978-12-11 | 1980-09-30 | Honeywell Information Systems Inc. | Command queue apparatus included within a cache unit for facilitating command sequencing |
| US4489378A (en) * | 1981-06-05 | 1984-12-18 | International Business Machines Corporation | Automatic adjustment of the quantity of prefetch data in a disk cache operation |
-
1981
- 1981-08-26 JP JP56133493A patent/JPS5835627A/ja active Granted
-
1982
- 1982-08-17 US US06/408,739 patent/US4583163A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5835627A (ja) | 1983-03-02 |
| US4583163A (en) | 1986-04-15 |
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