JP2000511353A - 完全空乏領域化ボディ領域を有するロングチャネルトレンチゲート型パワーｍｏｓｆｅｔ - Google Patents

Abstract

(57)【要約】 トレンチゲート型パワーＭＯＳＦＥＴが、隣接するゲートトレンチ間のメサ内部に形成されたボディ領域（１０７）を有する。このボディ領域（１０７）のドープ濃度は、ボディ領域（１０７）が通常のドレイン電圧で完全に空乏領域化しないように設定される。ＭＯＳＦＥＴはまた、ボディ領域（１０７）と同じ導電型の材料でドープされたゲート（１０３）を有する。メサの幅及びボディ領域（１０７）とゲート（１０３）とのドープの濃度は、ソース−ボディ及びドレイン−ボディ接合部及びゲート（１０３）の複合作用によりボディ領域（１０７）が完全に空乏領域化されるように設定される。この結果、従来のようなソース−ボディの短絡をなくすことができ、セルのパッキング密度を高め、オン抵抗を低くすると同時に、ＭＯＳＦＥＴがオフ状態にあるときの漏れ電流のレベルを許容される範囲に維持することができる。

Description

【発明の詳細な説明】 完全空乏領域化ボディ領域を有するロングチャネル トレンチゲート型パワーＭＯＳＦＥＴ発明の分野 本発明はＭＯＳＦＥＴに関するものであり、特にトレンチ内に形成されたゲー トを有する型のトレンチゲート型パワーＭＯＳＦＥＴに関するものである。発明の背景 パワーＭＯＳＦＥＴスイッチの主な性能上の目標は、所定のブレイクダウン電 圧定格に対して最小のオン抵抗値を達成することである。このブレイクダウン電 圧は、ＭＯＳＦＥＴがオフ状態にあるとき耐えられる電圧の測定値であり、オン 抵抗値とはＭＯＳＦＥＴがオン状態にあるとき最小限の電力損失で流せる電流の 測定値である。オン抵抗値は、スイッチがオン状態にあるとき、ドレイン−ソー ス間電圧とドレイン電流との比として定義される。 構造的には、パワーＭＯＳＦＥＴは二つの主なカテゴリに分類される。ラテラ ルＭＯＳＦＥＴでは、電流が、基板の表面上に形成されたソース領域とドレイン 領域との間を主として「横向きに」流れる。バーチカルＭＯＳＦＥＴでは、電流 が、基板の上側表面に配置されたソース領域と基板の裏側の近傍に配置されたド レイン領域との間で主として「垂直に」流れる。バーチカルＭＯＳＦＥＴの小分 類の一つでは、ゲートが基板の上側表面上に延在するトレンチ（溝）内に形成さ れる。トレンチ内にゲートが形成されたトレンチゲート型ＭＯＳＦＥＴの一例の 断面図が第１図に示されており、ここではＮ＋ソース領域１１、Ｎ＋＋基板１３ 及びＮ−エピタキシャル層（エピ層）１４を有するトレイン領域１２、及びＰ− ボディ領域１５を備えたＭＯＳＦＥＴ１０が示されている。電 流は、ソース領域１１とドレイン領域１２間で、トレンチに設けられたゲート１ ６の側壁に隣接するＰ−ボディ領域１５におけるチャネルを流れる。上側から見 ると、トレンチはＭＯＳＦＥＴを幾何学的形状のセルに分割するパターンをなし ている。このセルの形状は矩形、正方形、五角形又は他の形状である。プレナー 型二重拡散ＭＯＳＦＥＴの一例が、第２図に示されており、このＭＯＳＦＥＴ２ ０はＮ＋ソース領域２１、Ｎ＋＋基板２３及びＮ−エピ層２４を有するドレイン 領域２２、及びＰ−ボディ領域２５を備えている。電流はソース領域２１とドレ イン領域２２との間、ゲート２６の直下のＰ−ボディ領域２５内のチャネルを通 して流れる。 ＭＯＳＦＥＴ１０及び２０の双方において、ボディ領域（１５，２５）は、通 常一定の電位にバイアスされる。特に、金属層１７，２７は、ボディ領域をＰ＋ ボディコンタクト領域１８，２８を介してソース領域（１１、２１）に短絡する 。ボディ領域１５，２５は、ドレイン−ソース間電位及びゲート−ドレイン間電 位のいずれが高い場合でも、ボディ領域が完全に空乏領域化されない濃度まで、 Ｐ型イオンでドープされる。ボディ領域が空乏領域化されず、ソース領域に常に 短絡されていることから、ＭＯＳＦＥＴ１０，２０がオフ状態にあるときそれに 印加される電圧は、ドレイン−ボディ接合部間に印加されているように見なすこ とができる。空乏領域は、ドレイン−ボディ接合部の周りに形成され、主として より低濃度でドープされたドレイン側に形成される。 第３Ａ図は、第１図の断面ＩＩＩ−ＩＩＩで切ったＭＯＳＦＥＴ１０の一部の 断面図であり、第３Ｂ図は、ドレイン電圧が０のときの断面ＩＩＩ−ＩＩＩにお けるドーパント濃度の状態を示した図である。ソース−ボディ接合部Ｓ／Ｂを取 り囲む空乏領域及びドレイン−ボディ接合部Ｄ／Ｂは第３Ｂ図に示されている。 対応するエネルギーバンドの状態は 第３Ｃ図に示されており、ここには伝導帯Ｅ_c、価電子帯Ｅ_v、及び固有レベル（ intrinsic level）Ｅ_iが、フェルミ準位Ｅ_fと共に示されている。ソース−ボデ ィ接合部は、電子がソースからドレインに流れるのを防ぐ内部エネルギー障壁を 形成している。第３Ｂ図は、類似のエネルギーバンド図であり、伝導帯Ｅ_cのみ が示されている。ソースとボディの間のエネルギー障壁の存在は明らかである。 最後に、第３Ｅ図に示すのは、ドレイン電圧がＶ_D1＞０まで上昇するとき、及び レベルＶ_Dに＞Ｖ_D1まで上昇するときの伝導帯の変化である。ボディ領域が完全 に空乏領域化されないことから、第３Ｂ図に示すように、ドレインとボディとの 間に逆バイアスを印加してもソース−ボディ障壁レベルは低くならない。従って 、ＭＯＳＦＥＴ１０は、そのボディ領域を完全に空乏領域化されないようにし、 内部のソース−ボディエネルギー障壁をドレイン電位のレベルに維持することで 、突抜け状態（パンチスルー）（ソース−ボディ及びドレイン−ボディ接合部の 周りの空乏層が接触する状態）を回避している。これはまさにロングチャネル型 ＭＯＳＦＥＴの特徴である。 第４図の等価回路図に示すように、ＭＯＳＦＥＴ１０のソース及びボディ領域 が短絡されていることから、ドレイン−ボディ接合部によって形成されるＰＮダ イオードは、「逆平行型」、即ちＭＯＳＦＥＴ１０を通って流れる通常の電流経 路（ドレインからソースへ電流）と平行であるが、方向が逆である。ＭＯＳＦＥ Ｔ１０において、ソース−ボディ短絡を有することの欠点は、二方向電流を遮断 する能力が低下し、ソースによっては望ましくないＰＮダイオードの導通がドレ イン−ボディ接合部の近傍での電荷の集積をもたらし得、逆電位回復時間が長く なったり、リンギングが生ずること等の点である。第４図は、寄生バイポーラト ランジスターが、ＭＯＳＦＥＴ１０内部に存在しており、ＭＯＳＦＥＴの 非空乏領域化ボディ領域がそのベース領域となっているところを示した図である 。なんらかの予防措置をとらない限り、この寄生バイポーラトランジスターは望 ましくない動作状態を生じさせ得る。 このような欠点にも関わらず、ソース−ボディ短絡はいくつかの理由のために 従来のＭＯＳＦＥＴにおいて必要とされていた。第１に、ＭＯＳＦＥＴの閾値電 圧が、制御不可能な状態で上下にドリフトすることを防止するためにボディ領域 は一定の電位を有していなければならない。例えば、ソース−ボディ接合部が、 逆バイアスとなった場合、よく知られた「ボディ作用」の結果、デバイスの閾値 電圧が上昇する傾向が生じる。第２に、寄生バイポーラトランジスターにおける スナップバック、即ちデバイスのオフ状態におけるブレイクダウン電圧（バイポ ーラトランジスターにおけるＢＶ_ceoブレイクダウンと称される）の実質的な低 下をもたらす望ましくない現象を防止するために、ソース−ボディ短絡が必要で ある。この問題は寄生バイポーラトランジスターのスナップバック電圧が１０も しくは２０Ｖにすぎないものであることから、３０ボルト以上のブレイクダウン 電圧を有するように設計されたＭＯＳＦＥＴにおいて特に重要である。例えば、 ５００ボルトで動作し、スナップバックが２０ボルトである場合は、デバイスに おいて破壊的な電流が流れることになる。 一体型ソース−ボディ短絡を有することの主な欠点は、各バーチカルＭＯＳＦ ＥＴセルにそれが含められなければならす、それが多くの面積をとり、セルのピ ッチを大きくする必要が生ずる点である。セルのピッチが大きくなると、単位面 積当たりのセル数が減り、全ゲート幅も短くなり、ＭＯＳＦＥＴのオン抵抗が高 くなる。例えば、第５Ａ図及び第５Ｂ図に示すように、プレナーＤＭＯＳＦＥＴ 及びトレンチゲート型ＭＯＳＦＥＴのソース−ボディ短絡の最小幅はそれぞれ約 ４μｍである。プ レナーＤＭＯＳＦＥＴでは、ゲートの長さが少なくとも約４μｍでなければなら ないという制約があり、これは最小セルピッチが８μｍとなることを意味してい る。トレンチゲート型ＭＯＳＦＥＴの場合でも、ソース−ボディ短絡はセルピッ チを約５μｍに制限する。 ソース−ボディ短絡の必要性をなくすために二つのタイプのトレンチゲート型 ＭＯＳＦＥＴが提案されてきた。その一つのタイプは、蓄積モードＦＥＴ又はＡ ＣＣＵＦＥＴとして知られているもので、第６図にその断面が示されている。Ａ ＣＣＵＦＥＴ６０は一種類の導電型であるがドープ濃度の異なる半導体材料を用 いているトレンチゲート型デバイスである。そのゲートはゲートがオフ状態であ るとき低濃度でドープされたＮ−領域６１が完全に空乏領域化されるようにゲー トがＰ型材料でドープされている。従って、ＡＣＣＵＦＥＴの漏れ特性は、内部 ＰＮ接合の電圧より、ゲートによって形成された電気的に誘導された電位障壁に よって決まるデバイスの特性である。 第７Ａ図は、第６図における断面ＶＩＩ−ＶＩＩで切ったＡＣＣＵＦＥＴ６０ の一部の断面図である。第７Ｂ図及び第７Ｃ図に示すのは、断面ＶＩＩ−ＶＩＩ におけるドープ濃度の変化及びエネルギー帯である。エネルギー障壁の形成にお けるゲートの作用は第７Ｃ図から明らかであり、低濃度ドープ領域６１の固有レ ベルＥ_iはゲート作用の助け無しにフェルミ準位の下にくる（即ちＮ−型）が、 ゲートがハイレベルになっているときフェルミ準位を超える（電気的に誘導され たＰ−型領域なような挙動を示す）。第７Ｂ図には、ドレイン−ソース間バイア スＶ_Dを印加することによりエネルギー障壁が即座に低くなるところが示されて いる。ＡＣＣＵＦＥＴは１９９５年６月２日出願の米国特許出願第０８／４５９ ，０５４号に記載されている。 第２のタイプのデバイスは、パンチスルー（突抜け現象）ＦＥＴ又は ＰＴ−ＦＥＴと称されることもあり、第８図にその断面図が示されている。ＰＴ −ＦＥＴ８０は、Ｎ−ソース領域８２及びＮ＋ドレイン領域８３とは異なる導電 型のＰ−ボディ領域８１を有している。しかし従来のＭＯＳＦＥＴとは異なり、 ゲート８４はＰ−型材料でドープされ、ゲートトレンチ間の「メサ」部分は非常 に幅が狭くなっている。さらに、Ｐ−ボディ領域８１のドープ濃度は非常に低く 、ごく小さなドレイン電圧Ｖ_Dでボディ領域を完全に空乏領域化できる。このこ とは第９Ｂ図及び第９Ｃ図から明らかであり、これらの図面には、それぞれＶ_D が０ボルト、及び０．１〜１．０ボルトである場合の、第８図における断面ＩＸ −ＩＸにおけるドープ濃度の分布が示されている。第９Ｂ図にはＶ_D＝０ボルト のときボディ領域８１のわずかな部分だけが空乏領域化されずに残ったところ、 第９Ｃ図には、Ｖ_D=０．１〜１．０ボルトのときボディ領域が完全に空乏領域化 されるところが示されている。ボディ領域が完全に空乏領域化されることから、 この領域は浮遊状態となり、閾値電圧を定め安定化させるのに外部のボディバイ アスは不要である。Ｐ−ボディにおいては、外部の定められたボディバイアスを 印加するための「準ニュートラル」領域は存在していない。このようにして閾値 電圧のドリフトの問題は回避される。 またＰＴ−ＦＥＴは、オフ状態にあるとき、ソースとボディ領域との間のエネ ルギー障壁の高さを高めてその漏れ電流を最小化するために、ゲートトレンチ間 の幅の狭いメサ部分におけるＰ−型ボディ材料上のＰ−型ゲートの作用に依存し ている。このゲートは、Ｐ−ボディ領域の空乏領域化には大きく寄与していない 。Ｐ−ボディ領域における空乏領域の広がりは、そのほとんどがボディ領域とソ ース及びドレイン領域との間のＰＮ接合の作用によって生じている。 しかし第９Ｂ図に示すように、ボディ領域が小さいレベルのＶ_Dで完 全に空乏領域化されるということは、Ｐ−型ゲート及び幅の狭いメサ部分の存在 にも関わらず、小さいレベルのＶ_Dでドレインに誘導された障壁の低下（ＤＩＢ Ｌ）が生じてしまうということを意味する。ＤＩＢＬは電荷キャリア速度によっ て決定される最大値を有する拡散電流を生じさせる。従って、場合によってはＰ Ｔ−ＦＥＴは許容されない高いレベルの漏れ電流を生じさせることになる。 ＰＴ−ＦＥＴの詳細については１９９５年３月３１日出願の米国特許出願第０ ８−４１５，００９号に記載されている。発明の要約 本発明のＭＯＳＦＥＴはバーチカルトレンチゲート型デバイスであって、第１ 導電型のソース及びドレイン領域、第２導電型の両領域に挟まれたボディ領域を 備えている。ゲートはトレンチ内に形成され、ソース及びボディ領域はゲートト レンチ間の「メサ」部分に形成される。 ドープ濃度及び分布及びドープ領域の垂直方向の寸法（即ちソース−ボディ接 合部とドレイン−ボディ接合部との間の距離）は、ゲートの作用がないとき、ボ ディ領域がソース−ドレイン電圧Ｖ_DSの通常のレベルにおいて完全に空乏領域化 されないように、好適実施例ではデバイスにおいて接合部のアバランシェ降伏が 発生する電圧Ｖ_DSより低い任意の電位においてボディ領域が完全に空乏領域化さ れないように設定される。 さらに、ゲートは第一導電型の材料でドープされる。ボディ領域のドープ濃度 及び分布、及びボディ領域の水平方向の寸法（即ちメサの幅）は、ゲートがソー スと同じ電位にバイアスされているときソース−ボディ及びドレイン−ボディ接 合部及びゲートの複合作用でボディ領域が空乏領域化されないように設定される （この目的のため「ソース」の電位は、ＮチャネルＭＯＳＦＥＴにおけるソース −ドレイン端子より負の方 向に高く、Ｐ−チャネルＭＯＳＦＥＴにおけるソース−ドレイン端子より正の方 向に高く定められる）。 本発明のＭＯＳＦＥＴはＡＣＣＵＦＥＴ又はＰＴ−ＦＥＴのいずれよりもオフ 状態での漏れ電流値が低く、規定のゲート電位が印加されていない場合はデフォ ルトで「オフ」状態にあるデバイスである。ゲートの影響がなくても、ＭＯＳＦ ＥＴは、「オフ」オープンベースバイポーラトランジスターのような挙動を示す 。一方、ボディ領域がゲートの影響のもとで空乏領域化されることから、本発明 のＭＯＳＦＥＴはソース−ボディ短絡が不要であり、従ってそれが必要な場合と 比較して、よりセルのパッキング密度の高いデバイスに形成することができる。図面の簡単な説明 第１図は、従来のトレンチゲート型ＭＯＳＦＥＴの断面図である。 第２図は、従来のプレナーニ重拡散バーチカルＭＯＳＦＥＴの断面図である。 第３Ａ図は、第１図のＩＩＩ−ＩＩＩで切ったＭＯＳＦＥＴの部分的な断面図 である。 第３Ｂ図は、第１図のＭＯＳＦＥＴのドーパント濃度分布を示したグラフであ る。 第３Ｃ図は、第１図のＭＯＳＦＥＴのエネルギー帯を示したグラフである。 第３Ｄ図は、第１図のＭＯＳＦＥＴにおいてドレイン電圧が０である場合の伝 導帯を示したグラフである。 第３Ｅ図は、第１図のＭＯＳＦＥＴにおいてドレイン電圧を次第に高めた場合 の伝導帯の状態を示したグラフである。 第４図は、ソース−ボディ短絡を有する従来のＭＯＳＦＥＴの模式図である。 第５Ａ図及び第５Ｂ図は、それぞれプレナー二重拡散型及びトレンチゲート型 ＭＯＳＦＥＴの断面図であり、ソース−ボディ短絡が必要な領域を示している。 第６図は、蓄積モード型ＭＯＳＦＥＴも断面図である。 第７Ａ図は、第６図のＶＩＩ−ＶＩＩで切ったＭＯＳＦＥＴの一部の断面図で ある。 第７Ｂ図は、第６図のＭＯＳＦＥＴのドーパント濃度分布を示したグラフであ る。 第７Ｃ図は、ゲートが駆動されている場合、及び駆動されていない場合におけ る第６図のＭＯＳＦＥＴもエネルギー帯の状態を示したグラフである。 第７Ｂ図は、第６図のＭＯＳＦＥＴにおいてドレイン電圧のレベルを次第に高 めた場合の伝導帯の状態を示したグラフである。 第８図は、パンチスルー型ＭＯＳＦＥＴの断面図である。 第９Ａ図は、第８図の断面ＩＸ−ＩＸで切ったＭＯＳＦＥＴの一部の断面図で ある。 第９Ｂ図は、第８図のＭＯＳＦＥＴにおいて、ドレイン電圧が０の場合のドー パント濃度の分布及び空乏領域の状態を示したグラフである。 第９Ｃ図は、第８図のＭＯＳＦＥＴにおいてドレイン電圧が小さい場合のドー パント濃度の分布及び空乏領域の状態を示したグラフである。 第９Ｄ図は、第８図のＭＯＳＦＥＴにおいて、ドレイン電圧を次第に高めた場 合の、伝導帯の状態を示したグラフである。 第１０図は、本発明によるロングチャネル型ＭＯＳＦＥＴの三次元的断面図で ある。 第１１図は、第１０図に示すＭＯＳＦＥＴの一つのセルの詳細な断面図である 。発明の説明 本発明によるＭＯＳＦＥＴ１００の三次元的な断面図が第１０図に示されてい る。ＭＯＳＦＥＴ１００は高濃度にドーピングされたＮ＋＋基板１０１において 形成され、このＮ＋＋基板１０１はＮ〜Ｎ＋エピタキシャル（エピ）層１０２を 有している。ＭＯＳＦＥＴ１００は基板１０１の上側表面から下向きに延在し、 平行なストライプ形状のパターンに配列されている一連の溝状部分、即ちトレン チ１０４において形成されている。ゲート１０３の様々なアーム部は、互いに電 気的に接続されている。ゲート１０３の各アーム部はＮ型材料でドープされたポ リシリコンから形成されており、酸化層１０５によって基板１０１の半導体材料 から分離されている。ＭＯＳＦＥＴ１００は３つのアクティブＭＯＳＦＥＴセル １００Ａ、１００Ｂ、及び１００Ｃをダイオードセル１００Ｄと共に有している 。このダイオードセルはアクティブＭＯＳＦＥＴセル１００Ａ〜１００Ｃのブレ ークダウン防止用のもので、以下に詳述する。 各アクティブＭＯＳＦＥＴセル１００Ａ〜１００Ｃは、Ｎ＋ソース領域１０６ 及びＰ−ボディ領域１０７を有する。セルのＮ＋ソース領域は、従来の方法で互 いに電気的に接続されており、これはセルのＰ−ボディ領域においても同様であ る。エピ層１０２は、基板１０１と共にドレイン領域１０８を形成している。Ｍ ＯＳＦＥＴ１００はロングチャネル型ＭＯＳＦＥＴであって、ロングチャネルと は、Ｐ−ボディ領域がその幅Ｘよりも通常大きい長さＹを有していることを意味 している。 Ｎ＋ソース領域１０６Ａの電気的な接続は金属コンタクト（図示せず）によっ て成されている。このコンタクトは、マスク又は好ましくは自己整合コンタクト プロセスを用いて形成され得る。この自己整合コンタクトプロセスでは、コンタ クトのエッチング時のゲートの保護が、フォトレジストでなく上層をなす厚い酸 化物層又は窒化物層によりなされ る。 第１１図は、アクティブセル１００Ｂの詳細図であり、Ｎ＋ソース領域１０６ とＰ−ボディ領域１０７との間のＰＮ接合部を取り囲む空乏領域、及びドレイン 領域１０８とＰ−ボディ領域１０７との間のＰＮ接合が示されている。図に示す ように、Ｐ−ボディ領域１０７の長さＹは、これらの２つのＰＮ接合部のみによ って形成された空乏領域がＰ−ボディ領域１０７全体を占めてしまわないように 設定されている。 しかし、Ｐ−ボディ領域１０７の幅Ｘ（第１１図に示すゲート１０３の隣接す るアーム部間の「メサ部」の幅でもある）は、十分に狭いものであり、Ｎ−ドー プポリシリコンにより形成されたゲート１０３の作用が、ＰＮ接合の作用に加え られた時、Ｐ−ボディ領域１０７全体を効果的に空乏領域化するようになってい る。 ダイオードセル１００Ｄについては１９９５年６月２日出願の米国特許出願第 ０８／４５９，５５５号に記載されており、本明細書と一体に参照されたい。ダ イオードセル１００Ｄは、Ｐ＋コンタクト領域１０９及び深いＰ＋領域１１０を 有する。深いＰ＋領域１１０とエピ層１０２との間のＰＮ接合は、ダイオードＤ １を形成し、これはアクティブセル１００Ａ−１００Ｃのチャネルと並列に接続 された状態となっている。深いＰ＋領域１１０（ダイオードＤ２）は、いくつか の機能を果たす。この領域１１０によって電界強度が制限されてトレンチ３２の 角部の近傍においてキャリアが形成され、アクティブセル１００Ａ〜１００Ｃに おいて深い中央拡散領域を形成する必要が無くなる。又この領域１１０は、ドレ イン電圧をクランプし、酸化層１０５に過剰な電界に起因する過負荷がかかるの を防止し、アクティブセル１００Ａ〜１００Ｃにおいて接合部でのアバランシェ 降伏が発生するのを防止する。ダイオードＤ１のブレークダウン電圧は、深いＰ ＋領域１１０におけるドーピング濃 度を適切に調節することにより設定される。ダイオードセルは、ＭＯＳＦＥＴ１ ００のセル全体に渡って一定の周期で反復的に形成され、アクティブセルＮ個に つき１個のダイオードセルが存在するようにする（１ofＮ形状）のが好ましい。 ＭＯＳＦＥＴ１００においてボディドーピング濃度についてのある最小基準を 満たすことによりパンチスルーが回避される。ＭＯＳＦＥＴ１００のボディ領域 １０７とドレイン領域１０８との間に形成される２つの側面を有する接合部にお いて、単位面積あたりの電荷は以下の式のように表される。 ２つの領域において均一なドーピングがなされていると仮定すると、接合部に おけるピーク電界は以下の式で表される。 接合部の各側における電圧降下を、以下の式で表した時、 両者を合計して総電圧が以下の式で表される。 ここでＱ'_D＝Ｑ_D／Ａである。ドレイン空乏領域をなくすべく、式（１）から Ｘ_Dnを置き換えて以下の式が得られる。 この式は、所望の電圧Ｖ_jとベースの幅（チャネルの長さ）の関数のような二 次方程式を用いることにより、パンチスルーを回避するための最小ボディ電荷が 求められることを意味している。チャネルを長くすることにより、ボディ電荷を 増加させることができるが、それによって望ましくないオン抵抗の上昇が生じ、 従って実際のデバイスではＸ_Dpは０．５〜１．５μｍの範囲に制限される。所定 のドレインドーピングレベルＮ_D（例えば１×１０¹⁷〜２×１０¹⁹ｃｍ^-3）にお いて、保護ダイオードＤ１のブレークダウン電圧が、そのアノードの濃度（即ち 深いＰ＋領域１１０におけるドーパント濃度）を調節することにより、アクティ ブセル１００Ａ〜１００Ｃのパンチスルー電圧より僅かに低い値に設定されるべ きである。 ボデイ領域１０７が、ゲート−ソース電圧が０Ｖの時、完全に空乏領域化され ることを確実にするため、１つのメサに外囲された２つのトレンチゲートのそれ ぞれは、ボディ領域における電荷の５０％だけそれぞれが空乏領域化しなければ ならない。ボディ領域における全電荷Ｑ'_D及び深さＸ_Dpが与えられた時、ボディ 領域における平均濃度は以下の式のようになる。 ある１つのゲートからの横方向の分布及び横方向の電荷の空乏領域化 は従って以下の式のように表される。 このゲートの１つから横方向（Ｙ方向）に延びる空乏領域は以下の式を満たす 時、完全に空乏領域化される。 好ましくは、メサの幅がトレンチの幅より僅かに小さい場合、セルの幾何学的 形状として「ストライプ（縞）形状」が用いられ、これらの幅がトレンチの幅よ り僅かに大きい場合、セルの幾何学的形状として一体型が用いられる。 米国特許出願第０８／４１５，００９号に記載のパンチスルー型ＦＥＴを用い る場合、ソース−ボディ接合部におけるエネルギー障壁は、メサの中央部の近傍 において低くなる点を有する。しかし本発明のＭＯＳＦＥＴでは、エネルギー障 壁の低くなる点はトレンチの壁部の近傍（即ちゲート酸化層とシリコンとの界面 の部分）に存在する。従って、パンチスルーＦＥＴにおける漏れ電流は、初めに メサの中央部の近傍において発生するが、本発明のＭＯＳＦＥＴでは漏れ電流が 初めに生ずるのはトレンチの角部の近傍においてである。 本発明の原理は、上述の米国特許出願第０８／４５９，５５５号に記載されて いる“１ofＮ”型ダイオードクランプのような他の特徴と組み合わせることもで きる。本発明のＭＯＳＦＥＴは、２方向性電流のブロ ックのためにも用いることができ、この場合ソース及びドレインはゲート電圧が 適切な範囲に制御回路によって維持される限り交換可能である。１９９５年６月 ２日出願の米国特許出願第０８／４６０，３３６号に記載の２方向性ダイオード クランプは本発明にも適応可能であり本明細書と一体に参照されたい。 上述の実施例は本発明を説明するためのものであり、本発明の実施形態を限定 しようとするものではない。本発明の原理に基づく他の様々な実施形態が当業者 には明らかであろう。本発明の範囲は以下の請求項によってのみ限定される。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成９年１２月１８日（１９９７．１２．１８） 【補正内容】請求の範囲 １．トレンチゲート型パワーＭＯＳＦＥＴであって、 半導体基板と、 溝形状のトレンチ内に配置されたゲートであって、前記トレンチが前記基板の 上側表面から前記基板の内部に延在しており、前記ゲートが第１導電型の材料で ドープされている、該ゲートと、 前記上側表面に隣接した前記第１導電型のソース領域と、 前記ソース領域の下層をなし、前記ソース領域とソース−ボディ接合部を形成 している前記第１導電型とは異なる第２導電型のボディ領域と、 前記ボディ領域の下層をなし、前記ボディ領域とドレイン−ボディ接合部を形 成している前記第１導電型のドレイン領域とを有することを特徴とし、 前記ソース−ボディ接合部と前記ドレイン−ボディ接合部との複合作用が、前 記ボディ領域を空乏領域化させるのには不十分なものであり、かつ前記ソース− ボディ接合部、前記ドレイン−ボディ接合部、及び前記ゲートの複合作用が、前 記ゲートが前記ソース領域の電圧に等しい電圧でバイアスされている時に前記ボ ディ領域が概ね空乏領域化されるに十分であることを特徴とするトレンチ−ゲー ト型パワーＭＯＳＦＥＴ。 ２．前記ソース−ボディ結合部と前記ドレイン−ボディ接合部との間で測定され た前記ボディ領域の長さは、前記長さの方向に対して直角の方向に測定された前 記ボディ領域の幅より大きいことを特徴とする請求項１に記載のトレンチ−ゲー ト型パワーＭＯＳＦＥＴ。 ３．前記ボディ領域がメサ内に形成されており、前記メサが前記トレンチと第２ のトレンチとの間に形成され、前記第２のトレンチが前記トレンチの前記メサの 反対側に位置していることを特徴とする請求項１に記載のトレンチ−ゲト型パワ ーＭＯＳＦＥＴ。 ４．前記基板がエピタキシャル層を含み、前記トレンチが前記エピタキシャル層 の中に延在していることを特徴とする請求項１に記載のトレンチ−ゲート型パワ ーＭＯＳＦＥＴ。 ５．複数の前記トレンチを有し、前記トレンチが平行な縞形状のパターンに配列 されていることを特徴とする請求項１に記載のトレンチ−ゲート型パワーＭＯＳ ＦＥＴ。 ６．前記トレンチがポリシリコンを含むことを特徴とする請求項１に記載のトレ ンチ−ゲート型パワーＭＯＳＦＥＴ。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ， ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，Ｇ Ｂ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ， ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，Ｎ Ｏ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ， ＵＺ，ＶＮ，ＹＵ (72)発明者 グラボウスキー、ウェイン アメリカ合衆国カリフォルニア州94040・ マウンテンビュー・ニルダアベニュー 1110 (72)発明者 ダーウィッシュ、モハメッド アメリカ合衆国カリフォルニア州95070・ サラトガ・アバディーンコート 12891 (72)発明者 チャング、マイク・エフ アメリカ合衆国カリフォルニア州95014・ クーペルティーノ・サウスブレイニーアベ ニュー 10343

Claims (1)

1. 【特許請求の範囲】 １．トレンチゲート型パワーＭＯＳＦＥＴであって、 半導体基板と、 溝形状部であるトレンチ内に配置されたゲートであって、前記トレンチが前記 基板の上側表面から前記基板の内部に向かって延在し、前記ゲートが第１導電型 の材料でドープされている、該ゲートと、 前記上側表面に隣接して形成された、前記第１導電型とは異なる第２導電型の ソース領域と、 前記ソース領域の下層をなし、前記ソース領域とソース−ボディ結合部を形成 する、前記第１導電型のボディ領域と、 前記ボディ領域の下層をなし、前記ボディ領域とドレイン−ボディ接合部とを 形成する前記第２導電型のドレイン領域とを有することを特徴とし、 前記ソース−ボディ接合部と前記ドレイン−ボディ接合部との複合作用が、前 記ボディ領域を空乏領域化させるのには不十分であり、かつ前記ソース−ボディ 接合部、前記ドレイン−ボディ接合部、及び前記ゲートの複合作用が、前記ゲー トが前記ソースの電圧と等しい電圧にバイアスされた時に前記ボディ領域を概ね 空乏領域化させるに十分であることを特徴とするトレンチゲート型パワーＭＯＳ ＦＥＴ。 ２．前記ソース−ボディ接合部と前記ドレイン−ボディ接合部との間の前記ボデ ィ領域の長さが、前記長さの方向に対して直角な方向に測定された前記ボディ領 域に幅より大きいことを特徴とする請求項１に記載のトレンチゲート型パワーＭ ＯＳＦＥＴ。 ３．前記ボディ領域がメサ内に形成され、前記メサの前記トレンチと第２のトレ ンチとの間に形成されており、前記第２のトレンチが前記トレンチの前記メサの 反対の側に位置していることを特徴とする請求項１に 記載のトレンチゲート型パワーＭＯＳＦＥＴ。