JPH098304A - 良好な導通特性を備えたｍｏｓ半導体素子 - Google Patents
良好な導通特性を備えたｍｏｓ半導体素子Info
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- JPH098304A JPH098304A JP8157085A JP15708596A JPH098304A JP H098304 A JPH098304 A JP H098304A JP 8157085 A JP8157085 A JP 8157085A JP 15708596 A JP15708596 A JP 15708596A JP H098304 A JPH098304 A JP H098304A
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- Thin Film Transistor (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】
【課題】 導通特性の優れたＭＯＳ半導体素子を提供す
ること。 【解決手段】 第１の導電性タイプのソース領域と、第
２の導電性タイプのベース領域を有し、前記両領域はソ
ース端子と一緒に接続され、共通のｐｎ−接合部を有
し、第１の導電性タイプのベース領域を有し、該ベース
領域は第２の導電性タイプのベース領域を備えたｐｎ−
接合部を有し、ゲート電極を有し、該ゲート電極は酸化
膜のみによって第１の導電性タイプのベース領域１と第
２の導電性領域のベース領域から分離され、前記第１の
導電性タイプのベース領域は、２つのベース領域の間の
接合部がゲート酸化膜のすぐ近くでのみ生じるように、
絶縁層によって第２の導電性タイプのベース領域から分
離させるように構成する。
ること。 【解決手段】 第１の導電性タイプのソース領域と、第
２の導電性タイプのベース領域を有し、前記両領域はソ
ース端子と一緒に接続され、共通のｐｎ−接合部を有
し、第１の導電性タイプのベース領域を有し、該ベース
領域は第２の導電性タイプのベース領域を備えたｐｎ−
接合部を有し、ゲート電極を有し、該ゲート電極は酸化
膜のみによって第１の導電性タイプのベース領域１と第
２の導電性領域のベース領域から分離され、前記第１の
導電性タイプのベース領域は、２つのベース領域の間の
接合部がゲート酸化膜のすぐ近くでのみ生じるように、
絶縁層によって第２の導電性タイプのベース領域から分
離させるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ半導体素子
に関する。
に関する。
【０００２】
【従来の技術】プレーナ形又は非プレーナ形ＭＯＳ半導
体構造部では例えばＭＯＳＦＥＴとＩＧＢＴ（絶縁ゲー
トバイポーラトランジスタ）のようないわゆるＯｎ−抵
抗（導通抵抗）が、導通ロスに対する重要な特性を表
す。ＭＯＳ半導体素子のＯｎ−抵抗としては、導通状態
におけるソースゾーンとドレインゾーンの間の全抵抗が
示される。Ｏｎ−抵抗はＭＯＳＦＥＴチャネル内のチャ
ネル抵抗と、 ｐウエルの寄生ジャンクション−ＦＥＴ
−作用と、ｎ形ベース領域の線路抵抗によって決定され
る。寄生ジャンクション−ＦＥＴ−作用は次のように作
用する。すなわちｐ−ベース領域からｎ−ベース領域へ
の遷移が導通状態の間に阻止方向に極性付けられ、これ
によって空間電荷領域が形成される。これによりソース
からドレインへの電子の電流路は束縛される。その結果
はＯｎ−抵抗の上昇となる。
体構造部では例えばＭＯＳＦＥＴとＩＧＢＴ（絶縁ゲー
トバイポーラトランジスタ）のようないわゆるＯｎ−抵
抗（導通抵抗）が、導通ロスに対する重要な特性を表
す。ＭＯＳ半導体素子のＯｎ−抵抗としては、導通状態
におけるソースゾーンとドレインゾーンの間の全抵抗が
示される。Ｏｎ−抵抗はＭＯＳＦＥＴチャネル内のチャ
ネル抵抗と、 ｐウエルの寄生ジャンクション−ＦＥＴ
−作用と、ｎ形ベース領域の線路抵抗によって決定され
る。寄生ジャンクション−ＦＥＴ−作用は次のように作
用する。すなわちｐ−ベース領域からｎ−ベース領域へ
の遷移が導通状態の間に阻止方向に極性付けられ、これ
によって空間電荷領域が形成される。これによりソース
からドレインへの電子の電流路は束縛される。その結果
はＯｎ−抵抗の上昇となる。
【０００３】
【発明が解決しようとする課題】本発明の課題は、寄生
ジャンクション−ＦＥＴ−作用に基づいてＯｎ−抵抗の
上昇が回避される、ＭＯＳ半導体素子を提供することで
ある。
ジャンクション−ＦＥＴ−作用に基づいてＯｎ−抵抗の
上昇が回避される、ＭＯＳ半導体素子を提供することで
ある。
【０００４】
【課題を解決するための手段】前記課題は本発明によ
り、第１の導電性タイプのソース領域と、第２の導電性
タイプのベース領域を有し、前記両領域はソース端子と
一緒に接続され、共通のｐｎ−接合部を有し、第１の導
電性タイプのベース領域を有し、該ベース領域は第２の
導電性タイプのベース領域を備えたｐｎ−接合部を有
し、ゲート電極を有し、該ゲート電極は酸化膜のみによ
って第１の導電性タイプのベース領域１と第２の導電性
領域のベース領域から分離されており、前記第１の導電
性タイプのベース領域は、２つのベース領域の間の接合
部がゲート酸化膜のすぐ近くでのみ生じるように、絶縁
層によって第２の導電性タイプのベース領域から分離さ
れるように構成されて解決される。
り、第１の導電性タイプのソース領域と、第２の導電性
タイプのベース領域を有し、前記両領域はソース端子と
一緒に接続され、共通のｐｎ−接合部を有し、第１の導
電性タイプのベース領域を有し、該ベース領域は第２の
導電性タイプのベース領域を備えたｐｎ−接合部を有
し、ゲート電極を有し、該ゲート電極は酸化膜のみによ
って第１の導電性タイプのベース領域１と第２の導電性
領域のベース領域から分離されており、前記第１の導電
性タイプのベース領域は、２つのベース領域の間の接合
部がゲート酸化膜のすぐ近くでのみ生じるように、絶縁
層によって第２の導電性タイプのベース領域から分離さ
れるように構成されて解決される。
【０００５】請求項２〜４には本発明の別の有利な実施
例が記載されている。特に請求項３に記載の有利な実施
例によれば，ＭＯＳ半導体素子内に存在する寄生バイポ
ーラ構造部のスイッチオン（ラッチアップ）が回避され
る。
例が記載されている。特に請求項３に記載の有利な実施
例によれば，ＭＯＳ半導体素子内に存在する寄生バイポ
ーラ構造部のスイッチオン（ラッチアップ）が回避され
る。
【０００６】
【発明の実施の形態】次に本発明を図面に基づき詳細に
説明する。
説明する。
【０００７】従来のトレンチ型ＩＧＢＴは、低濃度ドー
ピングされたｎ−ベース領域１を備えた半導体を有して
いる。このｎ−ベース領域１にはｐ−ドーピングされた
ベース領域２が埋め込まれている。このｐ−ベース領域
にはｎ−ドーピングされたソース領域３が設けられてい
る。ゲート電極４は、絶縁層１０によってｐ−ベース領
域２と、ｎ−ベース領域１と、ｎ−ソース領域３から電
気的に分離されている。
ピングされたｎ−ベース領域１を備えた半導体を有して
いる。このｎ−ベース領域１にはｐ−ドーピングされた
ベース領域２が埋め込まれている。このｐ−ベース領域
にはｎ−ドーピングされたソース領域３が設けられてい
る。ゲート電極４は、絶縁層１０によってｐ−ベース領
域２と、ｎ−ベース領域１と、ｎ−ソース領域３から電
気的に分離されている。
【０００８】ゲート電極４への正電圧の印加の際にはｐ
−ベース領域２においてｎ導電チャネル（反転層）が形
成される。このチャネルはｎ−ソース領域をｎ−ベース
領域に導電的に接続させる。ｎ−ソース電極とｐ−ベー
ス領域はソース端子Ｓを介してコンタクトする。ｎ−ベ
ース領域にはドレイン側にて高濃度ドーピングされたｐ
−領域５が接する。この領域はドレイン端子Ｄと電気的
に接続されている。
−ベース領域２においてｎ導電チャネル（反転層）が形
成される。このチャネルはｎ−ソース領域をｎ−ベース
領域に導電的に接続させる。ｎ−ソース電極とｐ−ベー
ス領域はソース端子Ｓを介してコンタクトする。ｎ−ベ
ース領域にはドレイン側にて高濃度ドーピングされたｐ
−領域５が接する。この領域はドレイン端子Ｄと電気的
に接続されている。
【０００９】端子Ｄには正電圧が印加される。それによ
り正のゲート電圧のもとで電子がソース領域３からｎ−
ベース領域１を介してｐ−領域５に流れる。ドレイン側
のｐ−エミッタ５は電子によって駆動され、ｎ−ベース
領域１内へ正孔を注入する。この正孔はｐ−ベース領域
２を介してソース端子Ｓへ流れる。この正孔注入によっ
てｎ−ベース領域１は電荷キャリアであふれ、それによ
ってｎ−ベース抵抗の導電率変調が生じる。導通状態で
はｐｎ−接合部６において電位がドレイン側でソース側
よりも高くなる。そのためｐｎ−接合部６は阻止方向に
極性付けられる。空間電荷領域ＲＬＺの構成によってそ
こでは導通状態において自由電荷キャリアの濃度の低減
が引き起こされる。それにより導電率変調がｎ−ベース
領域１において低減する。これはＯｎ−抵抗の上昇につ
ながる。図１のＩＧＢＴは、寄生サイリスタ構造部を有
している。この構造部は、ｐ−ベース領域２のｎ−ソー
ス領域３と、ｎ−ベース領域１と、ｐ−エミッタ５から
形成される。ｎ−ソース領域３の下方で横断方向に流れ
る正孔流がｎ−ソース領域３とｐ−ベース領域２の間の
接合部において閾値電圧よりも大きい電圧降下を生ぜし
めた場合には、電子はｎ−ソース領域３からｐ−ベース
領域２へ注入される。この状態では寄生サイリスタは投
入接続され、素子はもはやゲート電極４における電圧に
よって制御できない。
り正のゲート電圧のもとで電子がソース領域３からｎ−
ベース領域１を介してｐ−領域５に流れる。ドレイン側
のｐ−エミッタ５は電子によって駆動され、ｎ−ベース
領域１内へ正孔を注入する。この正孔はｐ−ベース領域
２を介してソース端子Ｓへ流れる。この正孔注入によっ
てｎ−ベース領域１は電荷キャリアであふれ、それによ
ってｎ−ベース抵抗の導電率変調が生じる。導通状態で
はｐｎ−接合部６において電位がドレイン側でソース側
よりも高くなる。そのためｐｎ−接合部６は阻止方向に
極性付けられる。空間電荷領域ＲＬＺの構成によってそ
こでは導通状態において自由電荷キャリアの濃度の低減
が引き起こされる。それにより導電率変調がｎ−ベース
領域１において低減する。これはＯｎ−抵抗の上昇につ
ながる。図１のＩＧＢＴは、寄生サイリスタ構造部を有
している。この構造部は、ｐ−ベース領域２のｎ−ソー
ス領域３と、ｎ−ベース領域１と、ｐ−エミッタ５から
形成される。ｎ−ソース領域３の下方で横断方向に流れ
る正孔流がｎ−ソース領域３とｐ−ベース領域２の間の
接合部において閾値電圧よりも大きい電圧降下を生ぜし
めた場合には、電子はｎ−ソース領域３からｐ−ベース
領域２へ注入される。この状態では寄生サイリスタは投
入接続され、素子はもはやゲート電極４における電圧に
よって制御できない。
【００１０】図２の本発明によるＩＧＢＴは、ｐ−ベー
ス領域とｎ−ベース領域の間に絶縁層７を有している。
それによりｐ−ベース領域２とｎ−ベース領域１は狭幅
な領域６′を介してのみ電気的に接続される。この場合
狭幅領域６′は有利には１００ｎｍ〜１０００ｎｍの幅
を有する。空間電荷領域ＲＬＺのラテラル構成は狭幅領
域６′に制限される。絶縁層７とｎ−ベース領域１との
間の境界層６におけるカソード側の電荷キャリア濃度の
低下は解消される。
ス領域とｎ−ベース領域の間に絶縁層７を有している。
それによりｐ−ベース領域２とｎ−ベース領域１は狭幅
な領域６′を介してのみ電気的に接続される。この場合
狭幅領域６′は有利には１００ｎｍ〜１０００ｎｍの幅
を有する。空間電荷領域ＲＬＺのラテラル構成は狭幅領
域６′に制限される。絶縁層７とｎ−ベース領域１との
間の境界層６におけるカソード側の電荷キャリア濃度の
低下は解消される。
【００１１】絶縁層７は酸化膜からなり、そのためこれ
は例えばインプラントの際に形成可能である。
は例えばインプラントの際に形成可能である。
【００１２】図３には絶縁層７が示されており、この絶
縁層７の中には付加電極８が導入されている。この場合
絶縁層は有利には４００〜９００ｎｍの厚さで、電極は
２００〜５００ｎｍの厚さである。絶縁層７は、例えば
ＳｉＯ２からなり、電極８は例えばポリシリコンから形
成される。この場合電極８は選択的に電極４と電気的に
接続可能である。
縁層７の中には付加電極８が導入されている。この場合
絶縁層は有利には４００〜９００ｎｍの厚さで、電極は
２００〜５００ｎｍの厚さである。絶縁層７は、例えば
ＳｉＯ２からなり、電極８は例えばポリシリコンから形
成される。この場合電極８は選択的に電極４と電気的に
接続可能である。
【００１３】導通状態においては電極８の正の極性付け
のもとで蓄積層が形成される。この層はｎ−ベース領域
１における電荷キャリア濃度の上昇に結び付く。
のもとで蓄積層が形成される。この層はｎ−ベース領域
１における電荷キャリア濃度の上昇に結び付く。
【００１４】図４には本発明の有利な実施例が示されて
いる。この実施例では、ソース端子Ｓが絶縁層７に接し
ている。この場合正孔流は絶縁層７の上方でソースコン
タクトＳによって吸引され、その結果ｎ−ソース領域３
のそばには流れない。これによりｎ−ソース領域３の電
子の注入は中止される。従って、ｎ−ソース領域３と、
ｐ−ベース領域２と、ｎ−ベース領域１と、ｐ−エミッ
タ５の４層構造からなる寄生サイリスタの投入接続（ラ
ッチアップ）は避けられる。
いる。この実施例では、ソース端子Ｓが絶縁層７に接し
ている。この場合正孔流は絶縁層７の上方でソースコン
タクトＳによって吸引され、その結果ｎ−ソース領域３
のそばには流れない。これによりｎ−ソース領域３の電
子の注入は中止される。従って、ｎ−ソース領域３と、
ｐ−ベース領域２と、ｎ−ベース領域１と、ｐ−エミッ
タ５の４層構造からなる寄生サイリスタの投入接続（ラ
ッチアップ）は避けられる。
【００１５】ソース電極Ｓは、選択的に絶縁層７の縁部
と横方向に接続可能である。
と横方向に接続可能である。
【００１６】図２において空間電荷領域はｐ−領域２に
よっても絶縁層７によっても阻止される。ｐ−ベース領
域２から絶縁層７への接合部における電界ピークは降伏
電圧を低減し得る。
よっても絶縁層７によっても阻止される。ｐ−ベース領
域２から絶縁層７への接合部における電界ピークは降伏
電圧を低減し得る。
【００１７】図５には本発明の別の有利な実施例が示さ
れている。この実施例では狭幅領域６′のｐｎ−接合部
が垂直方向に延在し、絶縁層７並びにゲート電極４が水
平方向でオーバーラップしている。この場合領域６は有
利には４００ｎｍ〜９００ｎｍの幅を有する。遮断状態
では空間電荷領域は、領域６′ではなく絶縁層によって
阻止され、これにより電界ピークの危険性が低減され
る。絶縁層が酸化シリコンで形成されるならば、珪素よ
りも１００倍高い破壊電界強度を有する。そのため本発
明によるＭＯＳ半導体素子の遮断電圧に有利に作用す
る。
れている。この実施例では狭幅領域６′のｐｎ−接合部
が垂直方向に延在し、絶縁層７並びにゲート電極４が水
平方向でオーバーラップしている。この場合領域６は有
利には４００ｎｍ〜９００ｎｍの幅を有する。遮断状態
では空間電荷領域は、領域６′ではなく絶縁層によって
阻止され、これにより電界ピークの危険性が低減され
る。絶縁層が酸化シリコンで形成されるならば、珪素よ
りも１００倍高い破壊電界強度を有する。そのため本発
明によるＭＯＳ半導体素子の遮断電圧に有利に作用す
る。
【００１８】図６にはプレーナ構造の本発明によるＭＯ
Ｓ半導体素子が示されている。絶縁層７によってｐ−領
域２とｎ−領域１の間で空間電荷領域の垂直方向の拡張
が導通状態において避けられる。これはＯｎ−抵抗の改
善に作用する。Ｏｎ−抵抗のさらなる低減に対しては、
絶縁層７において電極８の埋め込みが行われる。これは
正の極性付けの際に蓄積層を生ぜしめる。
Ｓ半導体素子が示されている。絶縁層７によってｐ−領
域２とｎ−領域１の間で空間電荷領域の垂直方向の拡張
が導通状態において避けられる。これはＯｎ−抵抗の改
善に作用する。Ｏｎ−抵抗のさらなる低減に対しては、
絶縁層７において電極８の埋め込みが行われる。これは
正の極性付けの際に蓄積層を生ぜしめる。
【００１９】図７には本発明によるプレーナ型ＩＧＢＴ
が示されている。このＩＧＢＴのゲート電極４は、絶縁
層７内部に埋め込まれている。反転チャネルはｐ−層２
と絶縁層７の間に存在する。ｎ−ベース領域１から到来
する少数キャリアはソース端子Ｓのｐ−ベース領域を介
して直接流れ込む。そのため寄生バイポーラトランジス
タの投入接続は有利には生じない。電極８は、絶縁層９
内部に埋め込まれる。導通状態では電極８は正に極性付
けられる。絶縁層９からｎ−ベース領域１への移行部に
おける蓄積層はｎ−ベース領域１における電荷キャリア
濃度の上昇を引き起こす。これにより導通抵抗（Ｏｎ−
抵抗）が改善される。
が示されている。このＩＧＢＴのゲート電極４は、絶縁
層７内部に埋め込まれている。反転チャネルはｐ−層２
と絶縁層７の間に存在する。ｎ−ベース領域１から到来
する少数キャリアはソース端子Ｓのｐ−ベース領域を介
して直接流れ込む。そのため寄生バイポーラトランジス
タの投入接続は有利には生じない。電極８は、絶縁層９
内部に埋め込まれる。導通状態では電極８は正に極性付
けられる。絶縁層９からｎ−ベース領域１への移行部に
おける蓄積層はｎ−ベース領域１における電荷キャリア
濃度の上昇を引き起こす。これにより導通抵抗（Ｏｎ−
抵抗）が改善される。
【００２０】図８には，１００Ａ／ｃｍ２の導通電流の
もとでの図１による公知のＩＧＢＴと、図２及び図３の
本発明によるＩＧＢＴに対する電荷キャリアの分布が示
されている。
もとでの図１による公知のＩＧＢＴと、図２及び図３の
本発明によるＩＧＢＴに対する電荷キャリアの分布が示
されている。
【００２１】絶縁層７によって得られる効果は、絶縁層
とｎ−ベース領域との間の接合部に空間電荷領域ＲＬＺ
が生じないことと、そこにおいてｎ−ベース領域１の自
由電荷キャリアの電荷キャリア濃度が低減されないこと
である。
とｎ−ベース領域との間の接合部に空間電荷領域ＲＬＺ
が生じないことと、そこにおいてｎ−ベース領域１の自
由電荷キャリアの電荷キャリア濃度が低減されないこと
である。
【００２２】電極８の正の極性付けは蓄積層を生ぜし
め、ｎ−ベース領域１内の電荷キャリア濃度を付加的に
高める。
め、ｎ−ベース領域１内の電荷キャリア濃度を付加的に
高める。
【００２３】図９にはドレイン−ソース電流Ｉｃｅの導
通特性が示されている。この場合の技術的な利点は、公
知のＩＧＢＴに比べて電圧降下が僅かになることであ
る。この電圧降下は、１００Ａ／ｃｍ２の間のドレイン
−ソース電流密度のもとで本発明による図２のＩＧＢＴ
の実施形態の場合では公知のＩＧＢＴに比べて０.５Ｖ
の電圧降下低減が得られ、本発明による図３の実施例の
場合には公知のＩＧＢＴよりも０.６５Ｖ少ない電圧降
下が生じる。
通特性が示されている。この場合の技術的な利点は、公
知のＩＧＢＴに比べて電圧降下が僅かになることであ
る。この電圧降下は、１００Ａ／ｃｍ２の間のドレイン
−ソース電流密度のもとで本発明による図２のＩＧＢＴ
の実施形態の場合では公知のＩＧＢＴに比べて０.５Ｖ
の電圧降下低減が得られ、本発明による図３の実施例の
場合には公知のＩＧＢＴよりも０.６５Ｖ少ない電圧降
下が生じる。
【００２４】前述した原理には、一実施例として前記し
たＩＧＢＴの他にもＵ−ＭＯＳＦＥＴやＶ−ＭＯＳＦＥ
Ｔ等が適用可能である。この場合にはＩＧＢＴに比べて
実質的にはドレイン側のｐ−エミッタ領域５が省かれ、
ドレイン端子Ｄはｎ−ベース領域１と直接接続される。
たＩＧＢＴの他にもＵ−ＭＯＳＦＥＴやＶ−ＭＯＳＦＥ
Ｔ等が適用可能である。この場合にはＩＧＢＴに比べて
実質的にはドレイン側のｐ−エミッタ領域５が省かれ、
ドレイン端子Ｄはｎ−ベース領域１と直接接続される。
【図１】従来のトレンチ形ＩＧＢＴを示した図である。
【図２】本発明によるトレンチ形ＩＧＢＴの第１実施例
を示した図である。
を示した図である。
【図３】本発明によるトレンチ形ＩＧＢＴの第２実施例
を示した図である。
を示した図である。
【図４】図２及び図３による本発明のＩＧＢＴのセル構
造の有利な第１実施例を示した図である。
造の有利な第１実施例を示した図である。
【図５】図２及び図３による本発明のＩＧＢＴのセル構
造の有利な第２実施例を示した図である。
造の有利な第２実施例を示した図である。
【図６】本発明によるプレーナ形ＩＧＢＴの構造を示し
た図である。
た図である。
【図７】図６による本発明のＩＧＢＴのカソード構造の
有利な実施例を示した図である。
有利な実施例を示した図である。
【図８】図１，２，３によるトレンチ形ＩＧＢＴに対す
るｐウエル中心部での垂直座標軸に関してプロットされ
る導通荷電キャリア濃度を示した図である。
るｐウエル中心部での垂直座標軸に関してプロットされ
る導通荷電キャリア濃度を示した図である。
【図９】図１，２，３によるトレンチ形ＩＧＢＴに対す
る導通電圧に依存して導通電流を示した図である。
る導通電圧に依存して導通電流を示した図である。
１ ｎ−ベース領域 ２ ｐ−ベース領域 ３ ソース領域 ４ ゲート電極 ５ ｐ−領域 ６ ｐｎ−接合部 ７ 絶縁層 ８ 付加電極 ９ 絶縁層
Claims (4)
- 【請求項１】 第１の導電性タイプのソース領域（３）
と、第２の導電性タイプのベース領域（２）を有し、前
記両領域はソース端子（Ｓ）と一緒に接続され、共通の
ｐｎ−接合部を有し、第１の導電性タイプのベース領域
（１）を有し、該ベース領域（１）は第２の導電性タイ
プのベース領域を備えたｐｎ−接合部（６,６′）を有
し、ゲート電極（Ｇ,４）を有し、該ゲート電極は酸化
膜（ＯＸ）のみによって第１の導電性タイプのベース領
域１と第２の導電性領域のベース領域（２）から分離さ
れており、前記第１の導電性タイプのベース領域（１）
は、２つのベース領域（１,２）の間の接合部（６′）
がゲート酸化膜（ＧＯＸ）のすぐ近くでのみ形成される
ように、絶縁層（７）によって第２の導電性タイプのベ
ース領域（２）から分離されていることを特徴とする、
ＭＯＳ半導体素子。 - 【請求項２】 前記絶縁層（７）内部に導電的電極
（８）が半導体の全領域に対して絶縁されるように設け
られる、請求項１記載のＭＯＳ半導体素子。 - 【請求項３】 ソース電極（ＳＥ，Ｓ）が酸化膜（７）
に直接当接し、電極（８）が酸化膜（７）によってのみ
ソース電極（ＳＥ，Ｓ）から分離されている、請求項２
記載のＭＯＳ半導体素子。 - 【請求項４】 第１の導電性タイプのベース領域（１）
と第２の導電性タイプのベース領域（２）の間の接合部
（６′）が、ＭＯＳ半導体素子の水平主要面（Ｈ）に対
して垂直方向に延在している、請求項１〜３いずれか１
項記載のＭＯＳ半導体素子。
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000349284A (ja) * | 1999-06-04 | 2000-12-15 | Toyota Central Res & Dev Lab Inc | 絶縁ゲート形半導体素子 |
| JP2002158356A (ja) * | 2000-11-21 | 2002-05-31 | Fuji Electric Co Ltd | Ｍｉｓ半導体装置およびその製造方法 |
| JP2002208701A (ja) * | 2001-01-09 | 2002-07-26 | Fuji Electric Co Ltd | Ｍｉｓ半導体装置 |
| JP2006019555A (ja) * | 2004-07-02 | 2006-01-19 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
| JP2006237553A (ja) * | 2004-09-02 | 2006-09-07 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2007266622A (ja) * | 1996-04-11 | 2007-10-11 | Mitsubishi Electric Corp | 高耐圧半導体装置およびその製造方法 |
| JP2012124518A (ja) * | 2012-02-15 | 2012-06-28 | Mitsubishi Electric Corp | 電力用半導体装置 |
| JP2022138962A (ja) * | 2021-03-11 | 2022-09-26 | 株式会社東芝 | 半導体装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19651108C2 (de) | 1996-04-11 | 2000-11-23 | Mitsubishi Electric Corp | Halbleitereinrichtung des Gategrabentyps mit hoher Durchbruchsspannung und ihr Herstellungsverfahren |
| GB2321337B (en) * | 1997-01-21 | 2001-11-07 | Plessey Semiconductors Ltd | Improvements in or relating to semiconductor devices |
| JP3424579B2 (ja) * | 1998-02-27 | 2003-07-07 | 株式会社豊田中央研究所 | 半導体装置 |
| ATE386339T1 (de) * | 1998-11-18 | 2008-03-15 | Infineon Technologies Ag | Halbleiterbauelement mit dielektrischen oder halbisolierenden abschirmstrukturen |
| EP1005092A1 (en) * | 1998-11-26 | 2000-05-31 | STMicroelectronics S.r.l. | High breakdown voltage PN junction structure and related manufacturing process |
| US8120074B2 (en) * | 2009-10-29 | 2012-02-21 | Infineon Technologies Austria Ag | Bipolar semiconductor device and manufacturing method |
| KR20150031668A (ko) * | 2013-09-16 | 2015-03-25 | 삼성전기주식회사 | 전력 반도체 소자 |
| CN111697078A (zh) * | 2020-06-29 | 2020-09-22 | 电子科技大学 | 高雪崩耐量的vdmos器件及制备方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6237965A (ja) * | 1985-08-13 | 1987-02-18 | Tdk Corp | 縦形半導体装置およびその製造方法 |
| JPH06268227A (ja) * | 1993-03-10 | 1994-09-22 | Hitachi Ltd | 絶縁ゲート型バイポーラトランジスタ |
| JPH06334503A (ja) * | 1993-05-24 | 1994-12-02 | Nippondenso Co Ltd | 縦型ｍｉｓトランジスタ |
| JPH0897413A (ja) * | 1994-09-21 | 1996-04-12 | Toyota Central Res & Dev Lab Inc | 半導体装置およびその製造方法 |
| JPH08222728A (ja) * | 1995-02-09 | 1996-08-30 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置 |
| JPH08274327A (ja) * | 1995-03-31 | 1996-10-18 | Toyota Central Res & Dev Lab Inc | 絶縁ゲート型半導体装置およびその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4862232A (en) * | 1986-09-22 | 1989-08-29 | General Motors Corporation | Transistor structure for high temperature logic circuits with insulation around source and drain regions |
| US4791462A (en) * | 1987-09-10 | 1988-12-13 | Siliconix Incorporated | Dense vertical j-MOS transistor |
| JP2653095B2 (ja) * | 1988-04-22 | 1997-09-10 | 富士電機株式会社 | 伝導度変調型ｍｏｓｆｅｔ |
| TW399774U (en) * | 1989-07-03 | 2000-07-21 | Gen Electric | FET, IGBT and MCT structures to enhance operating characteristics |
| DE4113756C2 (de) * | 1991-04-26 | 1994-05-26 | Siemens Ag | Durch Feldeffekt steuerbares Halbleiterbauelement |
| JP3063278B2 (ja) * | 1991-08-28 | 2000-07-12 | 日本電気株式会社 | 縦型電界効果トランジスタ |
| US5396087A (en) * | 1992-12-14 | 1995-03-07 | North Carolina State University | Insulated gate bipolar transistor with reduced susceptibility to parasitic latch-up |
| DE4315723C2 (de) * | 1993-05-11 | 1995-10-05 | Siemens Ag | MOS-Halbleiterbauelement |
-
1995
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-
1996
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- 1996-06-18 JP JP8157085A patent/JPH098304A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6237965A (ja) * | 1985-08-13 | 1987-02-18 | Tdk Corp | 縦形半導体装置およびその製造方法 |
| JPH06268227A (ja) * | 1993-03-10 | 1994-09-22 | Hitachi Ltd | 絶縁ゲート型バイポーラトランジスタ |
| JPH06334503A (ja) * | 1993-05-24 | 1994-12-02 | Nippondenso Co Ltd | 縦型ｍｉｓトランジスタ |
| JPH0897413A (ja) * | 1994-09-21 | 1996-04-12 | Toyota Central Res & Dev Lab Inc | 半導体装置およびその製造方法 |
| JPH08222728A (ja) * | 1995-02-09 | 1996-08-30 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置 |
| JPH08274327A (ja) * | 1995-03-31 | 1996-10-18 | Toyota Central Res & Dev Lab Inc | 絶縁ゲート型半導体装置およびその製造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266622A (ja) * | 1996-04-11 | 2007-10-11 | Mitsubishi Electric Corp | 高耐圧半導体装置およびその製造方法 |
| JP2000349284A (ja) * | 1999-06-04 | 2000-12-15 | Toyota Central Res & Dev Lab Inc | 絶縁ゲート形半導体素子 |
| JP2002158356A (ja) * | 2000-11-21 | 2002-05-31 | Fuji Electric Co Ltd | Ｍｉｓ半導体装置およびその製造方法 |
| JP2002208701A (ja) * | 2001-01-09 | 2002-07-26 | Fuji Electric Co Ltd | Ｍｉｓ半導体装置 |
| JP2006019555A (ja) * | 2004-07-02 | 2006-01-19 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
| JP2006237553A (ja) * | 2004-09-02 | 2006-09-07 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2012124518A (ja) * | 2012-02-15 | 2012-06-28 | Mitsubishi Electric Corp | 電力用半導体装置 |
| JP2022138962A (ja) * | 2021-03-11 | 2022-09-26 | 株式会社東芝 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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